JP2016178359A - Ｌｖｄｓドライバ及び信号遅延量調整方法 - Google Patents

Abstract

【課題】送信側において出力スキューを低減させて信号を出力できるLVDSドライバを提供する。
【解決手段】LVDSドライバは、入力信号を差動信号に変換して出力する複数の低電圧差動信号伝送方式回路２０と、複数の低電圧差動信号伝送方式回路２０のそれぞれが出力する差動信号の差分を差分信号として出力する比較器３０と、複数の低電圧差動信号伝送方式回路２０のそれぞれに関して、入力信号及び差分信号に基づいて遅延量を検出し、遅延量に対応する遅延制御信号を出力する遅延量検出回路４０と、データ信号が入力信号として入力されると、複数の低電圧差動信号伝送方式回路２０のうち他の低電圧差動信号伝送方式回路より先行して差動信号を出力する傾向にある低電圧差動信号伝送方式回路へのデータ信号の入力タイミングを、複数の低電圧差動信号伝送方式回路２０のそれぞれに関する遅延制御信号に基づいて、遅延させて入力する遅延調整回路１０と、を備える。
【選択図】図１

Description

本発明は、ＬＶＤＳドライバ及び信号遅延量調整方法に関する。

短距離通信においてＬＶＤＳ（Ｌｏｗ ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）方式が従来から採用されている。ＬＶＤＳ方式では２本の信号線を使用し、送信デバイス側から異なる二つの電圧を送信し、受信デバイス側においてこの電圧差を比較することによって通信を行う。二つのデバイス間において通信を行う場合、ＬＶＤＳ方式による通信線を複数用いることがある。この場合、各ＬＶＤＳデバイスにおいて信号が同期していなければ、受信側において信号を正確に受信することができない。

しかし、ＬＶＤＳデバイスを駆動させるＬＶＤＳドライバは、ＩＯセル、パッケージのリードフレーム又はボンディングワイヤ、ＬＶＤＳドライバとＬＶＤＳレシーバとを繋ぐケーブルのインダクタンス（ＬＣＲ：ｉｎｄｕｃｔａｎｃｅ−ｃａｐａｃｉｔａｎｃｅ−ｒｅｓｉｓｔａｎｃｅ）の影響により、複数のＬＶＤＳドライバの基準となるクロックに対する信号の出力スキューが大きくなることがある。この場合、受信側においてデータ損失が発生する可能性が高くなる。

この点に関し、それぞれのＬＶＤＳ伝送路内に、同一のＬＳＹＮＣ信号を含ませて送信し、受信側の画像処理部において、それぞれの伝送路で生じる信号遅延時間をＬＳＹＮＣ信号により各々算出し、画像データを書き込む複数のＦＩＦＯメモリへの書き込みタイミングを制御する書き込みタイミング信号を、算出した信号遅延時間を基にそれぞれ作成することにより、ＦＩＦＯメモリに書き込まれるデータの位相を合わせる技術が提案されている（例えば、特許文献１）。

しかしこの技術においては、送信側において出力スキューを低減させずに出力するため、受信側にＬＳＹＮＣに基づいて複数の信号を同期させる回路を新たに設けなければならなくなる。

本発明は、このような課題を解決するためになされたものであり、送信側において出力スキューを低減させて信号を出力できるＬＶＤＳドライバを提供することを目的とする。

上記課題を解決するための本発明は、入力信号を差動信号に変換して出力する複数の低電圧差動信号伝送方式回路と、複数の低電圧差動信号伝送方式回路のそれぞれが出力する差動信号の差分を差分信号として出力する比較器と、複数の低電圧差動信号伝送方式回路のそれぞれに関して、入力信号及び差分信号に基づいて遅延量を検出し、遅延量に対応する遅延制御信号を出力する遅延量検出回路と、データ信号が入力信号として入力されると、複数の低電圧差動信号伝送方式回路のうち他の低電圧差動信号伝送方式回路より先行して差動信号を出力する傾向にある低電圧差動信号伝送方式回路へのデータ信号の入力タイミングを、複数の低電圧差動信号伝送方式回路のそれぞれに関する遅延制御信号に基づいて、遅延させて入力する遅延調整回路と、を備えるＬＶＤＳドライバを提供する。

本発明によれば、送信側において出力スキューを低減させて信号を出力できるＬＶＤＳドライバを提供することができる。

ＬＶＤＳドライバの構成を示す図である。 クロックと、データ信号と、の関係を示す図である。 遅延量検出回路の構成を示す図である。 遅延調整回路の構成を示す図である。 マルチプレクサの選択信号の選択基準を示す図である。 遅延量検出回路の内部における信号の関係の例を示した図である。 遅延調整回路の内部における信号の遅延調整の例を示した図である。

以下、本発明の一実施形態に係るＬＶＤＳドライバについて図面を参照しながら説明する。

図１は、ＬＶＤＳ（Ｌｏｗ ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ：低電圧差動信号）伝送方式が採用された回路のドライバ（以下、ＬＶＤＳドライバ）の構成を示す図である。図１に示すように、ＬＶＤＳドライバは、複数のＬＶＤＳデバイス２０（ＬＶ１〜ＬＶｎ、ＬＶＣＫ）と、各ＬＶＤＳデバイス（ＬＶ１〜ＬＶｎ、ＬＶＣＫ）のそれぞれが出力する差動信号の差分を出力する複数の比較器３０と、遅延量検出回路４０と、遅延調整回路１０と、を備える。

ＬＶＤＳデバイス２０（ＬＶ１〜ＬＶｎ、ＬＶＣＫ）は、一つの入力信号を二つの異なる電圧に変換し、第１の差動信号（ＴＸ１＿Ｍ〜ＴＸｎ＿Ｍ、ＴＸＣＫ＿Ｍ）と第２の差動信号（ＴＸ１＿Ｐ〜ＴＸｎ＿Ｐ、ＴＸＣＫ＿Ｐ）として変換して出力する。

比較器３０は、各ＬＶＤＳデバイス（ＬＶ１〜ＬＶｎ、ＬＶＣＫ）の第１の差動信号（ＴＸ１＿Ｍ〜ＴＸｎ＿Ｍ、ＴＸＣＫ＿Ｍ）と第２の差動信号（ＴＸ１＿Ｐ〜ＴＸｎ＿Ｐ、ＴＸＣＫ＿Ｐ）との差分を検出して差分信号（ＴＸ１〜ＴＸｎ、ＴＸＣＫ）を生成し、遅延量検出回路４０に差分信号（ＴＸ１〜ＴＸｎ、ＴＸＣＫ）として出力する。

遅延量検出回路４０は、ＬＶＤＳデバイス２０（ＬＶ１〜ＬＶｎ、ＬＶＣＫ）の入力信号（Ｄｏ１〜Ｄｏｎ、Ｃｋｏ）と、差分信号（ＴＸ１〜ＴＸｎ、ＴＸＣＫ）とに基づいて、各ＬＶＤＳデバイス（ＬＶ１〜ＬＶｎ、ＬＶＣＫ）において生じた遅延量をそれぞれ検出し、この遅延量に対応する遅延制御信号（ＲＥ１〜ＲＥｎ、ＲＥＣＫ）を出力する。

遅延調整回路１０は、クロックＣＬＫと、遅延制御信号（ＲＥ１〜ＲＥｎ、ＲＥＣＫ）とに基づいて、データ信号（Ｄｉ１〜Ｄｉｎ、ＣＫｉ）を遅延させる。

図２は、クロックＣＬＫと、データ信号（Ｄｉ１〜Ｄｉｎ、ＣＫｉ）と、の関係を示す図である。図２に示すように、クロックＣＬＫは基準となる高周波クロックであり、データ信号クロックＣｋｉはクロックＣＬＫの７周期分のクロックである。クロックＣＬＫに基づいて、７ｂｉｔのデータ信号Ｄｉｎとデータ信号クロックＣＫｉとが生成される。

図３は、遅延量検出回路４０の構成を示す図である。図３においては、差分信号ＴＸ１と入力信号Ｄｏ１を例に示す。図３に示すように、遅延量検出回路４０は、バッファＢＵＦ１ｂ〜ＢＵＦ３ｂと、フリップフロップＦＦ１ｂ〜ＦＦ３ｂと、を有する。

バッファＢＵＦ１ｂ〜ＢＵＦ３ｂは、入力信号Ｄｏ１の伝送線路上に直列に接続される。バッファＢＵＦ１ｂ〜ＢＵＦ３ｂは、入力信号Ｄｏ１を所定量ずつ遅延させる。

フリップフロップＦＦ１ｂ〜ＦＦ３ｂでは、Ｄ端子から差分信号ＴＸ１を入力し、クロック端子から各バッファの出力Ａ〜Ｃをそれぞれ入力し、Ｑ端子から遅延制御信号ＲＥ１（ａ〜ｃ）を出力する。

従って、差分信号ＴＸ１の入力信号Ｄｏ１に対する遅延が所定基準より小さいとａ〜ｃが全て１に、遅延が所定基準より大きいとａ〜ｃが全て０となる。

遅延量検出回路４０は、バッファのサイズ、バッファの数、及びフリップフロップの数のうち少なくとも一つを変更することにより、検出する遅延量の分解能及び範囲のうち少なくとも一つを任意に設定することができる。

図４は、遅延調整回路１０の構成を示す図である。図４においては、Ｄｏ１とＤｏ２について示す。図４に示すように、遅延調整回路１０は、複数のバッファＢＵＦ１ａ〜ＢＵＦ３ａと、マルチプレクサＭＵＸ１ａ〜ＭＵＸ２ａと、フリップフロップＦＦ１ａ〜ＦＦ２ａと、を備える。

バッファＢＵＦ１ａ〜ＢＵＦ３ａは、クロックＣＬＫの伝送線路に直列に接続される。バッファＢＵＦ１ａ〜ＢＵＦ３ａはクロックＣＬＫを所定量ずつ遅延させる。バッファＢＵＦ１ａ〜ＢＵＦ３ａのサイズ及び数は、遅延量検出回路４０におけるバッファＢＵＦ１ｂ〜ＢＵＦ３ｂのサイズ及び数と同等である。

各マルチプレクサＭＵＸ１ａ〜ＭＵＸ２ａは、クロックＣＬＫと、各バッファＢＵＦ１ａ〜ＢＵＦ３ａの出力（１ａ〜３ａ）と、遅延制御信号ＲＥ１と、を入力する。各マルチプレクサＭＵＸ１ａ〜ＭＵＸ２ａは、遅延制御信号ＲＥ１に基づいてクロックＣＬＫと、各バッファＢＵＦ１ａ〜ＢＵＦ３ａの出力（１ａ〜３ａ）と、から一つの信号を選択して選択信号として出力する。

各フリップフロップＦＦ１ａ〜ＦＦ２ａでは、データ信号（Ｄｉ１〜Ｄｉ２）をＤ端子から入力し、選択信号をクロック端子から入力し、Ｑ端子から入力信号（Ｄｏ１〜Ｄｏ２）を出力する。

図５は、マルチプレクサＭＵＸ１ａ〜ＭＵＸｎａ、ＭＵＸＣＫの選択信号の選択基準を示す図である。図５に示すように、各マルチプレクサＭＵＸ１ａ〜ＭＵＸｎａ、ＭＵＸＣＫは、遅延制御信号ＲＥ１〜ＲＥｎ、ＲＥＣＫのビット構成に基づいてクロックＣＬＫと、各バッファＢＵＦ１ａ〜ＢＵＦ３ａの出力と、から一つを選択信号として選択する。

各マルチプレクサＭＵＸ１ａ〜ＭＵＸｎａ、ＭＵＸＣＫは、（ａ，ｂ，ｃ）が（０，０，０）である場合、遅延量が所定基準より大きく検出できないため、出力調整をしない３ａを出力する。

従って、差分信号ＴＸ１の入力信号Ｄｏ１に対する遅延が小さいほど、より大きく遅延する選択信号が選択される。よって、フリップフロップＦＦ１ａ〜ＦＦ２ａは差分信号ＴＸ１の入力信号Ｄｏ１に対する遅延が小さいほど、より大きく遅延する入力信号（Ｄｏ１〜Ｄｏｎ、Ｃｋｏ）を出力する。

このように、遅延調整回路１０は、他のＬＶＤＳデバイスより先行して差動信号を出力する傾向にある各ＬＶＤＳデバイス（ＬＶ１〜ＬＶｎ、ＬＶＣＫ）への入力信号（Ｄｏ１〜Ｄｏｎ、Ｃｋｏ）の出力タイミングを差動信号の入力信号Ｄｏ１に対する遅延量に応じて遅延させる。

従って、各ＬＶＤＳデバイス（ＬＶ１〜ＬＶｎ、ＬＶＣＫ）の差動信号の間の遅延差が無くなる方向に調整される。

図６は、遅延量検出回路４０の内部における信号の関係の例を示した図である。図６においては、例として入力信号Ｄｏ１に対して差分信号ＴＸ１がバッファＢＵＦ１ｂ、及びバッファＢＵＦ２ｂの２個分程度の遅延があった場合を示す。

図６に示すように、この遅延により調整前はスキューが生じている。そして、遅延量検出回路４０は、遅延制御信号ＲＥ１として（ａ，ｂ，ｃ）＝（０，１，１）を遅延調整回路１０に出力する。

図７は、遅延調整回路１０の内部における信号の遅延調整の例を示した図である。図７においては、図６に示した例による遅延調整を示す。

図７に示すように、調整前の入力信号Ｄｏ１は、フリップフロップＦＦ１ａによりクロックＣＬＫを遅延させた選択信号３ａとデータ信号Ｄｉ１が同期された信号である。

遅延調整回路１０は、マルチプレクサＭＵＸ１ａによって図５に示した選択基準に従って、ＲＥ１＝（０，１，１）に対応する１ａを選択信号として選択する。そして、遅延調整回路１０は、フリップフロップＦＦ１ａによってデータ信号Ｄｉ１を遅延させ、入力信号Ｄｏ１としてＬＶＤＳデバイス（ＬＶ１）に出力する。

同様に、遅延調整回路１０は、他のデータ信号Ｄｉ２〜Ｄｉｎ及びデータ信号クロックＣｋｉについても遅延調整して入力信号Ｄｏ２〜Ｄｏｎ、ＤｏＣＫを出力する。

従って、先行していた第１の差動信号ＴＸ１＿Ｍ及び第２の差動信号ＴＸ１＿Ｐは調整量分だけ遅延される。他のデータ信号も同様に遅延される。よって、各差動信号（ＴＸ１＿Ｍ〜ＴＸｎ＿Ｍ、ＴＸＣＫ＿Ｍ、ＴＸ１＿Ｐ〜ＴＸｎＰ、ＴＸＣＫ＿Ｐ）はスキューが無くなる方向に遅延調整される。

以上述べたように、本実施形態のＬＶＤＳドライバは、ＬＶＤＳデバイスの入力信号に対する差動信号の遅延量を検出する遅延量検出回路４０と、他のＬＶＤＳデバイスより先行して差動信号を出力する傾向にある各ＬＶＤＳデバイス（ＬＶ１〜ＬＶｎ、ＬＶＣＫ）への入力信号（Ｄｏ１〜Ｄｏｎ、Ｃｋｏ）の出力タイミングを、差動信号の入力信号Ｄｏ１に対する遅延量に応じて遅延させる遅延調整回路１０と、を備える。

従って、送信側において出力スキューを低減させて信号を出力できるＬＶＤＳドライバを提供することができるという効果がある。

以上、本発明について、好ましい実施形態を挙げて説明したが、本発明のＬＶＤＳドライバは上記実施形態の構成に限定されるものでない。

当業者は、従来公知の知見に従い、本発明のＬＶＤＳドライバを適宜改変することができる。このような改変によってもなお本発明のＬＶＤＳドライバの構成を具備する限り、もちろん、本発明の範疇に含まれるものである。

１０ 遅延調整回路
２０ 低電圧差動信号伝送方式回路
３０ 比較器
４０ 遅延量検出回路

特開２００２−１６９７７０号公報

Claims (4)

1. 入力信号を差動信号に変換して出力する複数の低電圧差動信号伝送方式回路と、
   前記複数の低電圧差動信号伝送方式回路のそれぞれが出力する前記差動信号の差分を差分信号として出力する比較器と、
   前記複数の低電圧差動信号伝送方式回路のそれぞれに関して、前記入力信号及び前記差分信号に基づいて遅延量を検出し、前記遅延量に対応する遅延制御信号を出力する遅延量検出回路と、
   データ信号が前記入力信号として入力されると、前記複数の低電圧差動信号伝送方式回路のうち他の低電圧差動信号伝送方式回路より先行して前記差動信号を出力する傾向にある低電圧差動信号伝送方式回路への前記データ信号の入力タイミングを、前記複数の低電圧差動信号伝送方式回路のそれぞれに関する前記遅延制御信号に基づいて、遅延させて入力する遅延調整回路と、
   を備えるＬＶＤＳドライバ。
2. 前記遅延量検出回路は、
   前記入力信号を遅延させる第１のバッファと、
   前記遅延制御信号を生成するフリップフロップと、
   を有し、
   前記遅延量検出回路が検出する前記遅延量の分解能及び範囲のうち少なくとも一つは、
   前記第１のバッファのサイズ、前記第１のバッファの数、及び前記フリップフロップの数のうち少なくとも一つを変更することにより設定される請求項１に記載のＬＶＤＳドライバ。
3. 前記遅延調整回路は、
   クロックを遅延させる第２のバッファと、
   前記遅延制御信号に基づいて、前記クロック及び前記第２のバッファの出力から一つを選択するマルチプレクサと、
   を備え、
   前記第２のバッファのサイズ及び数は、
   前記第１のバッファのサイズ及び数と等しい請求項２に記載のＬＶＤＳドライバ。
4. 比較器によって、複数の低電圧差動信号伝送方式回路のそれぞれが入力信号に基づいて出力する差動信号の差分を差分信号として生成する工程と、
   遅延量検出回路によって、前記複数の低電圧差動信号伝送方式回路のそれぞれに関して、前記入力信号及び前記差分信号に基づいて遅延量を検出し、前記遅延量に対応する遅延制御信号を生成する工程と、
   遅延調整回路によって、前記複数の低電圧差動信号伝送方式回路のうち他の低電圧差動信号伝送方式回路より先行して前記差動信号を出力する傾向にある低電圧差動信号伝送方式回路への前記入力信号の入力タイミングを、前記複数の低電圧差動信号伝送方式回路のそれぞれに関する前記遅延制御信号に基づいて、遅延させて入力する工程と、
   を含む信号遅延量調整方法。