KR20220060939A - 디시젼 피드백 등화기 및 이를 포함하는 장치 - Google Patents

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Abstract

본 개시의 예시적 실시예에 따른 디시젼 피드백 등화기는, 외부로부터 수신된 제1 데이터로부터 제1 출력 신호를 생성하도록 구성된 제1 입력 래치를 포함하고, 상기 제1 입력 래치는, 상기 제1 데이터와 기준 전압을 수신하고, 상기 제1 데이터와 상기 기준 전압간의 비교 결과에 따라 상이한 천이 타이밍을 갖는 제1 내부 신호들을 생성하도록 구성된 제1 서브 회로 및 상기 제1 데이터보다 앞서 외부로부터 수신된 제2 데이터에 대응하는 제2 출력 신호를 제1 피드백으로서 수신하고, 상기 제1 피드백을 기반으로 ISI(InterSymbol Interference)에 의해 좁아진 상기 제1 내부 신호들의 천이 타이밍들 간 차이를 보상하여 상기 제1 출력 신호를 생성하도록 구성된 제2 서브 회로를 포함하는 것을 특징으로 한다.

Description

디시젼 피드백 등화기 및 이를 포함하는 장치{A DECISION FEEDBACK EQUALIZER AND A DEVICE INCLUDING SAME}
본 개시의 기술적 사상은 디시젼 피드백 등화기에 관한 것으로, 더욱 상세하게는, 저전력으로 수신된 데이터 신호를 등화하기 위한 디시젼 피드백 등화기 및 이를 포함하는 장치에 관한 것이다.
최근 데이터 기술의 발달로 방대한 양의 데이터 신호를 장치들 간에 상호 송수신해야하기 때문에 이를 원활하게 하기 위한 인터페이싱 기술이 요구되고 있다. 장치들은 데이터 신호를 전달하는 채널을 통해 연결될 수 있다. 그러나, 표면 효과(skin effect), 유전 손실(dielectric Loss) 등과 같은 다양한 요인에 기인하여 채널을 통해 전달되는 데이터 신호는 심볼 간 간섭(InterSymbol Interference; ISI) 등과 같은 노이즈를 포함하게 되어 고속으로 전달되는 데이터 신호의 품질이 저하될 수 있다.
이를 위해, 장치들은 송수신되는 데이터 신호의 품질을 개선하기 위해 이전의 데이터를 피드백으로 이용하여 현재 데이터를 판별하는 데에 이용하는 디시젼 피드백 등화기(decision feedback equalizer)를 포함한다. 다만, 종래의 디시젼 피드백 등화기는 비교적 높은 전력을 소모하거나, 피드백을 수신하는 데에 필요한 시간이 지나치게 제한되어 원활한 등화 동작을 수행하기 어려운 문제가 있었다.
본 개시의 기술적 사상이 해결하려는 과제는 장치들 간 송수신되는 데이터 신호의 품질을 개선하기 위해 저전력으로 등화 동작을 원활하게 수행하도록 구성된 디시젼 피드백 등화기 및 이를 포함하는 장치를 제공하는데에 있다.
본 개시의 예시적 실시예에 따른 디시젼 피드백 등화기는, 외부로부터 수신된 제1 데이터로부터 제1 출력 신호를 생성하도록 구성된 제1 입력 래치를 포함하고, 상기 제1 입력 래치는, 상기 제1 데이터와 기준 전압을 수신하고, 상기 제1 데이터와 상기 기준 전압간의 비교 결과에 따라 상이한 천이 타이밍을 갖는 제1 내부 신호들을 생성하도록 구성된 제1 서브 회로 및 상기 제1 데이터보다 앞서 외부로부터 수신된 제2 데이터에 대응하는 제2 출력 신호를 제1 피드백으로서 수신하고, 상기 제1 피드백을 기반으로 ISI(InterSymbol Interference)에 의해 좁아진 상기 제1 내부 신호들의 천이 타이밍들 간 차이를 보상하여 상기 제1 출력 신호를 생성하도록 구성된 제2 서브 회로를 포함하는 것을 특징으로 한다.
본 개시의 예시적 실시예에 따른 장치는, 채널을 통해 순차적으로 전달되는 제1 및 제2 데이터를 포함하는 데이터 신호를 수신하도록 구성된 수신 패드 및 수신된 상기 데이터 신호를 등화하도록 구성된 디시젼 피드백 등화기를 포함하고, 상기 디시젼 피드백 등화기는, 상기 수신 패드와 연결되고(coupled), 상기 제1 데이터로부터 제1 출력 신호를 생성하도록 구성된 제1 입력 래치 및 상기 수신 패드와 연결되고, 상기 제2 데이터로부터 제2 출력 신호를 생성하도록 구성된 제2 입력 래치를 포함하며, 상기 제2 입력 래치는, 상기 제2 데이터와 기준 전압간의 비교 결과에 따라 상이한 천이 타이밍을 갖는 내부 신호들을 생성하도록 구성된 제1 서브 회로 및 상기 제1 출력 신호를 피드백으로서 수신하고, 상기 피드백을 기반으로 ISI(InterSymbol Interference)에 의해 좁아진 상기 내부 신호들의 천이 타이밍들 간 차이를 보상하여 상기 제2 출력 신호를 생성하도록 구성된 제2 서브 회로를 포함하는 것을 특징으로 한다.
본 개시의 예시적 실시예에 따른 디시젼 피드백 등화기는, 홀수 데이터 및 짝수 데이터를 각각 기준 전압과 비교하여 제로 복귀 신호인 제1 및 제2 출력 신호들을 출력하도록 구성된 입력 래치 회로, 상기 제1 및 제2 출력 신호를 수신하고, 상기 제1 및 제2 출력 신호들을 제로 비복귀 신호로 변환하여 출력하도록 구성된 중간 래치 회로 및 변환된 상기 제1 및 제2 출력 신호들을 수신하고, 클록 신호와 동기하여 변환된 상기 제1 및 제2 출력 신호들을 출력하도록 구성된 출력 래치 회로를 포함하고, 상기 입력 래치 회로는, 상기 홀수 데이터와 상기 기준 전압을 비교하여 제1 내부 신호를 생성하도록 구성된 제1 서브 회로 및, 상기 제1 내부 신호들 및 상기 제2 출력 신호를 기반으로 상기 제1 출력 신호를 생성하도록 구성된, 제2 서브 회로가 구비된 제1 입력 래치 및 상기 짝수 데이터와 상기 기준 전압을 비교하여 제2 내부 신호들을 생성하도록 구성된 제3 서브 회로 및, 상기 제2 내부 신호들 및 상기 제1 출력 신호를 기반으로 상기 제2 출력 신호를 생성하도록 구성된, 제4 서브 회로가 구비된 제2 입력 래치를 포함하는 것을 특징으로 한다.
본 개시의 예시적 실시예에 따른 등화기는 저전력으로 동작할 수 있으며, 피드백이 보상 회로에 제공되어야 하는 시간 마진을 최대한 확보함으로써 시간 제약을 줄임으로써 원활하고, 향상된 등화 동작을 수행할 수 있는 효과가 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 전자 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 제1 채널을 통해 수신된 데이터 신호의 예시적인 왜곡을 보여주는 개념도들이다.
도 3a 내지 도 5는 본 개시의 예시적 실시예에 따른 등화기를 나타내는 블록도이다.
도 6은 도 3의 제2 입력 래치를 구체적으로 나타내는 회로도이다.
도 7은 도 6의 제2 입력 래치의 동작을 설명하기 위한 타이밍도이다.
도 8a 내지 도 9b는 채널의 상태에 따라 보상 회로에 의해 드라이빙 세기의 조정 정도가 제어되어야할 필요를 설명하기 위한 도면이다.
도 10a 및 도 10b는 도 5의 제2 진보된 보상 회로의 일 구현예에 따른 회로도이다.
도 11은 도 5의 제2 진보된 보상 회로의 다른 구현예에 따른 회로도이다.
도 12는 본 개시의 예시적 실시예에 따라 보상 회로에 제공되는 계수 신호를 설정하기 위한 장치의 트레이닝 동작을 나타내는 순서도이다.
도 13a 및 도 13b는 본 개시의 예시적 실시예에 따른 계수 신호를 설정하기 위해 트레이닝 동작을 수행하는 시스템을 나타내는 블록도이다.
도 14 및 도 15는 본 개시의 예시적 실시예들이 적용된 시스템을 설명하기 위한 도면이다.
도 16은 본 개시의 예시적 실시예에 따른 시스템-온-칩을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예들에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 전자 시스템을 개략적으로 나타내는 블록도이다.
전자 시스템(1)은 제1 및 제2 장치들(10, 20)을 포함할 수 있다. 제1 및 제2 장치들(10, 20)은 전자 장치로 지칭될 수 있으며, 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트 폰, 웨어러블(wearable) 장치, 비디오 게임기, 가전기기, 의료기기 등과 같은 다양한 장치 중 하나로 구현될 수 있다.
그러나, 본 개시는 여기에 한정되지 않고, 일부 실시예들에서 시스템(1)이 단일의 전자 장치로 구현될 수 있다. 이러한 실시예들에서, 제1 및 제2 장치들(10, 20) 각각은 단일 전자 장치에 포함되는 구성 요소 또는 IP(Intellectual Property)일 수 있고, 회로, 모듈, 칩, 및/또는 패키지 수준의 개체로 구현될 수 있다. 일부 실시예에서, 제1 및 제2 장치들(10, 20)은 하나의 회로, 모듈, 칩, 및/또는 패키지 수준의 개체로도 구현될 수 있다. 시스템 및 장치라는 용어들은 더 나은 이해를 가능하게 하기 위해 제시된 것으로, 본 개시를 위 용어에 한정하지 않음은 분명히 이해될 것이다.
제1 및 제2 장치들(10, 20)은 서로 통신하여 제1 및 제2 채널들(CH_1, CH_2)을 통해 데이터 신호들을 교환할 수 있다. 제1 및 제2 채널들(10, 20) 각각은 데이터 신호들을 전달하기 위해 도전성 물질을 포함할 수 있다. 일 예로서, 제1 및 제2 채널들(CH_1, CH_2) 각각은 PCB(Printed Circuit Board) 상의 트레이스 패턴(trace pattern), 케이블(cable)의 도선, 커넥터(connector)의 금속 핀/패드 등으로 구현될 수 있다.
제1 장치(10)는 수신 패드(11), 송신 패드(12), 등화기(13), 송신기(14) 및 SERDES(Serializer/Deserializer)(15)를 포함할 수 있다. 제2 장치(20)는 송신 패드(21), 수신 패드(22), 송신기(23), 등화기(24) 및 SERDES(25)를 포함할 수 있다. 한편, 도 1에서는 본 개시의 기술적 사상을 설명하기 위해 제1 및 제2 장치들(10, 20)의 최소한의 구성이 개시되어 있는 바, 이에 국한되지 않고, 제1 및 제2 장치들(10, 20)은 각각 기능 회로들(예컨대, 컨트롤러, 프로세서, 메모리, 이미지 센서, 디스플레이 등), CDR(Clock and Data Recovery) 회로, 수신기 등을 더 포함할 수 있다.
제1 및 제2 장치들(10, 20)은 별개의 구성 요소들, IP들, 또는 전자 장치들로 구현될 수 있다. 일부 실시예에서, 제1 장치(10)는 제2 장치(20)에 대한 외부 장치일 수 있고, 제2 장치(20)는 제1 장치(10)에 대한 외부 장치로 상호 인식될 수 있다.
이하, 제1 장치(10)로부터 제2 장치(20)로의 데이터 신호의 송신을 설명한다. SERDES(15)는 제1 장치(10) 내의 기능 회로들(미도시)의 동작들에 따라 생성되는 데이터 신호를 직렬화(serialize)할 수 있다. SERDES(15)는 직렬화된 데이터 신호를 송신기(14)에 제공하고, 송신기(14)는 데이터 신호를 제2 채널(CH_2)을 통해 제2 장치(20)로 송신할 수 있다. 등화기(24)는 수신 패드(22)와 연결되고(coupled), 수신 패드(22)를 통해 데이터 신호를 수신할 수 있다. 등화기(24)는 데이터 신호에 대하여 본 개시의 예시적 실시예들에 따른 등화 동작을 수행하고, 등화된 데이터 신호를 SERDES(25)에 전달할 수 있다. SERDES(25)는 등화된 데이터 신호를 병렬화하고, 병렬화된 데이터 신호를 제2 장치(20) 내의 기능 회로들(미도시)에 제공할 수 있다.
이하, 제2 장치(20)로부터 제1 장치(10)로의 데이터 신호의 송신을 설명한다.
SERDES(25)는 제2 장치(20) 내의 기능 회로들(미도시)의 동작들에 따라 생성되는 데이터 신호를 직렬화(serialize)할 수 있다. SERDES(25)는 직렬화된 데이터 신호를 송신기(23)에 제공하고, 송신기(23)는 데이터 신호를 제1 채널(CH_1)을 통해 제1 장치(10)로 송신할 수 있다. 등화기(13)는 수신 패드(11)와 연결되고(coupled), 수신 패드(11)를 통해 데이터 신호를 수신할 수 있다. 등화기(13)는 데이터 신호에 대하여 본 개시의 예시적 실시예들에 따른 등화 동작을 수행하고, 등화된 데이터 신호를 SERDES(15)에 전달할 수 있다. SERDES(15)는 등화된 데이터 신호를 병렬화하고, 병렬화된 데이터 신호를 제1 장치(10) 내의 기능 회로들(미도시)에 제공할 수 있다.
제1 및 제2 장치들(10, 20)간의 통신에서 제1 및 제2 채널들(CH_1, CH_2)의 표면 효과, 유전 손실 등과 같은 다양한 요인에 기인하여, 제1 및 제2 채널들(CH_1, CH_2) 각각은 저역 통과 주파수 응답 특성을 보일 수 있다. 따라서, 고속 동작에서 제1 및 제2 채널들(CH_1, CH_2)의 대역폭들이 제한될 수 있고, 데이터 신호들의 대역폭보다 작아질 수 있다. 이는 제1 및 제2 채널들(CH_1, CH_2)을 통해 전달되는 데이터 신호들의 고주파수 성분을 약화시킬 수 있고, 시간 영역 상에서는 심볼 간 간섭(InterSymbol Interference)을 야기할 수 있다. 이러한 심볼 간 간섭을 개선하기 위하여 등화기들(13, 24)은 수신된 데이터 신호들에 대해 본 개시의 예시적 실시예들에 따른 등화 동작을 수행할 수 있다.
본 개시의 예시적 실시예에 따른 등화기들(13, 24)은 디시젼 피드백 등화기(decision feedback equalizer)로 구현될 수 있다. 등화기들(13, 24)은 각각 보상 회로들(13_1, 24_1)을 포함할 수 있다. 보상 회로들(13_1, 24_1)은 제1 및 제2 피드백(FB_1, FB_2)을 각각 수신하고, 제1 및 제2 피드백(FB_1, FB_2)을 기반으로 심볼 간 간섭으로 기인되는 이슈를 개선하기 위한 보상 동작을 수행할 수 있다.
이하에서는, 제1 장치(10)의 등화기(13)를 중심으로 서술하며, 서술된 내용은 제2 장치(20)에도 적용될 수 있다. 예시적 실시예로, 등화기(13)는 이전 데이터의 값을 피드백(FB_1)으로 수신하고, 피드백(FB_1)을 이용하여 현재 데이터의 값을 판별할 수 있다. 피드백(FB_1)은 등화기(13)의 내부에서 생성되는 신호로서 보상 회로(13_1)에 피드백(FB_1)이 제공되어야 하는 시간 마진(margin)은 충분히 확보되도록 구현될 수 있다. 일 예로, 등화기(13)는 피드백(FB_1)이 보상 회로(13_1)에 제공되어야 하는 시간 마진이 "1UI(Unit Interval)+α"로 확보되도록 등화기(13)가 구현될 수 있다. 이에 대한 구체적인 내용은 후술한다. 등화기(13)는 저전력 기반 등화 동작을 수행할 수 있도록 별도의 덧셈기(adder)를 포함하지 않고, 복수의 래치 회로들(latche circuits)을 포함할 수 있다. 래치 회로는 적어도 하나의 래치를 포함하는 회로로 정의될 수 있다. 일 예로, 등화기(13)는 k(단, k는 2 이상의 정수)-스테이지 래치 구조로 구현될 수 있다. 예를 들어, 등화기(13)는 수신한 데이터 신호에 포함된 데이터의 값을 판별하여 데이터의 값을 래치하도록 구성된 입력 래치 회로, 입력 래치 회로로부터 래치된 데이터의 값을 포함하는 출력 신호를 수신하도록 구성된 중간 래치 회로, 중간 래치 회로로부터 수신된 출력 신호를 소정의 클록 신호에 동기하여 출력하도록 구성된 출력 래치 회로를 포함할 수 있다. 다만, 이는 예시적인 실시예에 불과한 바, 이에 국한되지 않고, 등화기(13)는 다양한 래치 구조로 구현될 수 있다.
전술한 바와 같이, 심볼 간 간섭으로 인해 데이터와 기준 전압이 충분히 차이가 나지 않기 때문에 데이터의 값을 정확하게 판별할 수 없는 경우가 발생하게 될 수 있다. 이를 개선하기 위해, 보상 회로(13_1)는 제1 피드백(FB_1)을 기반으로 데이터와 기준 전압 간의 차이를 보상하여 등화기(13)가 데이터의 값을 정확하고, 빠르게 판별할 수 있도록 할 수 있다. 예시적 실시예로, 보상 회로(13_1)는 제1 피드백(FB_1)을 기반으로 접지 노드로 흐르는 전류 경로의 드라이빙 세기를 선택적으로 조정함으로써 심볼 간 간섭으로 인한 데이터와 기준 전압 간의 미세한 차이를 보상할 수 있다. 이에 대한 구체적인 내용은 후술한다.
본 개시의 예시적 실시예에 따른 등화기(13, 14)는 저전력으로 동작할 수 있으며, 피드백(FB_1, FB_2)이 보상 회로(13_1, 24_1)에 제공되어야 하는 시간 마진을 최대한 확보함으로써 시간 제약을 줄임으로써 원활하고, 향상된 등화 동작을 수행할 수 있는 효과가 있다.
도 2는 도 1의 제1 채널을 통해 수신된 데이터 신호의 예시적인 왜곡을 보여주는 개념도들이다. 데이터 신호는 "0" 또는 "1"값을 갖는 복수의 데이터들을 포함하는 것을 가정한다. 이는, 본 개시의 예시적 실시예들의 이해를 돕기위해 가정한 것인 바, 이에 국한되지 않고, PAM(Pulse Amplitude Modulation) 기반 데이터 신호에도 본 개시의 기술적 사상이 적용될 수 있음은 분명하다.
도 1 및 도 2를 참조하면, 제2 장치(20)의 송신 패드(21)로부터 출력된 송신 데이터 신호(DATA_TX)의 파형은 펄스 형태에 가까울 수 있다. 송신 데이터 신호(DATA_TX)는 제1 채널(CH_1)을 통과하여 제1 장치(10)의 수신 패드(11)를 통해 등화기(13)에 수신되는 수신 데이터 신호(DATA_RX)는 심벌 간 간섭 등으로 왜곡되어 송신 데이터 신호(DATA_TX)와 상이한 파형을 가질 수 있다. 이에 따라, 수신 데이터 신호(DATA_RX)는 기준 전압(VREF)과 비교하여 데이터의 값을 빠르고, 정확하게 판별하기에 적합하지 않을 수 있다. 본 개시의 예시적 실시예에 따른 등화기(13, 24)는 수신 데이터 신호(DATA_RX)에 대한 등화 동작을 수행하여 데이터 값을 빠르고, 정확하게 판별할 수 있다.
도 3a 내지 도 5는 본 개시의 예시적 실시예에 따른 등화기를 나타내는 블록도이다. 이하에서의 등화기는 본 개시의 기술적 사상이 적용된 일 예에 불과한 바, 이에 국한되지 않음은 충분히 이해될 것이다.
도 3a를 참조하면, 등화기(100)는 제1 및 제2 입력 래치들(110a, 110b), 제1 및 제2 중간 래치들(120a, 120b), 제1 및 제2 출력 래치들(130a, 130b)을 포함할 수 있다. 한편, 제1 및 제2 입력 래치들(110a, 110b)은 입력 래치 회로로 포괄적으로 지칭되고, 제1 및 제2 중간 래치들(120a, 120b)은 중간 래치 회로로 포괄적으로 지칭되며, 제1 및 제2 출력 래치들(130a, 130b)은 출력 래치 회로로 포괄적으로 지칭될 수 있다.
제1 및 제2 입력 래치들(110a, 110b)은 교번적으로 데이터 신호(DATA_RX)에 대한 래치 동작을 수행할 수 있다. 제1 입력 래치(110a)는 데이터 신호(DATA_RX)의 홀수 데이터의 값을 판별하여 제1 출력 신호(OUT_S11)로서 출력할 수 있고, 제2 입력 래치(110b)는 데이터 신호(DATA_RX)의 짝수 데이터의 값을 판별하여 제2 출력 신호(OUT_S12)로서 출력할 수 있다. 제1 입력 래치(110a)는 제1 및 제2 서브 회로들(112a, 114a)을 포함하고, 제2 입력 래치(110b)는 제3 및 제4 서브 회로들(112b, 114b)을 포함할 수 있다.
구체적으로, 제1 서브 회로(112a)는 제1 데이터와 기준 전압(VREF)을 수신하고, 양의 클록 신호(CLK_P)에 동기하여 제1 데이터와 기준 전압(VREF)을 비교하고, 비교 결과에 따라 상이한 천이 타이밍을 갖는 제1 내부 신호들(IN_S1)을 생성할 수 있다. 제1 서브 회로(112a)는 제1 내부 신호들(IN_S1)을 제2 서브 회로(114a)에 제공할 수 있다. 제2 서브 회로(114a)는 제1 보상 회로(114a_11)를 포함할 수 있다.
제1 보상 회로(114a_11)는 제2 입력 래치(110b)로부터 제1 데이터보다 앞서 수신된 제2 데이터에 대응하는 제2 출력 신호(OUT_S12)를 피드백으로서 수신할 수 있다. 제1 보상 회로(114a_11)는 제2 데이터에 대응하는 제2 출력 신호(OUT_S12)를 기반으로 심볼 간 간섭 등으로 인해 좁아진 제1 내부 신호들(IN_S1)의 천이 타이밍들 간 차이를 보상할 수 있다. 예시적 실시예로, 제1 보상 회로(114a_11)는 접지 노드와 연결되고, 제1 출력 신호(OUT_S11)를 출력하도록 구성된 노드로부터 접지 노드로의 전류 경로의 드라이빙 세기를 선택적으로 조정함으로써 제1 내부 신호들(IN_S1)의 천이 타이밍들 간 차이를 보상할 수 있다. 제2 서브 회로(114a)는 제1 내부 신호들(IN_S1)을 기반으로 판별된 제1 데이터를 포함하는 제1 출력 신호(OUT_S11)를 생성할 수 있다.
제1 중간 래치(120a)는 제1 출력 신호(OUT_S11)를 수신하고, 제1 출력 신호(OUT_S11)를 소정의 신호로 변환할 수 있다. 예를 들어, 제1 출력 신호(OUT_S11)는 제로 복귀(return to zero) 신호인 때에, 제1 중간 래치(120a)는 제1 출력 신호(OUT_S11)를 제로 비복귀(non return to zero) 신호로 변환할 수 있다. 제1 중간 래치(120a)는 변환된 제1 출력 신호(OUT_S21)를 제1 출력 래치(130a)에 제공할 수 있다. 제1 출력 래치(130a)는 제1 클록 신호(CLK_1)에 동기된 제1 출력 신호(OUT_S31)를 출력할 수 있다.
제3 서브 회로(112b)는 제2 데이터와 기준 전압(VREF)을 수신하고, 음의 클록 신호(CLK_N)에 동기하여 제2 데이터와 기준 전압(VREF)을 비교하고, 비교 결과에 따라 상이한 천이 타이밍을 갖는 제2 내부 신호들(IN_S2)을 생성할 수 있다. 제3 서브 회로(112b)는 제2 내부 신호들(IN_S2)을 제4 서브 회로(114b)에 제공할 수 있다. 제4 서브 회로(114b)는 제2 보상 회로(114b_11)를 포함할 수 있다.
제2 보상 회로(114b_11)는 제1 입력 래치(110a)로부터 제2 데이터보다 앞서 수신된 제3 데이터에 대응하는 제1 출력 신호(OUT_S11)를 피드백으로서 수신할 수 있다. 제2 보상 회로(114b_11)는 제3 데이터에 대응하는 제1 출력 신호(OUT_S11)를 기반으로 심볼 간 간섭 등으로 인해 좁아진 제2 내부 신호들(IN_S2)의 천이 타이밍들 간 차이를 보상할 수 있다. 예시적 실시예로, 제2 보상 회로(114b_11)는 접지 노드와 연결되고, 제2 출력 신호(OUT_S12)를 출력하도록 구성된 노드로부터 접지 노드로의 전류 경로의 드라이빙 세기를 선택적으로 조정함으로써 제2 내부 신호들(IN_S2)의 천이 타이밍들 간 차이를 보상할 수 있다. 제4 서브 회로(114b)는 제2 내부 신호들(IN_S2)을 기반으로 판별된 제2 데이터를 포함하는 제2 출력 신호(OUT_S12)를 생성할 수 있다.
제2 중간 래치(120b)는 제2 출력 신호(OUT_S12)를 수신하고, 제2 출력 신호(OUT_S12)를 소정의 신호로 변환할 수 있다. 예를 들어, 제2 출력 신호(OUT_S12)는 제로 복귀(return to zero) 신호인 때에, 제2 중간 래치(120b)는 제2 출력 신호(OUT_S12)를 제로 비복귀(non return to zero) 신호로 변환할 수 있다. 제2 중간 래치(120b)는 변환된 제2 출력 신호(OUT_S22)를 제2 출력 래치(130b)에 제공할 수 있다. 제2 출력 래치(130b)는 제1 클록 신호(CLK_1)에 동기된 제2 출력 신호(OUT_S32)를 출력할 수 있다. 제1 클록 신호(CLK_1)는 양의 클록 신호(CLK_P) 또는 음의 클록 신호(CLK_N)일 수 있다. 일부 실시예에서, 제1 클록 신호(CLK_1)는 양의 클록 신호(CLK_P)와 음의 클록 신호(CLK_N)와 상이한 위상을 갖는 클록 신호일 수 있다. 한편, 음의 클록 신호(CLK_P)는 양의 클록 신호(CLK_N)의 반전 클록 신호로 지칭될 수도 있다.
예시적 실시예로, 제1 및 제2 중간 래치들(120a, 120b)은 입력 신호를 제로 비복귀 신호로 출력할 수 있는 래치로 구현될 수 있으며, 예를 들어, 제1 및 제2 중간 래치들(120a, 120b)은 S-R(Set-Reset) 래치로 구현될 수 있다.
한편, 예시적 실시예로, 등화기(100)는 양 및 음의 클록 신호들(CLK_P, CLK_N)을 기반으로 본 개시의 예시적 실시예가 적용된 하프 레이트(half rate) 방식의 등화 동작을 수행할 수 있다. 다만, 이는 예시적 실시예에 불과한 바, 이에 국한되지 않고, 등화기(100)는 상이한 위상차를 갖는 4 이상의 클록 신호들을 기반으로 본 개시의 예시적 실시예가 적용된 등화 동작을 수행할 수 있다.
본 개시의 예시적 실시예에 따른 제1 및 제2 입력 래치들(110a, 110b)은 각각 피드백을 입력 노드가 아닌 내부 노드(예를 들면, 제1 및 제2 보상 회로들(114a_11, 114b_11)과 연결된 노드)를 통해 수신함으로써 피드백이 제공되어야 하는 시간 마진을 충분히 확보할 수 있다. 이에 따라, 피드백의 수신 타이밍에 관한 제약에서 자유로워질 수 있어 등화기(100)의 설계에 이점이 될 수 있다.
도 3b를 더 참조하면, 도 3a의 등화기(100)와 비교하여 등화기(100')는 제3 및 제4 입력 래치들(110c, 110d), 제3 및 제4 중간 래치들(120c, 120d), 제3 및 제4 출력 래치들(130c, 130d)을 더 포함할 수 있다. 제3 입력 래치(110c)는 제5 및 제6 서브 회로들(112c, 114c)을 포함하고, 제4 입력 래치(110d)는 제7 및 제8 서브 회로들(112d, 114d)을 포함할 수 있다. 제6 서브 회로(114c)는 제3 보상 회로(114c_11)를 포함하고, 제8 서브 회로(114d)는 제4 보상 회로(114d_11)를 포함할 수 있다. 제1 서브 회로(112a)는 I(Imaginary)-클록 신호(CLK_I)를 수신하고, 제3 서브 회로(112b)는 Q(Quadrature)-클록 신호(CLK_Q)를 수신하고, 제5 서브 회로(112c)는 반전 I-클록 신호(CLK_IB)를 수신하며, 제7 서브 회로(112d)는 반전 Q-클록 신호(CLK_QB)를 수신할 수 있다. I-클록 신호(CLK_I)와 Q-클록 신호(CLK_Q)는 상호 90도의 위상차를 가지고, I-클록 신호(CLK_I)와 반전 I-클록 신호(CLK_IB)는 상호 180도의 위상차를 가지며, Q-클록 신호(CLK_Q)와 반전 Q-클록 신호(CLK_QB)는 상호 180도의 위상차를 가질 수 있다. 등화기(100')는 I 및 반전-I 클록 신호들(CLK_I, CLK_IB), Q 및 반전 Q-클록 신호들(CLK_Q, CLK_QB)을 기반으로 본 개시의 예시적 실시예가 적용된 쿼터 레이트(quarter rate) 방식의 등화 동작을 수행할 수 있다. 제3 및 제4 입력 래치들(110c, 110d), 제3 및 제4 중간 래치들(120c, 120d), 제3 및 제4 출력 래치들(130c, 130d)은 본 개시의 예시적 실시예들에 따른 출력 신호들(OUT_S13~OUT_S33, OUT_S14~OUT_S34)을 출력할 수 있다. 제1 내지 제4 출력 래치들(130a~130d)은 제1 클록 신호(CLK_1)에 동기하여 동작할 수 있다. 제1 클록 신호(CLK_1)는 I 및 반전-I 클록 신호들(CLK_I, CLK_IB), Q 및 반전 Q-클록 신호들(CLK_Q, CLK_QB) 중 어느 하나일 수 있다. 일부 실시예에서, 제1 클록 신호(CLK_1)는 I 및 반전-I 클록 신호들(CLK_I, CLK_IB), Q 및 반전 Q-클록 신호들(CLK_Q, CLK_QB)과 상이한 위상을 갖는 클록 신호일 수 있다.
제1 출력 신호(OUT_S11)는 제2 보상 회로(114b_11)에 입력되고, 제2 출력 신호(OUT_S12)는 제3 보상 회로(114c_11)에 입력되고, 제3 출력 신호(OUT_S13)는 제4 보상 회로(114d_11)에 입력되며, 제4 출력 신호(OUT_S14)는 제1 보상 회로(114a_11)에 입력될 수 있다. 이의 구체적인 동작은 도 3a에 서술된 제1 및 제2 입력 래치들(110a, 110b), 제1 및 제2 중간 래치들(120a, 120b), 제1 및 제2 출력 래치들(130a, 130b)의 동작과 기술적 사상이 동일, 유사한 바, 구체적인 내용은 이하 생략한다.
도 4를 더 참조하면, 도 3a와 비교하여, 제1 보상 회로(114a_12)는 제2 중간 래치(120b)로부터 생성된 제2 출력 신호(OUT_S22)를 피드백으로 수신하고, 제2 보상 회로(114b_12)는 제1 중간 래치(120a)로부터 생성된 제1 출력 신호(OUT_S21)를 피드백으로서 수신할 수 있다.
도 5를 더 참조하면, 도 3a와 비교하여, 제2 서브 회로(114a)는 제1 진보된 보상 회로(114a_13)를 포함하고, 제4 서브 회로(114b)는 제2 진보된 보상 회로(114b_13)를 포함할 수 있다.
제1 진보된 보상 회로(114a_13)는 외부로부터 제1 계수 신호(DFE_COE_1)를 수신하고, 제1 계수 신호(DFE_COE_1)를 기반으로 제1 출력 신호(OUT_S11)를 출력하도록 구성된 노드로부터 접지 노드로의 제1 전류 경로의 드라이빙 세기의 조정 정도를 제어할 수 있다. 일 예로, 제1 전류 경로의 드라이빙 세기의 조정 정도는 데이터 신호(DATA_RX)가 전달되는 채널의 상태(예를 들면, 표면 효과, 유전 손실) 등의 요인들에 기인되는 심볼 간 간섭 정도에 따라 상이하게 제어될 수 있다. 예를 들어, 제1 진보된 보상 회로(114a_13)는 심볼 간 간섭 정도가 비교적 큰 때에는 제1 계수 신호(DFE_COE_1)에 응답하여 제1 전류 경로의 드라이빙 세기의 조정 정도가 커지도록 제어할 수 있고, 심볼 간 간섭 정도가 비교적 작은 때에는 제1 계수 신호(DFE_COE_1)에 응답하여 제1 전류 경로의 드라이빙 세기의 조정 정도가 작아지도록 제어할 수 있다.
제2 진보된 보상 회로(114b_13)는 외부로부터 제2 계수 신호(DFE_COE_2)를 수신하고, 제2 계수 신호(DFE_COE_2)를 기반으로 제2 출력 신호(OUT_S12)를 출력하도록 구성된 노드로부터 접지 노드로의 제2 전류 경로의 드라이빙 세기의 조정 정도를 제어할 수 있다. 제2 전류 경로의 드라이빙 세기의 조정 정도 제어 방식은 제1 전류 경로의 드라이빙 세기의 조정 정도 제어 방식과 동일한 바, 구체적인 설명은 생략한다.
예시적 실시예로, 제1 및 제2 계수 신호들(DFE_COE_1, DFE_COE_2)은 동일하거나, 상이할 수 있다. 또한, 제1 및 제2 진보된 보상 회로들(114a_13, 114b_13)의 구현 예들에 따라 제1 및 제2 계수 신호들(DFE_COE_1, DFE_COE_2)은 복수의 비트들을 포함하는 디지털 신호이거나, 아날로그 신호로 구현될 수 있다. 제1 및 제2 계수 신호들(DFE_COE_1, DFE_COE_2)은 소정의 트레이닝 동작의 결과물로 결정될 수 있으며, 이에 대한 구체적인 내용은 후술한다.
본 개시의 예시적 실시예에 따른 제1 및 제2 진보된 보상 회로들(114a_13, 114b_13)은 채널의 상태 등에 적응적으로 보상 동작을 수행함으로써 등화기(100)의 등화 성능을 개선할 수 있다.
도 6은 도 3a의 제2 입력 래치를 구체적으로 나타내는 회로도이다. 이하에서 설명되는 제2 입력 래치의 구현예는 예시적인 실시예에 불과한 바, 이에 국한되지 않으며, 본 개시의 기술적 사상이 적용될 수 있는 다양한 구성으로 제2 입력 래치가 구현될 수 있으며, 제2 입력 래치의 구현예는 제1 입력 래치에도 적용될 수 있다.
도 6을 참조하면, 제2 입력 래치(200a)는 제3 및 제4 서브 회로들(210a, 220a)을 포함할 수 있다. 제3 서브 회로(210a)는 제1 내지 제3 pMOS 트랜지스터들(pTR_11~pTR_31), 제1 및 제2 nMOS 트랜지스터들(nTR_11, nTR_21)을 포함할 수 있다. 제1 pMOS 트랜지스터(pTR_11)는 소스를 통해 전원 전압(VDD)을 수신하고, 게이트를 통해 제2클록 신호(CLK_A)를 수신하며, 드레인을 통해 제2 및 제3 pMOS 트랜지스터(pTR_21, pTR_31)의 소스와 연결될 수 있다. 제2 pMOS 트랜지스터(pTR_21)는 게이트를 통해 데이터 신호(DATA_RX)를 수신하고, 드레인을 통해 제1 nMOS 트랜지스터(nTR_11)의 드레인과 연결될 수 있다. 제3 pMOS 트랜지스터(pTR_31)는 게이트를 통해 기준 전압(VREF)을 수신하고, 드레인을 통해 제2 nMOS 트랜지스터(nTR_21)의 드레인과 연결될 수 있다. 제1 nMOS 트랜지스터(nTR_11)는 게이트를 통해 제2 클록 신호(CLK_A)를 수신하며, 드레인을 통해 접지 노드와 연결될 수 있다. 제2 nMOS 트랜지스터(nTR_21)는 게이트를 통해 제2 클록 신호(CLK_A)를 수신하며, 드레인을 통해 접지 노드와 연결될 수 있다.
제3 서브 회로(210a)는 제2 클록 신호(CLK_A), 데이터 신호(DATA_RX) 및 기준 전압(VREF)을 기반으로 데이터 신호(DATA_RX)의 짝수 데이터의 값을 판별하여 제2-1 및 제2-2 내부 신호들(IN_S12, IN_S22)을 생성할 수 있다. 제2 pMOS 트랜지스터(pTR_21)의 드레인과 제1 nMOS 트랜지스터(nTR_11)의 드레인이 연결된 노드를 통해 제2-1 내부 신호(IN_S12)가 제4 서브 회로(220a)로 출력되고, 제3 pMOS 트랜지스터(pTR_31)의 드레인과 제2 nMOS 트랜지스터(nTR_21)의 드레인이 연결된 노드를 통해 제2-2 내부 신호(IN_S22)가 제4 서브 회로(220a)로 출력될 수 있다. 예시적 실시예에 따라 제2 클록 신호(CLK_A)는 도 3a의 음의 클록 신호(CLK_N)일 수 있다. 다만, 도 6의 구성예가 도 3a의 제1 입력 래치(110a)에 적용된 경우에는, 제2 클록 신호(CLK_A)는 양의 클록 신호(CLK_P)인 것은 충분히 이해될 것이다.
제4 서브 회로(220a)는 제4 내지 제7 pMOS 트랜지스터들(pTR_12~pTR_42), 제3 내지 제10 nMOS 트랜지스터들(nTR_12~nTR_82)을 포함할 수 있다. 제4 pMOS 트랜지스터(pTR_12)는 소스를 통해 전원 전압(VDD)을 수신하고, 게이트를 통해 제2-1 내부 신호(IN_S12)를 수신하며, 드레인을 통해 제3 nMOS 트랜지스터(nTR_12)의 드레인과 연결될 수 있다. 제5 pMOS 트랜지스터(pTR_22)는 소스를 통해 전원 전압(VDD)을 수신하고, 게이트를 통해 제3 nMOS 트랜지스터(nTR_12)의 게이트와 연결되고, 드레인을 통해 제3 nMOS 트랜지스터(nTR_12)의 드레인과 연결될 수 있다. 제5 pMOS 트랜지스터(pTR_32)는 소스를 통해 전원 전압(VDD)을 수신하고, 게이트를 통해 제8 nMOS 트랜지스터(nTR_62)의 게이트와 연결되고, 드레인을 통해 제7 nMOS 트랜지스터(nTR_52)의 드레인에 연결될 수 있다. 제6 pMOS 트랜지스터(pTR_42)는 소스를 통해 전원 전압(VDD)을 수신하고, 게이트를 통해 제7 nMOS 트랜지스터(nTR_52)의 게이트와 연결되고, 드레인을 통해 제7 nMOS 트랜지스터(nTR_52)의 드레인과 연결될 수 있다.
제3 nMOS 트랜지스터(nTR_12)는 소스를 통해 제4 nMOS 트랜지스터(nTR_22)의 드레인과 연결될 수 있다. 제7 nMOS 트랜지스터(nTR_52)는 소스를 통해 제8 nMOS 트랜지스터(nTR_62)의 드레인과 연결될 수 있다. 제4 nMOS 트랜지스터(nTR_22)는 소스를 통해 제5 및 제6 nMOS 트랜지스터들(nTR_32, nTR_42)의 드레인과 연결될 수 있다. 제5 nMOS 트랜지스터(nTR_32)는 게이트를 통해 인에이블 신호(EN)를 수신하고, 소스를 통해 접지 단자와 연결될 수 있다. 인에이블 신호(EN)는 양의 제2 출력 신호(OUT_S12P)를 생성하기 위해 제5 nMOS 트랜지스터(nTR_32)를 지속적으로 턴온시킬 수 있는 신호일 수 있다. 일부 실시예에 있어서, 인에이블 신호(EN)는 전원 전압(VDD)에 해당할 수 있다. 제6 nMOS 트랜지스터(nTR_42)는 게이트를 통해 양의 제1 출력 신호(OUT_S11P)를 수신하고, 소스를 통해 접지 단자와 연결될 수 있다. 제8 nMOS 트랜지스터(nTR_62)는 소스를 통해 제9 및 제10 nMOS 트랜지스터들(nTR_72, nTR_82)의 드레인과 연결될 수 있다. 제9 nMOS 트랜지스터(nTR_72)는 게이트를 통해 인에이블 신호(EN)를 수신하고, 소스를 통해 접지 단자와 연결될 수 있다. 제9 nMOS 트랜지스터(nTR_72)가 수신하는 인에이블 신호(EN)는 음의 제2 출력 신호(OUT_S12N)를 생성하기 위해 제9 nMOS 트랜지스터(nTR_72)를 지속적으로 턴온시킬 수 있는 신호일 수 있다. 제10 nMOS 트랜지스터(nTR_82)는 게이트를 통해 음의 제1 출력 신호(OUT_S11N)를 수신하고, 소스를 통해 접지 단자와 연결될 수 있다.
제4 pMOS 트랜지스터(pTR_12)의 게이트와 제4 nMOS 트랜지스터(nTR_22)의 게이트에 연결된 노드는 제2-1 내부 신호(IN_S12)를 수신할 수 있다. 제6 pMOS 트랜지스터(pTR_32)의 게이트와 제8 nMOS 트랜지스터(nTR_62)의 게이트에 연결된 노드는 제2-2 내부 신호(IN_S22)를 수신할 수 있다.
제6 pMOS 트랜지스터(pTR_42)의 게이트와 제7 nMOS 트랜지스터(nTR_52)의 게이트에 연결되고, 제4 및 제5 pMOS 트랜지스터들(pTR_12, pTR_22)의 드레인들과 제3 nMOS 트랜지스터(nTR_12)의 드레인에 연결된 제1 출력 노드는 양의 제2 출력 신호(OUT_S12P)를 출력할 수 있다. 제5 pMOS 트랜지스터(pTR_22)의 게이트와 제3 nMOS 트랜지스터(nTR_12)의 게이트에 연결되고, 제6 및 제7 pMOS 트랜지스터들(pTR_32, pTR_42)의 드레인들과 제7 nMOS 트랜지스터(nTR_52)의 드레인에 연결된 제2 출력 노드는 음의 제2 출력 신호(OUT_S12N)를 출력할 수 있다.
한편, 제5 및 제6 nTR 트랜지스터들(nTR_32, nTR_42), 제9 및 제10 nTR 트랜지스터들(nTR_72, nTR_82)은 제2 보상 회로(221a)를 구성할 수 있다. 제6 nTR 트랜지스터(nTR_42)는 양의 제1 출력 신호(OUT_S11P)를 기반으로 선택적으로 턴온됨으로써, 제1 출력 노드로부터 접지 노드로의 제1 전류 경로의 드라이빙 세기를 선택적으로 증가시킬 수 있다. 제10 nTR 트랜지스터(nTR_82)는 음의 제1 출력 신호(OUT_S11N)를 기반으로 선택적으로 턴온됨으로써, 제2 출력 노드로부터 접지 노드로의 제2 전류 경로의 드라이빙 세기를 선택적으로 증가시킬 수 있다.
본 명세서에서 양의 제2 출력 신호(OUT_S12P)와 음의 제2 출력 신호(OUT_S12N)는 상호 반전 관계일 수 있으며, 제2 입력 래치(200a)에서 생성되는 제2 출력 신호로 통칭될 수 있다. 양의 제1 출력 신호(OUT_11P)와 음의 제1 출력 신호(OUT_S11N)는 상호 반전 관계일 수 있으며, 제1 입력 래치(110a, 도 3)로부터 수신되는 피드백으로서 제1 출력 신호로 통칭될 수 있다.
도 7은 도 6의 제2 입력 래치의 동작을 설명하기 위한 타이밍도이다.
도 6 및 도 7을 참조하면, 제2 입력 래치(200a)는 클록 신호(CLK)의 폴링 엣지 타이밍인 제1 및 제5 시간(t1, t5)에 데이터 신호(DATA_RX)에 포함된 짝수 데이터의 값을 판별하여 제2 출력 신호(OUT_S12P, OUT_S12N)를 생성하여 출력할 수 있다. 구체적으로, 제1 시간(t1)에 제3 서브 회로(210a)는 데이터 신호(DATA_RX)에 포함된 제1 짝수 데이터와 기준 전압(VREF)을 비교하고, 제1 짝수 데이터가 기준 전압(VREF)보다 큰 것을 나타내는 제2-1 내부 신호(IN_S12) 및 제2-2 내부 신호(IN_S22)를 생성할 수 있다. 제2-2 내부 신호(IN_S22)의 로우 레벨에서 하이 레벨로 천이되는 타이밍은 제2-1 내부 신호(IN_S12)의 로우 레벨에서 하이 레벨로 천이되는 타이밍보다 빠를 수 있다. 한편, 전술한 바와 같이, 심볼 간 간섭 등으로 인해 제2-2 내부 신호(IN_S22)와 제2-1 내부 신호(IN_S12) 간의 천이 타이밍들 간의 차이는 좁아질 수 있는 바, 이를 보상할 수 있도록 제4 서브 회로(220a)는 제2 시점(t2)에서 제1 입력 래치(110a, 도 3a)로부터 피드백(FB_11)을 수신할 수 있다.
제4 서브 회로(220a)는 피드백(FB_11)으로서 제1 짝수 데이터에 앞서 수신된 제1 홀수 데이터에 대응하는 양의 제1 출력 신호(OUT_S11P) 및 음의 제1 출력 신호(OUT_S11N)를 제1 입력 래치(110a, 도 3a)로부터 수신할 수 있다. 제1 홀수 데이터의 값을 '0'이라 가정하였을 때, 양의 제1 출력 신호(OUT_S11P)는 로우 레벨이되어 제6 nMOS 트랜지스터(nTR_42)는 턴오프되고, 음의 제1 출력 신호(OUT_S11N)는 하이 레벨이되어 제10 nMOS 트랜지스터(nTR_82)는 턴온될 수 있다. 이를 통해, 제6 pMOS 트랜지스터(pTR_42)의 게이트와 제7 nMOS 트랜지스터(nTR_52)의 게이트에 연결된 제2 출력 노드로부터 접지 노드로의 제2 전류 경로의 드라이빙 세기는 제10 nMOS 트랜지스터(nTR_82)에 의해 더 커질 수 있다. 이에 따라, 제2 출력 노드의 전압은 제1 출력 노드의 전압과 비교하여 빠르게 하강할 수 있으며, 그 결과, 하이 레벨을 갖는 양의 제2 출력 신호(OUT_12P) 및 로우 레벨을 갖는 음의 제2 출력 신호(OUT_12N)를 출력할 수 있다.
한편, 제1 입력 래치(110a, 도 3a)는 클록 신호(CLK)의 라이징 엣지 타이밍인 제3 및 제7 시간들(t3, t7)에 데이터 신호(DATA_RX)에 포함된 홀수 데이터의 값을 판별하여 제1 출력 신호를 생성하여 출력할 수 있다. 제2 입력 래치(200a)는 제4 및 제8 시간들(t4, t8)에 피드백으로서 제2 출력 신호(OUT_S12P, OUT_S12N)를 제1 입력 래치(110a, 도 3a)에 제공할 수 있으며, 구체적인 내용은 생략한다.
이후, 제5 시간(t5)에 제3 서브 회로(210a)는 데이터 신호(DATA_RX)에 포함된 제2 짝수 데이터와 기준 전압(VREF)을 비교하고, 제2 짝수 데이터가 기준 전압(VREF)보다 작은 것을 나타내는 제2-1 내부 신호(IN_S12) 및 제2-2 내부 신호(IN_S22)를 생성할 수 있다. 제2-2 내부 신호(IN_S22)의 로우 레벨에서 하이 레벨로 천이되는 타이밍은 제2-1 내부 신호(IN_S12)의 로우 레벨에서 하이 레벨로 천이되는 타이밍보다 느릴 수 있다. 한편, 제2 짝수 데이터의 값은 "0"이고, 제2 짝수 데이터에 앞서 수신된 제2 홀수 데이트의 값도 "0"인 때에는, 기준 전압(VREF)과 제2 짝수 데이터 간의 차이가 충분히 나기 때문에 제2 입력 래치(200a)는 제2 짝수 데이터의 값을 무난하게 판별할 수 있으며, 제2 입력 래치(200a)가 제6 시점(t6)에서 제1 입력 래치(110a, 도 3a)로부터 수신된 피드백(FB_21)의 영향은 무시될 수 있다.
보상 회로(221a)는 현재 데이터를 빠르고, 정확하게 판별할 수 있도록 이전 데이터에 대응하는 피드백인 제1 출력 신호(OUT_S11P, OUT_S11N)를 기반으로 제1 및 제2 출력 노드 중 어느 하나로부터 접지 단자의 전류 경로의 드라이빙 세기를 선택적으로 증가시킬 수 있으며, 성능 개선의 효과는 특히 이전 데이터와 현재 데이터의 값들이 상이할 때에 부각될 수 있다.
도 8a 내지 도 9b는 채널의 상태에 따라 보상 회로에 의해 드라이빙 세기의 조정 정도가 제어되어야할 필요를 설명하기 위한 도면이다. 이하에서는, 도 6에 서술된 제2 입력 래치(200a)를 기준으로 서술되며, 이하에서 서술되는 내용은 제1 입력 래치(110a, 도 3a)에도 적용될 수 있음은 분명하다.
도 8a를 참조하면, 채널의 상태가 비교적 좋은 때에는 채널을 통과한 데이터 신호(DATA_RX_1)는 제1 시간(t1)에서 기준 전압(VREF)과의 차이(diff_1)가 데이터 신호(DATA_RX_1)의 짝수 데이터의 값을 판별하는 데에 비교적 충분할 수 있으며, 이에 따라, 도 8b와 같이, 제2-1 내부 신호(IN_S12)와 제2-2 내부 신호(IN_S22)의 천이 타이밍들 간의 차이(w1)가 비교적 충분할 수 있어 제2 보상 회로를 통한 드라이빙 세기의 조정 정도는 비교적 작아도 본 개시의 기술적 사상에 따른 효과를 도출할 수 있다.
도 9a를 참조하면, 채널의 상태가 비교적 나쁜 때에는 채널을 통과한 데이터 신호(DATA_RX_2)는 제1 시간(t1)에서 기준 전압(VREF)과의 차이(diff_2)가 작아 데이터 신호(DATA_RX_2)의 짝수 데이터의 값을 판별하는 데에 어려울 수 있다. 이에 따라, 도 9b와 같이, 제2-1 내부 신호(IN_S12)와 제2-2 내부 신호(IN_S22)의 천이 타이밍들 간의 차이(w2)가 충분하지 않을 수 있으며, 제2 보상 회로를 통한 드라이빙 세기의 조정 정도는 도 8a와 비교하여 더 커야지 본 개시의 기술적 사상에 따른 효과를 도출할 수 있다.
즉, 채널의 상태는 채널을 포함하는 시스템(1, 도 1)의 제조 공정 또는 동작 환경 등의 다양한 요소로 인해 가변적일 수 있으며, 본 개시의 예시적 실시예에 따른 제2 보상 회로는 채널의 상태(또는, 심볼 간 간섭 상태)에 따라 적응적으로 드라이빙 세기의 조정 정도를 제어할 수 있다. 예를 들어, 제2 보상 회로는 채널의 상태가 비교적 좋지 않을 때에는 드라이빙 세기의 조정 정도를 크게하고, 채널의 상태가 비교적 좋은 때에는 드라이빙 세기의 조정 정도를 작게할 수 있다. 다만, 제2 보상 회로는 채널의 상태 이외에도 데이터 신호에 포함된 데이터의 값의 판별을 방해하는 다양한 요인들을 고려하여 드라이빙 세기의 조정 정도를 제어할 수 있다.
도 10a 및 도 10b는 도 5의 제2 진보된 보상 회로의 일 구현예에 따른 회로도이다. 이하에서 서술되는 제2 진보된 보상 회로(221b_1, 221b_2)의 구성은 도 5의 제1 진보된 보상 회로(114a_13)에도 적용될 수 있으며, 도 6의 제4 서브 회로(220a)의 제2 보상 회로(221a)를 대체할 수 있다.
도 10a를 참조하면, 제2 진보된 보상 회로(221b_1)는 제5 nMOS 트랜지스터(nTR_32), 제6-1 nMOS 트랜지스터들(nTR_42_1a~nTR_42_na), 제6-2 nMOS 트랜지스터들(nTR_42_1b~nTR_42_nb), 제9 nMOS 트랜지스터(nTR_72), 제10-1 nMOS 트랜지스터들(nTR_82_1a~nTR_82_na) 및 제10-2 nMOS 트랜지스터들(nTR_82_1b~nTR_82_nb)를 포함할 수 있다.
예시적 실시예로, 제6-1 nMOS 트랜지스터들(nTR_42_1a~nTR_42_na)와 제6-2 nMOS 트랜지스터들(nTR_42_1b~nTR_42_nb)은 상호 직렬로 연결될 수 있다. 제6-1 nMOS 트랜지스터들(nTR_42_1a~nTR_42_na)의 소스들은 각각에 대응하는 제6-2 nMOS 트랜지스터들(nTR_42_1b~nTR_42_nb)의 드레인들에 연결될 수 있다. 제10-1 nMOS 트랜지스터들(nTR_82_1a~nTR_82_na)와 제10-2 nMOS 트랜지스터들(nTR_82_1b~nTR_82_nb)은 상호 직렬로 연결될 수 있다. 제10-1 nMOS 트랜지스터들(nTR_82_1a~nTR_82_na)의 소스들은 각각에 대응하는 제10-2 nMOS 트랜지스터들(nTR_82_1b~nTR_82_nb)의 드레인들에 연결될 수 있다. 한편, 제6-1 nMOS 트랜지스터들(nTR_42_1a~nTR_42_na)의 드레인들은 도 6의 제4 nMOS 트랜지스터(nTR_22)의 소스에 연결되고, 제10-1 nMOS 트랜지스터들(nTR_82_1a~nTR_82_na)의 드레인들은 제8 nMOS 트랜지스터(nTR_62)의 소스에 연결될 수 있다.
예시적 실시예로, 제2 진보된 보상 회로(221b_1)는 외부로부터 복수의 n(단, n은 2 이상의 정수)비트들을 포함하는 제2 계수 신호(DFE_COE_2[1:n]) 및 제1 출력 신호(OUT_S11P, OUT_S11N)를 수신할 수 있다. 제2 계수 신호(DFE_COE_2[1:n])의 복수의 비트들은 각각에 대응하는 제6-1 nMOS 트랜지스터들(nTR_42_1a~nTR_42_na)의 게이트들 및 제10-1 nMOS 트랜지스터들(nTR_82_1a~nTR_82_na)의 게이트들에 제공될 수 있다. 양의 제1 출력 신호(OUT_S11P)는 제6-2 nMOS 트랜지스터들(nTR_42_1b~nTR_42_nb)의 게이트들에 제공되고, 음의 제1 출력 신호(OUT_S11N)는 제10-2 nMOS 트랜지스터들(nTR_82_1b~nTR_82_nb)의 게이트들에 제공될 수 있다.
위와 같은 구성을 통해, 제6-1 nMOS 트랜지스터들(nTR_42_1a~nTR_42_na) 및 제10-1 nMOS 트랜지스터들(nTR_82_1a~nTR_82_na)는 제2 계수 신호(DFE_COE_2[1:n])에 응답하여 턴온되는 트랜지스터들의 개수가 결정될 수 있다. 턴온되는 트랜지스터들의 개수가 클수록 제2 진보된 보상 회로(221b_1)의 드라이빙 세기 조정 정도는 커질 수 있고, 턴온되는 트랜지스터들의 개수가 적을수록 제2 진보된 보상 회로(221b_1)의 드라이빙 세기 조정 정도는 작아질 수 있다.
도 10b를 더 참조하면, 제2 진보된 보상 회로(221b_2)에서 도 10a와 비교하여 제6-1 nMOS 트랜지스터들(nTR_42_1a~nTR_42_na)의 개수는 제10-1 nMOS 트랜지스터들(nTR_82_1a~nTR_82_ma)(단, m은 1 이상의 정수)의 개수와 상이할 수 있다. 또한, 제6-2 nMOS 트랜지스터들(nTR_42_1b~nTR_42_nb)의 개수는 제10-2 nMOS 트랜지스터들(nTR_82_1b~nTR_82_mb)의 개수와 상이할 수 있다. 이에 따라, 제6-1 nMOS 트랜지스터들(nTR_42_1a~nTR_42_na)의 게이트들이 수신하는 제2 계수 신호(DFE_COE_2[1:n])의 비트들 개수는 제10-1 nMOS 트랜지스터들(nTR_82_1a~nTR_82_ma)의 게이트들이 수신하는 제2 계수 신호(DFE_COE_2[1:m])의 비트들 개수와 상이할 수 있다.
도 11은 도 5의 제2 진보된 보상 회로의 다른 구현예에 따른 회로도이다. 이하에서 서술되는 제2 진보된 보상 회로(200a)의 구성은 도 5의 제1 진보된 보상 회로(114a_13)에도 적용될 수 있으며, 도 6의 제4 서브 회로(220a)의 제2 보상 회로(221a)를 대체할 수 있다.
도 11을 참조하면, 제2 진보된 보상 회로(221c)는 제5 nMOS 트랜지스터(nTR_32), 제6-1 nMOS 트랜지스터(nTR_42_1a), 제6-2 nMOS 트랜지스터(nTR_42_1b), 제9 nMOS 트랜지스터(nTR_72), 제10-1 nMOS 트랜지스터(nTR_82_1a) 및 제10-2 nMOS 트랜지스터(nTR_82_1b)를 포함할 수 있다.
예시적 실시예로, 제6-1 nMOS 트랜지스터(nTR_42_1a)와 제6-2 nMOS 트랜지스터(nTR_42_1b)는 상호 직렬로 연결될 수 있다. 제6-1 nMOS 트랜지스터(nTR_42_1a)의 소스는 제6-2 nMOS 트랜지스터(nTR_42_1b)의 드레인에 연결될 수 있다. 제10-1 nMOS 트랜지스터(nTR_82_1a)와 제10-2 nMOS 트랜지스터(nTR_82_1b)는 상호 직렬로 연결될 수 있다. 제10-1 nMOS 트랜지스터(nTR_82_1a)의 소스는 제10-2 nMOS 트랜지스터(nTR_82_1b)의 드레인에 연결될 수 있다. 한편, 제6-1 nMOS 트랜지스터(nTR_42_1a)의 드레인은 도 6의 제4 nMOS 트랜지스터(nTR_22)의 소스에 연결되고, 제10-1 nMOS 트랜지스터(nTR_82_1a)의 드레인은 제8 nMOS 트랜지스터(nTR_62)의 소스에 연결될 수 있다.
예시적 실시예로, 제2 진보된 보상 회로(221c)는 외부로부터 아날로그 형태의 제2 계수 신호(DFE_COE_2) 및 제1 출력 신호(OUT_S11P, OUT_S11N)를 수신할 수 있다. 제2 계수 신호(DFE_COE_2)는 제6-1 nMOS 트랜지스터(nTR_42_1a)의 게이트 및 제10-1 nMOS 트랜지스터(nTR_82_1a)의 게이트에 제공될 수 있다. 양의 제1 출력 신호(OUT_S11P)는 제6-2 nMOS 트랜지스터(nTR_42_1b)의 게이트에 제공되고, 음의 제1 출력 신호(OUT_S11N)는 제10-2 nMOS 트랜지스터(nTR_82_1b)의 게이트에 제공될 수 있다.
위와 같은 구성을 통해, 제6-1 nMOS 트랜지스터(nTR_42_1a) 및 제10-1 nMOS 트랜지스터(nTR_82_1a)는 제2 계수 신호(DFE_COE_2)에 응답하여 트랜지스터 저항치가 결정될 수 있다. 예시적 실시예로, 제2 계수 신호(DFE_COE_2)는 가변적인 전압 레벨을 갖도록 구현될 수 있다. 예를 들어, 제2 계수 신호(DFE_COE_2)의 크기가 클수록 제6-1 nMOS 트랜지스터(nTR_42_1a) 및 제10-1 nMOS 트랜지스터(nTR_82_1a)의 저항치는 작아져 진보된 보상 회로(221b_1)의 드라이빙 세기 조정 정도가 커질 수 있다. 제2 계수 신호(DFE_COE_2)의 크기가 작을수록 제6-1 nMOS 트랜지스터(nTR_42_1a) 및 제10-1 nMOS 트랜지스터(nTR_82_1a)의 저항치는 높아져 진보된 보상 회로(221b_1)의 드라이빙 세기 조정 정도가 작아질 수 있다.
도 10a, 도 10b 및 도 11에 도시된 제2 보상 회로(221b_1, 221b_2, 221c)의 구현예들은 예시적 실시예에 불과한 바, 이에 국한되지 않고, 다양한 방식으로 드라이빙 세기의 조정 정도가 제어될 수 있도록 구현될 수 있으며, 서술된 구현예들이 상호 병합될 수도 있다.
도 12는 본 개시의 예시적 실시예에 따라 보상 회로에 제공되는 계수 신호를 설정하기 위한 장치의 트레이닝 동작을 나타내는 순서도이다.
도 12를 참조하면, 단계 S100에서 장치는 트레이닝 계수 신호를 소정의 값으로 설정할 수 있다. 단계 S110에서 장치는 채널을 통해 트레이닝 패턴을 수신할 수 있다. 이후, 장치에 포함된 등화기는 트레이닝 계수 신호를 수신하여 이를 기반으로 트레이닝 패턴에 대한 등화 동작을 수행할 수 있다. 단계 S120에서 장치는 등화된 트레이닝 패턴과 기준 패턴을 비교하여 트레이닝 패스 여부를 판별할 수 있다. 단계 S120이 'YES'인 때에, 단계 S130을 후속하여, 장치는 현재 트레이닝 계수 신호를 계수 신호로 설정할 수 있다. 본 개시의 예시적 실시예들에 따라 등화기가 동작할 때에, 설정된 계수 신호는 등화기에 제공될 수 있다. 단계 S120이 'NO'인 때에, 단계 S100을 후속하여, 트레이닝 계수 신호를 다른 값으로 설정하여 트레이닝 동작을 반복할 수 있다.
도 13a 및 도 13b는 본 개시의 예시적 실시예에 따른 계수 신호를 설정하기 위해 트레이닝 동작을 수행하는 시스템(1000_1, 1000_2)을 나타내는 블록도이다.
도 13a를 참조하면, 시스템(1000_1)은 제1 채널(CH_1), 제1 및 제2 장치들(1100_1, 1200)을 포함할 수 있다. 제1 장치(1100_1)는 수신 패드(1110), 등화기(1120), SERDES(1130) 및 컨트롤러(1140_1)를 포함할 수 있다. 등화기(1120)는 진보된 보상 회로(1121)를 포함하며, 전술된 본 개시의 예시적 실시예들이 적용될 수 있다. 컨트롤러(1140_1)는 제1 장치(1100_1)의 기능 회로들(미도시)을 제어할 수 있다. 일부 실시예에서, 컨트롤러(1140_1)는 BIST(Bulit-In Self-Test) 회로(미도시)를 포함하고, BIST 회로(미도시)를 이용하여 진보된 보상 회로(1121)에 제공되는 계수 신호를 설정하기 위한 트레이닝 동작을 제어할 수 있다.
먼저, 제2 장치(1200)로부터 송신된 트레이닝 패턴(T_PT)은 제1 채널(CH_1)을 통해 제1 장치(1100_1)의 수신 패드(1110)로 전달될 수 있다. 트레이닝 패턴(T_PT)은 계수 신호를 설정하기 위해 적합한 패턴을 갖는 복수의 트레이닝 데이터들을 포함할 수 있다. 컨트롤러(1140_1)는 복수의 비트들이 소정의 값들을 갖도록 설정된 트레이닝 계수 신호(T_DEF_COE)를 진보된 보상 회로(1121)에 제공할 수 있다. 이때, 트레이닝 계수 신호(T_DEF_COE)는 디지털 신호로 정의될 수 있다. 진보된 보상 회로(1121)는 트레이닝 계수 신호(T_DEF_COE)를 기반으로 드라이빙 세기의 조정 정도가 미리 설정될 수 있다. 등화기(1120)는 진보된 보상 회로(1121)를 이용하여 트레이닝 패턴(T_PT)를 등화할 수 있다. SERDES(1130)는 등화된 트레이닝 패턴(T_PT)을 병렬화하여 컨트롤러(1140_1)에 제공할 수 있다. 컨트롤러(1140_1)는 수신된 트레이닝 패턴(T_PT)과 기준 패턴과 비교하여 비교 결과를 기반으로 트레이닝을 반복할지 트레이닝을 종료할지 여부를 결정할 수 있다. 즉, 컨트롤러(1140_1)는 트레이닝 패스(pass) 또는 페일(fail) 여부를 결정할 수 있다. 예를 들어, 컨트롤러(1140_1)는 수신된 트레이닝 패턴(T_PT)과 기준 패턴간의 차이가 허용치 이상인 경우에는, 트레이닝 페일로 간주하여 트레이닝 계수 신호(T_DEF_COE)의 복수의 비트들의 값을 다른 값으로 변경하여 진보된 보상 회로(1121_1)에 제공함으로써 트레이닝 동작을 반복할 수 있다. 컨트롤러(1140_1)는 수신된 트레이닝 패턴(T_PT)과 기준 패턴 간의 차이가 허용치 이내인 경우에는, 트레이닝 패스로 간주하여 현재 트레이닝 계수 신호(T_DEF_COE)를 계수 신호로서 설정할 수 있다. 이렇게 설정된 계수 신호는 등화기(1120)의 등화 동작시에 진보된 보상 회로(1121_1)에 제공될 수 있다.
도 13b를 참조하면, 도 13a와 비교하여 시스템(1000_2)의 제1 장치(1100_2)는 DAC(Digital to Analog Converter)(1130)를 더 포함할 수 있다. 컨트롤러(1140_2)는 복수의 비트들이 소정의 값들을 갖도록 설정된 제1 트레이닝 계수 신호(T_DEF_COE1)를 DAC(1150)에 제공할 수 있다. DAC(1150)는 제1 트레이닝 계수 신호(T_DEF_COE1)를 디지털-아날로그 변환하여 제2 트레이닝 계수 신호(T_DEF_COE2)를 생성하고, 진보된 보상 회로(T_DEF_COE2)에 제공할 수 있다. 컨트롤러(1140_2)는 트레이닝 페일인 때에, 제1 트레이닝 계수 신호(T_DEF_COE)의 복수의 비트들의 값을 다른 값으로 변경하여 DAC(1150)에 제공함으로써 트레이닝 동작을 반복할 수 있다. 컨트롤러(1140_2)는 트레이닝 패스인 때에, 현재 제2 트레이닝 계수 신호(T_DEF_COE2)가 계수 신호로서 설정되도록 현재 제1 트레이닝 계수 신호(T_DEF_COE1)를 고정시킬 수 있다. 즉, 등화기(1120)의 동작 시에 컨트롤러(1140_2)는 고정된 제1 트레이닝 계수 신호(T_DEF_COE1)를 DAC(1150)에 제공하고, DAC(1150)는 제1 트레이닝 계수 신호(T_DEF_COE1)를 변환하여 계수 신호를 진보된 보상 회로(1121_2)에 제공할 수 있다.
도 14 및 도 15는 본 개시의 예시적 실시예들이 적용된 시스템을 설명하기 위한 도면이다.
도 14를 참조하면, 시스템(2000)은 시스템 온 칩(System on Chip; 이하, SoC, 2200), 본 개시의 예시적 실시예들이 적용된 인터페이스 장치(2100)(또는, 인터페이스 칩) 및 반도체 칩(2300)을 포함할 수 있다. 일부 실시예에 있어서, SoC(2200)는 프로세싱 장치로 지칭되고, 반도체 칩(2300)은 메모리 장치로 지칭될 수 있다. SoC(2200)는 어플리케이션 프로세서로서 호스트의 기능을 수행할 수 있다. SoC(2200)는 소정의 표준 버스 규격을 갖는 프로토콜이 적용된 시스템 버스(미도시)를 포함할 수 있으며, 시스템 버스에 연결되는 각종 IP들을 포함할 수 있다.
시스템 버스의 표준 규격으로서, ARM(Advanced RISC Machine)사의 AMBA(Advanced Microcontroller Bus Architecture) 프로토콜이 적용될 수 있다. AMBA 프로토콜의 버스 타입에는 AHB(Advanced High-Performance Bus), APB(Advanced Peripheral Bus), AXI(Advanced eXtensible Interface), AXI4, ACE(AXI Coherency Extensions) 등이 포함될 수 있다. 이외에도, 소닉사(SONICs Inc.)의 uNetwork 이나 IBM의 CoreConnect, OCPIP의 오픈 코어 프로토콜(Open Core Protocol) 등 다른 타입의 프로토콜이 적용될 수도 있다.
반도체 칩(2300)의 구성을 서술하기 위해 도 15를 더 참조한다. 반도체 칩(2300)은 서로 독립된 인터페이스를 갖는 다수의 채널들(CH1~CH8)을 포함하는 HBM(High Bandwidth Memory)일 수 있다. 반도체 칩(2300)은 복수의 다이들을 포함할 수 있는데, 버퍼 다이(2310)와 버퍼 다이(2310) 상에 적층된 복수의 메모리 다이들(2320)을 포함할 수 있다. 예컨대, 제1 메모리 다이(2321)가 제1 채널(CH1) 및 제3 채널(CH3)을 포함하고, 제2 메모리 다이(2322)가 제2 채널(CH2) 및 제4 채널(CH4)을 포함하며, 제3 메모리 다이(2323)가 제5 채널(CH5) 및 제7 채널(CH7)을 포함하며, 제4 메모리 다이(2324)가 제6 채널(CH6) 및 제8 채널(CH8)을 포함할 수 있다.
버퍼 다이(2310)는 반도체 칩(2300)의 외면에 형성된 도전 수단들, 예컨대 범프들 또는 솔더볼들을 통해 인터페이스 장치(2100)와 연결될 수 있다. 버퍼 다이(2310)는 인터페이스 장치(2100)를 통해 SoC(2200)로부터 커맨드, 어드레스 및 데이터를 수신할 수 있으며, 수신된 커맨드, 어드레스 및 데이터를 복수의 메모리 다이들(2320) 중 적어도 하나의 채널로 제공할 수 있다. 또한, 버퍼 다이(2310)는 복수의 메모리 다이들(2320) 중 적어도 하나의 채널에서 출력되는 데이터를 인터페이스 장치(2100)를 통해 SoC(2200)로 제공할 수 있다.
반도체 칩(2300)는 복수의 메모리 다이들(2320)을 관통하는 복수 개의 스루 실리콘 비아(TSV; 2330)들을 포함할 수 있다. 채널들(CH1~CH8) 각각은 좌우로 분리되어 배치될 수 있는데, 예시적으로, 제4 메모리 다이(2324)에서 제6 채널(CH6)은 의사 채널들(CH6a, CH6b)로 분리되고 제8 채널(CH8)은 의사 채널들(CH8a, CH8b)로 분리될 수 있다. TSV(2330)들은 제6 채널(CH6)의 의사 채널들(CH6a, CH6b) 사이에, 그리고 제8 채널(CH8)의 의사 채널들(CH8a~CH8b) 사이에 배치될 수 있다.
버퍼 다이(2310)는 TSV 영역(2316), SERDES 영역(2314) 및 HBM 물리 계층 인터페이스(PHYsical layer interface) 즉, HBM PHY 영역(2312)을 포함할 수 있다. TSV 영역(2316)은 복수의 메모리 다이들(2320)과의 통신을 위한 TSV(2330)가 형성되는 영역이다.
SERDES 영역(2314)은 SoC(2200)의 프로세싱 스루풋이 증가함에 따라, 그리고 메모리 대역폭에 대한 요구들이 증가함에 따라, JEDEC(Joint Electron Device Engineering Council) 표준의 SERDES 인터페이스를 제공하는 영역이다. SERDES 영역(2314)은 SERDES 송신기 부분, SERDES 수신기 부분 및 제어기 부분을 포함할 수 있다. SERDES 송신기 부분은 병렬-투-직렬 회로 및 송신기를 포함하고, 병렬 데이터 스트림을 수신하고, 수신된 병렬 데이터 스트림을 직렬화 할 수 있다. SERDES 수신기 부분은 수신기 증폭기, 등화기, 클럭 및 데이터 복원(CDR) 회로 및 직렬-투-병렬 회로를 포함하고, 직렬 데이터 스트림을 수신하고, 수신된 직렬 데이터 스트림을 병렬화 할 수 있다. 제어기 부분은 에러 검출 회로, 에러 정정 회로 및 FIFO(First In First Out)와 같은 레지스터들을 포함한다.
HBM PHY 영역(2312)은 SoC(2200)와 반도체 칩(2300) 사이의 효율적인 통신에 요구되는 신호들, 주파수, 타이밍, 구동, 상세 동작 파라미터 및 기능성(functionality)을 위해 제공되는 물리적 또는 전기적 계층과 논리적 계층을 포함할 수 있다. HBM PHY 영역(2312)은 메모리 셀에 대응하는 로우 및 칼럼을 선택하는 것, 메모리 셀에 데이터를 기입하는 것, 또는 기입된 데이터를 독출하는 것과 같은 메모리 인터페이싱을 수행할 수 있다. HBM PHY 영역(2312)은 JEDEC 표준의 HBM 프로토콜의 특징들을 지원할 수 있다.
인터페이스 장치(2100)는 본 개시의 예시적 실시예들에 따른 등화기를 포함할 수 있다. 인터페이스 장치(2100)는 SoC(2200)에서 제공된 데이터 신호를 등화시켜 반도체 칩(2300)에 전달할 수 있고, 반도체 칩(2300)에서 제공된 데이터 신호를 등화시켜 SoC(2200)에 전달할 수 있다.
인터페이스 장치(2100)는 SoC(2200)와 반도체 칩(2300) 사이의 데이터 통신이 원활하게 수행될 수 있도록 인터페이싱할 수 있다. 인터페이스 장치(2100)는 본 개시의 예시적 실시예들에 따라 저전력으로 빠르고, 정확하게 데이터 신호를 등화시킴으로써, SoC(2200) 및 반도체 칩(2300)들의 수신 품질을 개선하고, 결과적으로, 시스템(2000)의 전체적인 성능을 향상시킬 수 있는 효과가 있다.
도 16은 본 개시의 예시적 실시예에 따른 시스템-온-칩을 나타내는 블록도이다. 시스템-온-칩(System on Chip; SoC)은 컴퓨팅 시스템이나 다른 전자 시스템의 부품들을 집적한 집적 회로를 지칭할 수 있다. 예를 들면, 시스템-온-칩 중 하나로서 어플리케이션 프로세서(application processor; AP)는 프로세서 및 다른 기능들을 위한 부품들을 포함할 수 있다.
도 16을 참조하면, 시스템-온-칩(3000)은 코어(3100), DSP(Digital Signal Processor)(3200), GPU(Graphic Processing Unit)(3300), 내장 메모리(3400), 통신 인터페이스(3500) 및 메모리 인터페이스(3600)를 포함할 수 있다. 시스템-온-칩(3000)의 구성요소들은 버스(3700)를 통해서 상호 통신할 수 있다.
코어(3100)는 명령어들을 처리할 수 있고, 시스템-온-칩(3000)에 포함된 구성요소들의 동작을 제어할 수 있다. 예를 들면, 코어(3000)는 일련의 명령어들을 처리함으로써, 운영체제를 구동할 수 있고, 운영체제 상의 어플리케이션들을 실행할 수 있다. DSP(3200)는 디지털 신호, 예컨대 통신 인터페이스(3500)로부터 제공되는 디지털 신호를 처리함으로써 유용한 데이터를 생성할 수 있다. GPU(3300)는 내장 메모리(3400) 또는 메모리 인터페이스(3600)로부터 제공되는 이미지 데이터로부터 디스플레이 장치를 통해서 출력되는 영상을 위한 데이터를 생성할 수도 있고, 이미지 데이터를 인코딩할 수도 있다. 내장 메모리(3400)는 코어(3100), DSP(3200) 및 GPU(3300)가 동작하는데 필요한 데이터를 저장할 수 있다. 메모리 인터페이스(3600)는 시스템-온-칩(3000)의 외부 메모리, 예컨대 DRAM(Dynamic Random Access Memory), 플래시 메모리 등에 대한 인터페이스를 제공할 수 있다.
통신 인터페이스(3500)는 시스템-온-칩(3000) 외부와의 직렬 통신을 제공할 수 있다. 예를 들면, 통신 인터페이스(3500)는 이더넷(Ethernet)에 접속할 수 있고, 직렬 통신을 위하여 SERDES를 포함할 수 있다.
한편, 본 개시의 예시적 실시예들이 적용된 등화기는 통신 인터페이스(3500) 및/또는 메모리 인터페이스(3600)에 적용될 수 있다. 구체적으로, 통신 인터페이스(3500) 및/또는 메모리 인터페이스(3600)는 본 개시의 예시적 실시예들에 따른 구성 및 방식으로 데이터 신호를 등화할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 외부로부터 수신된 제1 데이터로부터 제1 출력 신호를 생성하도록 구성된 제1 입력 래치를 포함하고,
    상기 제1 입력 래치는,
    상기 제1 데이터와 기준 전압을 수신하고, 상기 제1 데이터와 상기 기준 전압간의 비교 결과에 따라 상이한 천이 타이밍을 갖는 제1 내부 신호들을 생성하도록 구성된 제1 서브 회로; 및
    상기 제1 데이터보다 앞서 외부로부터 수신된 제2 데이터에 대응하는 제2 출력 신호를 제1 피드백으로서 수신하고, 상기 제1 피드백을 기반으로 ISI(InterSymbol Interference)에 의해 좁아진 상기 제1 내부 신호들의 천이 타이밍들 간 차이를 보상하여 상기 제1 출력 신호를 생성하도록 구성된 제2 서브 회로를 포함하는 것을 특징으로 하는 디시젼 피드백 등화기.
  2. 제1항에 있어서,
    상기 제2 데이터로부터 제2 출력 신호를 생성하도록 구성된 제2 입력 래치를 더 포함하는 것을 특징으로 하는 디시젼 피드백 등화기.
  3. 제2항에 있어서,
    상기 제2 출력 신호는, 제로 복귀(return to zero) 신호에 해당하고,
    상기 제2 출력 신호를 수신하고, 상기 제2 출력 신호를 제로 비복귀 신호(non return to zero)로 변환하도록 구성된 중간 래치; 및
    변환된 상기 제2 출력 신호를 클록 신호와 동기하여 출력하도록 구성된 출력 래치를 더 포함하는 것을 특징으로 하는 디시젼 피드백 등화기.
  4. 제2항에 있어서,
    상기 제1 피드백은, 상기 중간 래치로부터의 변환된 상기 제2 출력 신호에 해당하는 것을 특징으로 하는 디시젼 피드백 등화기.
  5. 제1항에 있어서,
    상기 제2 서브 회로는,
    접지 노드와 연결되고, 상기 제1 피드백을 기반으로 상기 제1 출력 신호를 출력하도록 구성된 노드로부터 상기 접지 노드로의 전류 경로의 드라이빙 세기를 선택적으로 조정하도록 구성된 보상 회로를 더 포함하는 것을 특징으로 하는 디시젼 피드백 등화기.
  6. 제5항에 있어서,
    상기 보상 회로는,
    외부로부터 계수 신호를 수신하고, 상기 계수 신호를 기반으로 상기 전류 경로의 상기 드라이빙 세기의 조정 정도를 제어하도록 구성된 것을 특징으로 하는 디시젼 피드백 등화기.
  7. 제6항에 있어서,
    상기 보상 회로는,
    상기 제1 출력 신호를 게이트를 통해 수신하고, 상기 접지 노드와 연결되도록 구성된 복수의 제1 트랜지스터들; 및
    상기 계수 신호를 게이트를 통해 수신하고, 상기 복수의 제1 트랜지스터들과 직렬로 연결된 복수의 제2 트랜지스터들을 포함하는 것을 특징으로 하는 디시젼 피드백 등화기.
  8. 제1항에 있어서,
    상기 제1 출력 신호는, 양의 제1 출력 신호 및 음의 제1 출력 신호를 포함하고,
    상기 제1 피드백은, 양의 제1 피드백 및 음의 제1 피드백을 포함하며,
    상기 제2 서브 회로는,
    접지 노드와 연결되고, 상기 양의 제1 피드백을 기반으로 상기 양의 제1 출력 신호를 출력하도록 구성된 제1 노드로부터 상기 접지 노드로의 제1 전류 경로의 제1 드라이빙 세기를 선택적으로 조정하고, 상기 음의 제1 피드백을 기반으로 상기 음의 제2 출력 신호를 출력하도록 구성된 제2 노드로부터 상기 접지 노드로의 제2 전류 경로의 제2 드라이빙 세기를 선택적으로 조정하도록 구성된 보상 회로를 더 포함하는 것을 특징으로 하는 디시젼 피드백 등화기.
  9. 제8항에 있어서,
    상기 보상 회로는, 상기 계수 신호를 기반으로 상기 제1 및 제2 드라이빙 세기의 조정 정도를 제어하도록 구성된 것을 특징으로 하는 디시젼 피드백 등화기.
  10. 채널을 통해 순차적으로 전달되는 제1 및 제2 데이터를 포함하는 데이터 신호를 수신하도록 구성된 수신 패드; 및
    수신된 상기 데이터 신호를 등화하도록 구성된 디시젼 피드백 등화기를 포함하고,
    상기 디시젼 피드백 등화기는,
    상기 수신 패드와 연결되고(coupled), 상기 제1 데이터로부터 제1 출력 신호를 생성하도록 구성된 제1 입력 래치; 및
    상기 수신 패드와 연결되고, 상기 제2 데이터로부터 제2 출력 신호를 생성하도록 구성된 제2 입력 래치를 포함하며,
    상기 제2 입력 래치는,
    상기 제2 데이터와 기준 전압간의 비교 결과에 따라 상이한 천이 타이밍을 갖는 내부 신호들을 생성하도록 구성된 제1 서브 회로; 및
    상기 제1 출력 신호를 피드백으로서 수신하고, 상기 피드백을 기반으로 ISI(InterSymbol Interference)에 의해 좁아진 상기 내부 신호들의 천이 타이밍들 간 차이를 보상하여 상기 제2 출력 신호를 생성하도록 구성된 제2 서브 회로를 포함하는 것을 특징으로 하는 장치.
  11. 제10항에 있어서,
    상기 제2 출력 신호는, 양의 제2 출력 신호 및 음의 제2 출력 신호를 포함하고,
    상기 제2 서브 회로는,
    상기 내부 신호들에 응답하여 활성화되는, 상기 양의 제2 출력 신호를 출력하는 제1 노드로부터 접지 노드로의, 제1 전류 경로 및, 상기 음의 제2 출력 신호를 출력하는 제2 노드로부터 접지 노드로의, 제2 전류 경로 중 상기 피드백을 기반으로 어느 하나를 선택하여 드라이빙 세기를 크게 조정하도록 구성된 것을 특징으로 하는 장치.
  12. 제10항에 있어서,
    상기 제2 서브 회로는,
    계수 신호를 수신하고, 상기 계수 신호를 기반으로 상기 내부 신호들의 천이 타이밍들 간 차이의 보상 정도를 제어하도록 구성된 것을 특징으로 하는 장치.
  13. 제12항에 있어서,
    상기 제2 출력 신호는, 양의 제2 출력 신호 및 음의 제2 출력 신호를 포함하고,
    상기 제2 서브 회로는,
    상기 계수 신호를 기반으로 상기 내부 신호들에 응답하여 활성화되는, 상기 양의 제2 출력 신호를 출력하는 제1 노드로부터 접지 노드로의, 제1 전류 경로 및, 상기 음의 제2 출력 신호를 출력하는 제2 노드로부터 접지 노드로의, 제2 전류 경로의 드라이빙 세기의 조정 정도를 제어하도록 구성된 것을 특징으로 하는 장치.
  14. 제12항에 있어서,
    상기 계수 신호의 값을 결정하기 위해 상기 디시젼 피드백 등화기에 대한 트레이닝 동작을 수행하도록 구성된 컨트롤러를 더 포함하는 것을 특징으로 하는 장치.
  15. 제14항에 있어서,
    상기 계수 신호는 복수의 비트 신호들을 포함하고,
    상기 컨트롤러는,
    상기 트레이닝 동작 결과를 기반으로 결정된 값을 갖는 상기 계수 신호를 생성하도록 구성된 것을 특징으로 하는 장치.
  16. 제15항에 있어서,
    상기 제2 서브 회로는,
    상기 드라이빙 세기의 조정 정도를 제어하기 위해 상기 복수의 비트 신호들에 응답하여 온되는 개수가 결정되도록 구성된 복수의 트랜지스터들을 포함하는 것을 특징으로 하는 장치.
  17. 제14항에 있어서,
    상기 컨트롤러는, 상기 트레이닝 동작 결과를 기반으로 디지털 신호를 생성하도록 구성되며,
    상기 컨트롤러로부터 수신된 상기 디지털 신호를 아날로그 신호인 상기 계수 신호로 변환하도록 구성된 DAC를 더 포함하는 것을 특징으로 하는 장치.
  18. 제17항에 있어서,
    상기 제2 서브 회로는,
    상기 드라이빙 세기의 조정 정도를 제어하기 위해 상기 계수 신호에 응답하여 저항치가 결정되도록 구성된 복수의 트랜지스터들을 포함하는 것을 특징으로 하는 장치.
  19. 제10항에 있어서,
    상기 제1 및 제2 출력 신호는, 제로 복귀(return to zero) 신호에 해당하고,
    상기 제1 및 제2 출력 신호를 수신하고, 상기 제1 및 제2 출력 신호를 제로 비복귀 신호(non return to zero)로 변환하도록 구성된 중간 래치 회로; 및
    변환된 상기 제1 및 제2 출력 신호들을 클록 신호와 동기하여 출력하도록 구성된 출력 래치 회로를 더 포함하는 것을 특징으로 하는 장치.
  20. 홀수 데이터 및 짝수 데이터를 각각 기준 전압과 비교하여 제로 복귀 신호인 제1 및 제2 출력 신호들을 출력하도록 구성된 입력 래치 회로;
    상기 제1 및 제2 출력 신호를 수신하고, 상기 제1 및 제2 출력 신호들을 제로 비복귀 신호로 변환하여 출력하도록 구성된 중간 래치 회로; 및
    변환된 상기 제1 및 제2 출력 신호들을 수신하고, 클록 신호와 동기하여 변환된 상기 제1 및 제2 출력 신호들을 출력하도록 구성된 출력 래치 회로를 포함하고,
    상기 입력 래치 회로는,
    상기 홀수 데이터와 상기 기준 전압을 비교하여 제1 내부 신호를 생성하도록 구성된 제1 서브 회로 및, 상기 제1 내부 신호들 및 상기 제2 출력 신호를 기반으로 상기 제1 출력 신호를 생성하도록 구성된, 제2 서브 회로가 구비된 제1 입력 래치; 및
    상기 짝수 데이터와 상기 기준 전압을 비교하여 제2 내부 신호들을 생성하도록 구성된 제3 서브 회로 및, 상기 제2 내부 신호들 및 상기 제1 출력 신호를 기반으로 상기 제2 출력 신호를 생성하도록 구성된, 제4 서브 회로가 구비된 제2 입력 래치를 포함하는 것을 특징으로 하는 디시젼 피드백 등화기.
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