KR20230059668A

KR20230059668A - Ctle 및 이를 포함하는 장치

Info

Publication number: KR20230059668A
Application number: KR1020210158040A
Authority: KR
Inventors: 송호빈; 남윤근; 박병규; 박재현; 박하정; 배준한
Original assignee: 삼성전자주식회사
Priority date: 2021-10-26
Filing date: 2021-11-16
Publication date: 2023-05-03

Abstract

본 개시의 기술적 사상의 일측면에 따른 장치는, 제1 데이터 신호를 등화하도록 구성된 RX 아날로그 프론트-엔드(Analog Front-End), 외부로 제2 데이터 신호를 송신하도록 구성된 TX 드라이버 및 상기 RX 아날로그 프론트-엔드로부터 제공된 상기 등화된 제1 데이터 신호를 병렬화하거나, 상기 제2 데이터 신호를 직렬화하여 상기 TX 드라이버에 제공하도록 구성된 직병렬 변환기(Serializer/Deserializer, SesDes)를 포함하고, 상기 RX 아날로그 프론트-엔드는, 테스트 모드에서 내부 테스트를 위해 형성된 내부 루프백 전류 경로와 일반 모드에서 RX 아날로그 프론트-엔드의 내부 출력들 간의 오프셋 제거를 위해 형성된 캘리브레이션 전류 경로로부터 공유된 경로를 포함하는 것을 특징으로 한다.

Description

CTLE 및 이를 포함하는 장치{A CONTINUOUS TIME LINEAR EQUALIZER AND A DEVICE INCLUDING THE SAME}

본 개시의 기술적 사상은 CTLE에 관한 것으로, 더욱 상세하게는, 등화 동작을 수행하는 CTLE(Continuous Time Linear Equalizer) 및 이를 포함하는 장치에 관한 것이다.

최근 데이터 기술의 발달로 방대한 양의 데이터 신호를 장치들 간에 상호 송수신해야하기 때문에 이를 원활하게 하기 위한 인터페이싱 기술이 요구되고 있다. 장치들은 데이터 신호를 전달하는 채널을 통해 연결될 수 있다. 그러나, 표면 효과(skin effect), 유전 손실(dielectric Loss) 등과 같은 다양한 요인에 기인하여 채널을 통해 전달되는 데이터 신호는 심볼 간 간섭(InterSymbol Interference; ISI) 등과 같은 노이즈를 포함하게 되어 고속으로 전달되는 데이터 신호의 품질이 저하될 수 있다.

이를 위해, 장치들은 송수신되는 데이터 신호의 품질을 개선하기 위해 CTLE, DFE(Decision Feedback Equalizer) 등을 포함할 수 있다. 한편, CTLE는 테스트 모드 또는 일반 모드 등의 다양한 모드로 등화 동작을 지원할 수 있는데 다양한 모드를 지원하기 위해 필요한 회로 구성들은 CTLE의 내부 커패시턴스 성분을 증가시키는 요인으로서 CTLE의 동작 주파수 대역폭을 제한시키는 문제가 있었다.

본 개시의 기술적 사상이 해결하려는 과제는 등화 동작을 수행할 때에 내부 기생 커패시턴스 성분을 최소화하여 동작 주파수 대역폭을 개선하도록 구성된 CTLE 및 이를 포함하는 장치를 제공하는 데에 있다.

상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 장치는, 제1 데이터 신호를 등화하도록 구성된 RX 아날로그 프론트-엔드(Analog Front-End), 외부로 제2 데이터 신호를 송신하도록 구성된 TX 드라이버 및 상기 RX 아날로그 프론트-엔드로부터 제공된 상기 등화된 제1 데이터 신호를 병렬화하거나, 상기 제2 데이터 신호를 직렬화하여 상기 TX 드라이버에 제공하도록 구성된 직병렬 변환기(Serializer/Deserializer, SesDes)를 포함하고, 상기 RX 아날로그 프론트-엔드는, 테스트 모드에서 내부 테스트를 위해 형성된 내부 루프백 전류 경로와 일반 모드에서 RX 아날로그 프론트-엔드의 내부 출력들 간의 오프셋 제거를 위해 형성된 캘리브레이션 전류 경로로부터 공유된 경로를 포함하는 것을 특징으로 한다.

본 개시의 기술적 사상의 다른 측면에 따른 제1 데이터 신호를 등화하도록 구성된 RX 아날로그 프론트-엔드, 외부로 제2 데이터 신호를 송신하도록 구성된 TX 드라이버, RX 아날로그 프론트-엔드로부터 제공된 상기 등화된 데이터 신호를 병렬화하고, 상기 제2 데이터 신호를 직렬화하여 상기 TX 드라이버에 제공하도록 구성된 직병렬 변환기 및 테스트 모드에서 상기 RX 아날로그 프론트-엔드와 상기 직병렬 변환기를 테스트하기 위한 내부 루프백 전류 경로 및 일반 모드에서 상기 RX 아날로그 프론트-엔드의 내부 출력들 간 오프셋 제거를 위한 캘리브레이션 전류 경로 중 어느 하나의 형성을 제어하도록 구성된 컨트롤러를 포함하고, 상기 RX 아날로그 프론트-엔드는, 상기 내부 루프백 전류 경로와 상기 캘리브레이션 전류 경로로부터 공유된 경로에 대응하는 복수의 제1 트랜지스터들을 포함하는 것을 특징으로 한다.

본 개시의 기술적 사상의 다른 측면에 따른 CTLE는 제1 양의 입력 및 제1 음의 입력을 수신하도록 구성된 고주파 필터 회로, 상기 고주파 필터 회로로부터 제2 양의 입력, 제2 음의 입력, 양의 선택 입력 및 음의 선택 입력을 수신하도록 구성된 고정 이득 증폭 회로 및 상기 고정 이득 증폭 회로로부터 제3 양의 입력 및 제3 음의 입력을 수신하도록 구성된 가변 이득 증폭 회로를 포함하며, 상기 고정 이득 증폭 회로는, 상기 제2 양의 입력 또는 상기 제2 음의 입력을 증폭시키기 위한 제1 전류원, 제3 양의 입력과 상기 제3 음의 입력 간의 오프셋을 제거하기 위한 제2 전류원 및 상기 제2 양의 입력 또는 상기 제2 음의 입력에 응답하여 상기 제1 전류원으로부터의 제1 경로를 형성하도록 구성된 제1 트랜지스터들, 상기 양의 선택 입력 또는 상기 음의 선택 입력에 응답하여 상기 제2 전류원으로부터의 제2 경로를 형성하도록 구성된 제2 트랜지스터들 및 모드 선택 신호에 응답하여 상기 제1 전류원으로부터의 제3 경로를 생성하도록 구성된 제3 트랜지스터들을 포함하고, 상기 양의 선택 입력 및 상기 음의 선택 입력은, 테스트 모드에서 내부 테스트 데이터에 부합하고, 일반 모드에서 오프셋 데이터에 부합하는 것을 특징으로 한다.

본 개시의 기술적 사상의 또 다른 측면에 따른 RX 아날로그 프론트-엔드는, 제1 데이터 신호들을 등화하도록 구성된 CTLE(Continuous Time Linear Equalizer), 제2 데이터 신호들을 등화하도록 구성된 DFE(Decision Feedback Equalizer), 상기 등화된 제1 데이터 신호들로부터 클록 신호를 복구하도록 구성된 클록 복구 회로, 상기 등화된 제1 데이터 신호들과 상기 등화된 제2 데이터 신호들을 합산하여 제3 데이터 신호들을 생성하도록 구성된 합산기 및 상기 클록 신호를 이용하여 상기 제3 데이터 신호들에 대한 샘플링 동작을 수행하여 상기 제2 데이터 신호들을 생성하도록 구성된 결정 회로를 포함하고, 상기 CTLE는, 테스트 모드에서 내부 테스트를 위해 형성된 내부 루프백 전류 경로와 일반 모드에서 자신의 출력들 간의 오프셋 제거를 위해 형성된 캘리브레이션 전류 경로로부터 공유된 경로를 포함하는 것을 특징으로 한다.

본 개시의 예시적 실시예에 따른 RX 아날로그 프론트-엔드는 테스트 모드 및 일반 모드에서 공유된 경로를 이용함으로써 내부 커패시턴스 성분의 증가를 야기시킬 수 있는 경로들의 개수를 최소화할 수 있다. RX 아날로그 프론트-엔드는 내부 커패시턴스 성분을 최대한 줄임으로써 동작 주파수 대역폭을 개선할 수 있으며, 그 결과, 매우 빠른 데이터 속도를 갖는 데이터 신호에 대해서도 원활한 등화 동작을 수행함으로써 장치의 전체적인 성능을 향상시킬 수 있다.

본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.

도 1은 본 개시의 예시적 실시예에 따른 전자 시스템을 개략적으로 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 제1 장치를 개략적으로 나타내는 블록도이다.
도 3은 본 개시의 예시적 실시예에 따른 RX 아날로그 프론트-엔드를 나타내는 블록도이다.
도 4a는 비교예에 따른 CTLE를 나타내는 블록도이고, 도 4b는 도 4a의 CTLE를 나타내는 회로도이다.
도 5a는 본 개시의 예시적 실시예에 따른 CTLE를 나타내는 블록도이고, 도 5b는 도 5a의 모드 회로를 나타내는 회로도이며, 도 5c는 도 5a의 CTLE를 나타내는 회로도이다.
도 6a 및 도 6b는 본 개시의 예시적 실시예에 따른 테스트 모드에서의 모드 회로 및 CTLE의 동작을 설명하기 위한 회로도이다.
도 7a 및 도 7b는 본 개시의 예시적 실시예에 따른 일반 모드에서의 모드 회로(310) 및 CTLE(300)의 동작을 설명하기 위한 회로도이다.
도 8은 본 개시의 예시적 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 9 및 도 10는 본 개시의 예시적 실시예들이 적용된 전자 시스템을 설명하기 위한 도면이다.
도 11은 본 개시의 예시적 실시예에 따른 시스템-온-칩을 나타내는 블록도이다.

도 1은 본 개시의 예시적 실시예에 따른 전자 시스템(1)을 개략적으로 나타내는 블록도이다.

전자 시스템(1)은 제1 및 제2 장치들(10, 20)을 포함할 수 있다. 제1 및 제2 장치들(10, 20)은 전자 장치로 지칭될 수 있으며, 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트 폰, 웨어러블(wearable) 장치, 비디오 게임기, 가전기기, 의료기기 등과 같은 다양한 장치 중 하나로 구현될 수 있다.

그러나, 본 개시는 여기에 한정되지 않고, 일부 실시예들에서 시스템(1)이 단일의 전자 장치로 구현될 수 있다. 이러한 실시예들에서, 제1 및 제2 장치들(10, 20) 각각은 단일 전자 장치에 포함되는 구성 요소 또는 IP(Intellectual Property)일 수 있고, 회로, 모듈, 칩, 및/또는 패키지 수준의 개체로 구현될 수 있다. 일부 실시예에서, 제1 및 제2 장치들(10, 20)은 하나의 회로, 모듈, 칩, 및/또는 패키지 수준의 개체로도 구현될 수 있다. 시스템 및 장치라는 용어들은 더 나은 이해를 가능하게 하기 위해 제시된 것으로, 본 개시를 위 용어에 한정하지 않음은 분명히 이해될 것이다.

제1 및 제2 장치들(10, 20)은 서로 통신하여 제1 및 제2 채널들(CH_1, CH_2)을 통해 데이터 신호들을 교환할 수 있다. 제1 및 제2 채널들(10, 20) 각각은 데이터 신호들을 전달하기 위해 도전성 물질을 포함할 수 있다. 일 예로서, 제1 및 제2 채널들(CH_1, CH_2) 각각은 PCB(Printed Circuit Board) 상의 트레이스 패턴(trace pattern), 케이블(cable)의 도선, 커넥터(connector)의 금속 핀/패드 등으로 구현될 수 있다.

제1 장치(10)는 수신 패드(11), 송신 패드(12), RX 아날로그 프론트-엔드(13), TX 드라이버(14) 및 SERDES(Serializer/Deserializer)(15)를 포함할 수 있다. 제2 장치(20)는 송신 패드(21), 수신 패드(22), RX 아날로그 프론트-엔드(23), TX 드라이버(24) 및 SERDES(25)를 포함할 수 있다. 한편, 도 1에서는 본 개시의 기술적 사상을 설명하기 위해 제1 및 제2 장치들(10, 20)의 최소한의 구성이 개시되어 있는 바, 이에 국한되지 않고, 제1 및 제2 장치들(10, 20)은 각각 기능 회로들(예컨대, 컨트롤러, 프로세서, 메모리, 이미지 센서, 디스플레이 등)을 더 포함할 수 있다. 본 명세서에서, RX 아날로그 프론트-엔드(13, 23)는 수신기의 일 구현예일 수 있으며, TX 드라이버(14, 24)는 송신기의 일 구현예일 수 있다. 또한, RX 아날로그 프론트-엔드(13, 23) 및 TX 드라이버(14, 24)는 하나의 트랜시버(transceiver)와 같은 집적회로로 통합될 수 있다.

제1 및 제2 장치들(10, 20)은 별개의 구성 요소들, IP들, 또는 전자 장치들로 구현될 수 있다. 일부 실시예에서, 제1 장치(10)는 제2 장치(20)에 대한 외부 장치일 수 있고, 제2 장치(20)는 제1 장치(10)에 대한 외부 장치로 상호 인식될 수 있다.

이하, 제2 장치(20)로부터의 제1 장치(10)의 데이터 신호의 수신을 설명한다. SERDES(25)는 제2 장치(20) 내의 기능 회로들(미도시)의 동작들에 따라 생성되는 데이터 신호를 직렬화(serialize)할 수 있다. SERDES(25)는 직렬화된 데이터 신호를 TX 드라이버(24)에 제공하고, TX 드라이버(24)는 데이터 신호를 송신 패드(21) 및 제1 채널(CH_1)을 통해 제1 장치(10)로 송신할 수 있다. RX 아날로그 프론트-엔드(13)는 수신 패드(11)와 연결되고(coupled), 수신 패드(11)를 통해 데이터 신호를 수신할 수 있다. RX 아날로그 프론트-엔드(13)는 일반 모드(normal mode)로 데이터 신호에 대한 등화 동작을 수행할 수 있다. 구체적으로, RX 아날로그 프론트-엔드(13)는 캘리브레이션 전류 경로를 형성하여 데이터 신호에 대한 등화 동작 수행하고, 자신의 내부 출력들 간의 오프셋을 제거할 수 있다. RX 아날로그 프론트-엔드(13)는 등화된 데이터 신호를 SERDES(15)에 전달할 수 있다. SERDES(15)는 등화된 데이터 신호를 병렬화하고, 병렬화된 데이터 신호를 제1 장치(10) 내의 기능 회로들(미도시)에 제공할 수 있다. 본 명세서에서 캘리브레이션 전류 경로는 RX 아날로그 프론트-엔드(13)의 내부 출력들 간의 오프셋을 제거하는 데에 이용될뿐만 아니라 RX 아날로그 프론트-엔드(130)가 일반 등화 동작을 수행하는 데에 이용될 수 있다.

한편, RX 아날로그 프론트-엔드(13)는 테스트 모드(test mode)로 내부 테스트 데이터에 대한 테스트 등화 동작을 수행하여 정상적으로 동작하는지 여부가 확인될 수 있다. RX 아날로그 프론트-엔드(13)는 내부 루프백(internal loopback) 전류 경로를 형성하여 내부 테스트 데이터에 대한 테스트 등화 동작을 수행할 수 있다.

본 개시의 예시적 실시예에 따른 RX 아날로그 프론트-엔드(13)는 내부 루프백 전류 경로와 캘리브레이션 전류 경로로부터 공유된 경로(13_1)를 포함할 수 있다. 본 명세서에서 공유된 경로(13_1)는 내부 루프백 전류 경로와 캘리브레이션 전류 경로 간의 중첩된 경로를 의미할 수 있으며, 공유된 경로(13_1)는 테스트 모드에서는 내부 루프백 전류 경로의 일부에 해당되고, 일반 모드에서는 캘리브레이션 전류 경로의 일부에 해당될 수 있다.

이하, 제1 장치(10)로부터의 제2 장치(20)의 데이터 신호의 수신을 설명한다. SERDES(15)는 제1 장치(10) 내의 기능 회로들(미도시)의 동작들에 따라 생성되는 데이터 신호를 직렬화(serialize)할 수 있다. SERDES(15)는 직렬화된 데이터 신호를 TX 드라이버(14)에 제공하고, TX 드라이버(14)는 데이터 신호를 송신 패드(12) 및 제2 채널(CH_2)을 통해 제2 장치(20)로 송신할 수 있다. RX 아날로그 프론트-엔드(23)는 수신 패드(22)와 연결되고(coupled), 수신 패드(22)를 통해 데이터 신호를 수신할 수 있다. RX 아날로그 프론트-엔드(23)는 제1 장치(10)의 RX 아날로그 프론트-엔드(13)와 같이 공유된 경로(23_1)를 포함할 수 있다. 공유된 경로(23_1)에 대한 내용은 전술된 바, 이하 구체적인 내용은 생략한다.

본 개시의 예시적 실시예에 따른 RX 아날로그 프론트-엔드(13, 23)는 테스트 모드 및 일반 모드에서 공유된 경로(13_1, 23_1)를 이용함으로써 내부 커패시턴스 성분의 증가의 원인이 될 수 있는 경로들의 개수를 최소화할 수 있다. RX 아날로그 프론트-엔드(13, 23)는 내부 커패시턴스 성분을 최대한 줄임으로써 동작 주파수 대역폭을 개선할 수 있으며, 그 결과, 매우 빠른 데이터 속도를 갖는 데이터 신호에 대해서도 원활한 등화 동작을 수행함으로써 전체적인 장치(10, 20)의 성능을 향상시킬 수 있다.

도 2는 본 개시의 예시적 실시예에 따른 제1 장치(100)를 개략적으로 나타내는 블록도이다.

도 2를 참조하면, 제1 장치(100)는 수신 패드(110), 송신 패드(12), RX 아날로그 프론트-엔드(130), TX 드라이버(140), 디시리얼라이저(151), 시리얼라이저(152) 및 프로세서(160)를 포함할 수 있다. 도 1에서와 같이 디시리얼라이저(151) 및 시리얼라이저(152)는 하나의 SERDES로 구현될 수 있으며, 도 2에서는 이해를 돕기위해 분리된 구성으로 서술된다.

프로세서(160)는 제1 장치(100)의 전반적인 동작을 제어할 수 있다. 예시적 실시예로, 프로세서(160)는 테스트 모드 및 일반 모드 중 어느 하나로 제1 장치(100)가 동작하도록 제어할 수 있다. 구체적으로, 프로세서(160)는 테스트 모드시에 제1 장치(100) 내의 내부 루프백 전류 경로의 형성을 제어하고, 일반 모드시에 제1 장치(100) 내의 캘리브레이션 전류 경로(미도시)의 형성을 제어할 수 있다. 본 명세서에서 프로세서(160)는 제1 장치(100)의 동작을 제어하는 컨트롤러로도 지칭될 수 있다.

예시적 실시예로, 내부 루프백 전류 경로는 RX 아날로그 프론트-엔드(130), 디시리얼라이저(151), 프로세서(160) 및 시리얼라이저(152)를 통과하도록 형성될 수 있다. 일부 실시예에서, TX 드라이버(140)는 테스트 모드에서 비활성화될 수 있다. 다만, 이는 예시적 실시예에 불과한 바, 이에 국한되지 않고, 내부 루프백 전류 경로는 제1 장치(100) 내의 테스트 대상이 되는 회로들 또는 블록들을 통과하도록 형성될 수 있다.

예시적 실시예로, RX 아날로그 프론트-엔드(130)는 공유된 경로(132)를 포함할 수 있으며, 테스트 모드에서 공유된 경로(132)는 내부 루프백 전류 경로에 포함될 수 있다. 또한, 일반 모드에서 공유된 경로(132)는 캘리브레이션 전류 경로에 포함될 수 있다. 이에 대한 구체적인 내용은 후술한다.

도 3은 본 개시의 예시적 실시예에 따른 RX 아날로그 프론트-엔드(100)를 나타내는 블록도이다.

도 3을 참조하면, RX 아날로그 프론트-엔드(100)는 CTLE(Continuous Time Linear Equalizer, 131), 합산기(133), 결정 회로(134), DFE(Decision Feedback Equalizer, 135) 및 클록 복구 회로(136)를 포함할 수 있다.

예시적 실시예로, CTLE(131)는 공유된 경로(132)를 포함할 수 있다. 공유된 경로(132)는 테스트 모드에서 내부 루프백 전류 경로에 포함될 수 있고, 일반 모드에서 캘리브레이션 전류 경로에 포함될 수 있다. 채널을 통과하여 RX 아날로그 프론트-엔드(100)가 수신한 데이터 신호들은 채널의 영향에 의해 고주파 성분이 저주파 성분보다 감쇠가 더 많이 될 수 있다. CTLE(131)는 채널의 영향을 고려하여 데이터 신호들의 고주파 성분의 크기를 증폭하여 데이터 신호들의 모든 주파수 성분들을 균일하게 등화할 수 있다. 일 예로, CTLE(131)는 샘플 앤드 홀드(sample and hold) 회로(미도시)를 포함하고, 샘플 앤드 홀드 회로(미도시)를 이용하여 데이터 신호들을 샘플링하고, 샘플 결과를 이용하여 등화 동작을 수행할 수 있다.

클록 복구 회로(136)는 CTLE(131)로부터 등화된 데이터 신호들을 수신하고, 등화된 데이터 신호들로부터 클록 신호를 복구할 수 있다. DFE(135)는 결정 회로(134)로부터 수신된 샘플 데이터들에 대한 디시젼 피드백(Decision Feedback) 기반 등화 동작을 수행할 수 있다. 합산기(133)는 DFE(135)로부터 등화된 데이터 신호들과 CTLE(131)로부터 등화된 데이터 신호들을 합산할 수 있다. 결정 회로(134)는 합산기(133)로부터 합산 결과를 수신하고, 클록 복구 회로(136)로부터 클록 신호를 수신할 수 있다. 결정 회로(134)는 클록 신호를 이용하여 합산 결과를 샘플링하여 샘플 데이터들을 출력할 수 있다.

일부 실시예에서, 결정 회로(134), DFE(135) 및 클록 복구 회로(136) 중 적어도 하나가 공유된 경로(132)에 부합하는 경로를 포함하도록 구현될 수 있다. 본 명세서에서는 CTLE(131)에 포함되는 공유된 경로(132)의 실시예를 중심으로 서술한다.

도 4a는 비교예에 따른 CTLE(200)를 나타내는 블록도이고, 도 4b는 도 4a의 CTLE(200)를 나타내는 회로도이다.

도 4a를 참조하면, CTLE(200)는 일반 모드에서 양의 입력(IN_P), 음의 입력(IN_N), 양의 오프셋(OFFSET_P) 및 음의 오프셋(OFFSET_N)을 수신할 수 있다. CTLE(200)는 테스트 모드에서 양의 내부 입력(INTN_P) 및 음의 내부 입력(INTN_N)을 수신할 수 있다. 본 명세서에서 CTLE(200)에 제공되는 내부 입력은 내부 테스트 데이터로 지칭될 수 있고, CTLE(200)에 제공되는 오프셋은 오프셋 데이터로 지칭될 수 있다. 양의 오프셋(OFFSET_P) 및 음의 오프셋(OFFSET_N)은 CTLE(200)의 양의 출력(CTLE_OUT_P)과 음의 출력(CTLE_OUT_N) 간의 오프셋을 제거하기 위해 결정된 값을 가질 수 있다.

일반 모드에서 CTLE(200)는 양의 입력(IN_P), 음의 입력(IN_N), 양의 오프셋(OFFSET_P) 및 음의 오프셋(OFFSET_N)을 기반으로 양의 출력(CTLE_OUT_P) 및 음의 출력(CTLE_OUT_N)을 생성할 수 있다. 구체적으로, 일반 모드에서 CTLE(200)는 양의 입력(IN_P) 및 음의 입력(IN_N)에 대한 등화 동작을 수행하고, 양의 오프셋(OFFSET_P) 및 음의 오프셋(OFFSET_N)을 이용하여 양의 출력(CTLE_OUT_P) 및 음의 출력(CTLE_OUT_N) 간의 오프셋을 제거할 수 있다.

테스트 모드에서 CTLE(200)는 양의 내부 입력(INTN_P) 및 음의 내부 입력(INTN_N)을 기반으로 양의 출력(CTLE_OUT_P) 및 음의 출력(CTLE_OUT_N)을 생성할 수 있다. 구체적으로, 양의 내부 입력(INTN_P) 및 음의 내부 입력(INTN_N)은 CTLE(200)의 테스트를 위한 소정의 패턴을 포함하며, 테스트 모드에서 CTLE(200)는 양의 내부 입력(INTN_P) 및 음의 내부 입력(INTN_N)에 대한 테스트 등화 동작을 수행함으로써 양의 출력(CTLE_OUT_P) 및 음의 출력(CTLE_OUT_N)을 생성할 수 있다.

도 4b를 더 참조하면, CTLE(200)는 고주파 필터 회로(210), 고정 이득 증폭 회로(220) 및 가변 이득 증폭 회로(230)를 포함할 수 있다. 다만, 본 명세서에서 CTLE에 포함된 고주파 필터 회로, 고정이득 증폭 회로(220) 및 가변 이득 증폭 회로(230)는 각 명칭에 제한 해석되지 않으며, 다른 임의의 기능을 수행할 수 있다. 또한, 고주파 필터 회로, 고정이득 증폭 회로(220) 및 가변 이득 증폭 회로(230) 3-스테이지 구조를 구성하는 제1 내지 제3 회로로 지칭될 수 있다. 또한, 후술될 본 개시의 예시적 실시예들에 따른 구성이 적용되는 회로는 고주파 필터 회로(210), 고정 이득 증폭 회로(220) 및 가변 이득 증폭 회로(230) 중 적어도 하나일 수 있다. 고주파 필터 회로(210)는 제1 전류원(CS11), 제2 전류원(CS21), 제1 내지 제3 저항(R11, R21, R31), 제1 커패시터(C1), 제1 트랜지스터(TR11) 및 제2 트랜지스터(TR21)를 포함할 수 있다. 일 예로, 제1 트랜지스터(TR11) 및 제2 트랜지스터(TR21)는 p-channel MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 구현될 수 있다. 제1 전류원(CS11)과 제2 전류원(CS21)은 상호 병렬적으로 연결되고, 제1 전류원(CS11)의 출력 노드와 제2 전류원(CS21)의 출력 노드 사이에 제1 저항(R11)과 제1 커패시터(C1)는 상호 병렬로 연결될 수 있다. 제1 트랜지스터(TR11)의 소스는 제1 전류원(CS11)의 출력 노드와 연결되고, 드레인은 제2 저항(R21)의 일단에 연결되며, 제2 저항(R21)의 타단은 접지될 수 있다. 제2 트랜지스터(TR21)의 소스는 제2 전류원(CS21)의 출력 노드와 연결되고, 드레인은 제3 저항(R31)의 일단에 연결되며, 제3 저항(R31)의 타단은 접지될 수 있다.

일반 모드에서 제1 트랜지스터(TR11) 및 제2 트랜지스터(TR21)는 게이트를 통해 양의 입력(IN_P) 및 음의 입력(IN_N)을 각각 수신할 수 있다. 일반 모드에서 고주파 필터 회로(210)는 양의 입력(IN_P)에 부합하는 제1 음의 출력(HF_OUT_N) 및 음의 입력(IN_N)에 부합하는 제1 양의 출력(HF_OUT_P)을 생성할 수 있다.

한편, 테스트 모드에서 고주파 필터 회로(210)는 비활성화될 수 있다.

고정 이득 증폭 회로(220)는 제3 전류원(C12), 제4 전류원(C22), 제3 내지 제8 트랜지스터(TR12~TR62), 제4 저항(R12) 및 제5 저항(R22)을 포함할 수 있다. 일 예로, 제3 내지 제8 트랜지스터(TR12~TR62)는 p-channel MOSFET으로 구현될 수 있다. 제3 전류원(CS12)과 제4 전류원(CS22)은 상호 병렬적으로 연결될 수 있다. 제3 내지 제6 트랜지스터(TR12~TR42)는 제3 전류원(CS12)의 출력 노드에서 상호 병렬적으로 연결될 수 있다. 구체적으로, 제3 내지 제6 트랜지스터(TR12~TR42)의 소스는 제3 전류원(CS12)의 출력 노드와 연결되고, 드레인은 제4 저항(R12)의 일단 또는 제5 저항(R22)의 일단에 연결될 수 있다. 제4 저항(R12)의 타단 및 제5 저항(R22)의 타단은 접지될 수 있다. 제7 및 제8 트랜지스터(TR52, TR62)는 제4 전류원(CS22)의 출력 노드에서 상호 병렬적으로 연결될 수 있다. 구체적으로, 제7 및 제8 트랜지스터(TR52, TR62)의 소스는 제4 전류원(CS22)의 출력 노드와 연결되고, 드레인은 제4 저항(R12)의 일단 또는 제5 저항(R22)의 일단에 연결될 수 있다.

일반 모드에서 제3 트랜지스터(TR12) 및 제5 트랜지스터(TR32)는 게이트를 통해 제1 양의 출력(HF_OUT_P) 및 제1 음의 출력(HF_OUT_N)을 각각 수신할 수 있다. 또한, 일반 모드에서 제7 트랜지스터(TR52) 및 제8 트랜지스터(TR62)는 게이트를 통해 음의 오프셋(OFFSET_N) 및 양의 오프셋(OFFSET_P)을 각각 수신할 수 있다. 일반 모드에서 제4 트랜지스터(TR22) 및 제6 트랜지스터(TR42)는 오프될 수 있다.

테스트 모드에서 제3 트랜지스터(TR12), 제5 트랜지스터(TR32), 제7 트랜지스터(TR52) 및 제8 트랜지스터(TR62)는 오프될 수 있다. 또한, 테스트 모드에서 제4 트랜지스터(TR22) 및 제6 트랜지스터(TR42)는 게이트를 통해 양의 내부 입력(INTN_P) 및 음의 내부 입력(INTN_N)을 각각 수신할 수 있다.

일반 모드에서 고정 이득 증폭 회로(220)는 제1 양의 출력(HF_OUT_P)에 부합하는 제2 음의 출력(GA_OUT_N) 및 제1 음의 출력(HF_OUT_N)에 부합하는 제2 양의 출력(GA_OUT_P)을 생성할 수 있다. 테스트 모드에서 고정 이득 증폭 회로(220)는 양의 내부 입력(INTN_P)에 부합하는 제2 음의 출력(GA_OUT_N) 및 음의 내부 입력(INTN_N)에 부합하는 제2 양의 출력(GA_OUT_P)을 생성할 수 있다.

가변 이득 증폭 회로(230)는 제5 전류원(CS13), 제6 전류원(CS23), 가변 저항(R13), 제6 저항(R23), 제7 저항(R33), 제2 커패시터(C2), 제9 트랜지스터(TR13) 및 제10 트랜지스터(TR23)를 포함할 수 있다. 일 예로, 제9 트랜지스터(TR13) 및 제10 트랜지스터(TR23)는 p-channel MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 구현될 수 있다. 제5 전류원(CS13)과 제6 전류원(CS23)은 상호 병렬적으로 연결되고, 제5 전류원(CS13)의 출력 노드와 제6 전류원(CS23)의 출력 노드 사이에 가변 저항(R13)과 제2 커패시터(C2)는 상호 병렬로 연결될 수 있다. 제9 트랜지스터(TR13)의 소스는 제5 전류원(CS13)의 출력 노드와 연결되고, 드레인은 제6 저항(R23)의 일단에 연결되며, 제6 저항(R23)의 타단은 접지될 수 있다. 제10 트랜지스터(TR23)의 소스는 제6 전류원(CS23)의 출력 노드와 연결되고, 드레인은 제7 저항(R33)의 일단에 연결되며, 제7 저항(R33)의 타단은 접지될 수 있다.

제9 트랜지스터(TR13) 및 제10 트랜지스터(TR23)는 게이트를 통해 제2 양의 출력(GA_OUT_P) 및 제2 음의 출력(GA_OUT_N)을 각각 수신할 수 있다. 일반 모드에서 가변 이득 증폭 회로(230)는 제1 양의 출력(HF_OUT_P)에 부합하는 양의 출력(CTLE_OUT_P) 및 제1 음의 출력(HF_OUT_N)에 부합하는 음의 출력(CTLE_OUT_N)을 생성할 수 있다. 테스트 모드에서 가변 이득 증폭 회로(230)는 양의 내부 입력(INTN_P)에 부합하는 양의 출력(CTLE_OUT_P) 및 음의 내부 입력(INTN_N)에 부합하는 음의 출력(CTLE_OUT_N)을 생성할 수 있다. 한편, 가변 저항(R13)의 저항치가 조절됨으로써 가변 이득 증폭 회로(230)의 이득은 조절될 수 있다.

도 4b의 비교예의 고정 이득 증폭 회로(220)를 살펴보면 제2 양의 출력(GA_OUT_P)이 출력되는 노드와 연결된 경로들은 제3 트랜지스터(TR12)를 통한 경로, 제4 트랜지스터(TR22)를 통한 경로 및 제7 트랜지스터(TR52)를 통한 경로를 포함하고, 제2 음의 출력(GA_OUT_N)이 출력되는 노드와 연결된 경로들은 제5 트랜지스터(TR32)를 통한 경로, 제6 트랜지스터(TR42)를 통한 경로 및 제8 트랜지스터(TR62)를 통한 경로를 포함할 수 있다. 활성화, 비활성화 여부와 관계없이 위의 경로들의 개수의 증가는 고정 이득 증폭 회로(220)의 내부 커패시턴스 성분의 크기를 증가시키는 요소로서 CTLE(200)의 전체 내부 커패시턴스 성분에 영향을 줄 수 있다.

본 개시의 예시적 실시예에 따른 후술될 고정 이득 증폭 회로는 테스트 모드 및 일반 모드를 지원하기 위해 제2 양의 출력(GA_OUT_P) 및 제2 음의 출력(GA_OUT_N)이 출력되는 노드와 연결된 경로들의 개수를 최소화함으로써 고정 이득 증폭 회로(또는, CTLE)의 내부 커패시턴스 성분의 크기를 비교예보다 줄일 수 있다.

도 5a는 본 개시의 예시적 실시예에 따른 CTLE(300)를 나타내는 블록도이고, 도 5b는 도 5a의 모드 회로(310)를 나타내는 회로도이며, 도 5c는 도 5a의 CTLE(300)를 나타내는 회로도이다.

도 5a를 참조하면, CTLE(300)는 모드 회로(310)를 포함할 수 있다. CTLE(200)는 일반 모드에서 양의 입력(IN_P), 음의 입력(IN_N), 양의 오프셋(OFFSET_P) 및 음의 오프셋(OFFSET_N)을 수신할 수 있다. CTLE(200)는 테스트 모드에서 양의 내부 입력(INTN_P) 및 음의 내부 입력(INTN_N)을 수신할 수 있다.

예시적 실시예로, 모드 회로(310)는 모드 선택 신호(MODE_S) 및 반전 모드 선택 신호(MODE_SB)를 기반으로 양의 내부 입력(INTN_P), 음의 내부 입력(INTN_N), 양의 오프셋(OFFSET_P) 및 음의 오프셋(OFFSET_N) 중 일부를 양의 선택 입력(SEL_P) 및 음의 선택 입력(SEL_N)으로서 선택하여 CTLE(300)의 내부로 출력할 수 있다.

구체적으로, 모드 회로(310)는 테스트 모드를 가르키는 값을 갖는 모드 선택 신호(MODE_S) 및 반전 모드 선택 신호(MODE_SB)에 응답하여 양의 내부 입력(INTN_P) 및 음의 내부 입력(INTN_N)을 선택하고 양의 선택 입력(SEL_P) 및 음의 선택 입력(SEL_N)으로서 출력할 수 있다. 모드 회로(310)는 일반 모드를 가르키는 값을 갖는 모드 선택 신호(MODE_S) 및 반전 모드 선택 신호(MODE_SB)에 응답하여 양의 오프셋(OFFSET_P) 및 음의 오프셋(OFFSET_N)을 선택하고 양의 선택 입력(SEL_P) 및 음의 선택 입력(SEL_N)으로서 출력할 수 있다.

도 5b를 더 참조하면, 모드 회로(310)는 제11 내지 제14 트랜지스터(TR14~TR44)를 포함할 수 있다. 제11 내지 제14 트랜지스터(TR14~TR44)는 n-channel MOSFET으로 구현될 수 있다. 제11 트랜지스터(TR14)는 모드 선택 신호(MODE_S)에 응답하여 양의 내부 입력(INTN_P)을 음의 선택 입력(SEL_N)으로서 선택적으로 출력할 수 있으며, 제12 트랜지스터(TR24)는 반전 모드 선택 신호(MODE_SB)에 응답하여 음의 오프셋(OFFSET_N)을 음의 선택 입력(SEL_N)으로서 선택적으로 출력할 수 있다.

제13 트랜지스터(TR34)는 모드 선택 신호(MODE_S)에 응답하여 음의 내부 입력(INTN_N)을 양의 선택 입력(SEL_P)으로서 선택적으로 출력할 수 있으며, 제14 트랜지스터(TR44)는 반전 모드 선택 신호(MODE_SB)에 응답하여 양의 오프셋(OFFSET_P)을 양의 선택 입력(SEL_P)으로서 선택적으로 출력할 수 있다.

즉, 모드 회로(310)는 CTLE(300)의 동작 모드에 따라 적합한 입력을 선택적으로 출력할 수 있다. 다만, 도 5b의 모드 회로(310)의 구현예는 예시적인 것에 불과한 바, 이에 제한되지 않고, CTLE(300)의 동작 모드의 개수, 모드 회로(310)가 수신하는 입력 타입 개수 등에 따라 다양하게 구현될 수 있다.

도 5c를 더 참조하면, CTLE(300)는 고주파 필터 회로(310), 고정 이득 증폭 회로(320) 및 가변 이득 증폭 회로(330)를 포함할 수 있다. 이하에서는, 도 4b의 CTLE(200)와의 다른 구조를 갖는 고정 이득 증폭 회로(220)를 중심으로 서술한다.

고정 이득 증폭 회로(320)는 제3 전류원(C12), 제4 전류원(C22), 제3 내지 제8 트랜지스터(TR12'~TR62'), 제4 저항(R12) 및 제5 저항(R22)을 포함할 수 있다. 본 명세서에서 제3 전류원(C12)은 제1 양의 출력(HF_OUT_P) 및 제1 음의 출력(HF_OUT_N)을 증폭하기 위해 이용되는 전류원으로 정의될 수 있으며, 제4 전류원(C22)은 제2 양의 출력(GA_OUT_P) 및 제2 음의 출력(GA_OUT_N) 간의 오프셋(또는, 양의 출력(CTLE_OUT_P) 및 음의 출력(CTLE_OUT_N) 간의 오프셋)을 제거하기 위해 이용되는 전류원으로 정의될 수 있다.

일 예로, 제3, 제5, 제7 및 제8 트랜지스터(TR12', TR32', TR52', TR62')는 p-channel MOSFET으로 구현되고, 제4 및 제6 트랜지스터(TR22', TR42')는 n-channel MOSFET으로 구현될 수 있다. 제3 전류원(CS12)과 제4 전류원(CS22)은 상호 병렬적으로 연결될 수 있다. 제3 트랜지스터(TR12')는 상호 직렬로 연결된 제4 및 제7 트랜지스터(TR22', TR52')과 병렬로 연결될 수 있다. 구체적으로, 제3 트랜지스터(TR12')의 소스는 제3 전류원(CS12)의 출력 노드와 연결되고, 제4 트랜지스터(TR22')의 드레인은 제3 전류원(CS12)의 출력 노드와 연결될 수 있다. 제7 트랜지스터(TR52')의 소스는 제4 트랜지스터(TR22')의 소스와 제4 전류원(CS22)의 출력 노드에 각각 연결될 수 있다. 제3 트랜지스터(TR12') 및 제7 트랜지스터(TR52')의 드레인은 제4 저항(R12)의 일단에 연결되고, 제4 저항(R12)의 타단은 접지될 수 있다.

제5 트랜지스터(TR32')는 상호 직렬로 연결된 제6 및 제8 트랜지스터(TR42', TR62')과 병렬로 연결될 수 있다. 구체적으로, 제5 트랜지스터(TR32')의 소스는 제3 전류원(CS12)의 출력 노드와 연결되고, 제6 트랜지스터(TR42')의 드레인은 제3 전류원(CS12)의 출력 노드와 연결될 수 있다. 제8 트랜지스터(TR62')의 소스는 제6 트랜지스터(TR42')의 소스와 제4 전류원(CS22)의 출력 노드에 각각 연결될 수 있다. 제5 트랜지스터(TR32') 및 제8 트랜지스터(TR62')의 드레인은 제5 저항(R22)의 일단에 연결되고, 제5 저항(R22)의 타단은 접지될 수 있다.

일반 모드에서 제3 트랜지스터(TR12') 및 제5 트랜지스터(TR32')는 게이트를 통해 제1 양의 출력(HF_OUT_P) 및 제1 음의 출력(HF_OUT_N)을 각각 수신할 수 있다. 또한, 일반 모드에서 제7 트랜지스터(TR52') 및 제8 트랜지스터(TR62')는 게이트를 통해 양의 선택 입력(SEL_P) 및 음의 선택 입력(SEL_N)을 각각 수신할 수 있다. 이 때, 양의 선택 입력(SEL_P)은 양의 오프셋(OFFSET_P, 도 5b)에 대응하고, 음의 선택 입력(SEL_N)은 음의 오프셋(OFFSET_N, 도 5b)에 대응할 수 있다. 일반 모드에서 제4 트랜지스터(TR22') 및 제6 트랜지스터(TR42')는 게이트를 통해 모드 선택 신호(MODE_S)를 수신할 수 있으며, 모드 선택 신호(MODE_S)에 응답하여 오프될 수 있다.

테스트 모드에서 제3 트랜지스터(TR12') 및 제5 트랜지스터(TR32')는 오프될 수 있다. 또한, 테스트 모드에서 제7 트랜지스터(TR52') 및 제8 트랜지스터(TR62')는 게이트를 통해 양의 선택 입력(SEL_P) 및 음의 선택 입력(SEL_N)을 각각 수신할 수 있다. 이 때, 양의 선택 입력(SEL_P)은 음의 내부 입력(INTN_N, 도 5b)에 대응하고, 음의 선택 입력(SEL_N)은 양의 내부 입력 (INTN_P, 도 5b)에 대응할 수 있다. 테스트 모드에서 제4 트랜지스터(TR22') 및 제6 트랜지스터(TR42')는 게이트를 통해 모드 선택 신호(MODE_S)를 수신할 수 있으며, 모드 선택 신호(MODE_S)에 응답하여 온될 수 있다.

일반 모드에서 고정 이득 증폭 회로(320)는 제1 양의 출력(HF_OUT_P)에 부합하는 제2 음의 출력(GA_OUT_N) 및 제1 음의 출력(HF_OUT_N)에 부합하는 제2 양의 출력(GA_OUT_P)을 생성할 수 있다. 테스트 모드에서 고정 이득 증폭 회로(320)는 양의 내부 입력(INTN_P)에 부합하는 제2 음의 출력(GA_OUT_N) 및 음의 내부 입력(INTN_N)에 부합하는 제2 양의 출력(GA_OUT_P)을 생성할 수 있다.

본 개시의 예시적 실시예에 따른 고정 이득 증폭 회로(300)는 도 4b와 비교하여 제7 및 제8 트랜지스터(TR52', TR62')를 포함하는 경로를 테스트 모드와 일반 모드에서 모두 이용함으로써 제2 양의 출력(GA_OUT_P) 및 제2 음의 출력(GA_OUT_N)이 출력되는 노드와 연결된 경로들의 개수를 보다 더 줄일 수 있다. 이를 통해, CTLE(300)의 내부 커패시턴스를 도 4b의 CTLE(200)의 내부 커패시턴스보다 작게하여 CTLE(300)의 동작 주파수 대역폭을 개선할 수 있다.

한편, 도 5c의 CTLE(300)의 구현예는 예시적인 실시예에 불과한 바, 이에 국한되지 않고, 공유된 경로를 복수의 모드들에서 이용함으로써 CTLE(300)에 필요한 경로들의 개수를 최소화할 수 있는 다양한 구현예들의 적용이 가능하다.

도 6a 및 도 6b는 본 개시의 예시적 실시예에 따른 테스트 모드에서의 모드 회로(310) 및 CTLE(300)의 동작을 설명하기 위한 회로도이다. 모드 회로(310)의 구성은 도 5b에서 구체적으로 서술한 바, 중복되는 내용은 생략한다.

도 6a를 참조하면, 테스트 모드에서 모드 회로(310)는 하이 레벨(H)의 모드 선택 신호(MODE_S) 및 로우 레벨(L)의 반전 모드 선택 신호(MODE_SB)를 수신할 수 있다. 제11 트랜지스터(TR14)는 모드 선택 신호(MODE_S)에 응답하여 온되고, 양의 내부 입력(INTN_P)을 음의 선택 입력(SEL_N)으로서 출력할 수 있다. 제12 트랜지스터(TR24)는 반전 모드 선택 신호(MODE_SB)에 응답하여 오프될 수 있다. 제13 트랜지스터(TR34)는 모드 선택 신호(MODE_S)에 응답하여 온되고, 음의 내부 입력(INTN_N)을 양의 선택 입력(SEL_P)으로서 출력할 수 있다. 제14 트랜지스터(TR44)는 반전 모드 선택 신호(MODE_SB)에 응답하여 오프될 수 있다.

도 6b를 참조하면, 고주파 필터 회로(310)는 비활성화되고, 고정 이득 증폭 회로(320)의 제3 트랜지스터(TR12') 및 제5 트랜지스터(TR32')는 오프될 수 있다. 제4 및 제6 트랜지스터(TR22', TR42')는 하이 레벨의 모드 선택 신호(MODE_S)에 응답하여 온될 수 있다. 제3 전류원(CS12)으로부터의 제1 전류는 제4 트랜지스터(TR22')를 통과하여 제7 트랜지스터(TR52') 측으로 흐를 수 있으며, 제1 전류는 제4 전류원(CS22)으로부터의 제2 전류와 제7 트랜지스터(TR52')의 소스에서 합산되어 제7 트랜지스터(TR52')를 통과할 수 있다. 즉, 제1 전류 및 제2 전류는 합산되어 제7 트랜지스터(TR52')를 포함하는 공유된 경로를 통과할 수 있다. 제7 트랜지스터(TR52')의 게이트에 수신되는 양의 선택 입력(SEL_P)은 음의 내부 입력(INTN_N)에 부합할 수 있다. 본 명세서에서 제3 트랜지스터(TR12') 또는 제5 트랜지스터(TR32')를 통과하는 경로는 제1 경로, 제7 트랜지스터(TR52') 또는 제8 트랜지스터(TR62')를 통과하는 경로는 제2 경로, 제4 트랜지스터(TR22') 또는 제6 트랜지스터(TR42')를 통과하는 경로는 제3 경로로 지칭될 수 있다.

제3 전류원(CS12)으로부터의 제1 전류는 제6 트랜지스터(TR42')를 통과하여 제8 트랜지스터(TR62') 측으로 흐를 수 있으며, 제1 전류는 제4 전류원(CS22)으로부터의 제2 전류와 제8 트랜지스터(TR62')의 소스에서 합산되어 제8 트랜지스터(TR62')를 통과할 수 있다. 즉, 제1 전류 및 제2 전류는 합산되어 제8 트랜지스터(TR62')를 포함하는 공유된 경로를 통과할 수 있다. 제8 트랜지스터(TR62')의 게이트에 수신되는 음의 선택 입력(SEL_N)은 양의 내부 입력(INTN_P)에 부합할 수 있다. 도 6b에서의 제1 전류와 제2 전류가 흐르는 전류 경로는 내부 루프백 전류 경로일 수 있다. 즉, 내부 루프백 전류 경로는 제2 경로 및 제3 경로를 포함할 수 있다.

본 개시의 예시적 실시예에 따라 도 7a 및 도 7b에서 후술되는 바와 같이, 제7 및 제8 트랜지스터(TR52', TR62')를 포함하는 공유된 경로는 일반 모드에서 캘리브레이션 전류 경로로도 이용될 수 있다.

도 7a 및 도 7b는 본 개시의 예시적 실시예에 따른 일반 모드에서의 모드 회로(310) 및 CTLE(300)의 동작을 설명하기 위한 회로도이다.

도 7a를 참조하면, 일반 모드에서 모드 회로(310)는 로우 레벨(L)의 모드 선택 신호(MODE_S) 및 하이 레벨(H)의 반전 모드 선택 신호(MODE_SB)를 수신할 수 있다. 제11 트랜지스터(TR14)는 모드 선택 신호(MODE_S)에 응답하여 오프될 수 있다. 제12 트랜지스터(TR24)는 반전 모드 선택 신호(MODE_SB)에 응답하여 온되고, 음의 오프셋(OFFSET_N)을 음의 선택 입력(SEL_N)으로서 출력할 수 있다. 제13 트랜지스터(TR34)는 모드 선택 신호(MODE_S)에 응답하여 오프될 수 있다. 제14 트랜지스터(TR44)는 반전 모드 선택 신호(MODE_SB)에 응답하여 온되고, 양의 오프셋(OFFSET_P)을 양의 선택 입력(SEL_P)으로서 출력할 수 있다.

도 7b를 참조하면, 고주파 필터 회로(310)는 활성화되고, 고정 이득 증폭 회로(320)의 제4 트랜지스터(TR22') 및 제6 트랜지스터(TR42')는 로우 레벨의 모드 선택 신호(MODE_S)에 응답하여 오프될 수 있다. 제3 전류원(CS12)으로부터의 제1 전류는 제3 트랜지스터(TR12')를 통과할 수 있다. 제4 전류원(CS22)으로부터의 제2 전류는 제7 트랜지스터(TR52')를 통과할 수 있다. 즉, 제2 전류만이 제7 트랜지스터(TR52')를 포함하는 공유된 경로를 통과할 수 있다. 제7 트랜지스터(TR52')의 게이트에 수신되는 양의 선택 입력(SEL_P)은 양의 오프셋(OFFSET_P)에 부합할 수 있다. 제2 음의 출력(GA_OUT_N)은 제3 트랜지스터(TR12')에 의한 제1 양의 출력(HF_OUT_P)의 증폭 결과와 제7 트랜지스터(TR52')에 의한 양의 오프셋(OFFSET_P)의 증폭 결과가 합산되어 생성될 수 있다.

제3 전류원(CS12)으로부터의 제1 전류는 제5 트랜지스터(TR32')를 통과할 수 있다. 제4 전류원(CS22)으로부터의 제2 전류는 제8 트랜지스터(TR62')를 통과할 수 있다. 즉, 제2 전류만이 제8 트랜지스터(TR62')를 포함하는 공유된 경로를 통과할 수 있다. 제8 트랜지스터(TR62')의 게이트에 수신되는 음의 선택 입력(SEL_N)은 음의 오프셋(OFFSET_N)에 부합할 수 있다. 제2 양의 출력(GA_OUT_P)은 제5 트랜지스터(TR32')에 의한 제1 음의 출력(HF_OUT_N)의 증폭 결과와 제8 트랜지스터(TR62')에 의한 음의 오프셋(OFFSET_N)의 증폭 결과가 합산되어 생성될 수 있다. 도 7b에서의 제1 전류와 제2 전류가 흐르는 전류 경로는 캘리브레이션 전류 경로일 수 있다. 즉, 내부 루프백 전류 경로는 제1 경로 및 제2 경로를 포함할 수 있다.

도 8은 본 개시의 예시적 실시예에 따른 전자 시스템(1000)을 나타내는 블록도이다.

도 8을 참조하면, 전자 시스템(1000)은 제1 채널(CH_1), 제1 및 제2 장치(1100, 1200)를 포함할 수 있다. 제1 장치(1100)는 수신 패드(1110), 등화기(1120), SERDES(1130), 컨트롤러(1140), 캘리브레이션 회로(1150) 및 DAC(Digital to Analog Converter, 1160)를 포함할 수 있다. 본 개시의 예시적 실시예에 따른 등화기(1120)는 모드 회로(1121) 및 공유된 경로(1122)를 포함할 수 있다. 예시적 실시예로, 등화기(1120)는 CTLE, DFE 등 중 어느 하나로 구현될 수 있다.

예시적 실시예로, 컨트롤러(1140)는 제1 장치(1100)의 전반적인 동작을 제어할 수 있으며, 제1 장치(1100)가 테스트 모드 및 일반 모드 중 어느 하나로 동작하도록 제어할 수 있다. 일 예로, 컨트롤러(1140)는 테스트 모드에서 등화기(1120) 및 SERDES(1130)의 상태를 테스트하기 위해 내부 루프백 전류 경로의 형성을 제어할 수 있다. 또한, 컨트롤러(1140)는 일반 모드에서 등화기(1120)가 등화 동작을 수행할 수 있도록 캘리브레이션 전류 경로의 형성을 제어할 수 있다. 구체적으로, 컨트롤러(1140)는 모드 선택 신호(MODE_S)를 생성하여 모드 회로(1121)에 제공함으로써 내부 루프백 전류 경로 또는 캘리브레이션 전류 경로의 형성을 제어할 수 있다.

예시적 실시예로, 캘리브레이션 회로(1150)는 일반 모드에서 등화기(1120)의 출력들의 전압들을 센싱하고, 센싱 결과를 기반으로 디지털 오프셋 데이터(OFFSET_D)를 생성할 수 있다. 디지털 오프셋 데이터(OFFSET_D)는 등화기(1120)의 출력들 간의 오프셋을 제거하기 위한 것일 수 있다. DAC(1160)는 캘리브레이션 회로(1150)로부터 수신된 디지털 오프셋 데이터(OFFSET_D)를 디지털-아날로그 변환하여 아날로그 오프셋 데이터(OFFSET_A)를 생성할 수 있다. 등화기(1120)는 일반 모드에서 아날로그 오프셋 데이터(OFFSET_A)을 기반으로 등화기(1120)의 출력들 간의 오프셋을 제거할 수 있다.

예시적 실시예로, 공유된 경로(1122)는 테스트 모드에서 내부 루프백 전류 경로로서 이용될 수 있으며, 일반 모드에서 캘리브레이션 전류 경로로서 이용될 수 있다. 즉, 공유된 경로(1122)는 복수의 모드들에서 전류 경로로서 복수회 이용됨으로써 등화기(1100)에 필요한 경로들의 개수를 최소화할 수 있다.

도 9 및 도 10는 본 개시의 예시적 실시예들이 적용된 전자 시스템(2000)을 설명하기 위한 도면이다.

도 9를 참조하면, 전자 시스템(2000)은 시스템 온 칩(System on Chip; 이하, SoC, 2200), 본 개시의 예시적 실시예들이 적용된 인터페이스 장치(2100)(또는, 인터페이스 칩) 및 반도체 칩(2300)을 포함할 수 있다. 일부 실시예에 있어서, SoC(2200)는 프로세싱 장치로 지칭되고, 반도체 칩(2300)은 메모리 장치로 지칭될 수 있다. SoC(2200)는 어플리케이션 프로세서로서 호스트의 기능을 수행할 수 있다. SoC(2200)는 소정의 표준 버스 규격을 갖는 프로토콜이 적용된 시스템 버스(미도시)를 포함할 수 있으며, 시스템 버스에 연결되는 각종 IP들을 포함할 수 있다.

시스템 버스의 표준 규격으로서, ARM(Advanced RISC Machine)사의 AMBA(Advanced Microcontroller Bus Architecture) 프로토콜이 적용될 수 있다. AMBA 프로토콜의 버스 타입에는 AHB(Advanced High-Performance Bus), APB(Advanced Peripheral Bus), AXI(Advanced eXtensible Interface), AXI4, ACE(AXI Coherency Extensions) 등이 포함될 수 있다. 이외에도, 소닉사(SONICs Inc.)의 uNetwork 이나 IBM의 CoreConnect, OCPIP의 오픈 코어 프로토콜(Open Core Protocol) 등 다른 타입의 프로토콜이 적용될 수도 있다.

반도체 칩(2300)의 구성을 서술하기 위해 도 10을 더 참조한다. 반도체 칩(2300)은 서로 독립된 인터페이스를 갖는 다수의 채널들(CH1~CH8)을 포함하는 HBM(High Bandwidth Memory)일 수 있다. 반도체 칩(2300)은 복수의 다이들을 포함할 수 있는데, 버퍼 다이(2310)와 버퍼 다이(2310) 상에 적층된 복수의 메모리 다이들(2320)을 포함할 수 있다. 예컨대, 제1 메모리 다이(2321)가 제1 채널(CH1) 및 제3 채널(CH3)을 포함하고, 제2 메모리 다이(2322)가 제2 채널(CH2) 및 제4 채널(CH4)을 포함하며, 제3 메모리 다이(2323)가 제5 채널(CH5) 및 제7 채널(CH7)을 포함하며, 제4 메모리 다이(2324)가 제6 채널(CH6) 및 제8 채널(CH8)을 포함할 수 있다.

버퍼 다이(2310)는 반도체 칩(2300)의 외면에 형성된 도전 수단들, 예컨대 범프들 또는 솔더볼들을 통해 인터페이스 장치(2100)와 연결될 수 있다. 버퍼 다이(2310)는 인터페이스 장치(2100)를 통해 SoC(2200)로부터 커맨드, 어드레스 및 데이터를 수신할 수 있으며, 수신된 커맨드, 어드레스 및 데이터를 복수의 메모리 다이들(2320) 중 적어도 하나의 채널로 제공할 수 있다. 또한, 버퍼 다이(2310)는 복수의 메모리 다이들(2320) 중 적어도 하나의 채널에서 출력되는 데이터를 인터페이스 장치(2100)를 통해 SoC(2200)로 제공할 수 있다.

반도체 칩(2300)는 복수의 메모리 다이들(2320)을 관통하는 복수 개의 스루 실리콘 비아(TSV; 2330)들을 포함할 수 있다. 채널들(CH1~CH8) 각각은 좌우로 분리되어 배치될 수 있는데, 예시적으로, 제4 메모리 다이(2324)에서 제6 채널(CH6)은 의사 채널들(CH6a, CH6b)로 분리되고 제8 채널(CH8)은 의사 채널들(CH8a, CH8b)로 분리될 수 있다. TSV(2330)들은 제6 채널(CH6)의 의사 채널들(CH6a, CH6b) 사이에, 그리고 제8 채널(CH8)의 의사 채널들(CH8a~CH8b) 사이에 배치될 수 있다.

버퍼 다이(2310)는 TSV 영역(2316), SERDES 영역(2314) 및 HBM 물리 계층 인터페이스(PHYsical layer interface) 즉, HBM PHY 영역(2312)을 포함할 수 있다. TSV 영역(2316)은 복수의 메모리 다이들(2320)과의 통신을 위한 TSV(2330)가 형성되는 영역이다.

SERDES 영역(2314)은 SoC(2200)의 프로세싱 스루풋이 증가함에 따라, 그리고 메모리 대역폭에 대한 요구들이 증가함에 따라, JEDEC(Joint Electron Device Engineering Council) 표준의 SERDES 인터페이스를 제공하는 영역이다. SERDES 영역(2314)은 SERDES 송신기 부분, SERDES 수신기 부분 및 제어기 부분을 포함할 수 있다. SERDES 송신기 부분은 병렬-투-직렬 회로 및 송신기를 포함하고, 병렬 데이터 스트림을 수신하고, 수신된 병렬 데이터 스트림을 직렬화 할 수 있다. SERDES 수신기 부분은 수신기 증폭기, 등화기, 클럭 및 데이터 복원(CDR) 회로 및 직렬-투-병렬 회로를 포함하고, 직렬 데이터 스트림을 수신하고, 수신된 직렬 데이터 스트림을 병렬화 할 수 있다. 제어기 부분은 에러 검출 회로, 에러 정정 회로 및 FIFO(First In First Out)와 같은 레지스터들을 포함한다.

HBM PHY 영역(2312)은 SoC(2200)와 반도체 칩(2300) 사이의 효율적인 통신에 요구되는 신호들, 주파수, 타이밍, 구동, 상세 동작 파라미터 및 기능성(functionality)을 위해 제공되는 물리적 또는 전기적 계층과 논리적 계층을 포함할 수 있다. HBM PHY 영역(2312)은 메모리 셀에 대응하는 로우 및 칼럼을 선택하는 것, 메모리 셀에 데이터를 기입하는 것, 또는 기입된 데이터를 독출하는 것과 같은 메모리 인터페이싱을 수행할 수 있다. HBM PHY 영역(2312)은 JEDEC 표준의 HBM 프로토콜의 특징들을 지원할 수 있다.

인터페이스 장치(2100)는 본 개시의 예시적 실시예들에 따른 등화기를 포함할 수 있다. 인터페이스 장치(2100)는 SoC(2200)에서 제공된 데이터 신호를 등화시켜 반도체 칩(2300)에 전달할 수 있고, 반도체 칩(2300)에서 제공된 데이터 신호를 등화시켜 SoC(2200)에 전달할 수 있다.

인터페이스 장치(2100)는 SoC(2200)와 반도체 칩(2300) 사이의 데이터 통신이 원활하게 수행될 수 있도록 인터페이싱할 수 있다. 인터페이스 장치(2100)는 본 개시의 예시적 실시예들에 따라 넓은 동작 주파수 대역폭을 가질 수 있으며, SoC(2200) 및 반도체 칩(2300) 간의 빠른 속도의 데이터 통신에 부합하는 인터페이싱을 수행할 수 있다.

도 11은 본 개시의 예시적 실시예에 따른 시스템-온-칩(3000)을 나타내는 블록도이다. 시스템-온-칩(System on Chip; SoC)은 컴퓨팅 시스템이나 다른 전자 시스템의 부품들을 집적한 집적 회로를 지칭할 수 있다. 예를 들면, 시스템-온-칩 중 하나로서 어플리케이션 프로세서(application processor; AP)는 프로세서 및 다른 기능들을 위한 부품들을 포함할 수 있다.

도 11을 참조하면, 시스템-온-칩(3000)은 코어(3100), DSP(Digital Signal Processor)(3200), GPU(Graphic Processing Unit)(3300), 내장 메모리(3400), 통신 인터페이스(3500) 및 메모리 인터페이스(3600)를 포함할 수 있다. 시스템-온-칩(3000)의 구성요소들은 버스(3700)를 통해서 상호 통신할 수 있다.

코어(3100)는 명령어들을 처리할 수 있고, 시스템-온-칩(3000)에 포함된 구성요소들의 동작을 제어할 수 있다. 예를 들면, 코어(3000)는 일련의 명령어들을 처리함으로써, 운영체제를 구동할 수 있고, 운영체제 상의 어플리케이션들을 실행할 수 있다. DSP(3200)는 디지털 신호, 예컨대 통신 인터페이스(3500)로부터 제공되는 디지털 신호를 처리함으로써 유용한 데이터를 생성할 수 있다. GPU(3300)는 내장 메모리(3400) 또는 메모리 인터페이스(3600)로부터 제공되는 이미지 데이터로부터 디스플레이 장치를 통해서 출력되는 영상을 위한 데이터를 생성할 수도 있고, 이미지 데이터를 인코딩할 수도 있다. 내장 메모리(3400)는 코어(3100), DSP(3200) 및 GPU(3300)가 동작하는데 필요한 데이터를 저장할 수 있다. 메모리 인터페이스(3600)는 시스템-온-칩(3000)의 외부 메모리, 예컨대 DRAM(Dynamic Random Access Memory), 플래시 메모리 등에 대한 인터페이스를 제공할 수 있다.

통신 인터페이스(3500)는 시스템-온-칩(3000) 외부와의 직렬 통신을 제공할 수 있다. 예를 들면, 통신 인터페이스(3500)는 이더넷(Ethernet)에 접속할 수 있고, 직렬 통신을 위하여 SERDES를 포함할 수 있다.

한편, 본 개시의 예시적 실시예들이 적용된 등화기는 통신 인터페이스(3500) 및/또는 메모리 인터페이스(3600)에 적용될 수 있다. 구체적으로, 통신 인터페이스(3500) 및/또는 메모리 인터페이스(3600)는 본 개시의 예시적 실시예들에 따른 구성 및 방식으로 다양한 모드에서 데이터를 등화할 수 있다.

이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

제1 데이터 신호를 등화하도록 구성된 RX 아날로그 프론트-엔드(Analog Front-End);
외부로 제2 데이터 신호를 송신하도록 구성된 TX 드라이버; 및
상기 RX 아날로그 프론트-엔드로부터 제공된 상기 등화된 제1 데이터 신호를 병렬화하거나, 상기 제2 데이터 신호를 직렬화하여 상기 TX 드라이버에 제공하도록 구성된 직병렬 변환기(Serializer/Deserializer, SesDes)를 포함하고,
상기 RX 아날로그 프론트-엔드는,
테스트 모드에서 내부 테스트를 위해 형성된 내부 루프백 전류 경로와 일반 모드에서 RX 아날로그 프론트-엔드의 내부 출력들 간의 오프셋 제거를 위해 형성된 캘리브레이션 전류 경로로부터 공유된 경로를 포함하는 것을 특징으로 하는 장치.
제1항에 있어서,
상기 공유된 경로는,
복수의 제1 트랜지스터들을 포함하고,
상기 복수의 제1 트랜지스터들 각각은,
상기 테스트 모드에서 내부 테스트 데이터를 게이트 단자를 통해 수신하고, 상기 일반 모드에서 오프셋 데이터를 상기 게이트 단자를 통해 수신하는 것을 특징으로 하는 장치.
제2항에 있어서,
상기 RX 아날로그 프론트-엔드는,
모드 선택 신호를 기반으로 상기 내부 테스트 데이터 및 상기 오프셋 데이터 중 어느 하나를 선택적으로 상기 제1 트랜지스터들에 제공하도록 구성된 모드 회로를 포함하는 것을 특징으로 하는 장치.
제1항에 있어서,
상기 RX 아날로그 프론트-엔드는,
CTLE(Continuous Time Linear Equalizer); 및
DFE(Decision Feedback Equalizer)를 포함하고,
상기 공유된 경로는,
상기 CTLE에 속하도록 구현되고,
상기 내부 출력들은,
상기 CTLE의 출력들에 부합하는 것을 특징으로 하는 장치.
제4항에 있어서,
상기 CTLE는,
고주파 필터 회로;
상기 고주파 필터 회로로부터 제1 입력들로서 수신하도록 구성된 고정 이득 증폭 회로; 및
상기 고정 이득 증폭 회로로부터 제2 입력들로서 수신하도록 구성된 가변 이득 증폭 회로를 포함하고,
상기 공유된 경로는,
상기 고정 이득 증폭 회로에 속하도록 구현되고,
상기 CTLE의 출력들은,
상기 가변 이득 증폭 회로의 출력들에 부합하는 것을 특징으로 하는 장치.
제5항에 있어서,
상기 고주파 필터 회로는,
상기 테스트 모드에서 비활성화되고, 상기 일반 모드에서 활성화되는 것을 특징으로 하는 장치.
제5항에 있어서,
상기 고정 이득 증폭 회로는,
상기 제1 입력들에 대한 증폭을 위한 제1 전류원;
상기 CTLE의 출력들 간의 오프셋 제거를 위한 제2 전류원; 및
복수의 제2 트랜지스터들을 포함하고,
상기 복수의 제2 트랜지스터들 각각은,
상기 테스트 모드에서 상기 제1 전류원으로부터의 제1 전류와 상기 제2 전류원으로부터의 제2 전류가 합산되어 상기 공유된 경로를 통과하도록 온되고, 상기 일반 모드에서 상기 제2 전류만이 상기 공유된 경로를 통과하도록 오프되는 것을 특징으로 하는 장치.
제7항에 있어서,
상기 제1 전류 및 상기 제2 전류는,
상기 테스트 모드에서 상기 내부 루프백 전류 경로를 통해 흐르고, 상기 일반 모드에서 상기 캘리브레이션 전류 경로를 통해 흐르는 것을 특징으로 하는 장치.
제1항에 있어서,
상기 장치는,
상기 테스트 모드 및 상기 일반 모드 중 어느 하나로 동작하도록 상기 RX 아날로그 프론트-엔드를 제어하도록 구성된 컨트롤러를 더 포함하는 것을 특징으로 하는 장치.
제1항에 있어서,
상기 TX 드라이버는,
상기 테스트 모드에서 비활성화되는 것을 특징으로 하는 장치.
제1 데이터 신호를 등화하도록 구성된 RX 아날로그 프론트-엔드;
외부로 제2 데이터 신호를 송신하도록 구성된 TX 드라이버;
RX 아날로그 프론트-엔드로부터 제공된 상기 등화된 데이터 신호를 병렬화하고, 상기 제2 데이터 신호를 직렬화하여 상기 TX 드라이버에 제공하도록 구성된 직병렬 변환기; 및
테스트 모드에서 상기 RX 아날로그 프론트-엔드와 상기 직병렬 변환기를 테스트하기 위한 내부 루프백 전류 경로 및 일반 모드에서 상기 RX 아날로그 프론트-엔드의 내부 출력들 간 오프셋 제거를 위한 캘리브레이션 전류 경로 중 어느 하나의 형성을 제어하도록 구성된 컨트롤러를 포함하고,
상기 RX 아날로그 프론트-엔드는,
상기 내부 루프백 전류 경로와 상기 캘리브레이션 전류 경로로부터 공유된 경로에 대응하는 복수의 제1 트랜지스터들을 포함하는 것을 특징으로 하는 장치.
제11항에 있어서,
상기 컨트롤러는,
상기 테스트 모드에서 복수의 상기 제1 트랜지스터들의 게이트 단에 오프셋 데이터가 제공되고, 상기 일반 모드에서 상기 복수의 제1 트랜지스터들의 게이트 단에 내부 테스트 데이터가 제공되도록 제어하는 것을 특징으로 하는 장치.
제12항에 있어서,
상기 컨트롤러는,
모드 선택 신호를 상기 RX 아날로그 프론트-엔드에 제공하도록 구성되고,
상기 RX 아날로그 프론트-엔드는,
상기 모드 선택 신호를 기반으로 상기 내부 테스트 데이터 및 상기 오프셋 데이터 중 어느 하나를 선택적으로 상기 복수의 제1 트랜지스터들의 게이트 단에 제공하도록 구성된 모드 회로를 더 포함하는 것을 특징으로 하는 장치.
제13항에 있어서,
상기 모드 회로는,
상기 모드 선택 신호를 게이트 단을 통해 수신하고, 상기 모드 선택 신호에 응답하여 상기 내부 테스트 데이터를 선택적으로 출력하도록 구성된 제3 트랜지스터; 및
상기 모드 선택 신호의 반전 신호를 게이트 단을 통해 수신하고, 상기 반전 신호에 응답하여 상기 오프셋 데이터를 선택적으로 출력하도록 구성된 제4 트랜지스터를 포함하는 것을 특징으로 하는 장치.
제11항에 있어서,
상기 RX 아날로그 프론트-엔드는,
CTLE(Continuous Time Linear Equalizer); 및
DFE(Decision Feedback Equalizer)를 포함하고,
상기 제1 트랜지스터들은,
상기 CTLE에 속하도록 구현되고,
상기 내부 출력들은,
상기 CTLE의 양(positive)의 출력 및 음(negative)의 출력을 포함하는 것을 특징으로 하는 장치.
제15항에 있어서,
상기 CTLE는,
입력들에 대한 증폭을 위한 제1 전류원;
상기 양의 출력 및 음의 출력 간의 오프셋 제거를 위한 제2 전류원; 및
복수의 제2 트랜지스터들을 포함하고,
상기 컨트롤러는,
상기 테스트 모드에서 상기 제1 전류원으로부터의 제1 전류와 상기 제2 전류원으로부터의 제2 전류가 공유된 경로를 통과하도록 상기 제2 트랜지스터들의 게이트 단에 상기 제2 트랜지스터들을 온시키기 위한 제1 레벨의 모드 선택 신호가 제공되고, 상기 일반 모드에서 상기 제2 전류만이 상기 공유된 경로를 통과하도록 상기 제2 트랜지스터들의 게이트 단에 상기 제2 트랜지스터들을 오프시키기 위한 제2 레벨의 모드 선택 신호가 제공되도록 제어하는 것을 특징으로 하는 장치.
제1 양의 입력 및 제1 음의 입력을 수신하도록 구성된 고주파 필터 회로;
상기 고주파 필터 회로로부터 제2 양의 입력, 제2 음의 입력, 양의 선택 입력 및 음의 선택 입력을 수신하도록 구성된 고정 이득 증폭 회로; 및
상기 고정 이득 증폭 회로로부터 제3 양의 입력 및 제3 음의 입력을 수신하도록 구성된 가변 이득 증폭 회로를 포함하며,
상기 고정 이득 증폭 회로는,
상기 제2 양의 입력 또는 상기 제2 음의 입력을 증폭시키기 위한 제1 전류원;
제3 양의 입력과 상기 제3 음의 입력 간의 오프셋을 제거하기 위한 제2 전류원; 및
상기 제2 양의 입력 또는 상기 제2 음의 입력에 응답하여 상기 제1 전류원으로부터의 제1 경로를 형성하도록 구성된 제1 트랜지스터들;
상기 양의 선택 입력 또는 상기 음의 선택 입력에 응답하여 상기 제2 전류원으로부터의 제2 경로를 형성하도록 구성된 제2 트랜지스터들; 및
모드 선택 신호에 응답하여 상기 제1 전류원으로부터의 제3 경로를 생성하도록 구성된 제3 트랜지스터들을 포함하고,
상기 양의 선택 입력 및 상기 음의 선택 입력은, 테스트 모드에서 내부 테스트 데이터에 부합하고, 일반 모드에서 오프셋 데이터에 부합하는 것을 특징으로 하는 CTLE(Continuous Time Linear Equalizer).
제17항에 있어서,
상기 테스트 모드에서, 상기 제1 트랜지스터들은 오프되고 상기 제2 및 제3 트랜지스터들은 온되어 상기 제2 및 제3 경로를 포함하는 내부 루프백 전류 경로가 형성되고,
상기 일반 모드에서, 상기 제3 트랜지스터들은 오프되고 상기 제1 및 제2 트랜지스터들은 온되어 상기 제1 및 제2 경로를 포함하는 캘리브레이션 전류 경로가 형성되는 것을 특징으로 하는 CTLE.
제17항에 있어서,
상기 고주파 필터 회로는,
상기 제1 양의 입력 또는 상기 제1 음의 입력을 게이트 단을 통해 수신하도록 구성된 제4 트랜지스터들을 포함하고,
상기 제1 양의 입력 및 상기 제1 음의 입력은,
상기 테스트 모드에서 상기 제4 트랜지스터들을 오프시키기 위한 값을 갖는 것을 특징으로 하는 CTLE.
제17항에 있어서,
상기 테스트 모드에서 상기 고정 이득 증폭 회로 내에 형성되는 내부 루프백 전류 경로와 상기 일반 모드에서 상기 고정 이득 증폭 회로 내에 형성되는 캘리브레이션 전류 경로는 상기 제2 경로를 공유하는 것을 특징으로 하는 CTLE.