CN114079600A - 执行自适应均衡的接收器电路和包括该接收器电路的系统 - Google Patents

执行自适应均衡的接收器电路和包括该接收器电路的系统 Download PDF

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Abstract

一种接收器电路，包括：均衡器，其被配置为通过基于均衡系数对通过通信信道传送的输入数据信号进行均衡来生成均衡信号；时钟数据恢复电路，其被配置为基于均衡信号生成数据时钟信号和边缘时钟信号，通过与数据时钟信号同步地对均衡信号进行采样来生成包括多个数据比特的数据采样信号，并且通过与边缘时钟信号同步地对均衡信号进行采样来生成包括多个边缘比特的边缘采样信号；以及均衡控制电路，其被配置为通过比较多个数据比特和多个边缘比特来控制均衡系数。

Description

执行自适应均衡的接收器电路和包括该接收器电路的系统
相关申的交叉引用
于2020年8月18日在韩国知识产权局提交并且标题为“执行自适应均衡的接收器电路和包括该接收器电路的系统”的韩国专利申请No.10-2020-0103524以引用方式全部并入本文中。
技术领域
实施例一般涉及半导体集成电路，并且更具体地涉及执行自适应均衡的接收器电路和包括该接收器电路的系统。
背景技术
电子装置可根据包括在电子装置中的各种电子电路的操作来执行功能。电子装置可单独操作或者在与另一电子装置通信时操作。随着电子装置之间交换的数据量的增加，正在采用能够高速发送和接收信号的通信电路。电子装置通过通信信道彼此连接，并且通信信道对在电子装置之间发送和接收的信号进行传送。通信信道的带宽可能受到限制，并且通信信道上的信号可能由于诸如趋肤效应、电介质损耗等各种原因而失真。因此，高速传输的信号的质量可能下降。
发明内容
实施例涉及一种接收器电路，包括：均衡器，其被配置为通过基于均衡系数对通过通信信道传送的输入数据信号进行均衡来生成均衡信号；时钟数据恢复电路，其被配置为基于均衡信号生成数据时钟信号和边缘时钟信号，通过与数据时钟信号同步地对均衡信号进行采样来生成包括多个数据比特的数据采样信号，以及通过与边缘时钟信号同步地对均衡信号进行采样来生成包括多个边缘比特的边缘采样信号；以及均衡控制电路，其被配置为通过比较多个数据比特和多个边缘比特来控制均衡系数。
实施例还涉及一种电子系统，包括：通信信道；第一装置，其被配置为基于传输数据向通信信道输出传输数据信号；以及第二装置，其包括连接到通信信道的接收器电路。接收器电路可包括：均衡器，其被配置为通过基于均衡系数对通过通信信道传送的输入数据信号进行均衡来生成均衡信号；时钟数据恢复电路，其被配置为基于均衡信号生成数据时钟信号和边缘时钟信号，通过与数据时钟信号同步地对均衡信号进行采样来生成包括多个数据比特的数据采样信号，以及通过与边缘时钟信号同步地对均衡信号进行采样来生成包括多个边缘比特的边缘采样信号；以及均衡控制电路，其被配置为通过比较多个数据比特和多个边缘比特来控制均衡系数。
实施例还涉及一种接收器电路，包括：均衡器，其被配置为通过基于均衡系数对通过通信信道传送的输入数据信号进行均衡来生成均衡信号；数据采样器，其被配置为通过与数据时钟信号同步地对均衡信号进行采样来生成包括多个数据比特的数据采样信号；边缘采样器，其被配置为通过与边缘时钟信号同步地对均衡信号进行采样来生成包括多个边缘比特的边缘采样信号；时钟恢复电路，其被配置为基于数据采样信号及边缘采样信号来生成数据时钟信号和边缘时钟信号；状态监视器，其被配置为通过逐比特比较多个数据比特和多个边缘比特来生成多个均衡状态值；累加器，被配置为通过在累加时间间隔期间累加多个均衡状态值来生成状态累加值；以及控制逻辑，被配置为基于状态累加值来控制均衡系数。
附图说明
通过以下参照附图对示例实施例的详细描述，特征对于本领域技术人员来说将变得显而易见，在附图中：
图1是示出根据示例实施例的包括接收器电路的系统的框图。
图2是示出根据示例实施例的包括在接收器电路中的时钟数据恢复电路的示例实施例的框图。
图3是示出根据示例实施例的均衡控制方法的流程图。
图4是示出根据示例实施例的包括在接收器电路中的均衡控制电路的示例实施例的框图。
图5是示出根据示例实施例的包括在接收器电路中的均衡器的示例实施例的电路图。
图6是示出根据均衡器的均衡状态的频率响应的示图。
图7是用于描述通过通信信道传送的信号的符号间干扰(ISI)的示图。
图8A和图8B是用于描述欠均衡状态下的采样比特之间的关系的示图。
图9A和图9B是用于描述过均衡状态下的采样比特之间的关系的示图。
图10是示出良好均衡状态下的均衡信号的时序图。
图11是示出根据示例实施例的包括在接收器电路中的均衡控制电路的示例实施例的示图。
图12和图13是示出图11的均衡控制电路的操作的时序图。
图14是示出均衡系数和状态累加值的示例的示图。
图15A和图15B是示出基于状态累加值调整均衡系数的示例实施例的示图。
图16是示出根据示例实施例的包括在接收器电路中的均衡控制电路的示例实施例的示图。
图17是示出根据示例实施例的包括在接收器电路中的时钟数据恢复电路的解串操作的示例实施例的时序图。
图18是示出根据示例实施例的包括在接收器电路中的状态监视器的示例实施例的示图。
图19是示出根据示例实施例的包括接收器电路的系统的框图。
图20是示出包括在图19的系统中的传输均衡器的示例操作的示图。
图21是示出根据示例实施例的包括接收器电路的系统的框图。
图22是示出图21的系统的操作模式的示图。
图23是示出根据示例实施例的包括接收器电路的系统的框图。
图24是示出根据示例实施例的在计算系统中可采用的接口的示例实施例的框图。
具体实施方式
图1是示出根据示例实施例的包括接收器电路的系统的框图。
参照图1，系统1000包括发送器电路1100、接收器电路1200、以及连接发送器电路1100和接收器电路1200的通信信道10。
发送器电路1100可包括基于传输数据TDT向通信信道10输出传输数据信号STD的传输驱动器DR。
接收器电路1200可包括接收缓冲器BF、均衡器EQZ 100、时钟数据恢复电路CDR200和均衡控制电路EQCON 300。
接收缓冲器BF可缓冲并输出通过通信信道10传送的输入数据信号SRD。均衡器100可通过基于均衡系数CEQ均衡输入数据信号SRD来生成均衡信号SEQ。根据示例实施例，接收缓冲器BF可被省略，并且均衡器100可直接从通信信道10接收输入数据信号SRD。将参照图5和图6在下文描述均衡器100的示例实施例。
通过使用均衡信号SEQ，时钟数据恢复电路200可在内部生成数据时钟信号(DCK，参见图2)和边缘时钟信号(ECK，参见图2)。时钟数据恢复电路200可通过与数据时钟信号DCK同步地对均衡信号SEQ进行采样来生成包括多个数据比特的数据采样信号RDT。此外，时钟数据恢复电路200可通过与边缘时钟信号ECK同步地对均衡信号SEQ进行采样来生成包括多个边缘比特的边缘采样信号EDT。以下将参照图2描述时钟数据恢复电路200的示例实施例。
均衡控制电路300可通过比较数据采样信号RDT中的多个数据比特和边缘采样信号EDT中的多个边缘比特来控制均衡系数CEQ。
如以下将参照图3至图18描述的，均衡控制电路300可通过逐比特比较多个数据比特和多个边缘比特来生成多个均衡状态值，并且可通过在累加时间间隔期间累加均衡状态值来生成状态累加值。
根据示例实施例的接收器电路1200可通过基于数据比特和边缘比特以数字方式执行自适应均衡来以高精度减少均衡信号SEQ的抖动，并且因此可增强接收器电路1200和包括接收器电路1200的系统1000的性能。
图2是示出根据示例实施例的包括在接收器电路中的时钟数据恢复电路的示例实施例的框图。
参照图2，时钟数据恢复电路200可包括数据采样器DSMP 210、边缘采样器ESMP220、时钟恢复电路CRCV 230、第一解串器DDES 250和第二解串器EDES 260。根据示例实施例，第一解串器250和第二解串器260可被省略或者被布置在接收器电路1200外部。在示例实施例中，第一解串器250和第二解串器260可分别被包括在数据采样器210和边缘采样器220中。
数据采样器210可通过与数据时钟信号DCK同步地对均衡信号SEQ进行采样来生成包括多个数据比特的数据采样信号RDT。边缘采样器220可通过与边缘时钟信号ECK同步地对均衡信号SEQ进行采样来生成包括多个边缘比特的边缘采样信号EDT。
时钟恢复电路230可基于数据采样信号RDT和边缘采样信号EDT生成数据时钟信号DCK和边缘时钟信号ECK。数据时钟信号DCK和边缘时钟信号ECK可具有大约180度的相位差。
第一解串器250可通过将数据采样信号RDT解串来生成多个并行数据采样信号RDT1至RDTn。第二解串器260可通过将边缘采样信号EDT解串来生成多个并行边缘采样信号EDT1至EDTn。
时钟恢复电路230可包括反馈环路(诸如锁相环(PLL)、延迟锁相环(DLL)等)，以搜索和固定输出时钟信号的相位和频率。数据采样器210、边缘采样器220、第一解串器250和第二解串器260可包括与时钟信号同步地锁存输入信号的触发器、时钟分频器、复用器等。
在示例实施例中，均衡控制电路300可基于数据采样信号RDT和边缘采样信号EDT来控制均衡系数CEQ。在示例实施例中，均衡控制电路300可基于并行数据采样信号RDT1至RDTn中的至少一个和并行边缘采样信号EDT1至EDTn中的至少一个来控制均衡系数CEQ。
图3是示出根据示例实施例的均衡控制方法的流程图，图4是示出根据示例实施例的包括在接收器电路中的均衡控制电路的示例实施例的框图。
参照图3和图4，均衡控制电路300可包括状态监视器SMON 400、累加器ACC 500和控制逻辑CLOG 600。
状态监视器400可通过逐比特比较包括在数据采样信号RDT中的多个数据比特和包括在边缘采样信号EDT中的多个边缘比特来生成多个均衡状态值(S100)。多个均衡状态值可包括在从状态监视器400输出的状态监视信号STT中。状态监视器400可包括至少一个XOR门，其被配置为对多个数据比特和多个边缘比特逐比特执行XOR逻辑运算以输出多个均衡状态值，如以下将参照图11和图16描述的。
累加器500可通过在累加时间间隔期间累加均衡状态值来生成状态累加值AVL(S200)，并且控制逻辑600可基于状态累加值AVL来控制均衡系数CEQ(S300)。状态累加值AVL可被包括在从累加器500提供给控制逻辑600的累加器输出信号SAC中。控制逻辑600可生成将提供给累加器500的复位信号RST和累加使能信号CEN。累加器500可响应于复位信号RST而被初始化，并且累加时间间隔可由累加使能信号CEN的激活时间间隔限定，如下文将参照图13所描述的。累加器输出信号SAC可在累加时间间隔之后维持状态累加值AVL，直到累加器500响应于复位信号RST而再次被复位为止。
图5是示出根据示例实施例的包括在接收器电路中的均衡器的示例实施例的电路图，图6是示出根据均衡器的均衡状态的频率响应的示图。
图5概念性地示出根据示例实施例的均衡器101的电路。均衡器101可均衡输入数据信号SRD，并生成均衡信号SEQ。
可用如图5所示的至少一个频率相关(frequency-dependent)源退化放大器来实现均衡器101。均衡器101的结构可很好地适合于均衡强度的一维控制。
参照图5，均衡器101可包括电阻器RD、一对晶体管M1和M2、可变电阻器阵列Rs、可变电容器阵列Cs以及电流源CS 1和CS2。电阻器RD可连接在电源电压VDD与节点N1和N2之间。电流源CS1和CS2可连接在节点N3和N4与地电压VSS之间。一对晶体管M1和M2可分别通过电阻器RD连接到电源电压VDD，并通过电流源CS1和CS2连接到地电压VSS。晶体管M1和M2可通过可变电阻器阵列Rs和可变电容器阵列Cs耦接，可变电阻器阵列Rs和可变电容器阵列Cs在节点N3和N4之间彼此并联耦接。
在示例实施例中，可变电阻器阵列Rs可包括多个电阻器，所述多个电阻器可分别通过开关彼此并联耦接，使得每个开关串联耦接到每个电阻器。开关的断开和闭合可由均衡系数CEQ的数字值控制。
在示例实施例中，可变电容器阵列Cs可包括多个电容器，所述多个电容器可分别通过开关并联耦接，使得每个开关串联耦接到每个电容器。开关的断开和闭合可由均衡系数CEQ的数字值控制。
电阻器RD和可变电阻器阵列Rs的电阻值以及可变电容器阵列Cs的电容可确定均衡器101的DC增益、极点位置和零点位置。
图6示出均衡器101的增益如何根据可根据示例实施例确定的均衡状态自适应地改变。在图6中，水平轴表示输入数据信号SRD的频率，垂直轴表示均衡器101的DC增益。
参照图6，均衡器101可具有由以下等式定义的特性：
A0＝RD/Rs
fz＝1/(Cs×Rs)
f1＝gm/Cs
f2＝1/(Cs×RD)
在上述等式中，A0是均衡器101的DC增益，fz是均衡器101的零点位置，f1和f2是均衡器101的极点位置，gm是晶体管M1和M2的跨导。另外，RD是电阻器RD的电阻，Rs是可变电阻器阵列Rs的电阻，并且Cs是可变电容器阵列Cs的电容。
零点位置fz确定将由均衡器101提升的频带，而DC增益A0控制均衡强度。一旦确定了输入数据信号SRD的数据速率，就可通过手动控制或自动频带选择电路来设置零点位置fz。然后，图1中的均衡控制电路300可调整均衡系数CEQ以改变DC增益A0并在不归零(NRZ)数据图案中获得最大眼图开度。
通常，由于DC增益A0取决于电阻RD和Rs，所以可通过使用均衡系数CEQ调整电阻Rs的值来控制均衡器101的DC增益A0。在本示例实施例中，可变电阻器阵列Rs中的开关被配置为使得均衡系数CEQ的增加导致电阻Rs的增加，并且因此导致DC增益A0的减小。DC增益A0的降低有效地导致针对高频模式的高频增益的相对增加。因此，均衡系数CEQ的增加导致针对高频模式的高频增益相对于针对低频模式的低频增益的相对增加。另一方面，均衡系数CEQ的减小导致电阻Rs的减小和DC增益A0的减小，并且因此针对高频模式的高频增益相对于针对低频模式的低频增益相对减小。
图7是用于描述通过通信信道传送的信号的符号间干扰(ISI)的示图。
在图7中，单位间隔UI表示输入数据信号SRD的两个相邻数据比特之间的时间间隔。单位间隔UI可与数据时钟信号DCK和边缘时钟信号ECK的循环周期对应。可在数据时钟信号DCK与边缘时钟信号ECK被图2中的时钟恢复电路230固定之后维持单位间隔UI。
在图7中，tdn-3、tdn-2和tdn-1表示数据采样时间点，并且ten表示边缘采样时间点。因此，数据采样时间点tdn-3、tdn-2及tdn-1对应于数据时钟信号DCK的边缘，并且边缘采样时间点ten对应于边缘时钟信号ECK的边缘。
在边缘采样时间点ten之前3.5UI、2.5UI和1.5UI的数据符号或数据比特DBn-3、DBn-2和DBn-1的电平可能由于符号间干扰(ISI)而影响边缘采样时间点ten处的边缘EG1。
在均衡器的欠均衡状态下，当在前数据比特为0时，原始边缘EG1可移动到延迟边缘EG2，并且当在前数据比特为1时，原始边缘EG1可移动到在前边缘EG3。
相反，在均衡器的过均衡状态下，当在前数据比特为1时，原始边缘EG1可移动到延迟边缘EG2，并且当在前数据比特为0时，原始边缘EG1可移动到在前边缘EG3。
在在前数据比特DBn-3、DBn-2和DBn-1之中，1.5UI前的数据比特DBn-1造成了对边缘采样时间点ten处的原始边缘EG1的最显著的ISI。根据示例实施例，可通过比较边缘比特和最显著影响边缘比特的数据比特来确定均衡器的均衡状态或均衡信号SEQ。因此，可通过将每个数据比特与从该数据比特被采样时起的一个半单位间隔(即，1.5UI)之后被采样的相应的一个边缘比特进行比较来确定均衡器的均衡状态。
图8A和图8B是用于描述欠均衡状态下的采样比特之间的关系的示图。图9A和图9B是用于描述过均衡状态下的采样比特之间的关系的示图。以下依次描述欠均衡状态和过均衡状态。
欠平衡状态
图8A示出欠均衡状态下的低频模式的均衡信号SEQ1和高频模式的均衡信号SEQ2。在图8A中，td1至td5表示数据采样时间，te1至te4表示边缘采样时间。
下面将参照图7、图8A和图8B进行描述。注意，在图8A中，数据采样点td3在边缘采样点te4之前1.5UI。还应注意，如上结合图7所述，对于欠均衡状态，当在前数据比特为0时，原始边缘EG1可延迟至延迟边缘EG2，并且当在前数据比特为1时，原始边缘EG1可提前至在前边缘EG3。
参照图8A，在欠均衡状态下，在低频模式的均衡信号SEQ1中，对应于边缘采样点te4的边缘在数据采样点td3处具有数据比特值0(逻辑低电平(L))，因此其被延迟。
参照图8A，在欠均衡状态下，在高频模式的均衡信号SEQ2中，对应于边缘采样点te4的边缘在数据采样点td3处具有数据比特值1(逻辑高电平(H))，因此其被提前。
图8B示出上面结合图8A描述的ISI的结果。
图8B示出图8A的采样结果，其是通过将参考电压VREF与信号电平V3(在数据采样时间点td3)以及信号电平V1和V2(在边缘采样时间点te4)比较获得的。
如图8B所示，无论是低频模式的均衡信号SEQ1还是高频模式的均衡信号SEQ2，在数据采样时间点td3处的数据比特和在边缘采样时间点te4处的边缘比特在欠均衡状态下可具有相同的逻辑电平，即，相同的比特值。在这种情况下，状态累加值AVL可增加一(+1)。
过均衡状态
图9A示出在过均衡状态下的低频模式的均衡信号SEQ1和高频模式的均衡信号SEQ2。
下面将参照图7、图9A和图9B进行描述。注意，在图9A中，数据采样点td3在边缘采样点te4之前1.5UI。还应注意，如上结合图7所述，对于过均衡状态，当在前数据比特为1时，原始边缘EG1可延迟至延迟边缘EG2，并且当在前数据比特为0时，原始边缘EG1可提前至在前边缘EG3。
参照图9A，在过均衡状态下，在低频模式的均衡信号SEQ1中，对应于采样时间点te4的边缘具有数据比特值0(逻辑低电平(L))，因此其被提前。
参照图9A，在过均衡状态下，在高频模式的均衡信号SEQ2中，对应于采样时间点te4的边缘具有数据比特值1(逻辑高电平(H))，因此其被延迟。
图9B示出上面结合图9A描述的ISI的结果。
图9B示出图9A的采样结果，其是通过将参考电压VREF与信号电平V3(在数据采样时间点td3)以及信号电平V1和V2(在边缘采样时间点te4)比较而获得的。
如图9B所示，无论是低频模式的均衡信号SEQ1还是高频模式的均衡信号SEQ2，在数据采样时间点td3处的数据比特和在边缘采样时间点te4处的边缘比特在过均衡状态下可具有不同的逻辑电平，即，不同的比特值。在这种情况下，状态累加值AVL可减小一(-1)。
良好均衡状态
图10是示出良好均衡状态下的均衡信号的时序图。
如图10所示，在良好均衡状态下，数据采样时间点td1至td5可位于非常靠近相应数据比特的中心的位置，并且边缘采样时间点te1至te4可位于非常靠近数据比特的边缘的位置。此外，均衡信号SEQ1与SEQ2在边缘采样时间点te1至te4处的信号电平可与参考电压VREF基本上相同，并且因此数据采样时间点td3处的数据比特与边缘采样时间点te4处的数据比特可如欠均衡状态中那样具有相同的比特值或如过均衡状态中那样具有不同的比特值。因此，在良好均衡状态下，被确定为欠均衡状态的概率和被确定为过均衡状态的概率可基本上相同。
根据示例实施例，可通过比较数据比特和与该数据比特对应的边缘比特来生成均衡状态值，并且可通过在累加时间间隔期间累加均衡状态值来准确地确定均衡状态。
图11是示出根据示例实施例的包括在接收器电路中的均衡控制电路的示例实施例的示图。
参照图11，均衡控制电路301可包括状态监视器401和累加器501。在图11中省略了参照图4描述的控制逻辑，并且可省略与图4重复的描述。
状态监视器401可通过逐比特比较包括在数据采样信号RDT中的多个数据比特和包括在边缘采样信号EDT中的多个边缘比特来生成包括多个均衡状态值的状态监视信号STT。
累加器501可通过在累加时间间隔期间累加均衡状态值来生成状态累加值AVL。状态累加值AVL可被包括在从累加器501提供给控制逻辑的累加器输出信号SAC中。累加器501可响应于复位信号RST而被初始化，并且累加时间间隔可由累加使能信号CEN的激活时间间隔来限定。累加器输出信号SAC可在累加时间间隔之后维持状态累加值AVL，直到累加器501响应于复位信号RST而再次被复位为止。
状态监视器401可包括延迟电路DEL 411、XOR(异或)门412和触发器FF 413。
延迟电路411可通过将数据采样信号RDT延迟来生成延迟数据采样信号DRDT。在示例实施例中，延迟电路411可如上参照图8A至图10所述的将数据采样信号RDT延迟1.5UI，以生成延迟数据采样信号DRDT。
XOR门412可对延迟数据采样信号DRDT和边缘采样信号EDT执行XOR逻辑运算。XOR门412可在两个输入比特值相等时输出值1(即，逻辑高电平H)，并且在两个输入比特值不同时输出值0(即，逻辑低电平L)。
触发器413可通过锁存XOR门412的输出来生成包括多个均衡状态值的状态监视信号STT。在示例实施例中，触发器413可与数据时钟信号DCK同步地执行锁存操作。
累加器501可包括计数器，例如，上下计数器UDCNT，其被配置为基于状态监视信号STT生成状态累加值AVL。上下计数器UDCNT可在状态监视信号STT中的均衡状态值为1时增加上下计数器UDCNT中的存储值，并且在均衡状态值为0时减小存储值。
图12和图13是示出图11的均衡控制电路的操作的时序图。在图12中，tdi(i是自然数)表示每个数据采样时间点，tei表示每个边缘采样点。在图13中，t i表示每个数据采样时间点或每个边缘采样点。
在本示例实施例中，数据采样时间点可对应于数据时钟信号DCK的上升沿，并且边缘采样时间点可对应于边缘时钟信号ECK的上升沿。
参照图2、图11和图12，数据采样器210可通过与数据时钟信号DCK同步地采样均衡信号SEQ来生成包括多个数据比特DBn-2至DBn+2的数据采样信号RDT。边缘采样器220可通过与边缘时钟信号ECK同步地采样均衡信号SEQ来生成包括多个边缘比特EBn-1至EBn+3的边缘采样信号EDT。如图12所示，数据时钟信号DCK与边缘时钟信号ECK可具有约180度的相位差。
延迟电路411可通过将数据采样信号RDT延迟1.5UI来生成延迟数据采样信号DRDT。这样，延迟数据采样信号DRDT和边缘采样信号EDT可被同步，使得1.5UI之前的每个边缘比特和每个数据比特可与数据时钟信号DCK的上升沿对齐。
图13示出延迟数据采样信号DRDT和边缘采样信号EDT的比特值的示例。
参照图11和图13，XOR门412可对延迟数据采样信号DRDT和边缘采样信号EDT执行XOR逻辑运算。当延迟数据采样信号DRDT和边缘采样信号EDT的两个对应比特值相等时，XOR门412可输出值1，而当两个对应比特值不同时，可输出值0。
触发器413可通过与数据时钟信号DCK同步地锁存XOR门的输出来生成包括多个均衡状态值的状态监视信号STT。
结果，当被比较的数据比特和边缘比特具有相等的值时，均衡控制电路301的状态监视器401可生成均衡状态值1，并且当被比较的数据比特和边缘比特具有不同的值时，生成均衡状态值0。
累加器501的上下计数器UDCNT可响应于复位信号RST将上下计数器UDCNT中的存储值复位为值0。累加使能信号CEN的激活时间间隔TA可对应于上述累加时间间隔。上下计数器UDCNT可通过在累加时间间隔TA期间累加包括在状态监视信号STT中的均衡状态值来生成状态累加值AVL。累加器输出信号SAC可在累加时间间隔TA之后维持状态累加值AVL，直到累加器501响应于复位信号RST而再次被复位为止。
结果，当被比较的数据比特和边缘比特具有相等的值时，均衡控制电路301可将状态累加值AVL增加一，并且当被比较的数据比特和边缘比特具有不同的值时，可将状态累加值AVL减少一。
图14是示出均衡系数和状态累加值的示例的图。
在图14中，水平轴表示时间，垂直轴表示累加器输出信号SAC的值。此外，ta表示累加开始时间点，即，累加使能信号CEN的激活时间点，tb表示累加结束时间点，即，累加使能信号CEN的去激活时间点。
在示例实施例中，如图14所示，均衡系数CEQ的第一均衡系数值CEQ1和第二均衡系数值CEQ2可对应于欠均衡状态，均衡系数CEQ的第三均衡系数值CEQ3可对应于良好均衡状态，均衡系数CEQ的第四均衡系数值CEQ4和第五均衡系数值CEQ5可对应于过均衡状态。
当状态累加值AVL大于第一参考值NTH时，图4中的均衡控制电路300的控制逻辑600可确定均衡器或均衡信号SEQ处于欠均衡状态，并且可增加均衡系数CEQ以增加均衡器的均衡强度。在示例实施例中，当与第一均衡系数值CEQ1对应的第一状态累加值AVL1和与第二均衡系数值CEQ2对应的第二状态累加值AVL2大于第一参考值NTH时，控制逻辑600可在欠均衡状态的情况下增加均衡系数CEQ。
相反，当状态累加值AVL小于低于第一参考值NTH的第二参考值NTL时，控制逻辑600可确定均衡器或均衡信号SEQ处于过均衡状态，并且可减小均衡系数CEQ以降低均衡器的均衡强度。在示例实施例中，当与第四均衡系数值CEQ4对应的第四状态累加值AVL4和与第五均衡系数值CEQ5对应的第五状态累加值AVL5小于第二参考值NTL时，控制逻辑600可在过均衡状态的情况下减小均衡系数CEQ。
当状态累加值AVL在第一参考值NTH和第二参考值NTL之间时，控制逻辑600可维持均衡系数CEQ而不进行调整。在示例实施例中，当与第三均衡系数值CEQ3对应的第三状态累加值AVL3在第一参考值NTH和第二参考值NTL之间时，控制逻辑600可在良好均衡状态的情况下维持均衡系数CEQ。
图15A和图15B是示出基于状态累加值调整均衡系数的示例实施例的示图。
参照图15A和图15B，图4中的控制逻辑600可在每个累加时间间隔(即，在时间点TA至6TA)调整均衡系数CEQ。
在示例实施例中，如图15A所示，控制逻辑600可通过将状态累加值AVL与参考值NTH和NTL进行比较来顺序地增加或减小均衡系数CEQ。在示例实施例中，当初始均衡系数CEQ是第十一均衡系数CEQ11时，控制逻辑600可顺序地减小均衡系数CEQ，使得均衡系数CEQ在时间点6TA收敛至预定值，即，对应于良好均衡状态的第五均衡系数值CEQ5。作为另一示例，当初始均衡系数CEQ是第一均衡系数CEQ1时，控制逻辑600可顺序地增加均衡系数CEQ，使得均衡系数CEQ在时间点4TA收敛至对应于良好均衡状态的第五均衡系数值CEQ5。
在示例实施例中，如图15B所示，控制逻辑600可通过将状态累加值AVL与参考值NTH和NTL进行比较，使用二进制扫描方法来调整均衡系数CEQ。在示例实施例中，控制逻辑600可在时间点TA处以相对大的变化宽度将均衡系数CEQ从第十一均衡系数值CEQ11增大至第三均衡系数值CEQ3，在时间点2TA处以减小的变化宽度将均衡系数CEQ从第三均衡系数值CEQ3减小到第七均衡系数值CEQ7，等等。通过这样的二进制扫描方法，均衡系数CEQ可在时间点4TA快速收敛至对应于良好均衡状态的第五均衡系数值CEQ5。
图16是示出根据示例实施例的包括在接收器电路中的均衡控制电路的示例实施例的图。
参照图16，均衡控制电路302可包括状态监视器402和累加器502。在图16中省略了参照图4描述的控制逻辑，并且可省略与图4重复的描述。
状态监视器402可通过逐比特比较包括在数据采样信号RDT中的多个数据比特和包括在边缘采样信号EDT中的多个边缘比特来生成包括多个均衡状态值的状态监视信号STT。
累加器502可通过在累加时间间隔期间累加均衡状态值来生成状态累加值AVL。状态累加值AVL可被包括在从累加器502提供给控制逻辑的累加器输出信号SAC中。累加器501可响应于复位信号RST而被初始化，并且累加时间间隔可由累加使能信号CEN的激活时间间隔来限定。累加器输出信号SAC可在累加时间间隔之后维持状态累加值AVL，直到累加器501响应于复位信号RST而再次被复位为止。
状态监视器402可包括延迟电路DEL 421、XOR(异或)门422、XNOR(同或)门423、第一触发器FF1 424和第二触发器FF2 425。
延迟电路421可通过将数据采样信号RDT延迟来生成延迟数据采样信号DRDT。在示例实施例中，延迟电路421可如上参照图8A至图10所述的将数据采样信号RDT延迟1.5UI以生成延迟数据采样信号DRDT。
XOR门422可对延迟数据采样信号DRDT和边缘采样信号EDT执行XOR逻辑运算。XOR门422可在两个输入比特值相等时输出值1(即，逻辑高电平H)，并且在两个输入比特值不同时输出值0(即，逻辑低电平L)。
XNOR门423可对延迟数据采样信号DRDT和边缘采样信号EDT执行XNOR逻辑操作。XNOR门423可在两个输入比特值相等时输出值0，并且在两个输入比特值不同时输出值1。
第一触发器424可通过锁存XOR门422的输出来生成第一状态监视信号STT1。第二触发器425可通过锁存XNOR门423的输出来生成第二状态监视信号STT2。在示例实施例中，第一触发器424和第二触发器425可与数据时钟信号DCK同步地执行锁存操作。
累加器501可包括第一计数器CNT1 521、第二计数器CNT2 522和减法器503。
当第一状态监视信号STT1中的比特值为1时，第一计数器521可增加第一计数器521中的第一存储值。当第二状态监视信号STT2中的比特值为0时，第二计数器522可增加第二计数器522中的第二存储值。减法器523可通过从第一计数器521的输出中减去第二计数器522的输出来生成状态累加值AVL。
结果，当被比较的数据比特和边缘比特具有相等的值时，均衡控制电路302可将状态累加值AVL增加一，并且当被比较的数据比特和边缘比特具有不同的值时，可将状态累加AVL减小一。
图17是示出根据示例实施例的包括在接收器电路中的时钟数据恢复电路的解串操作的示例实施例的时序图，并且图18是示出根据示例实施例的包括在接收器电路中的状态监视器的示例实施例的示图。
图17和图18示出图2中的第一解串器250和第二解串器260中的每一个将数据采样信号RDT解串为四个并行信号的示例实施例，但是并行信号的具体数量可改变。
参照图2和图17，第一解串器250可通过对包括数据比特DB1至DB16的数据采样信号RDT进行解串来生成第一并行数据采样信号RDT1至第四并行数据采样信号RDT4。第二解串器260可通过对边缘采样信号EDT进行解串来生成第一并行边缘采样信号EDT1至第四并行边缘采样信号EDT4。在此情况下，可将每个边缘比特对齐到对应的数据比特而不将数据采样信号RDT延迟1.5UI，如上文参照图11和图12所描述的。
图18示出状态监视器的示例实施例，所述状态监视器在不将数据采样信号RDT延迟的情况下生成状态监视信号。
参照图18，状态监视器403可包括第一XOR门431至第四XOR门434以及第一触发器FF1 435至第四触发器FF4 438。在示例实施例中，第一触发器435至第四触发器438可与数据时钟信号DCK同步地执行锁存操作。
参照图17和图18，第一XOR门431可对第一数据采样信号RDT1和第二边缘采样信号EDT2执行XOR逻辑运算，并且第一触发器435可通过与第一时钟信号CLK1同步地锁存第一XOR门431的输出来生成第一状态监视信号STT1。
第二XOR门432可对第二数据采样信号RDT2和第三边缘采样信号EDT3执行XOR逻辑运算，并且第二触发器436可通过与第二时钟信号CLK2同步地锁存第二XOR门432的输出来生成第二状态监视信号STT2。
第三XOR门433可对第三数据采样信号RDT3和第四边缘采样信号EDT4执行XOR逻辑运算，并且第三触发器437可通过与第三时钟信号CLK3同步地锁存第三XOR门433的输出来生成第三状态监视信号STT3。
第四XOR门434可对第四数据采样信号RDT4和第一边缘采样信号EDT1执行XOR逻辑运算，并且第四触发器438可通过与第四时钟信号CLK4同步地锁存第四XOR门434的输出来生成第四状态监视信号STT4。
结果，第一状态监视信号STT1至第四状态监视信号STT4可分别包括上述均衡状态值的划分的部分。上述累加器可基于第一状态监视信号STT1至第四状态监视信号STT4中的至少一个生成状态累加值AVL。
因此，包括图18的状态监视器403的均衡控制电路可通过比较多个并行数据采样信号的第n个并行数据采样信号的数据比特与多个并行边缘采样信号的第(n+1)个并行边缘采样信号的边缘比特来控制均衡系数，其中n是自然数。
图19是示出根据示例实施例的包括接收器电路的系统的框图。
参照图19，系统1001包括发送器电路1101、接收器电路1201、以及连接发送器电路1101和接收器电路1201的通信信道10。
发送器电路1101可包括传输均衡器TEQZ和传输驱动器DR。传输均衡器TEQZ可如下面将参照图20描述的针对传输数据TDT执行传输均衡操作，并且传输驱动器DR可基于传输均衡器TEQZ的输出将传输数据信号STD输出到通信信道10。
接收器电路1201可包括接收缓冲器BF、均衡器EQZ 100、时钟数据恢复电路CDR200及均衡控制电路EQCON 301。
接收缓冲器BF可缓冲并输出通过通信信道传送的输入数据信号SRD。均衡器100可通过基于均衡系数CEQ均衡输入数据信号SRD来生成均衡信号SEQ。根据示例实施例，接收缓冲器BF可被省略，并且均衡器100可直接从通信信道10接收输入数据信号SRD。均衡器100的示例实施例与参照图5和图6描述的相同。
时钟数据恢复电路200可基于均衡信号在内部生成数据时钟信号和边缘时钟信号。时钟数据恢复电路200可通过与数据时钟信号同步地对均衡信号SEQ进行采样来生成包括多个数据比特的数据采样信号RDT。另外，时钟数据恢复电路200可通过与边缘时钟信号同步地对均衡信号SEQ进行采样来生成包括多个边缘比特的边缘采样信号EDT。时钟数据恢复电路200的示例实施例可与参照图2所描述的相同。
均衡控制电路301可通过比较数据采样信号RDT中的多个数据比特和边缘采样信号EDT中的多个边缘比特来控制均衡系数CEQ。如参照图3至图18所述，均衡控制电路301可通过逐比特比较多个数据比特和多个边缘比特来生成多个均衡状态值，并且通过在累加时间间隔期间累加均衡状态值来生成状态累加值。
另外，均衡控制电路301可通过辅助通信信道11向发送器电路1101提供均衡状态信息OPT。发送器电路1101的传输均衡器TEQZ可基于均衡状态信息OPT执行传输均衡操作，诸如预加重。
这样，根据示例实施例的接收器电路1201可通过基于数据比特和边缘比特以数字方式执行自适应均衡来以高精度减少均衡信号SEQ的抖动，并且因此可增强接收器电路1201和包括接收器电路1201的系统1001的性能。另外，根据示例实施例的接收器电路1201可通过基于均衡状态信息OPT执行传输均衡操作来进一步增强包括发送器电路1101和接收器电路1201的系统1001的性能。
图20是示出包括在图19的系统中的传输均衡器的示例操作的示图。
参照图19和图20，传输数据TDT可包括如图20所示的数据比特，并且传输均衡器TEQZ可执行传输均衡操作，例如，传输数据TDT的预加重。
预加重表示传输均衡器TEQZ在信号被输出到通信信道10之前预先对信号施加影响的操作，使得该影响可抵消通信信道10的特性。通过施加的影响，在通过通信信道10传送信号的同时，信号的波形可改变为期望的波形。
在图20中，SDT表示当未执行预加重时的传输数据信号，STD'表示当执行了预加重时的传输数据信号。传输均衡器TEQZ可基于从接收器电路1201提供的均衡状态信息OPT来调整预加重的强度。
图21是示出包括显示驱动电路的系统2000的框图。上述控制均衡的方法和电路可应用于图21的系统2000。为了便于描述，在图21中示出显示面板2300。
参照图21，显示驱动电路可包括时序控制器TCON 2200、多个源驱动器SD1至SDm、数据传输通道30以及共享反向通道40。
时序控制器2200可将数据发送到多个源驱动器SD1至SDm。发送到多个源驱动器SD1至SDm的数据可以是包括显示数据的分组数据。多个源驱动器SD1至SDm中的每一个可基于接收的数据驱动显示面板2300的一条或多条数据线。
时序控制器2200可通过数据传输通道30与多个源驱动器SD1至SDm发送并接收数据。时序控制器2200与多个源驱动器SD1至SDm之间的接口方案可被称为面板内接口。
此外，时序控制器2200可通过通信信道20与主机装置2100发送和接收数据。时序控制器2200和主机装置2100之间的接口方案可被称为面板间接口。
在下文中，将描述通过高速接口方案的显示驱动集成电路的操作。
时序控制器2200可以以点对点的方式连接至多个源驱动器SD1至SDm，并且可通过不同的数据传输通道30将数据发送至多个源驱动器SD1至SDm中的每一个。时序控制器2200与多个源驱动器SD1至SDm之间的距离可彼此不同。因此，数据传输通道30的长度可彼此不同，并且数据传输通道30的寄生电阻Rp1至Rpm和数据传输通道30的寄生电容Cp1至Cpm可彼此不同。因此，数据传输通道30的阻抗和频率特性可彼此不同，并且因此，多个源驱动器SD1至SDm可根据与其对应的传输通道的阻抗和频率特性执行用于优化接收操作的训练。
更详细地，多个源驱动器SD1至SDm中的每一个可通过训练来优化接收器电路RX1至RXm的接收操作。多个源驱动器SD1至SDm通过优化接收操作分别确定接收器电路RX1至RXm的参数值OPT1至OPTm，并将参数值OPT1至OPTm传输至时序控制器2200。在示例实施例中，多个源驱动器SD1至SDm可响应于(即基于)从时序控制器2200接收的读取命令而分别将参数值OPT1至OPTm发送到时序控制器2200。
多个源驱动器SD1至SDm可通过共享反向通道40以多点方式连接到时序控制器2200。在示例实施例中，共享反向通道40可被配置为一条信号线。多个源驱动器SD1至SDm可通过共享反向信道40将参数值OPT1至OPTm顺序地发送至时序控制器2200。多个源驱动器SD1至SDm中的至少一个可通过共享反向信道40将指示与接收操作相关的异常状态(即，当接收异常状态发生时)发送至时序控制器2200。
如上所述，根据示例实施例的系统可包括包含发送器电路的第一装置和包含接收器电路的第二装置。
在示例实施例中，第一装置可对应于被配置为将显示数据输出到通信信道20的主机装置2100，并且第二装置可对应于被配置为基于接收的显示数据来显示图像的显示装置。在这种情况下，根据示例实施例的接收器电路可被包括在显示装置的时序控制器2200中。
在示例实施例中，第一装置可对应于时序控制器2200和主机器件2100，并且第二装置可对应于多个源驱动器SD1至SDm中的每一个。在这种情况下，根据示例实施例的接收器电路可包括在多个源驱动器SD1至SDm中的每一个中。
图22是示出图21的系统的操作模式的示图。
参照图21和图22，显示驱动电路的操作模式可包括初始化模式S20、显示数据模式S30及垂直消隐模式S40。显示驱动电路在初始化模式S20中操作的时段可被称为初始化时段。显示驱动电路在显示数据模式S30或垂直消隐模式S40中操作的时段可被称为显示时段。
当显示驱动电路在初始化模式S20中操作时，显示驱动电路可执行第一初始化或第二初始化。当显示驱动电路执行第一初始化时，多个源驱动器SD1至SDm可执行接收单元的完全初始化和优化。当显示驱动电路执行第二初始化时，多个源驱动器SD1至SDm可执行接收单元的部分初始化。在示例实施例中，当显示驱动电路执行第一初始化时，多个源驱动器SD1至SDm可基于从时序控制器2200提供的训练模式执行DC训练和AC训练。DC训练可优化接收单元的接收特性，而与外部无关(例如，从时序控制器2200接收的信号)，并且可包括例如阻抗匹配、偏移校准等。AC训练可基于从时序控制器2200接收的训练模式来优化接收特性，并且可包括例如系统时钟恢复、均衡参数确定等。
多个源驱动器SD1至SDm可通过第一初始化来初始化和优化接收单元，并且可确定接收单元的参数值。当显示驱动电路执行第二初始化时，多个源驱动器SD1至SDm可在AC训练期间执行部分初始化。在示例实施例中，多个源驱动器SD1至SDm可通过执行时钟恢复训练来恢复系统时钟。
在示例实施例中，可在向显示驱动电路供电之后的第一初始化时段期间执行第一初始化。在示例实施例中，可以以预设的时间单位或间隔或根据预设的条件周期性地执行第一初始化。
如果显示驱动电路(例如，时序控制器2200和多个源驱动器SD1至SDm)上电(S10)，则显示驱动电路可执行第一初始化。多个源驱动器SD1至SDm中的每一个可通过训练(例如，DC训练和AC训练)来优化接收单元，并且可将接收单元的参数值存储在内部设置的寄存器中。
此后，显示驱动电路在显示数据模式S30下操作。时序控制器2200可通过在显示时间段将包括线开始字段SOL的数据分组发送至多个源驱动器SD1至SDm来通知显示数据模式S30的开始。时序控制器2200可将与图像帧的行中的每一个对应的显示数据发送到多个源驱动器SD1至SDm中的每一个。在这点上，时序控制器2200可将显示数据和用于请求读取参数值的读取命令顺序地发送到多个源驱动器SD1至SDm。接收到读取命令的源驱动器可将存储在寄存器中的参数值发送到时序控制器2200。时序控制器2200可存储接收到的参数值。
当发送对应于一个图像帧的显示数据时，显示驱动电路在垂直消隐模式下操作(S40)。时序控制器2200可通过将包括帧同步信号FSYNC的显示数据发送至多个源驱动器SD1至SDm来通知显示数据模式S30结束。
在示例实施例中，在垂直消隐模式S40期间，显示驱动电路可执行第二初始化。时序控制器2200可将训练图案发送至多个源驱动器SD1至SDm中的每一个。多个源驱动器SD1至SDm中的每一个可基于训练模式执行系统时钟恢复训练。
可对每个图像帧重复执行显示数据模式S30和垂直消隐模式S40。显示数据模式S30与垂直消隐模式S40可重复执行，直到显示驱动电路断电或在多个源驱动器SD1至SDm中的一个中发生软失效(SOFT FAIL)为止。
当显示驱动电路的操作模式从垂直消隐模式S40改变到显示数据模式S30时，时序控制器2200可将包括线开始字段SOL的分组数据发送到多个源驱动器SD1至SDm。当显示驱动电路的操作模式从显示数据模式S30改变至垂直消隐模式S40时，时序控制器2200可将包括帧同步信号FSYNC的分组数据发送到多个源驱动器SD1至SDm。
当在显示时段内多个源驱动器SD1至SDm中的至少一个中发生软失效时，显示驱动电路可执行初始化。例如，当由于包括在接收单元中的时钟恢复电路处于解锁状态而输出错误的系统时钟时，或者当接收单元的内部设置值由于ESD而改变时，可能发生软失效。
在这点上，多个源驱动器SD1至SDm可通过执行第二初始化来恢复系统时钟，并且可基于从时序控制器2200接收的参数值来优化接收单元的接收操作。多个源驱动器SD1至SDm中的每一个可基于从时序控制器2200接收的训练模式恢复系统时钟。时序控制器2200可将存储在显示数据模式S30中的参数值发送至多个源驱动器SD1至SDm。时序控制器2200可提供对应于多个源驱动器SD1至SDm中的每一个的参数值。多个源驱动器SD1至SDm中的每一个可基于接收的参数值迅速地优化接收单元的接收操作。此后，显示驱动电路可在显示数据模式S30下操作。
图23是示出根据示例实施例的包括接收器电路的系统的框图。
图23示出执行双向通信的电子系统3000。参照图23，电子系统3000可包括电子装置3100和电子装置3200。在示例实施例中，电子装置3100和电子装置3200中的每一个可实现为各种电子装置中的一个，诸如台式计算机、膝上型计算机、平板计算机、智能电话、可穿戴装置、视频游戏控制台、家用电器、医疗装置等。在另一示例实施例中，电子系统3000可实现为单个电子装置。电子装置3100和电子装置3200中的每一个可以是组件或知识产权(IP)，其可包括在单个电子装置中，并且可实现为电路、模块、芯片和/或封装级实体。提供术语“系统”和“装置”是为了便于更好的理解，而不是要限制示例实施例。
电子装置3100和电子装置3200可在相互通信的同时通过通信信道50和通信信道60交换数据/信号。通信信道50和通信信道60中的每一个可包括导电材料以传输数据/信号。在示例实施例中，通信信道50和通信信道60中的每一个可实现为印刷电路板(PCB)上的迹线图案、导线、电缆、连接器的金属引脚/焊盘等。图23示出两个单向通信信道50和60的示例实施例，在示例实施例中，它们可组合成一个双向通信信道。
电子装置3100可包括功能电路INT1、串行器/解串器SEDES1、发送器电路TX1和接收器电路RX1。电子装置3200可包括功能电路INT2、串行器/解串器SEDES2、发送器电路TX2及接收器电路RX2。
功能电路INT1和功能电路INT2可配置为分别执行电子装置3100和电子装置3200的功能。在示例实施例中，功能电路INT1和功能电路INT2可构成各种组件或IP，诸如至少一个处理器(例如，中央处理单元(CPU)、应用处理器(AP)等)、存储器、图像传感器、显示装置等。
电子装置3100和电子装置3200可实现为单独的组件、IP或装置。在示例实施例中，电子装置3100可以是电子装置3200的外部装置，并且电子装置3200可以是电子装置3100的外部装置。
串行器/解串器SEDES1可配置为将根据功能电路INT1的操作生成的数据串行化。串行器/解串器SEDES1可将经过串行化的数据提供给发送器电路TX1。发送器电路TX1可通过通信信道50将经过串行化的信号发送到电子装置3200。接收器电路RX2可将通过通信信道50接收的信号均衡，并且基于均衡信号恢复时钟和数据。串行器/解串器SEDES2可对来自接收器电路RX2的信号进行解串，以向功能电路INT2提供解串后的数据。
串行器/解串器SEDES2可配置为将根据功能电路INT2的操作生成的数据串行化。串行器/解串器SEDES2可将经过串行化的数据提供给发送器电路TX2。发送器电路TX2可通过通信信道60将经过串行化的信号发送到电子装置3100。接收器电路RX1可将通过通信信道60接收的信号均衡，并且基于均衡信号恢复时钟和数据。串行器/解串器SEDES 1可对来自接收器电路RX1的信号进行解串，以向功能电路INT1提供解串后的数据。
以这种方式，电子装置3100和电子装置3200可通过通信信道50和通信信道60彼此交换数据/信号，当电子装置3100和电子装置3200之间的通信速度增加时(例如，当以更高频率或更大带宽执行通信时)，电子装置3100和电子装置3200可相对于时间交换更大量的数据。
然而，由于诸如趋肤效应、介电损耗等的各种原因，通信信道1210和通信信道1250的每一个可表现出低通频率响应特性。因此，在高速操作中，通信信道1210和通信信道1250的带宽可能受到限制，并且可能变得小于信号的带宽。这可能削弱通过通信信道1210和通信信道1250传输的信号的高频分量，并且可能在时域上引起符号间干扰。结果，随着信号传输速度的加快，信号的失真可能变得更加严重，并且信号的质量可能变得恶化。
根据示例实施例，接收器电路RX1和接收器电路RX2中的至少一个可包括均衡器、时钟和数据恢复电路、以及均衡控制电路，以基于数据比特和边缘比特以数字方式执行自适应均衡，如上所述。
为了补偿信号的非预期失真，接收器电路RX1和RX2中的均衡器可对信号执行均衡，并且发送器电路TX1和发送器电路TX2中的均衡器可对信号执行预均衡。包括在发送器电路TX1和发送器电路TX2中的均衡器可被称为传输均衡器，包括在接收器电路RX1和接收器电路RX2中的均衡器可被称为接收均衡器。
图24是示出根据示例实施例的在计算系统中可采用的接口的示例实施例的框图。
参照图21，计算系统4100可由使用或支持移动行业处理器接口(MIPI)接口的数据处理装置来实现。计算系统4100可包括应用处理器4110、三维图像传感器4140、显示装置4150等。应用处理器4110的CSI主机4112可经由相机串行接口(CSI)与三维图像传感器4140的CSI装置4141执行串行通信。在示例实施例中，CSI主机4112可包括解串器(DES)，CSI装置4141可包括串行器(SER)。应用处理器4110的DSI主机4111可经由显示串行接口(DSI)与显示装置4150的DSI装置4151执行串行通信。
在示例实施例中，DSI主机4111可包括串行器(SER)，并且DSI装置1151可包括解串器(DES)。计算系统4100还可包括执行与应用处理器4110的通信的射频(RF)芯片4160。计算系统4100的物理层(PHY)4113和RF芯片4160的物理层(PHY)4161可基于MIPI DigRF执行数据通信。应用处理器4110还可包括控制PHY 4161的数据通信的DigRF MASTER 4114。
计算系统4100还可包括全球定位系统(GPS)4120、存储器4170、MIC 4180、DRAM装置4185和扬声器4190。此外，计算系统4100可使用超宽带(UWB)4120、无线局域网(WLAN)4220、全球微波接入互操作性(WIMAX)4130等来执行通信。
如上所述，根据示例实施例的接收器电路可通过基于数据比特和边缘比特以数字方式执行自适应均衡来以高精度减少均衡信号的抖动，并且因此可增强接收器电路和包括接收器电路的系统的性能。示例实施例可提供一种接收器电路和包括该接收器电路的系统，其能够有效地执行通过通信信道接收的信号的自适应均衡。
实施例可应用于以高速数据通信操作的任何电子装置和系统。在示例实施例中，实施例可应用于诸如存储卡、固态驱动器(SSD)、嵌入式多媒体卡(eMMC)、通用闪速贮存器(UFS)、移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字TV、机顶盒、便携式游戏控制台、导航系统、可穿戴装置、物联网(IoT)装置、万物联网(IoE)装置、电子书、虚拟现实(VR)装置、增强现实(AR)装置等的系统。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅以一般性和描述性意义使用并且将以一般性和描述性意义解释，而不是为了限制的目的。在一些情况下，如本领域普通技术人员在提交本申时将显而易见的，结合特定实施例描述的特征、特性和/或元素可单独使用或与结合其它实施例描述的特征、特性和/或元素组合使用，除非另外具体指示。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的精神和范围的情况下，可进行形式和细节上的各种改变。

Claims (20)

1.一种接收器电路，包括：
均衡器，其被配置为通过基于均衡系数对通过通信信道传送的输入数据信号进行均衡来生成均衡信号；
时钟数据恢复电路，其被配置为基于所述均衡信号生成数据时钟信号和边缘时钟信号，通过与所述数据时钟信号同步地对所述均衡信号进行采样来生成包括多个数据比特的数据采样信号，以及通过与所述边缘时钟信号同步地对所述均衡信号进行采样来生成包括多个边缘比特的边缘采样信号；以及
均衡控制电路，其被配置为通过比较所述多个数据比特和所述多个边缘比特来控制所述均衡系数。
2.如权利要求1所述的接收器电路，其中，所述均衡控制电路通过将所述多个数据比特中的每个数据比特与所述多个边缘比特中的相应的一个边缘比特进行比较来确定所述均衡器的均衡状态，每个边缘比特比相应的一个数据比特更晚被采样。
3.如权利要求2所述的接收器电路，其中，所述均衡控制电路通过将所述多个数据比特中的每个数据比特与所述多个边缘比特中的相应一个边缘比特进行比较来确定所述均衡器的均衡状态，每个边缘比特比相应的一个数据比特晚一个半单位间隔被采样，所述单位间隔指示所述输入数据信号的两个相邻数据比特之间的时间间隔。
4.如权利要求1所述的接收器电路，其中，所述均衡控制电路通过逐比特比较所述多个数据比特和所述多个边缘比特来生成多个均衡状态值，并且通过在累加时间间隔期间累加所述多个均衡状态值来生成状态累加值。
5.如权利要求4所述的接收器电路，其中，当被比较的数据比特和边缘比特具有相等的值时，所述均衡控制电路生成均衡状态值1，并且当被比较的数据比特和边缘比特具有不同的值时，所述均衡控制电路生成均衡状态值0。
6.如权利要求4所述的接收器电路，其中，所述均衡控制电路包括至少一个XOR门，所述至少一个XOR门被配置为用于对所述多个数据比特和所述多个边缘比特逐比特地执行XOR逻辑运算以输出所述多个均衡状态值。
7.如权利要求4所述的接收器电路，其中，当被比较的数据比特和边缘比特具有相等的值时，所述均衡控制电路增加所述状态累加值，并且当被比较的数据比特和边缘比特具有不同的值时，所述均衡控制电路减少所述状态累加值。
8.如权利要求4所述的接收器电路，其中，当所述状态累加值大于第一参考值时，所述均衡控制电路确定所述均衡器处于欠均衡状态，并且当所述状态累加值小于第二参考值时，所述均衡控制电路确定所述均衡器处于过均衡状态。
9.如权利要求8所述的接收器电路，其中，所述均衡控制电路在确定所述均衡器处于所述欠均衡状态时增加所述均衡系数以增加所述均衡器的均衡强度，并且在确定所述均衡器处于所述过均衡状态时减小所述均衡系数以降低所述均衡器的所述均衡强度。
10.如权利要求4所述的接收器电路，其中，所述均衡控制电路生成对应于多个累加时间间隔的多个状态累加值，并且基于所述多个状态累加值控制所述均衡系数，直到所述均衡系数收敛到预定值。
11.如权利要求1所述的接收器电路，其中：
所述时钟数据恢复电路通过将所述数据采样信号解串来生成多个并行数据采样信号，并且通过将所述边缘采样信号解串来生成多个并行边缘采样信号，并且
所述均衡控制电路通过比较所述多个并行数据采样信号的第n个并行数据采样信号的数据比特和所述多个并行边缘采样信号的第(n+1)个并行边缘采样信号的边缘比特来控制均衡系数，其中n是自然数。
12.如权利要求1所述的接收器电路，其中，所述时钟数据恢复电路包括：
数据采样器，其被配置为通过与所述数据时钟信号同步地对所述均衡信号进行采样来生成包括所述多个数据比特的所述数据采样信号；
边缘采样器，其被配置为通过与所述边缘时钟信号同步地对所述均衡信号进行采样来生成包括所述多个边缘比特的所述边缘采样信号；以及
时钟恢复电路，其被配置为基于所述数据采样信号及所述边缘采样信号生成所述数据时钟信号及所述边缘时钟信号。
13.如权利要求12所述的接收器电路，其中，所述时钟数据恢复电路还包括：
第一解串器，其被配置为通过对所述数据采样信号进行解串来生成多个并行数据采样信号；以及
第二解串器，其被配置为通过对所述边缘采样信号进行解串来生成多个并行边缘采样信号。
14.如权利要求1所述的接收器电路，其中，所述均衡控制电路包括：
状态监视器，其被配置为通过逐比特比较所述多个数据比特和所述多个边缘比特来生成多个均衡状态值；
累加器，其被配置为通过在累加时间间隔期间累加所述多个均衡状态值来生成状态累加值；以及
控制逻辑，其被配置为基于所述状态累加值控制所述均衡系数。
15.如权利要求14所述的接收器电路，其中：
所述状态监视器包括：
延迟电路，其被配置为通过将所述数据采样信号延迟来生成延迟数据采样信号；
XOR门，其被配置为对所述延迟数据采样信号和所述边缘采样信号执行XOR逻辑运算；以及
触发器，其被配置为通过锁存XOR门的输出来生成包括所述多个均衡状态值的状态监视信号，以及
所述累加器包括计数器，所述计数器被配置为通过当每个均衡状态值为1时增加所述计数器中的存储值，并且当每个均衡状态值为0时减小所述计数器中的存储值，来生成所述状态累加值。
16.如权利要求14所述的接收器电路，其中：
所述状态监视器包括：
延迟电路，其被配置为通过将所述数据采样信号延迟来生成延迟数据采样信号；
XOR门，其被配置为对所述延迟数据采样信号和所述边缘采样信号执行XOR逻辑运算；
XNOR门，其被配置为对所述延迟数据采样信号和所述边缘采样信号执行XNOR逻辑运算；
第一触发器，其被配置为通过锁存所述XOR门的输出来生成第一状态监视信号；以及
第二触发器，其被配置为通过锁存所述XNOR门的输出来生成第二状态监视信号，并且
所述累加器包括：
第一计数器，其被配置为当所述第一状态监视信号中的比特值为1时，增加所述第一计数器中的第一存储值；
第二计数器，其被配置为当所述第二状态监视信号中的比特值为0时，增加所述第二计数器中的第二存储值；以及
减法器，其被配置为通过从所述第一计数器的输出减去所述第二计数器的输出来生成所述状态累加值。
17.一种电子系统，包括：
通信信道；
第一装置，其被配置为基于传输数据向所述通信信道输出传输数据信号；以及
第二装置，其包括连接到所述通信信道的接收器电路，所述接收器电路包括：
均衡器，其被配置为通过基于均衡系数对通过所述通信信道传送的输入数据信号进行均衡来生成均衡信号；
时钟数据恢复电路，其被配置为基于所述均衡信号生成数据时钟信号和边缘时钟信号，通过与所述数据时钟信号同步地对所述均衡信号进行采样来生成包括多个数据比特的数据采样信号，以及通过与所述边缘时钟信号同步地对所述均衡信号进行采样来生成包括多个边缘比特的边缘采样信号；以及
均衡控制电路，其被配置为通过比较所述多个数据比特和所述多个边缘比特来控制所述均衡系数。
18.如权利要求17所述的系统，其中，所述第一装置是通过所述通信信道向所述第二装置提供作为所述传输数据的显示数据的主机装置，所述第二装置是基于所述显示数据显示图像的显示装置，并且所述接收器电路包括在所述显示装置的时序控制器中。
19.如权利要求17所述的系统，其中，所述第一装置是显示装置的时序控制器，所述第二装置是所述显示装置的源驱动器，并且所述接收器电路包括在所述源驱动器中。
20.一种接收器电路，包括：
均衡器，其被配置为通过基于均衡系数对通过通信信道传送的输入数据信号进行均衡来生成均衡信号；
数据采样器，其被配置为通过与数据时钟信号同步地对所述均衡信号进行采样来生成包括多个数据比特的数据采样信号；
边缘采样器，其被配置为通过与边缘时钟信号同步地对所述均衡信号进行采样来生成包括多个边缘比特的边缘采样信号；
时钟恢复电路，其被配置为基于所述数据采样信号及所述边缘采样信号来生成所述数据时钟信号及所述边缘时钟信号；
状态监视器，其被配置为通过逐比特比较所述多个数据比特和所述多个边缘比特来生成多个均衡状态值；
累加器，其被配置为通过在累加时间间隔期间累加所述多个均衡状态值来生成状态累加值；以及
控制逻辑，被配置为基于所述状态累加值来控制所述均衡系数。
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