KR20120058716A

KR20120058716A - 디스플레이 구동 회로 및 이를 포함하는 디스플레이 장치

Info

Publication number: KR20120058716A
Application number: KR1020100120121A
Authority: KR
Inventors: 이상규; 임현욱
Original assignee: 삼성전자주식회사
Priority date: 2010-11-30
Filing date: 2010-11-30
Publication date: 2012-06-08
Also published as: US20120133661A1

Abstract

디스플레이 구동 회로는 클럭 분주부 및 데이터 처리부를 포함한다. 클럭 분주부는 제1 클럭 주파수를 가지는 제1 클럭 신호를 분주하여 제2 클럭 주파수를 가지는 제2 클럭 신호를 발생하고, 제2 클럭 신호를 외부 회로에 제공한다. 데이터 처리부는 제1 데이터 주파수로 수신되는 복수의 데이터들을 제1 데이터 및 제2 데이터로 분리하고, 제1 데이터 및 제2 클럭 신호에 기초하여 상응하는 디스플레이 패널을 구동시키며, 제1 클럭 신호에 기초하여 제2 데이터를 제2 데이터 주파수로 외부 회로에 제공한다.

Description

디스플레이 구동 회로 및 이를 포함하는 디스플레이 장치{DISPLAY DRIVING CIRCUIT AND DISPLAY DEVICE INCLUDING THE SAME}

본 발명은 디스플레이 장치에 관한 것으로서, 더욱 상세하게는 디스플레이 구동 회로 및 이를 포함하는 디스플레이 장치에 관한 것이다.

디스플레이 장치는 이미지를 표시하는 디스플레이 패널 및 상기 디스플레이 패널을 구동시키는 디스플레이 구동 회로를 포함한다. 디스플레이 장치는 복수 개의 디스플레이 패널을 포함할 수 있으며, 이 경우에 상기 디스플레이 패널들에 각각 상응하는 복수 개의 디스플레이 구동 회로를 포함할 수 있다. 또한 디스플레이 장치는 하나의 대형 디스플레이 패널을 포함할 수 있으며, 이 경우에 상기 대형 디스플레이 패널을 구동하기 위한 복수 개의 디스플레이 구동 회로들을 포함할 수 있다. 상기와 같이 디스플레이 장치가 복수 개의 디스플레이 구동 회로들을 포함하는 경우에, 호스트와의 데이터 송수신을 위하여 디스플레이 구동 회로들의 개수에 따라서 데이터 송수신 채널들의 개수가 증가하는 문제가 있다.

본 발명의 일 목적은 위상동기루프 없이 하나의 채널을 이용하여 데이터를 송수신하는 디스플레이 구동 회로를 제공하는 것이다.

본 발명의 다른 목적은 상기 디스플레이 구동 회로를 포함하는 디스플레이 장치를 제공하는 것이다.

상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 디스플레이 구동 회로는 클럭 분주부 및 데이터 처리부를 포함한다. 상기 클럭 분주부는 제1 클럭 주파수를 가지는 제1 클럭 신호를 분주하여 제2 클럭 주파수를 가지는 제2 클럭 신호를 발생하고, 상기 제2 클럭 신호를 외부 회로에 제공한다. 상기 데이터 처리부는 제1 데이터 주파수로 수신되는 복수의 데이터들을 제1 데이터 및 제2 데이터로 분리하고, 상기 제1 데이터 및 상기 제2 클럭 신호에 기초하여 상응하는 디스플레이 패널을 구동시키며, 상기 제1 클럭 신호에 기초하여 상기 제2 데이터를 제2 데이터 주파수로 상기 외부 회로에 제공한다.

일 실시예에서, 상기 데이터 처리부는 데이터 분배부 및 구동 로직부를 포함할 수 있다. 상기 데이터 분배부는 상기 제1 클럭 신호에 기초하여 상기 복수의 데이터들을 상기 제1 데이터 및 상기 제2 데이터로 분리할 수 있다. 상기 구동 로직부는 상기 제1 데이터 및 상기 제2 클럭 신호에 기초하여 상기 상응하는 디스플레이 패널을 구동시키며, 상기 제1 클럭 신호에 동기하여 상기 제2 데이터를 상기 제2 데이터 주파수로 상기 외부 회로에 제공할 수 있다.

상기 구동 로직부는 제1 버퍼부 및 제2 버퍼부를 포함할 수 있다. 상기 제1 버퍼부는 상기 제1 데이터를 저장하고, 상기 제2 클럭 신호에 기초하여 상기 저장된 제1 데이터를 상기 상응하는 디스플레이 패널에 제공할 수 있다. 상기 제2 버퍼부는 상기 제2 데이터를 저장하고, 상기 제1 클럭 신호의 상승 에지 또는 하강 에지에 동기하여 상기 제2 데이터를 상기 제2 데이터 주파수로 상기 외부 회로에 제공할 수 있다.

일 실시예에서, 상기 제1 클럭 주파수 및 상기 제2 클럭 주파수의 비율은 상기 제1 데이터 주파수 및 상기 제2 데이터 주파수의 비율과 동일할 수 있다.

상기 데이터 처리부는 상기 제1 클럭 신호의 상승 에지에 동기하여 상기 제2 데이터를 상기 외부 회로에 제공하고, 상기 클럭 분주부는 상기 제1 클럭 신호의 하강 에지에 동기하여 상기 제2 클럭 신호를 발생할 수 있다.

상기 데이터 처리부는 상기 제1 클럭 신호의 홀수 번째의 상승 에지에 동기하여 상기 제2 데이터를 상기 외부 회로에 제공하고, 상기 클럭 분주부는 상기 제1 클럭 신호의 짝수 번째의 상승 에지에 동기하여 상기 제2 클럭 신호를 발생할 수 있다.

상기 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 디스플레이 장치는 디스플레이 패널, 제1 디스플레이 구동 회로 및 제2 디스플레이 구동 회로를 포함한다. 상기 제1 디스플레이 구동 회로는 제1 클럭 주파수를 가지는 제1 클럭 신호를 분주하여 제2 클럭 주파수를 가지는 제2 클럭 신호를 발생하고, 제1 데이터 주파수로 수신되는 복수의 데이터들을 제1 데이터 및 제2 데이터로 분리하고, 상기 제1 데이터 및 상기 제2 클럭 신호에 기초하여 상기 디스플레이 패널의 제1 영역을 구동시키며, 상기 제1 클럭 신호에 기초하여 상기 제2 데이터를 제2 데이터 주파수로 제공한다. 상기 제2 디스플레이 구동 회로는 상기 제1 디스플레이 구동 회로로부터 제공된 상기 제2 데이터 및 상기 제2 클럭 신호에 기초하여 상기 디스플레이 패널의 제2 영역을 구동시킨다.

상기 제1 디스플레이 구동 회로는 제1 버퍼부 및 제2 버퍼부를 포함할 수 있다. 상기 제1 버퍼부는 상기 제1 데이터를 저장하고, 상기 제2 클럭 신호에 기초하여 상기 저장된 제1 데이터를 상기 디스플레이 패널의 제1 영역에 제공할 수 있다. 상기 제2 버퍼부는 상기 제2 데이터를 저장하고, 상기 제1 클럭 신호에 동기하여 상기 제2 데이터를 상기 제2 데이터 주파수로 상기 제2 디스플레이 구동 회로에 제공할 수 있다.

상기 제2 디스플레이 구동 회로는 제3 버퍼부를 포함할 수 있다. 상기 제3 버퍼부는 상기 제2 데이터를 저장하고, 상기 제2 클럭 신호에 기초하여 상기 저장된 제2 데이터를 상기 디스플레이 패널의 제2 영역에 제공할 수 있다.

상기 제1 및 제2 디스플레이 구동 회로들은 상기 제1 버퍼부에 상기 제1 데이터가 모두 저장되고 상기 제3 버퍼부에 상기 제2 데이터가 모두 저장된 이후에 상기 디스플레이 패널을 구동시킬 수 있다.

상기와 같은 본 발명의 실시예들에 따른 디스플레이 구동 회로는 제1 클럭 주파수를 가지는 제1 클럭 신호를 분주하여 제2 클럭 주파수를 가지는 제2 클럭 신호를 발생하고, 제1 데이터 주파수로 수신되는 복수의 데이터들을 분리하여 이 중 제2 데이터를 제1 클럭 신호에 동기하여 제2 데이터 주파수로 제공함으로써, 복수의 디스플레이 구동 회로들이 순차적으로 연결된 경우에 클럭 신호와 데이터의 동기화를 위한 PLL 또는 DLL를 포함하지 않고 상대적으로 간단한 구조로 구현될 수 있다. 따라서, 디스플레이 장치에서 디스플레이 구동 회로가 차지하는 면적 및 전력 소모를 감소시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 디스플레이 구동 회로를 나타내는 블록도이다.
도 2는 도 1의 디스플레이 구동 회로에 포함된 데이터 처리부의 일 예를 나타내는 블록도이다.
도 3 내지 도 5는 도 1의 디스플레이 구동 회로의 동작의 예들을 나타내는 타이밍도들이다.
도 6은 본 발명의 다른 실시예에 따른 디스플레이 구동 회로를 나타내는 블록도이다.
도 7은 본 발명의 일 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.
도 8은 도 7의 디스플레이 장치의 동작의 일 예를 나타내는 타이밍도이다.
도 9a 내지 도 9e는 시간의 경과에 따라 도 7의 디스플레이 장치의 버퍼부들에 저장되는 데이터의 상태를 나타내는 도면들이다.
도 10은 본 발명의 다른 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.
도 11은 본 발명의 또 다른 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.
도 12는 본 발명의 일 실시예에 따른 디스플레이 시스템을 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 디스플레이 구동 회로를 나타내는 블록도이다.

도 1을 참조하면, 디스플레이 구동 회로(100)는 클럭 분주부(110) 및 데이터 처리부(120)를 포함한다.

디스플레이 구동 회로(100)는 디스플레이 장치에 포함되며, 상기 디스플레이 장치는 하나 또는 복수의 디스플레이 패널을 포함할 수 있다. 상기 디스플레이 장치는 상기 디스플레이 패널을 구동하고 캐스캐이드(cascade) 방식으로 연결된 복수의 디스플레이 구동 회로들을 포함하여 구현될 수 있다. 본 발명의 일 실시예에 따른 디스플레이 구동 회로(100)는 상기 복수의 디스플레이 구동 회로들 중 하나일 수 있으며, 하나의 디스플레이 패널의 일부 영역 또는 복수의 디스플레이 패널들 중 하나를 구동시킬 수 있다.

일 실시예에서, 디스플레이 구동 회로(100)는 액정 표시 장치(Liquid Crystal Display; LCD)의 소스 드라이버일 수 있다. 다른 실시예에서, 디스플레이 구동 회로(100)는 CRT(Cathode Ray Tube), PDP(Plasma Display Panel), LED(Light Emitting Diode), OLED(Organic LED) 및 FED(Field Emission Display) 등과 같은 다양한 디스플레이 패널을 구동시킬 수 있는 임의의 드라이버일 수 있다.

클럭 분주부(110)는 제1 클럭 주파수를 가지는 제1 클럭 신호(CLK1)를 분주하여 제2 클럭 주파수를 가지는 제2 클럭 신호(CLK2)를 발생하고, 제2 클럭 신호(CLK2)를 외부 회로에 제공한다. 제1 클럭 신호(CLK1)는 상기 디스플레이 장치의 동작을 제어하는 호스트(미도시) 또는 상기 디스플레이 장치에 포함된 타이밍 컨트롤러(미도시)로부터 제공될 수 있다. 상술된 것처럼 상기 디스플레이 장치가 캐스캐이드 방식으로 연결된 복수의 디스플레이 구동 회로들을 포함하여 구현되는 경우에, 제1 클럭 신호(CLK1)는 전단에 연결된 디스플레이 구동 회로로부터 제공될 수 있으며, 상기 외부 회로는 디스플레이 구동 회로(100)의 후단에 연결된 다른 디스플레이 구동 회로일 수 있다.

데이터 처리부(120)는 제1 데이터 주파수로 수신되는 복수의 데이터들(DATA)을 제1 데이터(D1) 및 제2 데이터(D2)로 분리하고, 제1 데이터(D1) 및 제2 클럭 신호(CLK2)에 기초하여 상응하는 디스플레이 패널을 구동시키며, 제1 클럭 신호(CLK1)에 기초하여 제2 데이터(D2)를 제2 데이터 주파수로 상기 외부 회로에 제공한다.

상기 제1 및 제2 데이터 주파수는 복수의 데이터들(DATA) 및 제2 데이터(D2)의 전송 속도, 즉 데이터 레이트(data rate)를 나타낼 수 있다. 실시예에 따라서, 상기 제1 데이터 주파수는 상기 제1 클럭 주파수와 같거나 상기 제1 클럭 주파수보다 높을 수 있다. 예를 들어, 디스플레이 구동 회로(100)가 더블 데이터 레이트(Double Data Rate; DDR) 방식으로 데이터를 샘플링하는 경우에, 상기 제1 데이터 주파수는 상기 제1 클럭 주파수의 2배일 수 있다.

복수의 데이터들(DATA)은 상기 호스트, 상기 타이밍 컨트롤러 또는 상기 전단의 디스플레이 구동 회로로부터 제공될 수 있으며, 제1 클럭 신호(CLK1)에 동기하여 제공될 수 있다. 복수의 데이터들(DATA) 중에서 제1 데이터(D1)는 상기 상응하는 디스플레이 패널을 구동하기 위한 데이터이고, 제2 데이터(D2)는 상기 외부 회로, 즉 후단에 연결된 다른 디스플레이 구동 회로를 구동하기 위한 데이터일 수 있다. 복수의 데이터들(DATA)은 직렬화되어(serialized) 전송될 수 있으며, 상기 외부 회로에 제공되는 데이터가 먼저 전송될 수 있다. 즉, 제2 데이터(D2)가 먼저 전송되고 제1 데이터(D1)가 이후에 전송될 수 있다.

실시예에 따라서, 상기 상응하는 디스플레이 패널은 상기 디스플레이 장치에 포함되는 하나의 디스플레이 패널의 일부 영역 또는 복수의 디스플레이 패널들 중 하나일 수 있다.

일 실시예에서, 데이터 처리부(120)는 제어 신호(CTL)에 기초하여 상기의 동작들을 수행할 수 있다. 제어 신호(CTL)는 상기 호스트 또는 타이밍 컨트롤러로부터 제공될 수 있으며, 수평 동기 시작 신호, 수직 동기 시작 신호, 출력 인에이블 신호, 스위칭 신호, CS(charge sharing) 정보 신호, 극성(polarity) 정보 신호 및 라인 래치 신호 등을 포함할 수 있다.

일 실시예에서, 상기 제1 클럭 주파수 및 상기 제2 클럭 주파수의 비율은 상기 제1 데이터 주파수 및 상기 제2 데이터 주파수의 비율과 실질적으로 동일할 수 있다. 예를 들어, 상기 제1 클럭 주파수 및 상기 제2 클럭 주파수의 비율이 N(N은 2 이상의 자연수):1 인 경우에, 상기 제1 데이터 주파수 및 상기 제2 데이터 주파수의 비율은 N:1일 수 있다. 상기의 제1 및 제2 클럭 주파수와 제1 및 제2 데이터 주파수들의 관계 및 이에 대한 구체적인 실시예들은 도 3 내지 도 5를 참조하여 후술하도록 한다.

일 실시예에서, 상기 호스트로부터 제공되는 복수의 데이터들(DATA) 및 제1 클럭 신호(CLK1)와, 상기 외부 회로에 제공되는 제2 데이터(D2) 및 제2 클럭 신호(CLK2)는 고속 시리얼 인터페이스(High Speed Serial Interface; HSSI) 방식으로 송신되거나 수신될 수 있다. 즉, 상기 데이터들(DATA, D1, D2)은 차동(differential) 방식으로 전송될 수 있다.

종래의 디스플레이 장치는 복수 개의 디스플레이 구동 회로를 포함하는 경우에, 호스트와의 데이터 송수신을 위하여 디스플레이 구동 회로들의 개수에 따라서 데이터 송수신 채널들의 개수가 증가하였다. 데이터 송수신 채널의 개수를 감소시키기 위하여 복수 개의 디스플레이 구동 회로를 캐스캐이드 방식으로 연결하고 전단으로부터 데이터 및 클럭 신호를 수신하여 동작하는 방법이 사용되었다. 하지만, 종래의 디스플레이 구동 회로는 클럭 신호의 동기화 및 클럭 신호와 데이터의 동기화를 위하여 위상동기루프(Phase Locked Loop; PLL) 또는 지연동기루프(Delay Locked Loop; DLL)를 필요로 하였으며, 상대적으로 복잡한 구조를 가짐으로써 디스플레이 장치에서 디스플레이 구동 회로가 차지하는 면적이 증가하고 전력 소모가 증가하는 문제가 있었다.

본 발명의 일 실시예에 따른 디스플레이 구동 회로(100)는 제1 클럭 주파수를 가지는 제1 클럭 신호(CLK1)를 분주하여 제2 클럭 주파수를 가지는 제2 클럭 신호(CLK2)를 발생하고 제2 클럭 신호(CLK2)를 후단으로 제공한다. 또한 제1 데이터 주파수로 수신되는 복수의 데이터들(DATA)을 제1 데이터(D1)와 제2 데이터(D2)로 분리하고 제1 클럭 신호(CLK1)에 동기하여 제2 데이터(D2)를 상기 제2 데이터 주파수로 후단으로 제공한다. 즉, 디스플레이 구동 회로(100)는 주파수가 변경되고 제1 클럭 신호(CLK1)에 각각 동기된 제2 클럭 신호(CLK2) 및 제2 데이터(D2)를 후단으로 제공함으로써, 클럭 신호와 데이터의 동기화를 위한 PLL 또는 DLL를 포함하지 않고 상대적으로 간단한 구조로 구현될 수 있으며 디스플레이 장치에서 차지하는 면적 및 전력 소모를 감소시킬 수 있다.

도 2는 도 1의 디스플레이 구동 회로에 포함된 데이터 처리부의 일 예를 나타내는 블록도이다.

도 2를 참조하면, 데이터 처리부(120a)는 데이터 분배부(122) 및 구동 로직부(124)를 포함할 수 있다.

데이터 분배부(122)는 제1 클럭 신호(CLK1)에 기초하여 복수의 데이터들(DATA)을 제1 데이터(D1) 및 제2 데이터(D2)로 분리할 수 있다. 예를 들어, 데이터 분배부(122)는 입력되는 데이터의 개수, 즉 제1 클럭 신호(CLK1)의 펄스의 개수에 기초하거나 또는 데이터 송수신 채널의 정보에 기초하여 복수의 데이터들(DATA)을 분리할 수 있다. 실시예에 따라서, 데이터 분배부(122)는 제1 제어 신호(CTL1)에 기초하여 상기 분리 동작을 수행할 수 있다.

구동 로직부(124)는 제1 데이터(D1) 및 제2 클럭 신호(CLK2)에 기초하여 상기 상응하는 디스플레이 패널을 구동시키고, 제1 클럭 신호(CLK1)에 동기하여 제2 데이터(D2)를 상기 제2 데이터 주파수로 상기 외부 회로에 제공할 수 있다. 구동 로직부(124)는 복수의 논리 소자들로 구현될 수 있으며, 제1 버퍼부(126) 및 제2 버퍼부(128)를 포함할 수 있다.

제1 버퍼부(126)는 제1 데이터(D1)를 저장하고 제2 클럭 신호(CLK2)에 기초하여 저장된 제1 데이터(D1)를 상기 상응하는 디스플레이 패널에 제공할 수 있다. 제1 버퍼부(126)는 제2 제어 신호(CTL2)에 기초하여 상기의 동작들을 수행할 수 있다. 예를 들어, 제1 버퍼부(126)는 제1 데이터(D1)에 기초하여 상기 상응하는 디스플레이 패널의 픽셀 데이터를 획득하고, 제2 클럭 신호(CLK2), 제2 제어 신호(CTL2)에 포함된 수평 동기 시작 신호 및 수직 동기 시작 신호에 기초하여 상기 상응하는 디스플레이 패널의 라인(line)과 프레임(frame)을 동기화시키고 상기 상응하는 디스플레이 패널에 이미지를 출력할 수 있다.

제2 버퍼부(128)는 제2 데이터(D2)를 저장하고 제1 클럭 신호(CLK1)의 상승 에지 또는 하강 에지에 동기하여 제2 데이터(D2)를 상기 제2 데이터 주파수로 상기 외부 회로에 제공할 수 있다. 일 실시예에서, 제2 버퍼부(128)는 선입선출(First-In-First-Out; FIFO) 방식으로 구현될 수 있다. 즉, 제2 버퍼부(128)는 먼저 입력되는 데이터부터 순차적으로 상기 외부 회로에 제공할 수 있다.

일 실시예에서, 상기 호스트 또는 상기 전단의 디스플레이 구동 회로로부터 제공되는 복수의 데이터들(DATA) 및 상기 외부 회로(예를 들어, 후단의 디스플레이 구동 회로)에 제공되는 제2 데이터(D2)는 한 쌍의 차동 신호로 전송되는 1-페어(1-pair) 방식 또는 두 쌍 이상의 차동 신호로 전송되는 멀티 페어(multi-pair) 방식으로 전송될 수 있다. 상기의 데이터 전송 방식은 상기 디스플레이 장치가 적용되는 어플리케이션에 따라 상이할 수 있으며, 예를 들어 데이터의 전송 속도가 증가하는 경우에 상기 멀티-페어 방식이 적용될 수 있다.

도 3 내지 도 5는 도 1의 디스플레이 구동 회로의 동작의 예들을 나타내는 타이밍도들이다.

도 3 내지 도 5는 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)의 분주비에 따른 도 1의 디스플레이 구동 회로(100)의 동작을 나타낸다. 도 3 내지 도 5에서 도 1의 디스플레이 구동 회로(100)는 DDR 방식으로 데이터를 샘플링한다. 즉, 도 1의 디스플레이 구동 회로(100)는 제1 클럭 신호(CLK1)의 상승 에지 및 하강 에지에서 각각 데이터들(DATA)을 샘플링할 수 있다.

도 1 내지 도 3을 참조하면, 상기 제1 클럭 주파수 및 상기 제2 클럭 주파수의 비율과, 상기 제1 데이터 주파수 및 상기 제2 데이터 주파수의 비율은 동일할 수 있으며, 예를 들어 상기 비율은 2:1일 수 있다.

클럭 분주부(110)는 제1 클럭 신호(CLK1)에 동기하여 제2 클럭 신호(CLK2)를 발생하며, 특히 제1 클럭 신호(CLK1)를 2분주하여 상기 제1 클럭 주파수의 1/2의 값인 상기 제2 클럭 주파수를 가지는 제2 클럭 신호(CLK2)를 발생할 수 있다. 예를 들어, 클럭 분주부(110)는 제1 클럭 신호(CLK1)의 하강 에지에 동기하여 레벨이 천이하는 제2 클럭 신호(CLK2)를 발생할 수 있으며, 제2 클럭 신호(CLK2)를 상기 외부 회로에 제공할 수 있다.

데이터 처리부(120)는 제2 데이터(D2)를 저장하고 저장된 제2 데이터(D2)를 제1 클럭 신호(CLK1)에 동기하여 상기 외부 회로에 제공하며, 특히 제2 데이터(D2)를 상기 제1 데이터 주파수의 1/2의 값인 상기 제2 데이터 주파수로 상기 외부 회로에 제공할 수 있다. 예를 들어, 데이터 처리부(120)는 제2 버퍼부(128)에 저장되는 제2 데이터(D2)를 제1 클럭 신호(CLK1)의 상승 에지에 동기하여 출력할 수 있다.

도 3에서는 제2 클럭 신호(CLK2)가 제1 클럭 신호(CLK1)의 하강 에지에 동기하고 제2 데이터(D2)가 제1 클럭 신호(CLK1)의 상승 에지에 동기하는 것으로 도시되었지만, 실시예에 따라서 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)의 상승 에지에 동기하고 제2 데이터(D2)는 제1 클럭 신호(CLK1)의 하강 에지에 동기할 수 있다.

도 1, 2 및 4를 참조하면, 상기 제1 클럭 주파수 및 상기 제2 클럭 주파수의 비율과, 상기 제1 데이터 주파수 및 상기 제2 데이터 주파수의 비율은 동일할 수 있으며, 예를 들어 상기 비율은 4:1일 수 있다.

클럭 분주부(110)는 제1 클럭 신호(CLK1)를 4분주하여 상기 제1 클럭 주파수의 1/4의 값인 상기 제2 클럭 주파수를 가지는 제2 클럭 신호(CLK2)를 발생한다. 예를 들어, 클럭 분주부(110)는 제1 클럭 신호(CLK1)의 짝수 번째의 상승 에지에 동기하여 레벨이 천이하는 제2 클럭 신호(CLK2)를 발생할 수 있으며, 제2 클럭 신호(CLK2)를 상기 외부 회로에 제공할 수 있다.

데이터 처리부(120)는 제2 데이터(D2)를 상기 제1 데이터 주파수의 1/4의 값인 상기 제2 데이터 주파수로 상기 외부 회로에 제공할 수 있다. 예를 들어, 데이터 처리부(120)는 제2 버퍼부(128)에 저장되는 제2 데이터(D2)를 제1 클럭 신호(CLK1)의 홀수 번째의 상승 에지에 동기하여 출력할 수 있다.

도 4에서는 제2 클럭 신호(CLK2)가 제1 클럭 신호(CLK1)의 짝수 번째의 상승 에지에 동기하고 제2 데이터(D2)가 제1 클럭 신호(CLK1)의 홀수 번째의 상승 에지에 동기하는 것으로 도시되었지만, 실시예에 따라서 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)의 홀수 번째의 상승 에지에 동기하고 제2 데이터(D2)는 제1 클럭 신호(CLK1)의 짝수 번째의 상승 에지에 동기할 수 있다. 또한 제2 클럭 신호(CLK2) 및 제2 데이터(D2)는 제1 클럭 신호(CLK1)의 하강 에지들에 동기하여 제공될 수도 있다.

도 1, 2 및 5를 참조하면, 상기 제1 클럭 주파수 및 상기 제2 클럭 주파수의 비율과, 상기 제1 데이터 주파수 및 상기 제2 데이터 주파수의 비율은 동일할 수 있으며, 예를 들어 상기 비율은 6:1일 수 있다.

클럭 분주부(110)는 제1 클럭 신호(CLK1)를 6분주하여 상기 제1 클럭 주파수의 1/6의 값인 상기 제2 클럭 주파수를 가지는 제2 클럭 신호(CLK2)를 발생한다. 예를 들어, 클럭 분주부(110)는 제1 클럭 신호(CLK1)의 (3n-2) (n은 1이상의 자연수) 번째의 상승 에지에 동기하여 레벨이 천이하는 제2 클럭 신호(CLK2)를 발생할 수 있으며, 제2 클럭 신호(CLK2)를 상기 외부 회로에 제공할 수 있다.

데이터 처리부(120)는 제2 데이터(D2)를 상기 제1 데이터 주파수의 1/6의 값인 상기 제2 데이터 주파수로 상기 외부 회로에 제공할 수 있다. 예를 들어, 데이터 처리부(120)는 제2 버퍼부(128)에 저장되는 제2 데이터(D2)를 제1 클럭 신호(CLK1)의 (3n-1) 번째의 하강 에지에 동기하여 출력할 수 있다.

도 3 내지 도 5에서는 상기 제1 클럭 주파수 및 상기 제2 클럭 주파수의 비율과, 상기 제1 데이터 주파수 및 상기 제2 데이터 주파수의 비율이 2:1, 4:1 및 6:1인 경우를 각각 도시하였지만, 실시예에 따라서 상기 비율은 임의의 값을 가질 수 있다.

도 1 내지 5에서는 복수의 데이터들(DATA)이 두 개의 데이터인 제1 데이터(D1)와 제2 데이터(D2)를 포함하는 경우, 즉 두 개의 디스플레이 구동 회로를 포함하는 디스플레이 장치에 적용할 수 있는 디스플레이 구동 회로(100)의 실시예를 도시하였지만, 본 발명의 실시예들에 따른 디스플레이 구동 회로는 세 개 또는 그 이상의 디스플레이 구동 회로를 포함하는 디스플레이 장치에 적용되도록 구현될 수 있다.

예를 들어, 본 발명의 실시예들에 따른 디스플레이 구동 회로가 캐스캐이드 방식으로 연결된 세 개의 디스플레이 구동 회로를 포함하는 디스플레이 장치에 적용되는 경우에, 즉 복수의 데이터들이 제1 내지 제3 데이터를 포함하는 경우에, 클럭 분주부는 제1 클럭 신호를 분주하여 제2 클럭 신호를 발생하며, 데이터 분배부는 상기 제1 클럭 신호에 기초하여 상기 제1 내지 제3 데이터를 분리할 수 있다. 구동 로직부는 상기 제1 데이터 및 상기 제2 클럭 신호에 기초하여 상응하는 디스플레이 패널을 구동시키며, 상기 제1 클럭 신호에 기초하여 상기 제2 및 제3 데이터를 제2 데이터 주파수로 외부 회로에 제공할 수 있다. 실시예에 따라서, 상기 구동 로직부는 상기 제1 데이터를 저장하는 제1 버퍼부 및 상기 제2 및 제3 데이터를 저장하는 제2 버퍼부를 포함하여 구현될 수도 있고, 상기 제1 데이터를 저장하는 제1 버퍼부, 상기 제2 데이터를 저장하는 제2 버퍼부 및 상기 제3 데이터를 저장하는 제3 버퍼부를 포함하여 구현될 수도 있다.

도 6은 본 발명의 다른 실시예에 따른 디스플레이 구동 회로를 나타내는 블록도이다.

도 6을 참조하면, 디스플레이 구동 회로(200)는 수신부(210), 클럭 분주부(220), 직렬-병렬 변환부(230), 데이터 처리부(240), 병렬-직렬 변환부(250) 및 송신부(260)를 포함한다.

수신부(210)는 제1 클럭 주파수를 가지는 제1 클럭 신호(CLK1) 및 제1 데이터 주파수로 전송되는 복수의 데이터들(DATA)을 수신하여 클럭 분주부(220) 및 데이터 처리부(240)에 각각 제공한다. 복수의 데이터들(DATA) 및 제1 클럭 신호(CLK1)는 예를 들어 외부의 호스트로부터 전송될 수 있으며, 수신부(210)는 HSSI 방식으로 상기 호스트와 통신할 수 있다.

클럭 분주부(220)는 제1 클럭 신호(CLK1)를 분주하여 제2 클럭 주파수를 가지는 제2 클럭 신호(CLK2)를 발생하고 외부 회로에 제공한다. 데이터 처리부(240)는 복수의 데이터들(DATA)을 제1 데이터(D1) 및 제2 데이터(D2)로 분리하고, 제1 데이터(D1) 및 제2 클럭 신호(CLK2)에 기초하여 상응하는 디스플레이 패널을 구동시키며, 제1 클럭 신호(CLK1)에 기초하여 제2 데이터(D2)를 제2 데이터 주파수로 상기 외부 회로에 제공한다. 클럭 분주부(220)는 도 1의 클럭 분주부(110)와 실질적으로 동일한 구조를 가질 수 있으며, 데이터 처리부(240)는 도 1의 데이터 처리부(120) 및 도 2의 데이터 처리부(120a)와 실질적으로 동일한 구조를 가질 수 있다.

직렬-병렬 변환부(230)는 직렬화되어 전송되는 복수의 데이터들(DATA)을 병렬화하여 데이터 처리부(240)에 제공한다. 병렬-직렬 변환부(250)는 데이터 송수신 채널에 적합하도록 제2 데이터(D2)를 병렬화하여 제공한다.

송신부(260)는 제2 클럭 신호(CLK2) 및 제2 데이터(D2)를 상기 외부 회로에 각각 제공한다. 제2 클럭 신호(CLK2) 및 제2 데이터(D2)는 예를 들어 후단의 디스플레이 구동 회로로 전송될 수 있으며, 송신부(260)는 HSSI 방식으로 상기 후단의 디스플레이 구동 회로와 통신할 수 있다.

도시하지는 않았지만, 직렬-병렬 변환부(230), 데이터 처리부(240) 및 병렬-직렬 변환부(250)는 제어 신호에 기초하여 상기의 동작들을 수행할 수 있다.

도 7은 본 발명의 일 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.

도 7을 참조하면, 디스플레이 장치(300)는 디스플레이 패널(310), 제1 디스플레이 구동 회로(320) 및 제2 디스플레이 구동 회로(330)를 포함한다.

디스플레이 패널(310)은 LCD, CRT, PDP, LED, OLED 및 FED 중 하나일 수 있으며, 제1 디스플레이 구동 회로(320)에 의하여 제1 영역이 구동되고 제2 디스플레이 구동 회로(330)에 의하여 제2 영역이 구동될 수 있다. 예를 들어, 디스플레이 패널(310)은 상대적으로 크기가 클 수 있다.

제1 디스플레이 구동 회로(320)는 제1 클럭 주파수를 가지는 제1 클럭 신호(CLK1)를 분주하여 제2 클럭 주파수를 가지는 제2 클럭 신호(CLK2)를 발생하고, 제1 데이터 주파수로 수신되는 복수의 데이터들(DATA)을 제1 데이터(D1) 및 제2 데이터(D2)로 분리하고, 제1 데이터(D1) 및 제2 클럭 신호(CLK2)에 기초하여 상기 디스플레이 패널(310)의 제1 영역을 구동시키며, 제1 클럭 신호(CLK1)에 기초하여 제2 데이터(D2)를 제2 데이터 주파수로 제공한다.

제1 디스플레이 구동 회로(320)는 도 1의 디스플레이 구동 회로(100)일 수 있다. 즉, 제1 디스플레이 구동 회로(320)는 제1 클럭 분주부 및 제1 데이터 처리부를 포함할 수 있다. 상기 제1 데이터 처리부는 도 2의 데이터 처리부(120a)일 수 있다. 즉, 상기 제1 데이터 처리부는 제1 데이터 분배부 및 제1 구동 로직부를 포함할 수 있으며, 상기 제1 구동 로직부는 제1 버퍼부 및 제2 버퍼부를 포함할 수 있다.

상기 제1 버퍼부는 제1 데이터(D1)를 저장하고, 제2 클럭 신호(CLK2)에 기초하여 저장된 제1 데이터(D1)를 상기 디스플레이 패널(310)의 제1 영역에 제공할 수 있다. 상기 제2 버퍼부는 제2 데이터(D2)를 저장하고, 제1 클럭 신호(CLK1)에 동기하여 제2 데이터(D2)를 상기 제2 데이터 주파수로 제2 디스플레이 구동 회로(330)에 제공할 수 있다.

제2 디스플레이 구동 회로(330)는 제1 디스플레이 구동 회로(320)로부터 제공된 제2 데이터(D2) 및 제2 클럭 신호(CLK2)에 기초하여 상기 디스플레이 패널(310)의 제2 영역을 구동시킨다. 예를 들어, 제2 디스플레이 구동 회로(330)는 제3 버퍼부를 포함할 수 있으며, 상기 제3 버퍼부는 제2 데이터(D2)를 저장하고, 제2 클럭 신호(CLK2)에 기초하여 저장된 제2 데이터(D2)를 상기 디스플레이 패널(310)의 제2 영역에 제공할 수 있다.

일 실시예에서, 제2 디스플레이 구동 회로(330)는 제1 디스플레이 구동 회로(320)와 실질적으로 동일한 구조를 가질 수 있다. 즉, 제2 디스플레이 구동 회로(330)는 제2 클럭 분주부 및 제2 데이터 처리부를 포함할 수 있고, 상기 제2 데이터 처리부는 제2 데이터 분배부 및 제2 구동 로직부를 포함할 수 있으며, 상기 제2 구동 로직부는 제3 버퍼부 및 제4 버퍼부를 포함할 수 있다. 이 경우 상기 디스플레이 패널(310)의 제2 영역을 구동하는데 있어서 제2 디스플레이 구동 회로(330)에 포함된 상기 제3 버퍼부가 이용될 수 있다.

일 실시예에서, 디스플레이 장치(300)는 디스플레이 패널(310)의 해상도에 따라 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2) 중 하나를 시스템 클럭으로 사용할 수 있다.

본 발명의 일 실시예에 따른 디스플레이 장치(300)는 캐스캐이드 방식으로 연결되고 하나의 데이터 송수신 채널을 이용하여 통신하는 제1 및 제2 디스플레이 구동 회로들(320, 330)을 포함한다. 제1 디스플레이 구동 회로(320)는 제1 클럭 신호(CLK1)에 동기된 제1 데이터(D1) 및 제2 클럭 신호(CLK2)에 기초하여 상기 디스플레이 패널(310)의 제1 영역을 구동시킨다. 제2 디스플레이 구동 회로(330)는 제1 클럭 신호(CLK1)에 동기하여 제2 데이터 주파수로 전송되는 제2 데이터(D2) 및 제2 클럭 신호(CLK2)에 기초하여 상기 디스플레이 패널(310)의 제2 영역을 구동시킨다. 따라서 디스플레이 구동 회로들(320, 330)은 클럭 신호와 데이터의 동기화를 위한 PLL 또는 DLL를 포함하지 않고 상대적으로 간단한 구조로 구현될 수 있으며 디스플레이 장치(300)의 크기 및 전력 소모를 감소시킬 수 있다.

도 8은 도 7의 디스플레이 장치의 동작의 일 예를 나타내는 타이밍도이다. 도 9a 내지 도 9e는 시간의 경과에 따라 도 7의 디스플레이 장치의 버퍼부들에 저장되는 데이터의 상태를 나타내는 도면들이다.

도 8은 디스플레이 패널(310)의 1-수평라인을 처리하는 1H 라인 시간(line time) 동안에 도 7의 디스플레이 장치(300)의 동작을 나타내며, 특히 도 7의 제1 디스플레이 구동 회로(320)가 제2 데이터(D2)를 상기 제1 데이터 주파수의 1/2의 값인 상기 제2 데이터 주파수로 도 7의 제2 디스플레이 구동 회로(330)에 제공하는 경우를 나타낸다. 도 9a 내지 도 9e는 각각 도 8의 시간 t2, t5, t7, t8 및 t9에서 제1 내지 제3 버퍼부들에 저장되는 데이터를 나타낸다.

도 8에서 HBP(horizontal back porch) 및 HFP(horizontal front porch)는 데이터의 수신을 대기하는 구간을 나타낸다. 도 8 및 도 9a 내지 도 9e에서 BUFFER1, BUFFER2 및 BUFFER3은 제1 디스플레이 구동 회로(320)의 제1 버퍼부, 제1 디스플레이 구동 회로(320)의 제2 버퍼부 및 제2 디스플레이 구동 회로(330)의 제3 버퍼부를 각각 나타낸다.

이하 도 7, 8 및 도 9a 내지 도 9e를 참조하여 본 발명의 일 실시예에 따른 디스플레이 장치의 동작을 설명한다.

시간 t1 내지 t3의 구간에서, 제1 디스플레이 구동 회로(320)는 데이터들(D1, D2)의 수신을 대기한다. 상기의 구간에서는 데이터들(D1, D2)이 수신되지 않으며, 예를 들어 상기 제1 내지 제3 버퍼부들을 비우고 호스트로부터 제공되는 데이터들(D1, D2)을 저장할 준비를 할 수 있다. 예를 들어 도 9a에 도시된 것처럼, 시간 t2에서 상기 제1 내지 제3 버퍼부는 빈(empty) 상태를 유지할 수 있다.

시간 t3에서, 제1 디스플레이 구동 회로(320)는 제1 클럭 신호(CLK1)에 동기되고 상기 제1 데이터 주파수로 전송되는 제2 데이터(D2)를 수신하기 시작한다. 제2 데이터(D2)는 상기 제2 버퍼부에 저장된다. 상술된 것처럼, 데이터들(D1, D2)이 직렬화되어 전송되는 경우에, 상기 디스플레이 패널(310)의 제2 영역을 구동하기 위한 제2 데이터(D2)가 먼저 전송되고 상기 디스플레이 패널(310)의 제1 영역을 구동하기 위한 제1 데이터(D1)가 이후에 전송될 수 있다.

시간 t4에서, 제1 디스플레이 구동 회로(320)는 상기 제2 버퍼부에 저장된 제2 데이터(D2)를 상기 제2 데이터 주파수로 제2 디스플레이 구동 회로(330)에 전송하기 시작한다. 상기 제2 버퍼부에 저장된 제2 데이터(D2)는 제1 클럭 신호(CLK1)에 동기하여 상기 제2 데이터 주파수로 전송되며, 상기 제3 버퍼부에 저장된다. 도 3을 참조하여 상술된 것처럼, 호스트에서 제1 디스플레이 구동 회로(320)로 제공되는 제2 데이터(D2)의 전송 속도는 제1 디스플레이 구동 회로(320)에서 제2 디스플레이 구동 회로(330)로 제공되는 제2 데이터(D2)의 전송 속도의 2배일 수 있다. 예를 들어, 도 9b에 도시된 것처럼, 시간 t5에서 상기 제2 버퍼부에 저장된 제2 데이터(D2) 중 먼저 저장된 절반에 상응하는 양이 상기 제3 버퍼부에 전송되어 저장될 수 있다. 이 때 상기 제2 버퍼부는 FIFO 방식으로 구현될 수 있고, 이미 상기 제3 버퍼부에 전송된 데이터는 삭제될 수 있다.

시간 t6에서, 제1 디스플레이 구동 회로(320)는 상기 제1 데이터 주파수로 전송되는 제1 데이터(D1)를 수신하기 시작한다. 제1 데이터(D1)는 상기 제1 버퍼부에 저장된다. 이 때 상기 제2 버퍼부에 저장된 제2 데이터(D2)는 상기 제2 데이터 주파수로 상기 제3 버퍼부에 계속 제공된다. 예를 들어, 도 9c에 도시된 것처럼, 시간 t7에서 제1 데이터(D1)의 일부가 상기 제1 버퍼부에 저장되며, 상기 제2 버퍼부에 저장된 제2 데이터(D2) 중 절반에 상응하는 양이 상기 제3 버퍼부에 전송되어 저장될 수 있다.

시간 t8에서, 상기 호스트에서 제1 디스플레이 구동 회로(320)로 제1 데이터(D1)가 모두 전송되며 상기 제1 내지 제3 버퍼부들의 데이터의 저장 상태는 도 9d에 도시된 것과 같은 형태를 가진다. 시간 t9에서, 상기 제2 버퍼부에서 상기 제3 버퍼부로 제2 데이터(D2)가 모두 전송되며, 도 9e에 도시된 것처럼 상기 제1 버퍼부에 제1 데이터(D1)가 모두 저장되고 상기 제3 버퍼부에 제2 데이터(D2)가 모두 저장된다.

제1 및 제2 디스플레이 구동 회로들(320, 330)은 상기 제1 버퍼부에 제1 데이터(D1)가 모두 저장되고 상기 제3 버퍼부에 제2 데이터(D2)가 모두 저장된 이후에, 즉 시간 t9 내지 t10의 구간에서 디스플레이 패널(310)을 구동시킬 수 있다. 디스플레이 장치(300)는 시간 t9 내지 t10의 구간에서 제1 및 제2 데이터들(D1, D2)에 상응하는 이미지를 디스플레이 패널(310)에 표시할 수 있다. 예를 들어, 제1 디스플레이 구동 회로(320)는 제2 클럭 신호(CLK2)에 기초하여 제1 데이터(D1)를 상기 디스플레이 패널(310)의 제1 영역에 제공하며 제2 디스플레이 구동 회로(330)는 제2 클럭 신호(CLK2)에 기초하여 제2 데이터(D2)를 상기 디스플레이 패널(310)의 제2 영역에 제공하여 디스플레이 패널(310)을 구동시킬 수 있다.

한편, 도 7에서는 디스플레이 장치(300)가 두 개의 디스플레이 구동 회로들(320, 330)을 포함하는 것으로 도시되었지만, 실시예에 따라서 디스플레이 장치는 캐스캐이드 방식으로 연결된 복수 개의 디스플레이 구동 회로들을 포함할 수 있으며, 디스플레이 패널은 상기 복수 개의 디스플레이 구동 회로들에 의해 구동될 수 있다.

도 10은 본 발명의 다른 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.

도 10을 참조하면, 디스플레이 장치(400)는 제1 디스플레이 패널(410), 제2 디스플레이 패널(420), 제1 디스플레이 구동 회로(430) 및 제2 디스플레이 구동 회로(440)를 포함한다.

제1 및 제2 디스플레이 패널들(410, 420)은 LCD, CRT, PDP, LED, OLED 및 FED 중 하나일 수 있다. 제1 디스플레이 패널(410)은 제1 디스플레이 구동 회로(430)에 의하여 구동되고, 제2 디스플레이 패널(420)은 제2 디스플레이 구동 회로(440)에 의하여 구동될 수 있다. 예를 들어, 제1 및 제2 디스플레이 패널들(410, 420)은 상대적으로 크기가 작을 수 있다.

제1 디스플레이 구동 회로(430)는 제1 클럭 주파수를 가지는 제1 클럭 신호(CLK1)를 분주하여 제2 클럭 주파수를 가지는 제2 클럭 신호(CLK2)를 발생하고, 제1 데이터 주파수로 수신되는 복수의 데이터들(DATA)을 제1 데이터(D1) 및 제2 데이터(D2)로 분리하고, 제1 데이터(D1) 및 제2 클럭 신호(CLK2)에 기초하여 제1 디스플레이 패널(410)을 구동시키며, 제1 클럭 신호(CLK1)에 기초하여 제2 데이터(D2)를 제2 데이터 주파수로 제공한다. 제2 디스플레이 구동 회로(440)는 제1 디스플레이 구동 회로(430)로부터 제공된 제2 데이터(D2) 및 제2 클럭 신호(CLK2)에 기초하여 제2 디스플레이 패널(420)을 구동시킨다.

제1 디스플레이 구동 회로(430)가 제1 디스플레이 패널(410)을 구동시키고 제2 디스플레이 구동 회로(440)가 제2 디스플레이 패널(420)을 구동시키는 것을 제외하면, 제1 및 제2 디스플레이 구동 회로들(430, 440)은 각각 도 7의 제1 및 제2 디스플레이 구동 회로들(320, 330)과 실질적으로 동일한 구조를 가질 수 있다.

도 11은 본 발명의 또 다른 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.

도 11을 참조하면, 디스플레이 장치(500)는 제1 디스플레이 패널(510), 제2 디스플레이 패널(520), 제3 디스플레이 패널(530), 제1 디스플레이 구동 회로(540), 제2 디스플레이 구동 회로(550) 및 제3 디스플레이 구동 회로(560)를 포함한다.

제1 내지 제3 디스플레이 패널들(510, 520, 530)은 LCD, CRT, PDP, LED, OLED 및 FED 중 하나일 수 있다. 제1 디스플레이 패널(510)은 제1 디스플레이 구동 회로(540)에 의하여 구동되고, 제2 디스플레이 패널(520)은 제2 디스플레이 구동 회로(550)에 의하여 구동되며, 제3 디스플레이 패널(530)은 제3 디스플레이 구동 회로(560)에 의하여 구동될 수 있다.

제1 디스플레이 구동 회로(540)는 제1 클럭 주파수를 가지는 제1 클럭 신호(CLK1)를 분주하여 제2 클럭 주파수를 가지는 제2 클럭 신호(CLK2)를 발생하고, 제1 데이터 주파수로 수신되는 복수의 데이터들(DATA)을 제1 데이터(D1), 제2 데이터(D2) 및 제3 데이터(D3)로 분리하고, 제1 데이터(D1) 및 제2 클럭 신호(CLK2)에 기초하여 제1 디스플레이 패널(510)을 구동시키며, 제1 클럭 신호(CLK1)에 기초하여 제2 데이터(D2) 및 제3 데이터(D3)를 제2 데이터 주파수로 제공한다.

실시예에 따라서, 제1 디스플레이 구동 회로(540)는 도 1 및 도 2에 도시된 것처럼 두 개의 버퍼부를 포함하여 제1 버퍼부는 제1 데이터(D1)를 저장하고 제2 버퍼부는 제2 및 제3 데이터들(D2, D3)을 저장하도록 구현될 수도 있고, 제1 내지 제3 데이터들(D1, D2, D3)을 각각 저장하는 세 개의 버퍼부를 포함하여 구현될 수도 있다.

제2 디스플레이 구동 회로(550)는 제2 클럭 신호(CLK2)를 분주하여 제3 클럭 주파수를 가지는 제3 클럭 신호(CLK3)를 발생하고, 상기 제2 데이터 주파수로 수신되는 제2 데이터(D2) 및 제3 데이터(D3)를 분리하여 저장하고, 제2 데이터(D2) 및 제2 클럭 신호(CLK2)에 기초하여 제2 디스플레이 패널(520)을 구동시키며, 제2 클럭 신호(CLK2)에 기초하여 제3 데이터(D3)를 제3 데이터 주파수로 제공한다. 제2 디스플레이 구동 회로(550)는 도 1의 디스플레이 구동 회로와 실질적으로 동일한 구조를 가질 수 있다.

제3 디스플레이 구동 회로(560)는 제2 디스플레이 구동 회로(550)로부터 제공되는 제3 데이터(D3) 및 제2 클럭 신호(CLK2)에 기초하여 제3 디스플레이 패널(530)을 구동시킨다. 실시예에 따라서, 제3 디스플레이 구동 회로(560)는 도 1의 디스플레이 구동 회로와 실질적으로 동일한 구조를 가질 수도 있고, 하나의 버퍼부를 포함하여 구현될 수도 있다.

도 12는 본 발명의 일 실시예에 따른 디스플레이 시스템을 나타내는 블록도이다.

도 12를 참조하면, 디스플레이 시스템(600)은 호스트(610) 및 디스플레이 장치(620)를 포함한다.

호스트(610)는 디스플레이 장치(620)의 동작을 제어하며, 복수의 데이터들 및 클럭 신호를 디스플레이 장치(620)에 제공한다. 호스트(610)는 특정 계산들 또는 태스크(task)들을 수행하는 프로세서 및 상기 클럭 신호를 동기화시키는 PLL 및/또는 DLL을 포함할 수 있으며, HSSI 방식으로 디스플레이 장치(620)와 통신할 수 있다. 상기 프로세서는 마이크로프로세서(microprocessor) 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다.

디스플레이 장치(620)는 상기 복수의 데이터들 및 상기 클럭 신호에 기초하여 이미지를 표시한다. 디스플레이 장치(620)는 도 7, 도 10 및 도 11의 디스플레이 장치들(300, 400, 500) 중 하나일 수 있다. 즉, 디스플레이 장치(620)는 적어도 하나의 디스플레이 패널 및 상기 디스플레이 패널을 구동시키고 캐스캐이드 방식으로 연결된 복수의 디스플레이 구동 회로들을 포함할 수 있다. 상기 디스플레이 구동 회로들은 도 1의 디스플레이 구동 회로(100)일 수 있다.

본 발명은 디스플레이 장치 및 이를 포함하는 다양한 시스템에 적용될 수 있다. 따라서 본 발명은 디스플레이 장치를 구비하는 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV 및 디지털 카메라 등과 같은 전자 기기에 확대 적용될 수 있을 것이다.

상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims

제1 클럭 주파수를 가지는 제1 클럭 신호를 분주하여 제2 클럭 주파수를 가지는 제2 클럭 신호를 발생하고, 상기 제2 클럭 신호를 외부 회로에 제공하는 클럭 분주부; 및
제1 데이터 주파수로 수신되는 복수의 데이터들을 제1 데이터 및 제2 데이터로 분리하고, 상기 제1 데이터 및 상기 제2 클럭 신호에 기초하여 상응하는 디스플레이 패널을 구동시키며, 상기 제1 클럭 신호에 기초하여 상기 제2 데이터를 제2 데이터 주파수로 상기 외부 회로에 제공하는 데이터 처리부를 포함하는 디스플레이 구동 회로.
제 1 항에 있어서, 상기 데이터 처리부는,
상기 제1 클럭 신호에 기초하여 상기 복수의 데이터들을 상기 제1 데이터 및 상기 제2 데이터로 분리하는 데이터 분배부; 및
상기 제1 데이터 및 상기 제2 클럭 신호에 기초하여 상기 상응하는 디스플레이 패널을 구동시키며, 상기 제1 클럭 신호에 동기하여 상기 제2 데이터를 상기 제2 데이터 주파수로 상기 외부 회로에 제공하는 구동 로직부를 포함하는 것을 특징으로 하는 디스플레이 구동 회로.
제 2 항에 있어서, 상기 구동 로직부는,
상기 제1 데이터를 저장하고, 상기 제2 클럭 신호에 기초하여 상기 저장된 제1 데이터를 상기 상응하는 디스플레이 패널에 제공하는 제1 버퍼부; 및
상기 제2 데이터를 저장하고, 상기 제1 클럭 신호의 상승 에지 또는 하강 에지에 동기하여 상기 제2 데이터를 상기 제2 데이터 주파수로 상기 외부 회로에 제공하는 제2 버퍼부를 포함하는 것을 특징으로 하는 디스플레이 구동 회로.
제 1 항에 있어서, 상기 제1 클럭 주파수 및 상기 제2 클럭 주파수의 비율은 상기 제1 데이터 주파수 및 상기 제2 데이터 주파수의 비율과 동일한 것을 특징으로 하는 디스플레이 구동 회로.
제 4 항에 있어서,
상기 데이터 처리부는 상기 제1 클럭 신호의 상승 에지에 동기하여 상기 제2 데이터를 상기 외부 회로에 제공하고,
상기 클럭 분주부는 상기 제1 클럭 신호의 하강 에지에 동기하여 상기 제2 클럭 신호를 발생하는 것을 특징으로 하는 디스플레이 구동 회로.
제 4 항에 있어서,
상기 데이터 처리부는 상기 제1 클럭 신호의 홀수 번째의 상승 에지에 동기하여 상기 제2 데이터를 상기 외부 회로에 제공하고,
상기 클럭 분주부는 상기 제1 클럭 신호의 짝수 번째의 상승 에지에 동기하여 상기 제2 클럭 신호를 발생하는 것을 특징으로 하는 디스플레이 구동 회로.
디스플레이 패널;
제1 클럭 주파수를 가지는 제1 클럭 신호를 분주하여 제2 클럭 주파수를 가지는 제2 클럭 신호를 발생하고, 제1 데이터 주파수로 수신되는 복수의 데이터들을 제1 데이터 및 제2 데이터로 분리하고, 상기 제1 데이터 및 상기 제2 클럭 신호에 기초하여 상기 디스플레이 패널의 제1 영역을 구동시키며, 상기 제1 클럭 신호에 기초하여 상기 제2 데이터를 제2 데이터 주파수로 제공하는 제1 디스플레이 구동 회로; 및
상기 제1 디스플레이 구동 회로로부터 제공된 상기 제2 데이터 및 상기 제2 클럭 신호에 기초하여 상기 디스플레이 패널의 제2 영역을 구동시키는 제2 디스플레이 구동 회로를 포함하는 디스플레이 장치.
제 7 항에 있어서, 상기 제1 디스플레이 구동 회로는,
상기 제1 데이터를 저장하고, 상기 제2 클럭 신호에 기초하여 상기 저장된 제1 데이터를 상기 디스플레이 패널의 제1 영역에 제공하는 제1 버퍼부; 및
상기 제2 데이터를 저장하고, 상기 제1 클럭 신호에 동기하여 상기 제2 데이터를 상기 제2 데이터 주파수로 상기 제2 디스플레이 구동 회로에 제공하는 제2 버퍼부를 포함하는 것을 특징으로 하는 디스플레이 장치.
제 8 항에 있어서, 상기 제2 디스플레이 구동 회로는,
상기 제2 데이터를 저장하고, 상기 제2 클럭 신호에 기초하여 상기 저장된 제2 데이터를 상기 디스플레이 패널의 제2 영역에 제공하는 제3 버퍼부를 포함하는 것을 특징으로 하는 디스플레이 장치.
제 9 항에 있어서, 상기 제1 및 제2 디스플레이 구동 회로들은 상기 제1 버퍼부에 상기 제1 데이터가 모두 저장되고 상기 제3 버퍼부에 상기 제2 데이터가 모두 저장된 이후에 상기 디스플레이 패널을 구동시키는 것을 특징으로 하는 디스플레이 장치.