JP5551237B2 - シリアルインタフェース上でのビデオ伝送 - Google Patents

Description

本発明は、ビデオ信号を伝送するための回路および方法に関し、詳細にはデジタル・シリアル・インタフェース上でビデオデータを伝送するための回路および方法に関する。

ポータブル電子機器はしばしば、一体化された表示パネル、および／またはビデオ信号を外部表示パネル、たとえばＬＣＤ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ、液晶ディスプレイ）、プラズマ、またはＯＬＥＤ（ｏｒｇａｎｉｃ ｌｉｇｈｔ−ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ、有機発光ダイオード）の表示装置に提供する能力を含む。

一般に、そのような機器ではメインプロセッサがメモリからビデオ画像を取り出す。次に、画像はメインプロセッサから、ポータブル機器の一体化された表示装置に直接伝送されることができる。または、ビデオ信号が外部の表示装置に伝送される場合、画像は、ビデオ画像を外部伝送に適したフォーマットにするビデオ符号器に提供されてもよい。内部の表示装置および／またはビデオ符号器はメインプロセッサと別個の構成要素であることが望ましい。画像データをメインプロセッサから一体化された表示装置に伝送するためのシリアルインタフェースを提供することが提案されている。しかし、シリアルインタフェース上で伝送速度を制御するには問題がある。

１つの選択肢としては、インタフェース上のビデオ信号伝送速度を表示装置のフレームリフレッシュ速度と同期させることである。それにより、信号はどんなバッファリングも必要なしにスクリーン上に直接表示されることができる。しかし、この解決策の欠点は、表示装置を同期させるために使用されるクロックと異なるクロックに、データ伝送を同期させられないことである。さらに、ある種の実施形態では、同じシリアルインタフェースを使用しながら、２つの表示装置がハブを介して駆動されることが望ましいが、このことはこの解決策では不可能である。

あるいは、各ビデオ画像が、シリアルインタフェースにより許容される最大帯域幅で伝送されるデータパケットを形成することができる。この解決策の欠点は、この解決策では表示前に画像データを記憶するために受信側に比較的大きなバッファを必要とすることである。さらに、同じシリアルインタフェースを使用しながら、２つの表示装置がハブを介して駆動されることが望まれる場合、２つの表示装置の個々の表示装置上で２つのパケットストリームの流れを効果的に同期させる問題、およびハブの入力と出力の間の効率およびフロー管理の問題もある。

本発明の実施形態の目的は、従来技術の１つまたは複数の欠点に少なくとも部分的に対処することである。

本発明の一様態によれば、デジタル・シリアル・インタフェース上で、ビデオデータを、一定速度でビデオデータを処理するように構成される受信回路に伝送するためのビデオ伝送回路が提供され、回路は伝送ブロックを含み、伝送ブロックは、ビデオデータの各画像に対して、複数のパケットを生成するように構成されており、複数のパケットのそれぞれが画像の画素のグループを含んでいる、パケット生成器と、一定速度に基づく時間間隔でデジタル・シリアル・インタフェース上に各画像のパケットを伝送するように構成される伝送回路と、複数のパケットの伝送後、次のパケットの伝送の開始を同期させるための同期信号を受信回路から受け取るように構成される同期回路とを含む。

一実施形態によれば、ビデオ伝送回路は、上記伝送回路に第１のタイミング信号を提供するように構成される第１のタイミング制御ブロックを含み、上記時間間隔は第１のタイミング信号に基づき決定され、上記受信回路は、ビデオ処理のタイミングを制御するための第２のタイミング信号を提供するように構成される第２のタイミング制御ブロックを含み、同期信号は第２のタイミング信号に基づき生成される。

別の実施形態によれば、画素の各グループは画像の１本のラインであり、パケット生成器は、それぞれがＮラインの画素を含むパケットを生成するように構成され、伝送回路はＮラインの期間（ｌｉｎｅ ｐｅｒｉｏｄ）に対応するように選択される時間間隔でデジタル・シリアル・インタフェース上に各画像のパケットを伝送するように構成され、ここでＮは１からＭ／２までの間の整数であり、Ｍは各画像のライン数である。

別の実施形態によれば、ビデオ伝送回路は、伝送回路に接続されるデジタル・シリアル・インタフェースと、上記パケットを受け取るためにデジタル・シリアル・インタフェースに接続される受信回路とをさらに含み、受信回路は上記パケットを一時的に記憶するための画素バッファを含む。

別の実施形態によれば、画素バッファはビデオデータの画像以下の容量を有する。

別の実施形態によれば、受信回路はビデオ符号器を含む。

別の実施形態によれば、受信回路は複数の表示装置に接続されるハブを含み、ビデオ伝送回路は表示装置のそれぞれにビデオデータを伝送するように構成され、追加のパケット生成器、および各表示装置に関連する追加の伝送回路をさらに含む。

別の実施形態によれば、同期回路は、複数のパケットの伝送後、受信回路に同期要求を伝送するように構成される。

別の実施形態によれば、同期信号は、受信回路によりフレームの処理を同期させるための垂直同期信号である。

本発明の別の様態によれば、上記ビデオ伝送回路に接続される、ビデオデータを記憶するように構成されるメモリを含む電子機器が提供される。

本発明の別の様態によれば、デジタル・シリアル・インタフェース上でビデオデータを、一定速度でビデオデータを処理するように構成される受信回路に伝送するための方法が提供され、この方法は、ビデオデータの各画像に対して、複数のパケットをパケット生成器により生成し、複数のパケットのそれぞれが画像の画素のグループを含む、ステップと、伝送回路により上記一定速度に基づく時間間隔でデジタル・シリアル・インタフェース上に各画像のパケットを伝送するステップと、複数のパケットの伝送後、次のパケットの伝送の開始を同期させるための同期信号を受信回路から受け取るステップと、を含む。

別の実施形態によれば、次のパケットの伝送の開始は、前のパケットの伝送後の設定可能な時間遅延に等しくなるように制御される。

別の実施形態によれば、この方法は、受信回路により、上記パケットの受信された画像データを、画素バッファに記憶することをさらに含む。

別の実施形態によれば、この方法は、上記時間間隔を同期させるための第１のタイミング信号、およびビデオ処理のタイミングを制御するための第２のタイミング信号を提供するステップをさらに含み、第１のタイミング信号は第２のタイミング信号に基づいて生成される。

別の実施形態によれば、この方法は、それぞれの複数のパケットの伝送後、上記同期信号を要求するステップと、上記同期信号が受信されるまでパケット伝送を休止するステップとをさらに含む。

一実施形態では、ビデオ伝送回路は、伝送されるビデオデータの各画像に対して、それぞれが画像の画素グループを含む複数のパケットを生成するように構成されるパケット生成器と、受信回路の処理速度に関連する一定速度に基づく時間間隔でデジタル・シリアル・インタフェース上に複数のパケットのうちのいくつかのパケットを伝送するように構成される送信機であって、いくつかのパケットが２つ以上のパケットである送信機と、複数のパケットのうちのいくつかのパケットの伝送後、次のパケットの伝送の開始を同期させるための同期信号を受け取るように構成される同期装置とを含む。

一実施形態では、ビデオ伝送回路は、送信機に第１の同期信号を提供するように構成される第１の同期制御ブロックを含み、上記時間間隔が第１の同期信号により決定され、受信回路が、ビデオ処理の同期を制御するための第２の同期信号を提供するように構成される第２の同期制御ブロックを含み、同期装置により受信される同期信号が、第２の同期信号に基づき生成される。

一実施形態では、画素の各グループが画像の１本のラインであり、パケット生成器が、画素ラインをそれぞれ含むパケットを生成するように構成され、伝送回路がＮラインの期間に対応するように選択される間隔でデジタル・シリアル・インタフェース上に各画像のパケットを伝送するように構成され、Ｎは１からＭ／２までの間の範囲の整数であり、Ｍは各画像のライン数である。

一実施形態では、ビデオ伝送回路は、伝送回路に接続されるデジタル・シリアル・インタフェース、およびパケットを受信するためにデジタル・シリアル・インタフェースに接続される受信回路をさらに含み、受信回路はパケットを一時的に記憶するための画素バッファを含む。

一実施形態では、画素バッファはビデオデータの画像以下の容量を有する。

一実施形態では、受信回路はビデオ符号器を含む。

一実施形態では、受信回路は、複数の表示装置に接続されるディスパッチャを含み、ビデオ伝送回路は表示装置のそれぞれにビデオデータを伝送するように構成され、追加のパケットの生成器、および各表示装置に関連する送信機をさらに含む。

一実施形態では、同期装置は複数のパケットの中のいくつかのパケット伝送後、同期要求を伝送するように構成される。一実施形態では、同期信号は受信回路によるフレームの処理を同期させるための垂直同期信号である。一実施形態では、パケット生成器は、画像ストリーム内の各画像に対して２組以上の複数のパケットを生成するように構成される。一実施形態では、複数のパケットのうちのいくつかのパケットが複数のパケットのサブセットである。

一実施形態では、電子機器が、ビデオ画像データを記憶するメモリと、メモリに接続され、伝送されるビデオデータの各画像に対して、それぞれが画像の画素グループを含む複数のパケットを生成するように構成されるパケット生成器と、受信機に関連する一定速度に基づく時間間隔でデジタル・シリアル・インタフェース上に複数のパケットの形でパケットを伝送するように構成される送信機と、複数のパケットのうちいくつかのパケットの伝送後、次のパケットの伝送の開始を同期させるための同期信号を受け取るように構成される同期装置とを含み、複数のパケットのうちのいくつかのパケットが２つ以上のパケットである。

一実施形態では、同期装置が、送信機に第１の同期信号を提供するように構成される第１の同期装置であり、時間間隔が、第１の同期信号に従って決定され、機器は、ビデオ処理の同期を制御するための第２の同期信号を提供するように構成される第２の同期装置を含む受信ブロックをさらに含み、第１の同期装置により受信される同期信号は第２の同期信号に基づき生成される。

一実施形態では、画素の各グループが画像の１本のラインであり、パケット生成器が、画素ラインをそれぞれ含むパケットを生成するように構成され、送信機がＮラインの期間に相当するように選択される間隔でデジタル・シリアル・インタフェース上に各画像のパケットを伝送するように構成され、Ｎは１からＭ／２までの範囲の整数であり、Ｍは各画像のライン数である。

一実施形態では、電子機器は、送信機に接続されるデジタル・シリアル・インタフェース、およびパケットを受け取るためにデジタル・シリアル・インタフェースに接続される受信機をさらに含み、受信機はパケットを一時的に記憶するための画素バッファを含む。

一実施形態では、画素バッファはビデオデータの画像以下の容量を有する。

一実施形態では、受信機はビデオ符号器を含む。

一実施形態では、受信機は複数の表示装置に接続されるディスパッチャを含み、送信機は表示装置のそれぞれにビデオデータを伝送するように構成され、電子機器はパケット生成器、および各表示装置に関連する送信機を含む。

一実施形態では、同期装置は、いくつかのパケットの伝送後、受信機に同期要求を伝送するように構成される。

一実施形態では、同期信号は、受信機によるフレームの処理を同期させるための垂直同期信号である。

一実施形態では、パケット生成器は、画像ストリーム内の各画像に対して２組以上の複数のパケットを生成するように構成される。

一実施形態では、いくつかのパケットは複数のパケットのサブセットである。

一実施形態では、方法が、デジタル・シリアル・インタフェースを通して受信機に伝送されるビデオデータの各画像に対して、それぞれが画像の画素グループを含む複数のパケットを生成するステップと、受信機のビデオ処理速度に関連する定数に基づき決定される時間間隔でデジタル・シリアル・インタフェース上に各画像の複数のパケットのうちのいくつかのパケットを伝送するステップであって、いくつかのパケットが２つ以上のパケットであるステップと、複数のパケットのうちのいくつかのパケットの伝送後、次のパケットの伝送の開始を同期させるための同期信号を受信機から受け取るステップと、を含む。

一実施形態では、次のパケットの伝送の開始が、前のパケットの伝送後の設定可能な遅延に等しくなるように制御される。一実施形態では、この方法は、受信機により上記パケットで受信される画像データを画素バッファの中に記憶することをさらに含む。

一実施形態では、この方法は、上記時間間隔を同期させるための第１の同期信号、およびビデオ処理の同期を制御するための第２の同期信号を生成するステップをさらに含み、同期信号は第２の同期信号の関数として生成される。

一実施形態では、この方法は、複数のパケットのうちのいくつかをそれぞれ伝送後、同期信号を要求するステップと、同期信号が受信されるまでパケット伝送を中断するステップとをさらに含む。

一実施形態では、コンピュータ読出可能メモリ媒体の内容が、デジタル・シリアル・インタフェースを通して受信機に伝送されるビデオデータの各画像に対して、それぞれが画像の画素グループを含む複数のパケットを生成するステップと、受信機のビデオ処理速度に関連する定数に基づく時間間隔でデジタル・シリアル・インタフェース上に各画像の複数のパケットのうちのいくつかを伝送するステップであって、いくつかのパケットが２つ以上のパケットであるステップと、複数のパケットのうちのいくつかのパケットの伝送後、受信機から同期信号を受け取るステップと、同期信号に基づき次のパケットの伝送を同期させるステップと、を含む方法を電子機器に実行させる。

一実施形態では、いくつかのパケットは複数のパケットのサブセットである。

一実施形態では、電子機器が、伝送されるビデオデータの各画像に対して、それぞれが画像の画素グループを含む複数のパケットを生成するための手段と、ビデオ受信処理速度に関連する定数に基づく時間間隔でデジタル・シリアル・インタフェース上に各画像の複数のパケットのうちのいくつかを伝送するための手段であって、いくつかのパケットが２つ以上のパケットである手段と、いくつかのパケットが伝送された後、同期信号に基づき次のパケットの伝送を同期させるための手段とを含む。

一実施形態では、電子機器は、生成されたパケットを受け取るための手段と、伝送するための手段と受け取るための手段の間に接続されるシリアルデジタル信号としてパケットを運ぶための手段とをさらに含む。

一実施形態では、受け取るための手段が、ビデオデータの画像以下の容量を有する、パケットを一時的に記憶するための画素バッファを含む。

一実施形態では、受け取るための手段が複数の表示装置に接続されるディスパッチャを含み、生成するための手段が、複数の表示装置の中の対応する表示装置に関連するパケットを生成するようにそれぞれ構成される複数のパケット生成器を含み、伝送するための手段が、複数の表示装置の中の対応する表示装置に関連するパケットを伝送するようにそれぞれ構成される複数の送信機を含む。

本発明の前述の目的、特徴、および有利な点が、添付の図面と併せて具体的実施形態の以下の限定しない説明で詳細に議論される。

本発明の一実施形態によるポータブル機器を示す。 本発明の一実施形態による、図１のポータブル機器をさらに詳細に示す。 本発明の実施形態によるビデオフレームのタイミングチャートを示す。 本発明の一実施形態による、デジタル・シリアル・インタフェース上でのビデオ伝送の同期を示すタイミングチャートである。 本発明の別の実施形態による、図１のポータブル電子機器をより詳細に示す。 本発明の一実施形態による、デジタル・シリアル・インタフェース上でのビデオ伝送のタイミングを例示するタイミングチャート、たとえば図５のタイミングチャートである。

図中、同じ特徴が同じ参照番号を使って指定されている。

図１は、たとえば携帯電話、スマートホン、ノートパソコン、携帯用ゲーム機（ｐｏｒｔａｂｌｅ ｇａｍｅ ｃｏｎｓｏｌｅ）、または別の電子機器であるポータブル電子機器１０２を示す。機器１０２は、たとえばポータブル機器の処理プラットフォームであるマルチメディアチップ１０４（ＭＭ ＣＨＩＰ）を含む。チップ１０４は機器のメモリ１０５（ＭＥＭ）に接続され、メモリ１０５から１つまたは複数の一体化されたまたは外部の表示装置上に表示されるデータが取り出されることができる。たとえば、機器１０２は１つまたは複数の一体化された表示装置１０６（ＳＰＡ）、１０８（ＳＰＢ）を含み、および／または、外部の表示パネル１１０（Ｐ ＥＸＴ）に接続されることができる。

ビデオデータは、表示装置１０６、１０８の一方または両方、および／または、符号化回路１１４を含む受信回路１１１に供給される。表示装置１０６，１０８の一方または両方は、シリアル・インタフェース・ハブ１１２に接続される。符号化回路１１４は、ビデオ信号が表示装置１１０への外部伝送に適すようにビデオ信号をフォーマットする。

チップ１０４と受信回路１１１の間のインタフェースは、チップ側のデジタル・シリアル・インタフェース（ｄｉｇｉｔａｌ ｓｅｒｉａｌ ｉｎｔｅｒｆａｃｅ、ＤＳＩ）伝送ブロック１１５（ＤＳＩ ＴＸ）と、受信側のＤＳＩ受信ブロック１１６（ＤＳＩ ＲＸ）と、たとえば、ブロック１１５と１１６の間に接続される１つまたは複数のデータレーン１１８および少なくとも１つのクロックレーン１２０とを含むデジタル・シリアル・インタフェース（ＤＳＩ）１１４である。

たとえば、２つのデータレーン１１８により、単一シリアル・データ・レーンのデータ速度の２倍までのデータ速度が提供される。各データレーン１１８は、たとえば単一ワイヤ、または何らかのノイズ補償を提供するための１対の差動ワイヤを含む。２つ以上のワイヤを含むそのようなシリアルインタフェースはパラレルインタフェースと同じではない。パラレルインタフェースでは、シンボルのビット、たとえば８または１２のデータビットが、８または１２の別個のワイヤ上に同時に伝送されるが、シリアルインタフェースでは、各データシンボルを形成するデータビットが、同じレーン上を順々にシリアルに伝送される。たとえば、シリアルインタフェースでは、第１のバイトが第１のデータレーン上で送信され、第２のバイトが第２のデータレーン上で送信され、次に、第３のバイトが第１のデータレーン上で送信され、以下同様である。しかし、同じバイトが多くのデータレーン上に分配されない。したがって、パラレル接続はパラレルレーン間の伝搬時間差による問題を被り、伝送の速度および距離が限定されるが、シリアルインタフェースは、いくつかのデータレーンを含んでいても、そのような不利な点がない。

クロックレーン１２０は、たとえばタイミング情報を含むクロック信号ＤＳＩ＿ＣＬＫを伝送するために使用される。タイミング情報は、シリアルデータ信号がＤＳＩ受信ブロック１１６で適切に受信されることができるようにする。

ＤＳＩインタフェース１１４は、たとえば、ＭＩＰＩ標準（ｍｏｂｉｌｅ ｉｎｄｕｓｔｒｙ ｐｒｏｃｅｓｓｏｒ ｉｎｔｅｒｆａｃｅ）に従う。ＭＩＰＩ標準は、画像プロセッサとポータブル機器内に一体化されたＬＣＤとの間でビデオデータが転送されるときに使用されるように意図される表示装置シリアル・インタフェース・プロトコルである。ＤＳＩ標準は、外部の表示装置上での表示のためにビデオデータをビデオ符号器に提供するために使用されるように意図されていない。しかし、本明細書で説明される実施形態によれば、ＤＳＩインタフェースはそのような用途に適合される。さらに、本明細書で説明されるのと同じシリアルインタフェース１１４が、一体化された表示装置の１つまたは複数に、および／または外部の表示装置にデータを提供するために使用される。別の実施形態では、ＤＳＩインタフェース１１４は任意の適切なシリアルインタフェースと置換されることができる。

ＤＳＩインタフェースはビデオモードおよびコマンドモードの動作を可能にする。ビデオモードでは、シリアルリンク上のデータ伝送と内部の表示装置の間の同期動作が提供される。コマンドモードの動作では、機器の一体化された表示装置が非同期データコマンドにより制御されることができる。たとえば、本明細書で説明される実施形態は、ＤＳＩ標準のコマンドモードを使用するが、以下に説明されるように事実上、同期動作を可能にする。

図２は、受信回路１１１が外部の表示装置１１０に信号を提供するための符号化回路１１３を含む一例によるポータブル機器をさらに詳細に示す。

メモリ１０５が、処理ブロック２０６にビデオデータを提供するＤＭＡ（ｄｉｒｅｃｔ ｍｅｍｏｒｙ ａｃｃｅｓｓ、直接メモリアクセス）ブロック２０４を介してマルチメディアチップ１０４によりアクセスされる。ブロック２０６はまた、タイミング制御ブロック２０８からクロック信号ＣＬＫ１を受け取るとともに、パケット生成器２１０およびパケット伝送回路２１２を含む。パケット生成器２１０はＤＭＡ２０４から画像データを受け取り、各画像を複数のパケットに分割する。次に、これらのパケットは、ＤＳＩインタフェース１１４上で伝送するために、パケット伝送回路２１２によりデータライン２１４を介してＤＳＩ伝送ブロック１１５に提供される。ブロック２０６はまた、ライン２１６および２１８によりＤＳＩ伝送ブロックに接続され、それぞれテアリング効果要求（ｔｅａｒｉｎｇ ｅｆｆｅｃｔ ｒｅｑｕｅｓｔ）および肯定応答信号を伝送および受信する。

符号化回路１１３はＤＳＩインタフェース１１４上に伝送される画像データパケットを受け取るための画素バッファ２２０を含む。同期制御ブロック２２２が垂直同期ブロック２２４（ＶＳＹＮＣ）にクロック信号ＣＬＫ２を提供する。垂直同期ブロック２２４は肯定応答信号ＴＥを提供するためにＤＳＩ受信ブロック１１６に接続され、垂直同期信号を提供するためにビデオ符号器２２６に接続される。ビデオ符号器はまた、たとえば画素クロックである信号ＣＬＫ２を受け取る。ビデオ符号器２２６は、画素バッファ２２０から画像データを受け取るように接続され、外部の表示パネル１１０に接続される出力を有する。

ＤＳＩインタフェース１１４上での各パケットの伝送は、ビデオ符号器２２６により処理されるデータの速度および表示装置１１０上に表示される速度に（小さな許容差の範囲内で）類似する速度で行われ、バッファのアンダーフローまたはオーバフローのどんな可能性も低減する。同時に、画像データパケットは、表示されるときの画像データのタイミングに対応する時間間隔で伝送される。

動作については、ビデオ信号が外部の表示装置１１０上に表示されることが望まれるとき、チップ１０４がＤＭＡユニット２０４を制御して、メモリ１０５から対応するビデオデータを取り出す。画像データがパケット生成器２１０に提供され、パケット生成器２１０はビデオデータの各画像を複数のパケットに分割する。たとえば、各パケットが画像の１ラインを含む。ビデオ信号の各画像がＭラインを有すると仮定すると、各画像はＭのパケットに分割される。あるいは、各パケットがＮラインを含み、ここで、Ｎは１からＭ／２までの範囲内である場合、結果として、各画像が少なくとも２つのパケットに分割される。ある種の事例では、パケットは可変サイズからなることがある。一例として、パケットが一般にＮラインを含むが、整数の結果を与えるようにはＭがＮによって分割できない場合、最後のパケットは、たとえば、現在の画像を完了するために必要とされることに応じてＮ未満のラインを含むことがある。

生成器２１０により生成される画像データパケットは、定められた時間間隔でＤＳＩインタフェース１１４上に伝送するために、パケット伝送回路２１２によりＤＳＩ伝送ブロック１１５に提供される。そのタイミングはクロックＣＬＫ１に基づく。ＤＳＩ伝送ブロック１１５は、シリアルインタフェース上でのタイミングを制御するために使用されるＤＳＩ＿ＣＬＫクロック信号と同時に、データレーン１１８上に各パケットを連続的に伝送する。

ＤＳＩ受信ブロック１１６はパケットを受け取り、抽出された画像データを画素バッファ２２０内に記憶する。次に、画像データはビデオ符号器２２６に提供され、ビデオ符号器２２６は、このデータをたとえば１つまたは複数の定められたフォーマットに対応させるようにこのデータをフォーマットし、外部の表示装置１１０に接続される出力端子にビデオ信号を提供する。このフォーマッティング動作は、たとえばＰＡＬ、ＳＥＣＡＭ、またはＮＴＳＣタイプのアナログビデオ信号を、たとえばＣＶＢＳ（Ｃｈｒｏｍａ Ｖｉｄｅｏ Ｂｌａｎｋｉｎｇ Ｓｙｎｃｈｒｏ）接続のようなコンポジットビデオ接続、またはＲＧＢ接続、Ｓ−Ｖｉｄｅｏ接続、および／またはＳＣＡＲＴ接続などに提供するために行われることができる。あるいは、デジタルインタフェース、たとえばＨＤＭＩ、ＤＶＩなどを介して接続されるＤＶＢ、ＡＴＳＣ、またはＩＳＤＢ（Ｉｎｔｅｇｒａｔｅｄ Ｓｅｒｖｉｃｅ ｄｉｇｉｔａｌ ｂｒｏａｄｃａｓｔｉｎｇ、統合デジタル放送（日本））タイプのデジタルビデオ信号が提供されることができる。ブロック２２４から作り出される垂直同期信号は、画像の表示速度に対応する時間データを含み、ビデオ符号器はこの速度で外部の表示装置にビデオ信号を提供する。

一定の数のパケットがＤＳＩインタフェース１１４上に伝送されると、処理回路２０６は伝送ブロック１１５にライン２１６上でテアリング効果要求ＴＥ ＲＥＱを提供し、ライン２１８上の応答ＴＥ ＡＣＫを待って、その後パケット伝送が再開される。このプロトコルは、ここで説明されるようにバッファオーバフローを防止するために使用される。

ＤＳＩインタフェース１１４のデータレーン１１８は、画像データが表示される速度よりも高いデータ速度を許容する。さらに、同じデータレーン１１８が、たとえば外部の表示装置１１０と同時に１つまたは複数の一体化された表示装置（図２に示されていない）にパケットを伝送するために使用され、この場合、ＤＳＩインタフェース１１４上のデータ速度は表示装置のどの１つの画像データの表示速度よりもかなり大きくなり得る。画素バッファ２２０は、受信される画像データがビデオ符号器により処理される前に、受信される画像データをこのより高い速度で一時的に記憶するために使用される。たとえばバッファ２２０のサイズは比較的小さく、たとえば画像データの数ラインだけ、たとえば２から５ラインまでの間のラインだけに対応する。

バッファ画素２２０内に記憶される画像データがビデオ符号器２２６により読み出される前に新しいデータにより上書きされると、外部の表示装置上に表示される画像の劣化をもたらすので、バッファオーバフローは一般に回避されるべきである。

本明細書で説明される実施形態では、画像の各パケットは、画像データが処理される速度に基づく時間間隔で伝送されることができる。パケット伝送タイミングはチップ１０４内のクロックＣＬＫ１に基づくが、画像データが処理される速度は受信回路１１１の画素クロックＣＬＫ２に基づく。パケット伝送回路２１２は、たとえばクロックＣＬＫ１および画像処理についての自分の認識に基づき、各パケット間に提供されるべき時間間隔を決定する。

クロックＣＬＫ１およびＣＬＫ２は、たとえば互いに対してできるだけ同期するように選択される。換言すれば、クロックＣＬＫ１およびＣＬＫ２は、たとえば実質的に同じ周波数である、または実質的に固定された比だけ互いに異なる周波数である。しかし、クロックＣＬＫ１およびＣＬＫ２は異なるソースから作り出されるので、わずかに脱同期化される可能性が高い。クロック信号ＣＬＫ１およびＣＬＫ２は、たとえば１０００サイクルごとに±１サイクルの変動を意味する±０．１％の許容差で生成される。

アンダーフローの危険性を回避するために、信号ＣＬＫ１およびＣＬＫ２の周波数は、たとえば、これらの信号の最大変動を仮定して、画像データが表示速度よりも遅く伝送されないように選択される。

画素バッファ２２０での画像データのオーバフローを回避するために、シリアルインタフェース上でＴＥ ＲＥＱおよびＴＥ ＡＣＫのプロトコルが使用され、シリアルインタフェース上での画像データの伝送が周期的に停止しビデオ符号器と再同期することができる。

ここで、図２の回路でのビデオ伝送のタイミングの一例が、図３および図４の図を参照して説明される。

図３は、表示画像に対応する有効画像領域３０４を含む画像フレーム３０２を示す。フレーム３０２は画像３０４の表示に関連するタイミングを図示する。画像３０４は、この例では左から右に表示される画像のライン３０６を含む。それぞれがＰ画素をそれぞれ含むＭラインの画像が、Ｐ×Ｍ画素の画像領域を有するように一連の画素を含む。

ライン数Ｍおよび画素数Ｐは、たとえば２から数千までの範囲内である。

各フレームでは、図３でＴ_Ｌとラベルをつけられるライン期間は、ラインの開始と次のラインの開始の間の期間である。１つまたは複数のライン期間Ｔ_Ｌにそれぞれ対応するブランク期間Ｔ_ＡおよびＴ_Ｂが一般に提供される。期間Ｔ_Ａは、各フレームの開始後かつ画像の開始前であり、期間Ｔ_Ｂは各画像後かつ次のフレームの開始前である。一般に、各ラインでは、各ラインの画像部分の前後にそれぞれ短い期間Ｔ_ＣおよびＴ_Ｄが提供される。フレームの最初の画像データラインの開始と最後の画像データラインの終了の間の期間がＭＴ_Ｌに対応し、Ｍは画像内のライン数である。

図４は、ＤＳＩ伝送ブロック１１５とＤＳＩ受信ブロック１１６との間をＤＳＩインタフェース１１４上で伝送されるパケットおよびデータの一例を示す。パケット生成器２１０は各画像をＭのパケットに分割すると仮定され、各パケットはこの例では画像の１本のラインに相当する。

新しいビデオ信号のためのビデオ復号器の任意構成後、メモリ１０５から作り出されるビデオ信号を表示すべきとき、初めの画像の第１ラインの画素データを含む最初のパケットＰ_１が、まずＤＳＩインタフェース１１４上に伝送される。

最初のパケットＰ_１の伝送の開始後から、ＣＬＫ１により決定される一定の遅延時間Ｔ_Ｌ後、２番目のパケットＰ_２がインタフェース上に伝送され、別の遅延Ｔ_Ｌ後に３番目のパケットＰ_３が続くなど、ついには初めの画像の最後のラインを含む最後のパケットＰ_ＮＦが伝送される。

たとえば図３のＴ_Ｂに等しい、最後のパケットＰ_ＮＦの伝送開始後から一定時間の遅延後、同期信号を要求するテアリング効果要求信号ＴＥ ＲＥＱがブロック１１５からブロック１１６に伝送される。次に、ＤＳＩ伝送ブロック１１５は肯定応答信号ＴＥ ＡＣＫを待つ。フレームの終わりが到達すると、受信回路１１１のＶＳＹＮＣブロック２２４は、ブロック１１６からブロック１１５に同期信号ＴＥ ＡＣＫを伝送することにより応答する。

信号ＴＥ ＡＣＫの受信後から、たとえば図３のＴ_Ａに等しい一定時間の遅延後、次のフレームの最初のパケットＰ_ＮＦ＋１がＤＳＩインタフェース１１４上に伝送される。

図５は、ポータブル機器１０２の別の実施形態を示す。この例では、受信回路１１１がＤＳＩハブ１１２を含み、ＤＳＩインタフェース１１４の同じＤＳＩデータレーン１１８が複数の表示装置（この例では一体化された表示パネルＳＰＡ１０６およびＳＰＢ１０８）にビデオデータを提供するために使用される。

マルチメディアチップ１０４は１対のＤＭＡユニット２０４Ａおよび２０４Ｂを介してメモリ１０５にアクセスして、個々の表示パネルＳＰＡ１０６およびＳＰＢ１０８に伝送するためのビデオデータを受信する。パケット生成器２１０Ａ、２１０Ｂ、およびパケット伝送回路２１２Ａ、２１２Ｂをそれぞれ含む個々の処理ブロック２０６Ａおよび２０６Ｂに、ＤＭＡユニットのそれぞれが接続される。単一ＤＳＩインタフェースがあることを考慮し、ブロック２１２Ａおよび２１２Ｂによるパケット伝送が同時には行われず、たとえば別のやり方で行われることを除いて、これらのブロックは図２の対応するブロックと同じ機能を実行する。

ブロック２０６Ａおよび２０６Ｂは、画像データパケットを提供するためにデータライン２１４Ａ、２１４ＢによりＤＳＩ伝送ブロック１１５に接続され、それぞれＴＥ要求および肯定応答の信号を伝送および受け取るためにライン２１６Ａ、２１６Ｂおよびライン２１８Ａ、２１８Ｂに接続される。

ＤＳＩハブ１１２は、たとえばＦＩＦＯ（ｆｉｒｓｔ−ｉｎ−ｆｉｒｓｔ−ｏｕｔ）タイプのバッファであるバッファ３０２Ａ、３０２Ｂを含む。バッファ３０２Ａ、３０２Ｂは、それぞれパネルＳＰＡ１０６およびＳＰＢ１０８のために意図される、ＤＳＩ受信ブロック１１６から画像データを受け取るように接続される。たとえば、ＤＳＩ受信ブロック１１６により受信される各パケットは宛先表示装置を示すヘッダを含み、その結果、各パケットが含む画像データが正しいバッファ３０２Ａ、３０２Ｂにルーティングされる。

バッファ３０２Ａ、３０２Ｂは、ハブ１１２と表示装置１０６および１０８のそれぞれとの間の個々のＤＳＩインタフェースに接続される。詳細には、表示装置１０６に伴うＤＳＩインタフェースはＤＳＩ伝送ブロック３１５Ａ、ＤＳＩ受信ブロック３１６Ａ、ＤＳＩデータレーン３１８Ａ、およびＤＳＩクロックレーン３２０Ａを含み、表示装置１０８に伴うＤＳＩインタフェースはＤＳＩ伝送ブロック３１５Ｂ、ＤＳＩ受信ブロック３１６Ｂ、ＤＳＩデータレーン３１８Ｂ、およびＤＳＩクロックレーン３２０Ｂを含む。

表示装置１０６および１０８は、ＬＣＤ、ＯＬＥＤ、プラズマパネル、または別のタイプの表示パネルと、ＤＳＩインタフェース上で受信される画像データパケットを受け取るとともにビデオデータを表示するための回路とを含むスマートパネルである。

表示装置１０６は、ＤＳＩ受信ブロック３１６から画像データを受け取るように接続される画素バッファ３２２Ａと、画像の表示を同期させるタイミング制御ブロックＶＳＹＮＣ３２４Ａと、画素バッファ３２２Ａ内に記憶される画像データを表示する表示パネル３２６Ａとを含む。表示装置１０８は、サフィックス「Ｂ」でラベリングされた、表示装置１０６と同じ構成要素を含む。

ここで、図５の回路の動作が図６のタイミングチャートに関連して説明される。

図６は、ＤＳＩ伝送ブロック１１５とＤＳＩ受信ブロック１１６との間、およびＤＳＩ伝送ブロック３１５ＡとＤＳＩ受信ブロック３１６Ａとの間のデータ転送の一例を示す。

ＤＳＩハブへの主ＤＳＩインタフェース１１４が、２つの表示装置１０６および１０８に画像データを伝送するために使用される。この例では、最初、表示装置１０６に向けて意図される第１のパケットＰ_１（ＳＰＡ）がデータレーン１１８上で伝送される。このパケットはＤＳＩ受信ブロック１１６により受信され、そのすぐ後に表示装置１０６へのＤＳＩ伝送ブロック３１５Ａに伝送される。示されるように、たとえば、複数のデータレーン１１８があるためにＤＳＩインタフェース１１４上での伝送が非常に高速であることを考慮すると、たとえば単一のデータレーン３１８Ａがあるために表示装置１０６への伝送はより遅い。

次に、表示装置１０８に向けて意図される最初のパケットＰ１（ＳＰＢ）がデータレーン１１８上で伝送される。図６には示されていないが、次に、このパケットはＤＳＩ伝送ブロック３１５Ｂから表示装置１０８に伝送される。

最初のパケットＰ_１（ＳＰＡ）の伝送の開始後から時間遅延Ｔ_ＬＡ後、表示装置１０６に向けて意図される２番目のパケットＰ_２（ＳＰＡ）がＤＳＩインタフェース１１４上で伝送される。Ｔ_ＬＡは、たとえば表示装置１０６に関連するライン期間に対応する。さらにまた、この２番目のパケットＰ_２（ＳＰＡ）が、ＤＳＩ伝送ブロック３１５Ａのデータ接続を介してＤＳＩ受信ブロック３１６Ａに伝送される。ライン期間Ｔ_ＬＡおよびＴ_ＬＢはこの例では異なり、Ｔ_ＬＡはＴ_ＬＢよりも短い。しかし、これらの期間は同じでもよいし、Ｔ_ＬＡがＴ_ＬＢよりも長くてもよい。

最初のパケットＰ_１（ＳＰＢ）の伝送の開始語から時間遅延Ｔ_ＬＢ後、表示装置１０８に向けて意図される第２のパケットＰ_２（ＳＰＢ）が、ＤＳＩインタフェース１１４上で伝送される。Ｔ_ＬＢは、たとえば表示装置１０８に関連するライン期間に対応する。

たとえば、パケットの交互伝送は、交互に表示装置１０６および１０８へと、初めの画像の最終パケットＰ_ＦＮ（ＳＰＡ）がデータレーン１１８上で伝送されるまで続く。次に、表示装置１０６へのパケット伝送はしばらく停止するが、表示装置１０８への伝送は、別のパケットＰ_Ｏ（ＳＰＢ）およびＰ_Ｏ＋１（ＳＰＢ）の伝送は続く。

パケットＰ_ＦＮ（ＳＰＡ）の伝送の開始から時間遅延Ｔ_ＢＡ後、ＴＥ要求信号がＤＳＩ伝送ブロック１１５からＤＳＩ受信ブロック３１６Ａに伝送される。Ｔ_ＢＡは、たとえば表示装置１０６に関連する図３の期間Ｔ_Ｂに対応する。

表示装置１０６および１０８は、時間の経過とともにわずかにドリフトすることがある画素クロックＣＬＫ２ＡおよびＣＬＫ２Ｂを有し、そのことが互いに対して各表示装置に向けて意図されるパケットの伝送の理想的位置の中心を偏位させることが留意されるべきである。しかし、２つのパケットが同時に理想的に伝送されることが決定される場合でさえ、一般にシステムには許容差が存在し、この許容差のためにパケットが理想的伝送時間に対してわずかに遅延されることを可能にする。したがって、進行中のパケット伝送が終わるまで、パケットの１つが、伝送される前にしばらくの間待つ可能性がある。

表示装置１０６は、フレームの終わりにデータレーン３１８Ａ上にＴＥ肯定応答信号を伝送することにより、要求ＴＥに応答する。この信号は、肯定応答ライン３０３Ａ上でＤＳＩ伝送ブロック３１５ＡからＤＳＩ受信ブロック１１６まで送信され、次に、ＤＳＩインタフェース１１４上でＤＳＩ伝送ブロック１１５まで伝送され、ＤＳＩ伝送ブロック１１５からＴＥ肯定応答ライン２１８Ａを介して処理ブロック２０６Ａに伝送される。次に、別のパケットＰ_Ｏ＋２（ＳＰＢ）が表示装置１０８に伝送される。

ＴＥ肯定応答信号の受信後から時間遅延Ｔ_ＡＡ後、表示装置１０６に向けて意図される次のフレームに対する画像データの最初のパケットＰ_ＦＮ＋１（ＳＰＡ）がＤＳＩインタフェース１１４上で伝送される。伝送はこのような手法で続く。

画像データパケットが表示される速度に基づいて決定された時間間隔で、シリアルインタフェース上に画像データパケットを伝送する有利な点は、再同期が行われる前に複数のパケットを伝送でき、受信側での画素バッファが比較的小さくてよいことである。

さらに、各表示装置に対する画像データパケットが定められた期間に転送されるハブへの同じシリアルインタフェース上で複数の表示装置へのパケットを提供する有利な点は、このことがシリアルインタフェースの帯域幅を効果的に利用することである。

さらに、複数のパケットが転送された時点だけ同期信号ＴＥ ＡＣＫを送信する有利な点は、各パケットの受信後の同期信号ＴＥ ＡＣＫの伝送に関して、シリアルインタフェースの帯域幅が節約されることである。

いくつかの具体的実施形態が示されたが、変形例が可能であることが当業者には明らかであろう。

たとえば、図２の実施形態では、画像データが外部の表示装置に提供され、図５の実施形態では、画像データが２つの一体化された表示装置に提供されるが、別の実施形態では、図５の受信回路１１１が図２のビデオ符号化ブロック１１１をさらに含んでもよく、その結果、画像データは外部の表示装置にさらに提供されてもよい。

さらに、図６はパケット伝送シーケンスの具体例を示すが、別の実施形態では、各表示装置のライン期間に応じて、異なるシーケンスが可能であることが当業者には明らかであろう。

一部の実施形態が、コンピュータプログラム製品の形をとる、またはコンピュータプログラム製品を含むことができる。たとえば、一実施形態によれば、上記で説明される方法または機能の１つまたは複数を実行するように適合されるコンピュータプログラムを含むコンピュータ読出可能媒体が提供される。媒体は、物理的記憶媒体、たとえば読出専用メモリ（ＲＯＭ）チップ、あるいはディスク、たとえばデジタル多目的ディスク（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ、ＤＶＤ−ＲＯＭ）、コンパクトディスク（ＣＤ−ＲＯＭ）、ハードディスク、メモリ、ネットワーク、あるいは１つまたは複数のそのようなコンピュータ読出可能媒体上に記憶され適切なリーダ機器により読み出すことができる１つまたは複数のバーコードあるいは別の関連するコードで符号化されるようなものを含む、適切なドライバによりまたは適切な接続を介して読み出されるポータブルメディア物品などでもよい。

さらに、一部の実施形態では、システムおよび／またはモジュールおよび／または回路および／またはブロックの一部またはすべてが、別のやり方で、たとえば、１つまたは複数の特定用途向け集積回路（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ、ＡＳＩＣ）、デジタル・シグナル・プロセッサ、ディスクリート回路、論理ゲート、標準的集積回路、コントローラ（たとえば適切な命令を実行することによる、およびマイクロコントローラおよび／または組込コントローラを含む）、フィールド・プログラマブル・ゲート・アレイ（ｆｉｅｌｄ−ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ、ＦＰＧＡ）、ＣＰＬＤ（ｃｏｍｐｌｅｘ ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅ）などだけでなくＲＦＩＤ技術を利用するデバイス、およびそれらの様々な組合せを含むがそれに限定されないファームウェアおよび／またはハードウェアで少なくとも部分的に実現されるまたは提供されることができる。

そのような改変例、修正例、および改善例が本開示の一部であることが意図され、本発明の精神および範囲に入ることが意図される。したがって、前述の説明は例だけのためであり、限定することが意図されない。本発明は、以下の特許請求の範囲およびその均等物だけにより規定されるように限定される。

Claims (15)

1. デジタル・シリアル・インタフェース上で、ビデオデータを、一定速度（ＴＬ）で前記ビデオデータを処理するように構成される受信回路（１１１、１０６、１０８）に伝送するためのビデオ伝送回路であって、
   当該ビデオ伝送回路は、伝送ブロック（１０４）を備え、この伝送ブロックは、
   前記ビデオデータの各画像に対して、複数のパケットを生成するように構成されており、前記複数のパケットのそれぞれが前記画像の画素のグループを含んでいる、パケット生成器（２１０、２１０Ａ、２１０Ｂ）と、
   前記一定速度に基づく時間間隔でデジタル・シリアル・インタフェース（１１４）上に各画像の前記パケットを伝送するように構成される伝送回路（２１２、２１２Ａ、２１２Ｂ）と、
   複数のパケットの伝送後、次のパケットの伝送の開始を同期させるための同期信号（ＴＥ ＡＣＫ）を前記受信回路から受け取るように構成される同期回路（２０６）と、を含む、ビデオ伝送回路。
2. 前記伝送回路に第１のタイミング信号（ＣＬＫ１）を提供するように構成される第１のタイミング制御ブロック（２０８）を備え、
   前記時間間隔は、前記第１のタイミング信号に基づき決定され、
   前記受信回路は、前記ビデオ処理のタイミングを制御するための第２のタイミング信号（ＣＬＫ２）を提供するように構成される第２のタイミング制御ブロックを含み、
   前記同期信号が前記第２のタイミング信号に基づいて生成される、請求項１に記載のビデオ伝送回路。
3. 画素の各グループが画像の１本のラインであり、
   前記パケット生成器は、それぞれがＮラインの画素を含むパケットを生成するように構成され、
   前記伝送回路は、Ｎラインの期間に対応するように選択される時間間隔で、前記デジタル・シリアル・インタフェース上に各画像の前記パケットを伝送するように構成され、
   Ｎは１からＭ／２までの間の整数であり、Ｍが各画像のライン数である、請求項１または２に記載のビデオ伝送回路。
4. 前記伝送回路に接続されるデジタル・シリアル・インタフェース（１１４）と、
   前記パケットを一時的に記憶するための画素バッファ（２２０、３２２Ａ、３２２Ｂ）を含み、前記パケットを受け取るために前記デジタル・シリアル・インタフェースに接続される受信回路（１１１、１０６、１０８）と、をさらに備える、請求項１から３のいずれか一項に記載のビデオ伝送回路。
5. 前記画素バッファは前記ビデオデータの画像以下の容量を有する、請求項４に記載のビデオ伝送回路。
6. 前記受信回路はビデオ符号器を含む、請求項４または５に記載のビデオ伝送回路。
7. 前記受信回路は、複数の表示装置（１０６、１０８）に接続されるハブを含み、
   前記ビデオ伝送回路は、前記表示装置のそれぞれにビデオデータを伝送するように構成され、
   各表示装置に関連する追加のパケット生成器（２１０Ａ、２１０Ｂ）および追加の伝送回路（２１２Ａ、２１２Ｂ）をさらに備える、請求項４から６のいずれか一項に記載のビデオ伝送回路。
8. 前記同期回路は、複数のパケットの伝送後、前記受信回路に同期要求を伝送するように構成される、請求項１から７のいずれか一項に記載のビデオ伝送回路。
9. 前記同期信号が、前記受信回路によるフレームの前記処理を同期させるための垂直同期信号である、請求項１から８のいずれか一項に記載のビデオ伝送回路。
10. 請求項１から９のいずれか１項に記載の前記ビデオ伝送回路に接続されるビデオデータを記憶するように構成されるメモリを含む電子機器。
11. デジタル・シリアル・インタフェース上で、ビデオデータを、一定速度（ＴＬ）で前記ビデオデータを処理するように構成される受信回路（１１１、１０６、１０８）に伝送ブロック（１０４）が伝送する方法であって、
    パケット生成器（２１０、２１０Ａ、２１０Ｂ）が、前記ビデオデータの各画像に対して、複数のパケットを生成し、前記複数のパケットのそれぞれが前記画像の画素のグループを含む、ステップと、
    伝送回路（２１２、２１２Ａ、２１２Ｂ）が、前記一定速度に基づく時間間隔でデジタル・シリアル・インタフェース（１１４）上に各画像の前記パケットを伝送するステップと、
    同期回路（２０６）が、複数のパケットの伝送後、次のパケットの伝送の開始を同期させるための同期信号（ＴＥ ＡＣＫ）を、前記受信回路から受け取るステップと、を備える方法。
12. 前記次のパケットの伝送の前記開始が、前記前のパケットの伝送後の設定可能な時間遅延に等しくなるように制御される、請求項１１に記載の方法。
13. 前記受信回路が、前記パケットの受信された画像データを、画素バッファ（２２０、３２２Ａ、３２２Ｂ）に記憶することをさらに含む、請求項１１または１２に記載の方法。
14. 第１のタイミング制御ブロックが、前記時間間隔を同期させるための第１のタイミング信号（ＣＬＫ１）を提供するとともに、前記受信回路における第２のタイミング制御ブロックが、前記ビデオ処理のタイミングを制御するための第２のタイミング信号を提供するステップをさらに備え、
    前記同期信号が前記第２のタイミング信号に基づいて生成される、請求項１１から１３のいずれか一項に記載の方法。
15. 前記同期回路が、複数のパケットのそれぞれの伝送後、前記同期信号を要求するステップと、
    前記同期信号が受信されるまで、前記伝送回路が、前記パケット伝送を休止するステップと、をさらに備える、請求項１１から１４のいずれか一項に記載の方法。

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