KR20160008305A - 디스플레이 드라이버 ic의 작동 방법과 이를 포함하는 이미지 처리 시스템의 작동 방법 - Google Patents

디스플레이 드라이버 ic의 작동 방법과 이를 포함하는 이미지 처리 시스템의 작동 방법 Download PDF

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Abstract

디스플레이 드라이버 IC의 작동 방법은 제1라인 데이터를 제1메모리에 저장하는 단계와, 상기 제1메모리에 저장된 상기 제1라인 데이터 중에서 서로 인접하지 않는 제1픽셀 데이터 세트와 제2픽셀 데이터 세트를 동시에 리드하는 단계를 포함한다. 상기 작동 방법은 상기 제1픽셀 데이터 세트에 관련된 제1데이터를 제1쉬프트 레지스터의 입력 포트들 중에서 어느 하나로 전송하는 제1작동과 상기 제2픽셀 데이터 세트에 관련된 제2데이터를 제2쉬프트 레지스터의 입력 포트들 중에서 어느 하나로 전송하는 제2작동을 병렬로 수행하는 단계를 더 포함한다.

Description

디스플레이 드라이버 IC의 작동 방법과 이를 포함하는 이미지 처리 시스템의 작동 방법{METHOD OF OPERATING DISPLAY DRIVER IC AND METHOD OF OPERATING IMAGE PROCESSING SYSTEM HAVING SAME}
본 발명의 개념에 따른 실시 예는 디스플레이 드라이버 IC에 관한 것으로, 특히 프레임 메모리 또는 라인 버퍼에 저장된 라인 데이터를 복수의 리드 시작 포인트들 각각으로부터 동시에 리드할 수 있는 디스플레이 드라이버 IC의 작동 방법과 이를 포함하는 이미지 처리 시스템의 작동 방법에 관한 것이다.
스마트폰이 대중화됨에 따라, 상기 스마트폰에 포함된 디스플레이(또는 디스플레이 장치)의 고해상도(high-resolution)에 대한 요구와 상기 디스플레이의 크기의 증가에 대한 요구가 증가하고 있다.
스마트폰과 같은 이미지 처리 시스템은 디스플레이를 구동할 수 있는 디스플레이 드라이버 IC를 포함한다. 상기 디스플레이 드라이버 IC는 상기 디스플레이로 전송될 라인 데이터를 저장할 수 있는 쉬프트 레지스터를 포함한다.
상기 디스플레이의 해상도가 증가함에 따라, 상기 쉬프트 레지스터로 공급되는 쉬프트 클락의 주파수는 증가되어야 한다. 그러나, 물리적인 한계, 예컨대 RC 로드(load) 때문에 상기 쉬프트 클락의 주파수를 증가시키는 것에는 한계가 존재한다.
쉬프트 클락의 주파수는 디스플레이의 해상도와 한번에 쉬프트되는 데이터의 비트 수에 밀접한 관련이 있다. 즉, 쉬프트 클락의 주파수는 디스플레이의 해상도가 증가함에 따라 증가하고, 상기 쉬프트 클락의 주파수는 한번에 쉬프트되는 데이터의 비트 수가 증가함에 따라 감소한다.
디스플레이의 해상도가 증가함에 따라 쉬프트 클락의 주파수가 증가하는 것을 방지하기 위해, 쉬프트 레지스터에서 한번에 쉬프트되는 데이터의 비트 수가 증가하면, 쉬프트 레지스터를 포함하는 디스플레이 드라이버 IC의 높이(hight)가 증가한다.
본 발명이 이루고자 하는 기술적인 과제는, 디스플레이 드라이버 IC의 높이가 증가하는 것을 방지하기 위해, 프레임 메모리 또는 라인 버퍼에 저장된 라인 데이터를 복수의 리드 시작 포인트들 각각으로부터 동시에 리드할 수 있는 디스플레이 드라이버 IC의 작동 방법과 이를 포함하는 이미지 처리 시스템의 작동 방법을 제공하는 것이다.
상기 기술적 과제는 상기 복수의 리드 시작 포인트들 각각으로부터 동시에 리드된 각각의 데이터를 쉬프트 레지스터 블록의 복수의 입력 포트들 중에서 두 개의 입력 포트들 각각으로 병렬로 전송할 수 있는 디스플레이 드라이버 IC의 작동 방법과 이를 포함하는 이미지 처리 시스템의 작동 방법을 제공하는 것이다.
상기 기술적 과제는 상기 복수의 리드 시작 포인트들 각각으로부터 동시에 리드된 각각의 데이터에 대해 이미지 향상 작동을 병렬적으로 수행하고, 이미지 향상된 각각의 데이터를 쉬프트 레지스터 블록의 복수의 입력 포트들 중에서 두 개의 입력 포트들 각각으로 병렬로 전송할 수 있는 디스플레이 드라이버 IC의 작동 방법과 이를 포함하는 이미지 처리 시스템의 작동 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 디스플레이 드라이버 IC의 작동 방법은 제1라인 데이터를 제1메모리에 저장하는 단계와, 상기 제1메모리에 저장된 상기 제1라인 데이터 중에서 서로 인접하지 않는 제1픽셀 데이터 세트와 제2픽셀 데이터 세트를 동시에 리드하는 단계를 포함한다.
상기 작동 방법은 상기 제1픽셀 데이터 세트에 관련된 제1데이터를 제1쉬프트 레지스터의 입력 포트들 중에서 어느 하나로 전송하는 제1작동과 상기 제2픽셀 데이터 세트에 관련된 제2데이터를 제2쉬프트 레지스터의 입력 포트들 중에서 어느 하나로 전송하는 제2작동을 병렬로 수행하는 단계를 더 포함한다.
실시 예에 따라 상기 제1작동과 상기 제2작동은 동시에 수행될 수 있다.
다른 실시 예에 따라 상기 제1작동이 수행된 후 디스플레이 클락의 1주기 이내에 상기 제2작동이 수행될 수 있다.
실시 예에 따라 상기 작동 방법은 제1이미지 향상 모듈을 이용하여 상기 제1픽셀 데이터 세트에 대해 제1이미지 향상 작동을 수행하여 상기 제1데이터를 생성하는 단계와, 제2이미지 향상 모듈을 이용하여 상기 제2픽셀 데이터 세트에 대해 제2이미지 향상 작동을 수행하여 상기 제2데이터를 생성하는 더 단계를 포함하고, 상기 제1이미지 향상 작동과 상기 제2이미지 향상 작동은 병렬적으로 수행된다.
다른 실시 예에 따라 상기 작동 방법은 상기 제1픽셀 데이터 세트에 인접하는 제3픽셀 데이터 세트와 상기 제2픽셀 데이터 세트에 인접하는 제4픽셀 데이터 세트를 동시에 리드하는 단계와, 제1이미지 향상 모듈을 이용하여 상기 제1픽셀 데이터 세트와 상기 제3픽셀 데이터 세트 각각에 대해 제1이미지 향상 작동을 수행하여 상기 제1데이터를 생성하는 단계와, 제2이미지 향상 모듈을 이용하여 상기 제2픽셀 데이터 세트와 상기 제4픽셀 데이터 세트 각각에 대해 제2이미지 향상 작동을 수행하여 상기 제2데이터를 생성하는 단계를 더 포함하고, 상기 제1이미지 향상 작동과 상기 제2이미지 향상 작동은 병렬적으로 수행된다.
상기 작동 방법은 상기 제1쉬프트 레지스터의 상기 입력 포트들 중에서 상기 어느 하나와 상기 제2쉬프트 레지스터의 상기 입력 포트들 중에서 상기 어느 하나는 호스트로부터 출력된 명령에 기초하여 결정된다.
상기 제1메모리는 프레임 메모리일 수 있다.
다른 실시 예에 따라 상기 작동 방법은 상기 동시에 리드하는 단계는 제2라인 데이터가 제2메모리에 저장되는 동안 수행되고, 상기 제1메모리와 상기 제2메모리 각각은 서로 다른 라인 버퍼일 수 있다. 상기 제1라인 데이터와 상기 제2라인 데이터 각각은 동일한 이미지 향상 모듈로부터 출력된다.
본 발명의 실시 예에 따른 디스플레이 드라이버 IC와 호스트를 포함하는 이미지 처리 시스템의 작동 방법은 상기 디스플레이 드라이버 IC가 상기 호스트로부터 출력된 이미지 데이터에 포함된 제1라인 데이터를 제1메모리에 저장하는 단계와, 상기 디스플레이 드라이버 IC가 상기 제1메모리에 저장된 상기 제1라인 데이터 중에서 서로 인접하지 않는 제1픽셀 데이터 세트와 제2픽셀 데이터 세트를 동시에 리드하는 단계를 포함한다.
상기 작동 방법은 상기 제1픽셀 데이터 세트에 관련된 제1데이터를 제1쉬프트 레지스터의 입력 포트들 중에서 어느 하나로 전송하는 제1작동과 상기 제2픽셀 데이터 세트에 관련된 제2데이터를 제2쉬프트 레지스터의 입력 포트들 중에서 어느 하나로 전송하는 제2작동을 병렬로 수행하는 단계를 더 포함한다.
상기 작동 방법은 상기 디스플레이 드라이버 IC가 상기 호스트로부터 출력된 명령을 수신하고 디코드하는 단계와, 상기 디스플레이 드라이버 IC가, 상기 디코드 결과에 기초하여, 상기 제1쉬프트 레지스터의 상기 입력 포트들 중에서 상기 어느 하나와 상기 제2쉬프트 레지스터의 상기 입력 포트들 중에서 상기 어느 하나를 결정하는 단계를 더 포함한다.
상기 작동 방법은 상기 이미지 데이터는 디스플레이 시리얼 인터페이스를 통해 상기 디스플레이 드라이버 IC로 전송된다.
본 발명의 실시 예에 따른 디스플레이 드라이버 IC와 호스트를 포함하는 이미지 처리 시스템의 작동 방법은 상기 디스플레이 드라이버 IC가 상기 호스트로부터 출력된 이미지 데이터에 포함된 제1라인 데이터를 제1메모리에 저장하는 단계와, 상기 디스플레이 드라이버 IC가 상기 제1메모리에 저장된 상기 제1라인 데이터를 복수의 리드 시작 포인트들 각각으로부터 동시에 리드하는 단계를 포함한다.
상기 작동 방법은 복수의 이미지 향상 모듈들 각각을 이용하여, 상기 복수의 리드 시작 포인트들 각각으로부터 리드된 각각의 데이터에 대해 이미지 향상 작동을 병렬로 수행하는 단계와, 이미지 향상된 각각의 데이터를 쉬프트 레지스터 블록의 복수의 입력 포트들 중에서 두 개의 입력 포트들 각각으로 병렬로 전송하는 단계를 더 포함하고, 상기 제1메모리는 프레임 메모리이다.
상기 작동 방법은 상기 동시에 리드하는 단계는 상기 이미지 데이터에 포함된 제2라인 데이터가 제2메모리에 저장되는 동안 수행되고, 상기 방법은 상기 복수의 리드 시작 포인트들 각각으로부터 리드된 각각의 데이터를 쉬프트 레지스터 블록의 복수의 입력 포트들 중에서 두 개의 입력 포트들 각각으로 병렬로 전송하는 단계를 더 포함하고, 상기 제1메모리와 상기 제2메모리 각각은 서로 다른 라인 버퍼이다.
본 발명의 실시 예에 따른 디스플레이 드라이버 IC의 작동 방법은 프레임 메모리 또는 라인 버퍼에 저장된 라인 데이터를 복수의 리드 시작 포인트들 각각으로부터 동시에 리드할 수 있는 효과가 있다.
상기 디스플레이 드라이버 IC의 작동 방법은 상기 복수의 리드 시작 포인트들 각각으로부터 동시에 리드된 각각의 데이터를 쉬프트 레지스터 블록의 복수의 입력 포트들 중에서 두 개의 입력 포트들 각각으로 병렬로 전송할 수 있는 효과가 있다.
상기 디스플레이 드라이버 IC의 작동 방법은 상기 복수의 리드 시작 포인트들 각각으로부터 동시에 리드된 각각의 데이터에 대해 이미지 향상 작동을 병렬적으로 수행하고, 이미지 향상된 각각의 데이터를 쉬프트 레지스터 블록의 복수의 입력 포트들 중에서 두 개의 입력 포트들 각각으로 병렬로 전송할 수 있는 효과가 있다.
상기 디스플레이 드라이버 IC는 디스플레이의 해상도가 증가하더라도 한번에 쉬프트되는 데이터의 비트 수(즉, 쉬프트 데이터 폭)를 줄일 수 있으므로 상기 디스플레이 드라이버 IC의 높이(hight)를 줄일 수 있는 효과가 있다.
상기 디스플레이 드라이버 IC는 한번에 쉬프트되는 데이터의 비트 수(즉, 쉬프트 데이터 폭)를 증가시킴과 동시에 쉬프트 클락의 주파수를 감소시킬 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 이미지 처리 시스템의 블록도이다.
도 2는 도 1에 도시된 디스플레이 드라이버 IC의 개략적인 블록도이다.
도 3은 도 2에 도시된 제어 로직 회로의 일 실시 예를 나타내는 블록도이다.
도 4는 도 3에 도시된 프레임 메모리에 저장된 라인 데이터의 실시 예를 나타낸다.
도 5는 본 발명의 일 실시 예에 따른 동시 리드를 설명하기 위한 개념도이다.
도 6은 본 발명의 다른 실시 예에 따른 동시 리드를 설명하기 위한 개념도이다.
도 7은 본 발명의 또 다른 실시 예에 따른 동시 리드를 설명하기 위한 개념도이다.
도 8은 본 발명의 또 다른 실시 예에 따른 동시 리드를 설명하기 위한 개념도이다.
도 9는 도 3에 도시된 제어 로직 회로의 작동의 일 실시 예를 설명하기 위한 신호들의 타이밍 도이다.
도 10은 도 3에 도시된 제어 로직 회로의 작동의 다른 실시 예를 설명하기 위한 신호들의 타이밍 도이다.
도 11은 도 2에 도시된 제어 로직 회로의 다른 실시 예를 나타내는 블록도이다.
도 12는 도 11에 도시된 제어 로직 회로의 작동을 설명하기 위한 신호들의 타이밍 도이다.
도 13은 도 2에 도시된 제어 로직 회로의 또 다른 실시 예를 나타내는 블록도이다.
도 14는 도 13에 도시된 제어 로직 회로의 작동을 설명하기 위한 신호들의 타이밍 도이다.
도 15는 도 2에 도시된 디스플레이 드라이버 IC의 작동의 일 실시 예를 설명하기 위한 플로우차트이다.
도 16은 도 2에 도시된 디스플레이 드라이버 IC의 작동의 다른 실시 예를 설명하기 위한 플로우차트이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 이미지 처리 시스템의 블록도이다. 도 1을 참조하면, 이미지 처리 시스템(100)은 호스트(110)와 디스플레이 드라이버 IC(200), 및 디스플레이(130)를 포함한다.
이미지 처리 시스템(100)은 휴대용 전자 장치로 구현될 수 있다.
상기 휴대용 전자 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰 (smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(mobile internet device(MID), 웨어러블 컴퓨터, 사물 인터넷(internet of things(IoT)) 장치, 만물 인터넷 (internet of everything(IoE)) 장치, 또는 e-북(e-book)으로 구현될 수 있다.
호스트(110)는 집적 회로, 시스템 온 칩(system on chip(SoC)), 애플리케이션 프로세서(application processor(AP)), 또는 모바일 AP로 구현될 수 있다.
호스트(110)는 디스플레이 드라이버 IC(200)의 작동을 제어할 수 있다. 호스트(110)는 데이터 패킷(PAC)을 인터페이스를 통해 디스플레이 드라이버 IC(200)로 전송할 수 있다. 예컨대, 데이터 패킷(PAC)은 동기 신호들과 이미지 데이터를 포함할 수 있다. 여기서, 동기 신호들은 수직 동기 신호, 수평 동기 신호, 및 데이터 인에이블 신호를 포함할 수 있다.
예컨대, 호스트(110)는 클락 신호를 인터페이스를 통해 디스플레이 드라이버 IC(200)로 전송할 수 있다. 실시 예들에 따라, 상기 클락 신호는 데이터 패킷 (PAC)을 전송하는 제1라인과 다른 제2라인을 통해 전송될 수도 있고 데이터 패킷 (PAC)에 내장(embedded)되어 전송될 수도 있다.
호스트(110)는 명령(CMD)을 인터페이스를 통해 디스플레이 드라이버 IC(200)로 전송할 수 있다. 명령(CMD)에 관련된 제어 로직 회로의 작동은 도 5부터 도 8을 참조하여 상세히 설명될 것이다.
예컨대, 상기 인터페이스는 MIPI 또는 eDP(embedded DisplayPort)로 구현될 수 있다. 예컨대, 상기 인터페이스는 디스플레이 시리얼 인터페이스(display serial interface(DSI))로 구현될 수 있다.
디스플레이 드라이버 IC(200)는 데이터 패킷(PAC)에 포함된 이미지 데이터를 처리하고, 처리의 결과에 따라 생성된 디스플레이 데이터(DDATA)를 디스플레이 (130)로 전송할 수 있다.
디스플레이 드라이버 IC(200)는 모바일 디스플레이 드라이버 IC(200)로 구현될 수 있다. 디스플레이(130)는 평판 패널(flat panel) 디스플레이로 구현될 수 있다.
도 2는 도 1에 도시된 디스플레이 드라이버 IC의 개략적인 블록도이다.
도 1과 도 2를 참조하면, 디스플레이 드라이버 IC(200)는 제어 로직 회로 (210), 쉬프트 레지스터 블록(250), 라인 래치(270), 및 복수의 드라이버들(280)을 포함할 수 있다.
제어 로직 회로(210)는 쉬프트 레지스터 블록(250)의 작동을 제어할 수 있다. 예컨대, 제어 로직 회로(210)는 제1그룹 신호들 (INL1), 제2그룹 신호들(INR1), 제3그룹 신호들(INL2), 및 제4그룹 신호들(INR2) 중에서 두 개 그룹들의 신호들을 병렬로 쉬프트 레지스터 블록(250)으로 출력할 수 있다. 제어 로직 회로(210)는, 명령(CMD)에 기초하여, 두 개의 그룹들을 선택할 수 있다.
쉬프트 레지스터 블록(250)은 라인 단위로 데이터를 저장할 수 있다. 쉬프트 레지스터 블록(250)은 M(M은 자연수)개의 쉬프트 레지스터들(251과 253)을 포함할 수 있다.
도 2에서는 설명의 편의를 위해, 2개의 쉬프트 레지스터들(251과 253)이 도시되고 설명되나, 본 발명의 기술적 사상이 쉬프트 레지스터 블록(250)에 포함되는 쉬프트 레지스터들(251과 253)의 개수에 한정되는 것은 아니다.
라인 래치(270)는 쉬프트 레지스터 블록(250)으로부터 출력된 라인 데이터를 복수의 드라이버들(280)로 출력한다. 라인 데이터는
실시 예에 따라, 라인 래치(270)는, 전송 제어 신호에 응답하여, 쉬프트 레지스터 블록(250)으로부터 출력된 라인 데이터를 복수의 드라이버들(280)로 출력할 수 있다. 실시 예에 따라, 상기 전송 제어 신호는 제어 로직 회로(210)로부터 출력될 수 있다.
복수의 드라이버들(280)은 라인 데이터를 이용하여 복수의 아날로그 신호들을 생성하고, 상기 복수의 아날로그 신호들을 디스플레이(130)의 패널에 구현된 데이터 라인들(또는 소스 라인들)로 출력할 수 있다. 복수의 드라이버들(280) 각각은 증폭기로 구현될 수 있다.
도 3은 도 2에 도시된 제어 로직 회로의 일 실시 예를 나타내는 블록도이다.
도 1부터 도 3을 참조하면, 제어 로직 회로(210A)는 인터페이스 회로(211), 라이트 컨트롤러(213), 프레임 메모리(215), 리드 컨트롤러(217), 복수의 이미지 향상 모듈들(219와 221), 타이밍 컨트롤러(223A), 및 오실레이터(225)를 포함할 수 있다.
인터페이스 회로(211)는 호스트(110)로부터 출력된 데이터 패킷(PAC)을 수신하고, 클락 신호를 이용하여 데이터 패킷(PAC)으로부터 동기 신호들과 이미지 데이터(IID)를 복원(또는 생성)할 수 있다. 상술한 바와 같이, 상기 클락 신호는 데이터 패킷(PAC)과 분리되어 호스트(110)로부터 전송될 수도 있고 데이터 패킷(PAC)에 내장될 수 있다.
또한, 인터페이스 회로(211)는 호스트(110)로부터 출력된 명령(CMD)을 수신하고 디코드하고, 디코드 결과에 따라 방향 지시 신호(DIR)를 생성할 수 있다. 실시 예들에 따라, 방향 지시 신호(DIR)는 리드 컨트롤러(217) 또는 타이밍 컨트롤러 (223A)로 전송될 수 있다.
실시 예들에 따라, 방향 지시 신호(DIR)를 생성할 수 있는 디코더는 인터페이스 회로(211)의 내부 또는 외부에 구현될 수 있다.
인터페이스 회로(211)는 동기 신호들과 이미지 데이터(IID)를 라이트 컨트롤러(213)로 전송할 수도 있다.
라이트 컨트롤러(213)는 디스플레이 클락 신호(DCLK)와 동기 신호들을 이용하여 라이트 제어 신호들(WCT)을 생성하고, 라이트 제어 신호들(WCT)을 이용하여 이미지 데이터(IID)를 프레임 메모리(215)에 라이트할 수 있다.
프레임 메모리(215)는, 디스플레이 클락(DCLK)과 라이트 제어 신호들(WCT)을 이용하여, 이미지 데이터(IID)를 저장할 수 있다. 예컨대, 프레임 메모리(215)는 프레임 버퍼 또는 GRAM(graphic random access memory)으로 구현될 수 있다.
도 4는 도 3에 도시된 프레임 메모리에 저장된 라인 데이터의 실시 예를 나타낸다.
도 4에 도시된 바와 같이 각 라인 데이터(LDATA1, LDATA2, 및 LDATA3)가 각 라인에 저장될 수 있다.
제1라인 데이터(LDATA1)는 N(N은 자연수)개의 픽셀 데이터(P(1)~P(N))를 포함할 수 있다. 예컨대, 각 픽셀 데이터(P(1)~P(N))는 24-비트로 구현될 수 있다. 각 픽셀 데이터(P(1)~P(N))는 RGB 데이터를 포함할 수 있다.
각 픽셀 데이터(P(1)~P(N/2))는 제1라인의 제1영역에 저장되고 각 픽셀 데이터(P(N/2+1)~P(N))는 상기 제1라인의 제2영역에 저장된다.
동시 리드(또는 동시 리드 작동)의 방향은 명령(CMD)에 기초하여 생성된 방향 지시 신호(DIR)에 따라 결정될 수 있다.
실시 예에 따라 리드 컨트롤러(217)는, 오실레이터(225)로부터 출력된 디스플레이 클락 (DCLK)을 이용하여, 리드 제어 신호들(RCT)을 생성할 수 있다. 다른 실시 예에 따라, 리드 컨트롤러(217)는, 방향 지시 신호(DIR)와 디스플레이 클락 (DCLK)을 이용하여, 리드 제어 신호들(RCT)을 생성할 수 있다. 여기서, 리드 제어 신호들(RCT)은 프레임 메모리(215)에 저장된 각 픽셀 데이터(P(1)~P(N)))를 리드하는데 필요한 신호들을 의미할 수 있다.
프레임 메모리(215)는, 리드 제어 신호들(RCT)에 응답하여, 동시에 리드될 픽셀 데이터 세트들을 선택할 수 있다. 실시 예들에 따라, 각 픽셀 데이터 세트는 1개의 픽셀 데이터(예컨대, 24-비트), 2개의 픽셀 데이터(예컨대, 48-비트), 4개의 픽셀 데이터(예컨대, 96-비트), 8개의 픽셀 데이터(예컨대, 192-비트), 또는 16개의 픽셀 데이터(예컨대, 384-비트)를 포함할 수 있다.
본 명세서에는 설명의 편의를 위해, 각 픽셀 데이터 세트가 2개의 픽셀 데이터를 포함한다고 가정하나, 본 발명의 기술적 사상이 각 픽셀 데이터 세트에 포함되는 픽셀 데이터의 비트 수에 한정되는 것은 아니다.
제1이미지 향상 모듈(219)은, 디스플레이 클락(DCLK)에 응답하여, 픽셀 데이터 세트 단위로 출력되는 레프트 픽셀 데이터 세트(LI)에 대한 이미지 향상 작동 (image enhancement operation)을 수행하고, 이미지 향상된 레프트 픽셀 데이터 세트(LI')를 타이밍 컨트롤러(223A)로 출력한다.
제2이미지 향상 모듈(221)은, 디스플레이 클락(DCLK)에 응답하여, 픽셀 데이터 세트 단위로 출력되는 라이트 픽셀 데이터 세트(RI)에 대한 이미지 향상 작동을 수행하고, 이미지 향상된 라이트 픽셀 데이터 세트(RI')를 타이밍 컨트롤러(223A)로 출력한다. 예컨대, 이미지 향상된 레프트 픽셀 데이터 세트(LI')는 레프트 픽셀 데이터 세트(LI)에 관련된 데이터 세트이고, 이미지 향상된 라이트 픽셀 데이터 세트(RI')는 라이트 픽셀 데이터 세트(RI)에 관련된 데이터 세트이다.
이미지 향상 작동은 콘트라스트(contrast) 향상, 에지(edge) 향상, 샤프니스 (sharpness) 향상, 및/또는 컬러 포화(color saturation) 향상을 포함할 수 있다.
또한, 각 이미지 향상 모듈(219와 221)은 CABC(content adaptive backlight control) 기능을 수행할 수 있는 하드웨어로 구현될 수 있다.
타이밍 컨트롤러(223A)는, 방향 지시 신호(DIR)에 기초하여, 제1그룹 신호들 (INL1), 제2그룹 신호들(INR1), 제3그룹 신호들(INL2), 및 제4그룹 신호들(INR2) 중에서 두 개의 그룹들의 신호들을 병렬로 쉬프트 레지스터 블록(250)으로 출력할 수 있다.
오실레이터(225)는 각 구성 요소(213, 215, 217, 219, 221, 및 223A)의 작동에 필요한 디스플레이 클락(DCLK)을 생성할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 동시 리드를 설명하기 위한 개념도이다.
방향 지시 신호(DIR)가 제1값을 가질 때, 타이밍 컨트롤러(223A)는 경우 1(CASE1)을 수행하기 위해 제1그룹 신호들(INL1)을 제1쉬프트 레지스터(251)의 왼쪽(또는 제1) 입력 단자들로 출력하고 제3그룹 신호들(INL2)을 제2쉬프트 레지스터 (252)의 왼쪽(또는 제3) 입력 단자들로 출력한다. 이때, 제1그룹 신호들(INL1)과 제3그룹 신호들(INL2)은 병렬적으로 쉬프트 레지스터 블록(250)으로 출력된다.
입력 단자들은 입력 포트(input port)로 불릴 수 있다.
경우 1(CASE1)에서 프레임 메모리(215), 리드 컨트롤러(217), 및 이미지 향상 모듈들(219와 221)의 작동은 도 2, 도 4, 및 도 5를 참조하여 설명된다.
리드 컨트롤러(217)는 방향 지시 신호(DIR)에 기초하여 리드 제어 신호들 (RCT)를 생성할 수 있다.
디스플레이 클락(DCLK)의 제1 상승 에지에서 리드 컨트롤러(217)는 프레임 메모리(215)로부터 레프트 픽셀 데이터 세트(LI=DA)와 라이트 픽셀 데이터 세트 (RI=DB)를 동시에 리드한다. 즉, 프레임 메모리(215)는, 디스플레이 클락(DCLK)과 리드 제어 신호들(RCT)에 응답하여, 레프트 픽셀 데이터 세트(LI=DA)와 라이트 픽셀 데이터 세트(RI=DB)를 동시에 리드 컨트롤러(217)로 전송한다.
여기서, 레프트 픽셀 데이터 세트(LI=DA)는 2개의 픽셀 데이터(P(1)과 (P2))를 포함하고, 라이트 픽셀 데이터 세트(RI=DB)는 2개의 픽셀 데이터(P(N/2+1)과 (P(N/2+2))를 포함한다.
이때, 픽셀 데이터(P(1))가 저장된 영역과 픽셀 데이터 (P(N/2+1))가 저장된 영역 각각은 리드 시작 포인트를 의미할 수 있다.
이미지 향상 모듈들(219와 221) 각각은 리드 컨트롤러(217)로부터 전송된 레프트 픽셀 데이터 세트(LI=DA)와 라이트 픽셀 데이터 세트(RI=DB) 각각에 대해 이미지 향상 작동을 병렬로 수행하고, 이미지 향상된 레프트 픽셀 데이터 세트(LI'=DA')와 이미지 향상된 라이트 픽셀 데이터 세트(RI'=DB') 각각을 타이밍 컨트롤러(223A)로 출력한다.
타이밍 컨트롤러(223A)는 이미지 향상된 레프트 픽셀 데이터 세트(LI'=DA')를 포함하는 제1그룹 신호들(INL1)을 제1쉬프트 레지스터(251)의 왼쪽 입력 단자들로 출력하고 이미지 향상된 라이트 픽셀 데이터 세트(RI'=DB')를 포함하는 제3그룹 신호들(INL2)을 제2쉬프트 레지스터(252)의 왼쪽 입력 단자들로 출력한다. 이때, 제1그룹 신호들(INL1)과 제3그룹 신호들(INL2)은 병렬적으로 쉬프트 레지스터 블록(250)으로 출력된다.
디스플레이 클락(DCLK)의 제2 상승 에지에서 리드 컨트롤러(217)는 프레임 메모리(215)로부터 레프트 픽셀 데이터 세트(LI=DC)와 라이트 픽셀 데이터 세트 (RI=DD)를 동시에 리드한다. 여기서, 레프트 픽셀 데이터 세트(LI=DC)는 2개의 픽셀 데이터(P(3)과 (P4))를 포함하고, 라이트 픽셀 데이터 세트(RI=DD)는 2개의 픽셀 데이터(P(N/2+3)과 (P(N/2+4))를 포함한다.
이미지 향상 모듈들(219와 221) 각각은 리드 컨트롤러(217)로부터 전송된 레프트 픽셀 데이터 세트(LI=DC)와 라이트 픽셀 데이터 세트(RI=DD) 각각에 대해 이미지 향상 작동을 병렬로 수행하고, 이미지 향상된 레프트 픽셀 데이터 세트(LI'=DC')와 이미지 향상된 라이트 픽셀 데이터 세트(RI'=DD') 각각을 타이밍 컨트롤러(223A)로 출력한다.
타이밍 컨트롤러(223A)는 이미지 향상된 레프트 픽셀 데이터 세트(LI'=DC')를 포함하는 제1그룹 신호들(INL1)을 제1쉬프트 레지스터(251)의 왼쪽 입력 단자들로 출력하고 이미지 향상된 라이트 픽셀 데이터 세트(RI'=DD')를 포함하는 제3그룹 신호들(INL2)을 제2쉬프트 레지스터(252)의 왼쪽 입력 단자들로 출력한다. 이때, 제1그룹 신호들(INL1)과 제3그룹 신호들(INL2)은 병렬적으로 쉬프트 레지스터 블록 (250)으로 출력된다.
도 6은 본 발명의 다른 실시 예에 따른 동시 리드를 설명하기 위한 개념도이다.
방향 지시 신호(DIR)가 제2값을 가질 때, 타이밍 컨트롤러(223A)는 경우 2 (CASE2)을 수행하기 위해 제2그룹 신호들(INR1)을 제1쉬프트 레지스터(251)의 오른쪽(또는 제2) 입력 단자들로 출력하고 제4그룹 신호들(INR2)을 제2쉬프트 레지스터 (252)의 오른쪽(또는 제4) 입력 단자들로 출력한다. 이때, 제2그룹 신호들(INR1)과 제4그룹 신호들 (INR2)은 병렬적으로 쉬프트 레지스터 블록(250)으로 출력된다.
경우 2(CASE2)에서 프레임 메모리(215), 리드 컨트롤러(217), 및 이미지 향상 모듈들(219와 221)의 작동은 도 2, 도 4, 및 도 6을 참조하여 설명된다.
리드 컨트롤러(217)는 방향 지시 신호(DIR)에 기초하여 리드 제어 신호들 (RCT)를 생성할 수 있다.
디스플레이 클락(DCLK)의 제1 상승 에지에서 리드 컨트롤러(217)는 프레임 메모리(215)로부터 레프트 픽셀 데이터 세트(LI=D1)와 라이트 픽셀 데이터 세트 (RI=D2)를 동시에 리드한다. 여기서, 레프트 픽셀 데이터 세트(LI=D1)는 2개의 픽셀 데이터(P(N/2)과 (P(N/2-1))를 포함하고, 라이트 픽셀 데이터 세트(RI=D2)는 2개의 픽셀 데이터(P(N)과 (P(N-1))를 포함한다.
이때, 픽셀 데이터(P(N/2))가 저장된 영역과 픽셀 데이터 (P(N))가 저장된 영역 각각은 리드 시작 포인트를 의미할 수 있다.
이미지 향상 모듈들(219와 221) 각각은 리드 컨트롤러(217)로부터 전송된 레프트 픽셀 데이터 세트(LI=D1)와 라이트 픽셀 데이터 세트(RI=D2) 각각에 대해 이미지 향상 작동을 병렬로 수행하고, 이미지 향상된 레프트 픽셀 데이터 세트 (LI'=D1')와 이미지 향상된 라이트 픽셀 데이터 세트(RI'=D2') 각각을 타이밍 컨트롤러(223A)로 출력한다.
타이밍 컨트롤러(223A)는 이미지 향상된 레프트 픽셀 데이터 세트(LI'=D1')를 포함하는 제2그룹 신호들(INR1)을 제1쉬프트 레지스터(251)의 오른쪽 입력 단자들로 출력하고 이미지 향상된 라이트 픽셀 데이터 세트(RI'=D2')를 포함하는 제4그룹 신호들(INR2)을 제2쉬프트 레지스터(252)의 오른쪽 입력 단자들로 출력한다.
디스플레이 클락(DCLK)의 제2 상승 에지에서 리드 컨트롤러(217)는 프레임 메모리(215)로부터 레프트 픽셀 데이터 세트(LI=D3)와 라이트 픽셀 데이터 세트 (RI=D4)를 동시에 리드한다. 여기서, 레프트 픽셀 데이터 세트(LI=D3)는 2개의 픽셀 데이터(P(N/2-2)과 (PN/2-3))를 포함하고, 라이트 픽셀 데이터 세트(RI=D4)는 2개의 픽셀 데이터(P(N-2)과 (P(N-3))를 포함한다.
이미지 향상 모듈들(219와 221) 각각은 리드 컨트롤러(217)로부터 전송된 레프트 픽셀 데이터 세트(LI=D3)와 라이트 픽셀 데이터 세트(RI=D4) 각각에 대해 이미지 향상 작동을 병렬로 수행하고, 이미지 향상된 레프트 픽셀 데이터 세트 (LI'=D3')와 이미지 향상된 라이트 픽셀 데이터 세트(RI'=D4') 각각을 타이밍 컨트롤러(223A)로 출력한다.
타이밍 컨트롤러(223A)는 이미지 향상된 레프트 픽셀 데이터 세트(LI'=D3')를 포함하는 제2그룹 신호들(INR1)을 제1쉬프트 레지스터(251)의 오른쪽 입력 단자들로 출력하고 이미지 향상된 라이트 픽셀 데이터 세트(RI'=D4')를 포함하는 제4그룹 신호들(INR2)을 제2쉬프트 레지스터(252)의 오른쪽 입력 단자들로 출력한다.
도 7은 본 발명의 또 다른 실시 예에 따른 동시 리드를 설명하기 위한 개념도이다.
방향 지시 신호(DIR)가 제3값을 가질 때, 타이밍 컨트롤러(223A)는 경우 3 (CASE3)을 수행하기 위해 제1그룹 신호들(INL1)을 제1쉬프트 레지스터(251)의 왼쪽 입력 단자들로 출력하고 제4그룹 신호들(INR2)을 제2쉬프트 레지스터(252)의 오른쪽 입력 단자들로 출력한다. 이때, 제1그룹 신호들(INL1)과 제4그룹 신호들(INR2)은 병렬적으로 쉬프트 레지스터 블록(250)으로 출력된다.
경우 3(CASE2)에서 프레임 메모리(215), 리드 컨트롤러(217), 및 이미지 향상 모듈들(219와 221)의 작동은 도 2, 도 4, 및 도 7을 참조하여 설명된다.
리드 컨트롤러(217)는 방향 지시 신호(DIR)에 기초하여 리드 제어 신호들 (RCT)를 생성할 수 있다.
디스플레이 클락(DCLK)의 제1 상승 에지에서 리드 컨트롤러(217)는 프레임 메모리(215)로부터 레프트 픽셀 데이터 세트(LI=DA)와 라이트 픽셀 데이터 세트 (RI=D2)를 동시에 리드한다.
이때, 픽셀 데이터(P(1))가 저장된 영역과 픽셀 데이터(P(N))가 저장된 영역 각각은 리드 시작 포인트를 의미할 수 있다.
이미지 향상 모듈들(219와 221) 각각은 리드 컨트롤러(217)로부터 전송된 레프트 픽셀 데이터 세트(LI=DA)와 라이트 픽셀 데이터 세트(RI=D2) 각각에 대해 이미지 향상 작동을 병렬로 수행하고, 이미지 향상된 레프트 픽셀 데이터 세트 (LI'=DA')와 이미지 향상된 라이트 픽셀 데이터 세트(RI'=D2') 각각을 타이밍 컨트롤러(223A)로 출력한다.
타이밍 컨트롤러(223A)는 이미지 향상된 레프트 픽셀 데이터 세트(LI'=DA')를 포함하는 제1그룹 신호들(INL1)을 제1쉬프트 레지스터(251)의 왼쪽 입력 단자들로 출력하고 이미지 향상된 라이트 픽셀 데이터 세트(RI'=D2')를 포함하는 제4그룹 신호들(INR2)을 제2쉬프트 레지스터(252)의 오른쪽 입력 단자들로 출력한다.
디스플레이 클락(DCLK)의 제2 상승 에지에서 리드 컨트롤러(217)는 프레임 메모리(215)로부터 레프트 픽셀 데이터 세트(LI=DC)와 라이트 픽셀 데이터 세트 (RI=D4)를 동시에 리드한다.
이미지 향상 모듈들(219와 221) 각각은 리드 컨트롤러(217)로부터 전송된 레프트 픽셀 데이터 세트(LI=DC)와 라이트 픽셀 데이터 세트(RI=D4) 각각에 대해 이미지 향상 작동을 병렬로 수행하고, 이미지 향상된 레프트 픽셀 데이터 세트 (LI'=DC')와 이미지 향상된 라이트 픽셀 데이터 세트(RI'=D4') 각각을 타이밍 컨트롤러(223A)로 출력한다.
타이밍 컨트롤러(223A)는 이미지 향상된 레프트 픽셀 데이터 세트(LI'=DC')를 포함하는 제1그룹 신호들(INL1)을 제1쉬프트 레지스터(251)의 왼쪽 입력 단자들로 출력하고 이미지 향상된 라이트 픽셀 데이터 세트(RI'=D4')를 포함하는 제4그룹 신호들(INR2)을 제2쉬프트 레지스터(252)의 오른쪽 입력 단자들로 출력한다.
도 8은 본 발명의 또 다른 실시 예에 따른 동시 리드를 설명하기 위한 개념도이다.
방향 지시 신호(DIR)가 제4값을 가질 때, 타이밍 컨트롤러(223A)는 경우 4 (CASE4)을 수행하기 위해 제2그룹 신호들(INR1)을 제1쉬프트 레지스터(251)의 오른쪽 입력 단자들로 출력하고 제3그룹 신호들(INL2)을 제2쉬프트 레지스터(252)의 왼쪽 입력 단자들로 출력한다. 이때, 제2그룹 신호들(INR1)과 제3그룹 신호들(INL2)은 병렬적으로 쉬프트 레지스터 블록(250)으로 출력된다.
경우 4(CASE4)에서 프레임 메모리(215), 리드 컨트롤러(217), 및 이미지 향상 모듈들(219와 221)의 작동은 도 2, 도 4, 및 도 8을 참조하여 설명된다.
리드 컨트롤러(217)는 방향 지시 신호(DIR)에 기초하여 리드 제어 신호들 (RCT)를 생성할 수 있다.
디스플레이 클락(DCLK)의 제1 상승 에지에서 리드 컨트롤러(217)는 프레임 메모리(215)로부터 레프트 픽셀 데이터 세트(LI=D1)와 라이트 픽셀 데이터 세트 (RI=DB)를 동시에 리드한다.
이때, 픽셀 데이터(P(N/2))가 저장된 영역과 픽셀 데이터(P(N/2+1))가 저장된 영역 각각은 리드 시작 포인트를 의미할 수 있다.
이미지 향상 모듈들(219와 221) 각각은 리드 컨트롤러(217)로부터 전송된 레프트 픽셀 데이터 세트(LI=D1)와 라이트 픽셀 데이터 세트(RI=DB) 각각에 대해 이미지 향상 작동을 병렬로 수행하고, 이미지 향상된 레프트 픽셀 데이터 세트 (LI'=D1')와 이미지 향상된 라이트 픽셀 데이터 세트(RI'=DB') 각각을 타이밍 컨트롤러(223A)로 출력한다.
타이밍 컨트롤러(223A)는 이미지 향상된 레프트 픽셀 데이터 세트(LI'=D1')를 포함하는 제2그룹 신호들(INR1)을 제1쉬프트 레지스터(251)의 오른쪽 입력 단자들로 출력하고 이미지 향상된 라이트 픽셀 데이터 세트(RI'=DB')를 포함하는 제3그룹 신호들(INL2)을 제2쉬프트 레지스터(252)의 왼쪽 입력 단자들로 출력한다.
디스플레이 클락(DCLK)의 제2 상승 에지에서 리드 컨트롤러(217)는 프레임 메모리(215)로부터 레프트 픽셀 데이터 세트(LI=D3)와 라이트 픽셀 데이터 세트 (RI=DD)를 동시에 리드한다.
이미지 향상 모듈들(219와 221) 각각은 리드 컨트롤러(217)로부터 전송된 레프트 픽셀 데이터 세트(LI=D3)와 라이트 픽셀 데이터 세트(RI=DD) 각각에 대해 이미지 향상 작동을 병렬로 수행하고, 이미지 향상된 레프트 픽셀 데이터 세트 (LI'=D3')와 이미지 향상된 라이트 픽셀 데이터 세트(RI'=DD') 각각을 타이밍 컨트롤러(223A)로 출력한다.
타이밍 컨트롤러(223A)는 이미지 향상된 레프트 픽셀 데이터 세트(LI'=D3')를 포함하는 제2그룹 신호들(INR1)을 제1쉬프트 레지스터(251)의 오른쪽 입력 단자들로 출력하고 이미지 향상된 라이트 픽셀 데이터 세트(RI'=DD')를 포함하는 제3그룹 신호들(INL2)을 제2쉬프트 레지스터(252)의 왼쪽 입력 단자들로 출력한다.
도 9는 도 3에 도시된 제어 로직 회로의 작동의 일 실시 예를 설명하기 위한 신호들의 타이밍 도이다.
도 1부터 도 5, 및 도 9를 참조하면, 제1그룹 신호들(INL1)은 제1쉬프트 클락(SCLK_L1), 제1입력 데이터(SDL1), 및 제1쉬프트 시작 펄스(SPL1)를 포함한다.
제1쉬프트 클락(SCLK_L1)의 주기는 디스플레이 클락(DCLK)의 주기와 동일할 수도 있고 서로 다를 수도 있다. 도 9와 도 10에서는 설명의 편의를 위해 제1쉬프트 클락(SCLK_L1)의 주기(TS1)는 디스플레이 클락(DCLK)의 주기와 동일하다고 가정한다.
제1쉬프트 레지스터(251)는, 제1쉬프트 시작 펄스(SPL1)가 활성화된 후, 제1쉬프트 클락(SCLK_L1)의 상승 에지와 하강 에지 중에서 어느 하나의 에지마다 (도 9에서는 하강 에지) 각 제1입력 데이터(DA', DC', ..., DE', 및 DG')를 래치할 수 있다.
제3그룹 신호들(INL2)은 제2쉬프트 클락(SCLK_L2), 제2입력 데이터(SDL2), 및 제2쉬프트 시작 펄스(SPL2)를 포함한다. 예컨대, 제1쉬프트 클락(SCLK_L1)의 주파수는 제2쉬프트 클락(SCLK_L2)의 주파수와 동일하고, 제1쉬프트 클락(SCLK_L1)과 제2쉬프트 클락(SCLK_L2)은 서로 동기될 수 있다. 또한, 제1쉬프트 시작 펄스 (SPL1)와 제2쉬프트 시작 펄스(SPL2)는 서로 동기될 수 있다.
제2쉬프트 레지스터(253)는, 제2쉬프트 시작 펄스(SPL2)가 활성화된 후, 제2쉬프트 클락(SCLK_L2)의 상승 에지와 하강 에지 중에서 어느 하나의 에지마다 (도 9에서는 하강 에지) 각 제2입력 데이터(DB', DD', ..., DF', 및 DH')를 래치할 수 있다.
도 9에 도시된 바와 같이, 각 시점(T1, T2, ..., T3, 및 T4)에서, 대응되는 픽셀 데이터 세트들(DA와 DB, DC와 DD, ..., DE와 DE, 및 DG와 DH)은 프레임 메모리(215)로부터 동시에(또는 병렬적으로) 리드되고, 각 이미지 향상 모듈(219와 221)에 의해 동시에(또는 병렬적으로) 처리된 대응되는 픽셀 데이터 세트들(DA'와 DB', DC'와 DD', ..., DE'와 DE', 및 DG'와 DH')은 각 쉬프트 레지스터(251과 253)의 입력 단자들로 동시에(또는 병렬적으로) 전송될 수 있다.
즉, 리드 컨트롤러(217)는 프레임 메모리(215)에 저장된 라인 데이터에 포함된 첫 번째 픽셀 데이터(또는 마지막 픽셀 데이터)부터 마지막 픽셀 데이터(또는 첫 번째 픽셀 데이터)까지 순차적으로 리드하지 않고 대응되는 픽셀 데이터 세트들 (DA와 DB, DC와 DD, ..., DE와 DE, 및 DG와 DH)을 동시에 리드한다.
도 10은 도 3에 도시된 제어 로직 회로의 작동의 다른 실시 예를 설명하기 위한 신호들의 타이밍 도이다.
도 10에 도시된 바와 같이, 제1그룹 신호들(INL1) 각각이 제1쉬프트 레지스터(251)로 전송되는 시점과 제3그룹 신호들(INL2) 각각이 제2쉬프트 레지스터(253)로 전송되는 시점 사이에는 일정한 지연(delay)이 존재한다.
즉, 제1쉬프트 클락(SCLK_L1)의 상승 시점(T1)과 제2쉬프트 클락(SCLK_L2)의 상승 시점(T1') 사이에는 일정한 기연이 존재한다.
각 제1입력 데이터 (DA', DC', ..., DE', 및 DG')가 쉬프트되면서 래치되는 제1시점과 각 제2입력 데이터(DB', DD', ..., DF', 및 DH')가 쉬프트되면서 래치되는 제2시점 사이에 일정한 지연이 존재함에 따라, 디스플레이 드라이버 IC(200)에서 소모되는 피크 전류(peak current)가 감소하고 전자기파 간섭(electromagnetic interference(EMI))가 감소할 수 있다.
일정한 지연은 한 주기(TS1)보다 작을 수 있다. 예컨대, 상기 지연은 한 주기(TS1)의 절반일 수 있으나 상기 지연은 설계 사양에 따라 변경될 수 있다.
도 11은 도 2에 도시된 제어 로직 회로의 다른 실시 예를 나타내는 블록도이다. 설명의 편의를 위해 제어 로직 회로(210B)는 경우 1(CASE1)을 수행할 수 있도록 설정되었다고 가정한다.
주파수 분주기(224)를 제외하면, 도 3에 도시된 제어 로직 회로(210A)의 구조와 작동은 도 11에 도시된 제어 로직 회로(210B)의 구조와 작동과 실질적으로 동일하다.
주파수 분주기(224)는 디스플레이 클락(DCLK)의 주파수를 분주비(division ratio)에 따라 분주하고 분주된 주파수를 갖는 작동 클락 신호를 타이밍 컨트롤러 (223A)로 공급한다.
도 12는 도 11에 도시된 제어 로직 회로의 작동을 설명하기 위한 신호들의 타이밍 도이다. 도 11과 도 12를 참조하면, 주파수 분주기(224)의 분주비는 2라고 가정한다.
도 9와 도 12를 참조하면, 도 12에 도시된 각 쉬프트 클락(SCLK_L1과 SCLK_L2)의 주기(TS2)는 도 9에 도시된 각 쉬프트 클락(SCLK_L1과 SCLK_L2)의 주기 (TS1)의 2배이다. 즉, 도 12에 도시된 각 쉬프트 클락(SCLK_L1과 SCLK_L2)의 주파수(또는 속도)는 도 9에 도시된 각 쉬프트 클락(SCLK_L1과 SCLK_L2)의 주파수(또는 속도)의 1/2이다.
또한, 도 12에 도시된 각 입력 입력 데이터(SDL1과 SDL2)의 크기는 도 9에 도시된 각 입력 데이터(SDL1과 SDL2)의 크기의 2배이다. 즉, 쉬프트 데이터 폭 (shift data width)는 2배 증가했다.
주파수 분주기(224)의 분주비가 K(K는 2보다 큰 자연수)로 설정될 때, 도 12에 도시된 각 쉬프트 클락(SCLK_L1과 SCLK_L2)의 주기는 도 9에 도시된 각 쉬프트 클락(SCLK_L1과 SCLK_L2)의 주기의 K배로 증가하고, 도 12에 도시된 각 입력 데이터(SDL1과 SDL2)의 크기는 도 9에 도시된 각 입력 입력 데이터(SDL1과 SDL2)의 크기의 K배로 증가할 수 있다.
도 13은 도 2에 도시된 제어 로직 회로의 또 다른 실시 예를 나타내는 블록도이고, 도 14는 도 13에 도시된 제어 로직 회로의 작동을 설명하기 위한 신호들의 타이밍 도이다. 설명의 편의를 위해 제어 로직 회로(210C)는 경우 1(CASE1)을 수행할 수 있도록 설정되었다고 가정한다.
도 13을 참조하면, 제어 로직 회로(210C)는 입력 인터페이스 회로(212), 라이트 컨트롤러(213), 프레임 메모리(215), 리드 컨트롤러(217), 이미지 향상 모듈 (230), 라인 버퍼 라이트 컨트롤러(231), 복수의 라인 버퍼들(233과 235), 라인 버퍼 리드 컨트롤러(237), 타이밍 컨트롤러(223B), 및 오실레이터(225)를 포함할 수 있다.
인터페이스 회로(212)는 호스트(110)로부터 출력된 데이터 패킷(PAC)을 수신하고, 클락 신호를 이용하여 데이터 패킷(PAC)으로부터 동기 신호들과 이미지 데이터(IID)를 복원(또는 생성)할 수 있다. 상술한 바와 같이, 상기 클락 신호는 데이터 패킷(PAC)과 분리되어 호스트(110)로부터 전송될 수도 있고 데이터 패킷(PAC)에 내장될 수 있다.
또한, 인터페이스 회로(212)는 호스트(110)로부터 출력된 명령(CMD)을 수신하고 디코드하고, 디코드 결과에 따라 방향 지시 신호(DIR)를 생성할 수 있다. 실시 예들에 따라, 방향 지시 신호(DIR)는 라인 버퍼 리드 컨트롤러(237) 또는 타이밍 컨트롤러(223B)로 전송될 수 있다.
실시 예들에 따라, 방향 지시 신호(DIR)를 생성할 수 있는 디코더는 인터페이스 회로(212)의 내부 또는 외부에 구현될 수 있다.
인터페이스 회로(212)는 동기 신호들과 이미지 데이터(IID)를 라이트 컨트롤러(213)로 전송할 수도 있다.
라이트 컨트롤러(213)는 디스플레이 클락 신호(DCLK)와 동기 신호들을 이용하여 라이트 제어 신호들(WCT)을 생성하고, 라이트 제어 신호들(WCT)을 이용하여 이미지 데이터(IID)를 프레임 메모리(215)에 라이트할 수 있다.
프레임 메모리(215)는, 디스플레이 클락(DCLK)과 라이트 제어 신호들(WCT)을 이용하여, 이미지 데이터(IID)를 저장할 수 있다.
리드 컨트롤러(217)는, 오실레이터(225)로부터 출력된 디스플레이 클락 (DCLK)을 이용하여, 리드 제어 신호들(RCT)을 생성할 수 있다.
프레임 메모리(215)는, 리드 제어 신호들(RCT)에 응답하여, 라인 데이터 (LID)를 출력할 수 있다. 리드 컨트롤러(217)는 리드 제어 신호들(RCT)을 이용하여 라인 데이터(LID)를 리드할 수 있다. 여기서, 라인 데이터(LID)는 도 4와 도 14에 도시된 각 라인 데이터(LDATA1, LDATA2, LDATA3, ...)를 의미할 수 있다.
이미지 향상 모듈(230)은, 디스플레이 클락(DCLK)에 응답하여, 라인 데이터 (LID)에 대한 이미지 향상 작동을 수행하고, 이미지 향상된 라인 데이터(LID')를 라인 버퍼 라이트 컨트롤러(231)로 전송할 수 있다.
라인 버퍼 라이트 컨트롤러(231)는, 디스플레이 클락(DCLK)에 응답하여, 이미지 향상된 제1라인 데이터(LID1=LDATA1')를 제1라인 버퍼(233)에 라이트한다(LDATA1' WRITE).
도 4, 도 5, 13, 및 도 14를 참조하면, 라인 버퍼 라이트 컨트롤러(231)가, 디스플레이 클락(DCLK)에 응답하여, 이미지 향상된 제2라인 데이터(LID2=LDATA2')를 제2라인 버퍼(235)에 라이트하는 동안(LDATA2' WRITE), 라인 버퍼 리드 컨트롤러(237)는, 제1라인 버퍼 리드 제어 신호들(L1CT)을 이용하여, 제1라인 버퍼(233)에 저장된 이미지 향상된 레프트 픽셀 데이터 세트(DA')와 이미지 향상된 라이트 픽셀 데이터 세트(DB')를 동시에 리드하고(LDATA1' READ), 이미지 향상된 픽셀 데이터 세트들(LBD=DA'+DB')을 타이밍 컨트롤러(223B)로 전송한다.
타이밍 컨트롤러(223B)는 이미지 향상된 레프트 픽셀 데이터 세트(SDL1=DA')를 포함하는 제1그룹 신호들(INL1)을 제1쉬프트 레지스터(251)의 왼쪽 입력 단자들로 출력하고 이미지 향상된 라이트 픽셀 데이터 세트(SDL2=DB')를 포함하는 제3그룹 신호들(INL2)을 제2쉬프트 레지스터(252)의 왼쪽 입력 단자들로 출력한다.
이때, 타이밍 컨트롤러(223B)는, 도 9에 도시된 바와 같이, 제1그룹 신호들 (INL1)과 제3그룹 신호들(INL2)을 동시에 쉬프트 레지스터 블록(250)으로 출력할 수 있다.
또한, 타이밍 컨트롤러(223B)는, 도 10에 도시된 바와 같이, 제1그룹 신호들 (INL1)을 쉬프트 레지스터 블록(250)으로 출력한 후 일정한 지연 이내에 제3그룹 신호들(INL2)을 쉬프트 레지스터 블록(250)으로 출력할 수 있다.
라인 버퍼 라이트 컨트롤러(231)가, 디스플레이 클락(DCLK)에 응답하여, 이미지 향상된 제2라인 데이터(LID2=LDATA2')를 제2라인 버퍼(235)에 라이트하는 동안(LDATA2' WRITE), 라인 버퍼 리드 컨트롤러(237)는, 제1라인 버퍼 리드 제어 신호들(L1CT)을 이용하여, 제1라인 버퍼(233)에 저장된 이미지 향상된 레프트 픽셀 데이터 세트(DC')와 이미지 향상된 라이트 픽셀 데이터 세트(DD')를 동시에 리드하고(LDATA1' READ), 이미지 향상된 픽셀 데이터 세트들(LBD=DC'+DD')을 타이밍 컨트롤러(223B)로 전송한다.
타이밍 컨트롤러(223B)는 이미지 향상된 레프트 픽셀 데이터 세트(SDL1=DC')를 포함하는 제1그룹 신호들(INL1)을 제1쉬프트 레지스터(251)의 왼쪽 입력 단자들로 출력하고 이미지 향상된 라이트 픽셀 데이터 세트(SDL2=DD')를 포함하는 제3그룹 신호들(INL2)을 제2쉬프트 레지스터(252)의 왼쪽 입력 단자들로 출력한다.
이미지 향상된 제2라인 데이터(LID2=LDATA2')가 제2라인 버퍼(235)에 저장된 후, 라인 버퍼 라이트 컨트롤러(231)는, 디스플레이 클락(DCLK)에 응답하여, 이미지 향상된 제3라인 데이터(LID1=LDATA3')를 제1라인 버퍼(233)에 라이트한다.
이미지 향상된 제3라인 데이터(LID1=LDATA3')가 제1라인 버퍼(233)에 라이트되는 동안(LDATA3' WRITE), 라인 버퍼 리드 컨트롤러(237)는, 제2라인 버퍼 리드 제어 신호들(L2CT)을 이용하여, 제2라인 버퍼(235)에 저장된 이미지 향상된 레프트 픽셀 데이터 세트와 이미지 향상된 라이트 픽셀 데이터 세트를 동시에 리드하고 (LDATA2' READ), 이미지 향상된 픽셀 데이터 세트들(LBD)을 타이밍 컨트롤러 (223B)로 전송한다.
제2라인 버퍼(235)에 저장된 이미지 향상된 픽셀 데이터 세트들이 쉬프트 레지스터 블록(250)에 의해 처리되는 작동은 제1라인 버퍼(233)에 저장된 이미지 향상된 픽셀 데이터 세트들이 쉬프트 레지스터 블록(250)에 의해 처리되는 작동과 실질적으로 동일하다.
도 15는 도 2에 도시된 디스플레이 드라이버 IC의 작동의 일 실시 예를 설명하기 위한 플로우차트이다. 우선, 설명의 편의를 위해 제어 로직 회로(210A)는 명령(CMD)에 따라 경우 1(CASE1)을 수행할 수 있도록 설정되었다고 가정한다.
도 1부터 도 10, 및 도 15를 참조하면, 리드 컨트롤러(217)는 디스플레이 클락(DCLK)의 주기마다 프레임 메모리(215)의 제1라인 데이터(LDATA1)에 포함된 대응되는 복수의 픽셀 데이터 세트들(DA와 DB, DC와 DD, ..., DE와 DF, 또는 DG와 DH)을 동시에 리드한다(S110).
도 9에 도시된 바와 같이, 시점(T1)에서 리드 컨트롤러(217)는 제1라인 데이터(LDATA1)에 포함된 복수의 픽셀 데이터 세트들(DA와 DB)을 동시에 리드하고, 시점(T2)에서 리드 컨트롤러(217)는 제1라인 데이터(LDATA1)에 포함된 복수의 픽셀 데이터 세트들(DC와 DD)를 동시에 리드하고, 시점(T3)에서 리드 컨트롤러(217)는 제1라인 데이터(LDATA1)에 포함된 복수의 픽셀 데이터 세트들(DE와 DF)를 동시에 리드하고, 시점(T4)에서 리드 컨트롤러(217)는 제1라인 데이터(LDATA1)에 포함된 복수의 픽셀 데이터 세트들(DG와 DH)을 동시에 리드한다(S110).
이미지 향상 모듈들(219와 221) 각각은 복수의 픽셀 데이터 세트들(DA와 DB, DC와 DD, ..., DE와 DF, DG와 DH) 각각에 대한 이미지 향상 작동을 병렬적으로 수행하고, 이미지 향상된 복수의 픽셀 데이터 세트들(DA'와 DB', DC'와 DD', ..., DE'와 DF', DG'와 DH') 각각을 타이밍 컨트롤러(223A)로 출력한다.
타이밍 컨트롤러(223A)는 이미지 향상된 복수의 픽셀 데이터 세트들(DA'와 DB', DC'와 DD', ..., DE'와 DF', DG'와 DH') 각각을 쉬프트 레지스터들(251과 253) 각각으로 도 9와 도 10에 도시된 바와 같이 병렬적으로 전송한다(S120).
도 16은 도 2에 도시된 디스플레이 드라이버 IC의 작동의 다른 실시 예를 설명하기 위한 플로우차트이다. 우선, 설명의 편의를 위해 제어 로직 회로(210B)는 명령(CMD)에 따라 경우 1(CASE1)을 수행할 수 있도록 설정되었다고 가정한다.
도 1부터 도 5, 도 11, 도 12, 및 도 16을 참조하면, 리드 컨트롤러(217)는 디스플레이 클락(DCLK)의 주기마다 프레임 메모리(215)의 제1라인 데이터(LDATA1)에 포함된 대응되는 복수의 제1픽셀 데이터 세트들(DA와 DB, DC와 DD, ..., DE와 DF, 또는 DG와 DH)을 동시에 리드한다(S210).
타이밍 컨트롤러(223A)는 복수의 제1픽셀 데이터 세트들(DA와 DB, DC와 DD, ..., DE와 DF, 또는 DG와 DH)을 이용하여 복수의 제2픽셀 데이터 세트들 (DA'DC', DB'DD', ..., DE'DG', 또는 DF'DH')을 생성한다(S220).
타이밍 컨트롤러(223A)는 복수의 제2픽셀 데이터 세트들(DA'DC', DB'DD', ..., DE'DG', 또는 DF'DH') 각각을 쉬프트 레지스터들(251과 253) 각각으로 동시에 또는 병렬적으로 전송한다(S230).
본 명세서에서는 설명을 명확하기 위해 경우 1(CASE1)을 수행할 수 있는 작동을 중심으로 설명되었으나, 본 발명의 실시 예에 따른 각 제어 로직 회로(210A, 210B, 또는 210C)는 경우 2(CASE2), 경우 3(CASE3), 또는 경우 4(CASE4)를 수행하기 위한 작동을 수행할 수 있다.
실시 예에 따라, 각 제어 로직 회로(210A, 210B, 또는 210C)는 경우 1 (CASE1)부터 경우 4(CASE4) 중에서 어느 하나만을 수행할 수 있도록 하드웨어적으로 설계될 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100; 데이터 처리 시스템
110; 호스트
130; 디스플레이
200; 디스플레이 드라이버 IC
210, 210A, 210B, 및 210C; 제어 로직 회로
211 및 212; 인터페이스 회로
213; 라이트 컨트롤러
215; 프레임 메모리
217; 리드 컨트롤러
219, 221, 및 230; 이미지 향상 모듈
223A 및 223B; 타이밍 컨트롤러
250; 쉬프트 레지스터 블록
251; 제1쉬프트 레지스터
253; 제2쉬프트 레지스터
270; 라인 래치
280; 드라이버

Claims (10)

  1. 제1라인 데이터를 제1메모리에 저장하는 단계; 및
    상기 제1메모리에 저장된 상기 제1라인 데이터 중에서 서로 인접하지 않는 제1픽셀 데이터 세트와 제2픽셀 데이터 세트를 동시에 리드하는 단계를 포함하는 디스플레이 드라이버 IC의 작동 방법.
  2. 제1항에 있어서,
    상기 제1픽셀 데이터 세트에 관련된 제1데이터를 제1쉬프트 레지스터의 입력 포트들 중에서 어느 하나로 전송하는 제1작동과 상기 제2픽셀 데이터 세트에 관련된 제2데이터를 제2쉬프트 레지스터의 입력 포트들 중에서 어느 하나로 전송하는 제2작동을 병렬로 수행하는 단계를 더 포함하는 디스플레이 드라이버 IC의 작동 방법.
  3. 제2항에 있어서,
    제1이미지 향상 모듈을 이용하여 상기 제1픽셀 데이터 세트에 대해 제1이미지 향상 작동을 수행하여 상기 제1데이터를 생성하는 단계; 및
    제2이미지 향상 모듈을 이용하여 상기 제2픽셀 데이터 세트에 대해 제2이미지 향상 작동을 수행하여 상기 제2데이터를 생성하는 더 단계를 포함하고,
    상기 제1이미지 향상 작동과 상기 제2이미지 향상 작동은 병렬적으로 수행되는 디스플레이 드라이버 IC의 작동 방법.
  4. 제2항에 있어서,
    상기 제1픽셀 데이터 세트에 인접하는 제3픽셀 데이터 세트와 상기 제2픽셀 데이터 세트에 인접하는 제4픽셀 데이터 세트를 동시에 리드하는 단계;
    제1이미지 향상 모듈을 이용하여 상기 제1픽셀 데이터 세트와 상기 제3픽셀 데이터 세트 각각에 대해 제1이미지 향상 작동을 수행하여 상기 제1데이터를 생성하는 단계; 및
    제2이미지 향상 모듈을 이용하여 상기 제2픽셀 데이터 세트와 상기 제4픽셀 데이터 세트 각각에 대해 제2이미지 향상 작동을 수행하여 상기 제2데이터를 생성하는 단계를 더 포함하고,
    상기 제1이미지 향상 작동과 상기 제2이미지 향상 작동은 병렬적으로 수행되는 디스플레이 드라이버 IC의 작동 방법.
  5. 제2항에 있어서,
    상기 제1쉬프트 레지스터의 상기 입력 포트들 중에서 상기 어느 하나와 상기 제2쉬프트 레지스터의 상기 입력 포트들 중에서 상기 어느 하나는 호스트로부터 출력된 명령에 기초하여 결정되는 디스플레이 드라이버 IC의 작동 방법.
  6. 제1항에 있어서,
    상기 동시에 리드하는 단계는 제2라인 데이터가 제2메모리에 저장되는 동안 수행되고,
    상기 제1메모리와 상기 제2메모리 각각은 서로 다른 라인 버퍼인 디스플레이 드라이버 IC의 작동 방법.
  7. 디스플레이 드라이버 IC와 호스트를 포함하는 이미지 처리 시스템의 작동 방법에 있어서,
    상기 디스플레이 드라이버 IC가 상기 호스트로부터 출력된 이미지 데이터에 포함된 제1라인 데이터를 제1메모리에 저장하는 단계; 및
    상기 디스플레이 드라이버 IC가 상기 제1메모리에 저장된 상기 제1라인 데이터 중에서 서로 인접하지 않는 제1픽셀 데이터 세트와 제2픽셀 데이터 세트를 동시에 리드하는 단계를 포함하는 이미지 처리 시스템의 작동 방법.
  8. 디스플레이 드라이버 IC와 호스트를 포함하는 이미지 처리 시스템의 작동 방법에 있어서,
    상기 디스플레이 드라이버 IC가 상기 호스트로부터 출력된 이미지 데이터에 포함된 제1라인 데이터를 제1메모리에 저장하는 단계; 및
    상기 디스플레이 드라이버 IC가 상기 제1메모리에 저장된 상기 제1라인 데이터를 복수의 리드 시작 포인트들 각각으로부터 동시에 리드하는 단계를 포함하는 이미지 처리 시스템의 작동 방법.
  9. 제8항에 있어서,
    복수의 이미지 향상 모듈들 각각을 이용하여, 상기 복수의 리드 시작 포인트들 각각으로부터 리드된 각각의 데이터에 대해 이미지 향상 작동을 병렬로 수행하는 단계; 및
    이미지 향상된 각각의 데이터를 쉬프트 레지스터 블록의 복수의 입력 포트들 중에서 두 개의 입력 포트들 각각으로 병렬로 전송하는 단계를 더 포함하고,
    상기 제1메모리는 프레임 메모리인 이미지 처리 시스템의 작동 방법.
  10. 제8항에 있어서,
    상기 동시에 리드하는 단계는 상기 이미지 데이터에 포함된 제2라인 데이터가 제2메모리에 저장되는 동안 수행되고,
    상기 방법은,
    상기 복수의 리드 시작 포인트들 각각으로부터 리드된 각각의 데이터를 쉬프트 레지스터 블록의 복수의 입력 포트들 중에서 두 개의 입력 포트들 각각으로 병렬로 전송하는 단계를 더 포함하고,
    상기 제1메모리와 상기 제2메모리 각각은 서로 다른 라인 버퍼인 이미지 처리 시스템의 작동 방법.
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