KR20220158917A

KR20220158917A - 실시간으로 전압 오프셋을 제거하는 수신기 및 그것의 동작 방법

Info

Publication number: KR20220158917A
Application number: KR1020210066445A
Authority: KR
Inventors: 장영환; 진은영; 김영서; 이길훈; 임현욱; 전승섭
Original assignee: 삼성전자주식회사
Priority date: 2021-05-24
Filing date: 2021-05-24
Publication date: 2022-12-02
Also published as: US11658853B2; US20220376960A1; CN115396267A

Abstract

본 개시의 실시 예에 따른 등화기의 동작 방법은 복수의 제1 코드들 중 하나를 기반으로 등화기의 계수를 설정하는 단계, 복수의 제2 코드들 중 하나를 기반으로 증폭기의 계수를 설정하는 단계, 설정된 등화기의 계수 및 설정된 증폭기의 계수를 기반으로 등화기 및 증폭기를 구동하고 오프셋 캘리브레이션을 수행하는 단계, 등화기 및 증폭기의 구동에 따라 발생되는 전압 오프셋에 대응되는 오프셋 코드를 저장하는 단계, 오프셋 캘리브레이션이 완료되었는지 여부를 판단하는 단계, 오프셋 캘리브레이션이 완료되었다는 판단에 응답하여, 입력 신호로부터 수신 데이터를 획득하는 정상 동작을 수행하는 단계, 및 정상 동작에서 오프셋 코드를 기반으로 전압 오프셋을 제거하는 단계를 포함한다.

Description

실시간으로 전압 오프셋을 제거하는 수신기 및 그것의 동작 방법{A RECEIVER FOR CANCELLATING VOLTAGE OFFSET IN REAL TIME AND OPERATION METHOD THEREOF}

본 개시는 직렬 통신 인터페이스 분야에 관한 것으로, 더욱 상세하게는 정상 동작 중에 아날로그 프론트 엔드의 계수를 변경함에 따른 전압 오프셋을 실시간으로 보상하는 수신기 및 그것의 동작 방법에 관한 것이다.

고속 직렬 통신 시스템에서, 채널을 통해 데이터의 비트들이 직렬로 전송될 수 있다. 신호가 동축 케이블, PCB 트레이스(Trace) 등과 같은 채널을 통해 전송되는 경우, 채널의 부하, 표피 효과, 유전 손실 등으로 인하여 채널의 대역폭이 제한되고 수신기에서의 신호의 고주파수 성분이 약화될 수 있다. 고주파수 성분의 손실을 보상하기 위해 수신기는 등화기(equalizer)를 포함할 수 있다. 채널이 신호의 고주파수 성분을 약화시키지만 등화기는 신호의 고주파수 성분을 부스팅(boosting)하거나 강화시킬 수 있다.

한편, 채널은 변경될 수 있고, 채널 변경에 따른 장치 불일치(device mismatch)는 고속 직렬 통신 시스템의 신뢰성을 저하시키는 전압 오프셋(offset)을 발생시킬 수 있다. 그러므로, 등화기는 채널에 따른 신호의 열화를 개선하기 위해 세팅을 변경할 필요가 있다. 특히, 영상 또는 이미지 통신 중에 장치 불일치에 따른 전압 오프셋을 실시간으로 보상할 수 있는 장치 및 방법이 고속 직렬 통신 시스템에서 요구될 수 있다.

본 개시의 목적은 고속 직렬 통신 시스템에서, 영상 또는 이미지 통신 동작 중에 실시간으로 전압 오프셋을 제거하는 수신기 및 그것의 동작 방법을 제공하는데 있다.

본 개시의 실시 예에 따른 수신기는 송신 데이터가 포함된 입력 신호를 수신하고, 입력 신호의 파형을 조정하고 입력 신호의 크기를 증폭하여 출력 신호로 출력하도록 구성된 아날로그 프론트 엔드, 출력 신호로부터 클록을 복원하고, 클록을 기반으로 데이터를 복원하여, 송신 데이터에 대응되는 복원 데이터를 출력하도록 구성된 클록 및 데이터 복원 회로, 복원 데이터로부터 전압 오프셋을 감지하고, 전압 오프셋을 제거하기 위한 오프셋 코드를 생성하도로 구성된 로직 회로, 오프셋 코드를 룩업 테이블의 형태로 저장하도록 구성된 레지스터, 및 오프셋 코드를 기반으로 오프셋 보상 신호을 생성하여 전압 오프셋을 제거하도록 구성된 오프셋 제거 회로를 포함한다.

본 개시의 실시 예에 따른 수신기는 복수의 제1 코드들 중 하나를 기반으로 등화기 계수를 설정하도록 구성된 등화기, 복수의 제2 코드들 중 하나를 기반으로 증폭기 계수를 설정하도록 구성된 증폭기, 복수의 제1 코드들 및 복수의 제2 코드들을 생성하여 등화기 계수 및 증폭기 계수를 제어하도록 구성된 로직 회로, 오프셋 코드를 기반으로 등화기 계수 및 증폭기 계수에 따라 발생되는 전압 오프셋을 제거하도록 구성된 오프셋 제거 회로, 및 오프셋 코드를 저장하도록 구성된 레지스터를 포함한다. 로직 회로는 오프셋 캘리브레이션 동작에서, 복수의 제1 코드들 및 복수의 제2 코드들을 통해 등화기 계수 및 증폭기 계수를 변경하고, 전압 오프셋에 대응되는 오프셋 코드를 생성하고, 정상 동작에서, 등화기 계수 및 증폭기 계수에 대응되는 대응 오프셋 코드를 로딩하여 오프셋 제거 회로에 제공한다.

본 개시에 따르면, 수신기는 정상 동작 전에 등화기 및 증폭기의 계수 변경에 따른 오프셋 캘리브레이션(offset calibration)을 수행함으로써, 정상 동작 중에 등화기 또는 증폭기의 계수가 변경되더라도 입력 신호의 끊김 없이 실시간으로 전압 오프셋을 제거할 수 있다.

도 1은 본 개시의 실시 예에 따른 송수신 시스템을 보여주는 블록도이다.
도 2는 본 개시의 실시 예에 따른 수신기를 보여주는 블록도이다.
도 3은 오프셋 코드가 저장된 룩업테이블의 실시 예를 보여주는 도면이다.
도 4는 도 2의 수신기의 구체적인 실시 예를 보여주는 블록도이다.
도 5는 도 4의 아날로그 프론트 엔드의 장치 불일치에 따른 전압 오프셋을 수식적으로 도출하기 위한 개념도이다.
도 6a 및 도 6b는 도 5의 제1 내지 제3 스테이지 중 적어도 하나의 구체적인 실시 예를 보여주는 회로도이다.
도 7은 본 개시의 실시 예에 따른 수신기의 동작 방법을 보여주는 순서도이다.
도 8은 도 7에 따른 수신기의 초기 동작을 보여주는 타이밍도이다.
도 9a 내지 도 9c는 도 7의 S150 단계 및 S160 단계의 실시 예들을 보여주는 도면들이다.
도 10은 도 7의 S170 단계를 구체화하는 순서도이다.
도 11은 도 10의 S172 단계에서 자동 이퀄라이징(Auto equalizing)을 수행한 예시를 보여주는 도면이다.
도 12a 및 도 12b는 본 개시의 실시 예에 따른 아이 다이어그램(eye diagram)의 변화를 보여주는 도면들이다.
도 13은 본 개시의 실시 예에 따른 수신기의 초기 동작을 보여주는 타이밍도이다.
도 14는 본 개시의 실시 예에 따른 수신기가 적용된 통신 시스템을 보여주는 블록도이다.

이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 개시의 실시 예들이 명확하고 상세하게 기재될 것이다.

도 1은 본 개시의 실시 예에 따른 송수신 시스템을 보여주는 블록도이다. 도 1을 참조하면, 송수신 시스템(1)은 제1 전자 장치(10) 및 제2 전자 장치(20)를 포함할 수 있다. 제1 전자 장치(10)는 채널(CH)을 통해 제2 전자 장치(20)와 통신할 수 있다. 이를 위해, 제1 전자 장치(10)는 수신기(100)를 포함할 수 있고, 제2 전자 장치(20)는 송신기(21)를 포함할 수 있다.

실시 예에 따라, 제1 전자 장치(10) 및 제2 전자 장치(20) 각각은 휴대용 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Media Player), 스마트폰, 또는 웨어러블(Wearable) 장치 형태 또는 개인용 컴퓨터, 서버, 워크스테이션, 노트북 등과 같은 컴퓨팅 장치일 수 있다. 또는 제 제1 전자 장치(10) 및 제2 전자 장치(20) 각각은 하나의 사용자 장치에 포함된 다양한 하드웨어 구성들, 예를 들어, 프로세서, 메모리 장치, 저장 장치, 또는 제어 장치일 수 있다.

실시 예에 따라, 채널(CH)은 제1 전자 장치(10) 및 제2 전자 장치(20) 사이를 전기적으로 연결하는 신호 라인(즉, 유선 통신 채널)일 수 있거나 또는 무선 통신 채널일 수 있다. 즉, 송신기(21) 및 수신기(100) 각각은 전기 신호, 광 신호, 무선 신호 등과 같은 다양한 형태의 신호를 송수신할 수 있다. 이하에서, 설명의 편의를 위하여, 송신기(21) 및 수신기(100) 각각은 전기 신호를 기반으로 동작하는 것으로 가정한다.

송신기(21)는 전달하고자 하는 송신 데이터(tDAT)를 수신하고, 송신 데이터(tDAT)에 대응되는 송신 신호(tSIG)를 출력할 수 있다. 송신 데이터(tDAT)는 제2 전자 장치(20) 내부에서 생성되어 제1 전자 장치(10)로 송신될 정보를 포함할 수 있다. 송신기(21)는 채널(CH)을 통해 송신 신호(tSIG)를 수신기(100)에 전달할 수 있다. 송신 신호(tSIG)는 채널(CH)을 통해 수신기(100)로 전달되면서 수신 신호(rSIG)로 변경될 수 있다.

수신기(100)는 채널(CH)을 통해 수신 신호(rSIG)를 수신할 수 있다. 수신기(100)는 수신 신호(rSIG)에 기초하여 수신 데이터(rDAT)를 출력할 수 있다. 수신 데이터(rDAT)는 송신 데이터(tDAT)에 포함되는 정보에 대응되는 정보를 포함할 수 있다.

실시 예에 따라, 송신기(21)가 전송한 정보와 수신기(100)가 수신한 정보는 서로 다를 수 있다. 송신 신호(tSIG)는 채널(CH)을 경유하는 동안 노이즈(noise)로 인하여 신호의 왜곡이 발생할 수 있고, 이로 인하여, 제1 전자 장치(10)에서 오류 또는 오동작이 유발될 수 있다. 수신기(100)는 수신 신호(rSIG)로부터 노이즈를 제거하고 수신 데이터(rDAT)를 적절하게 출력하기 위해 다양한 하드웨어 회로들(예를 들어, 등화기, 증폭기 등)을 포함할 수 있다.

수신기(100)는 데이터 에러를 최소화하기 위해 등화기 및 증폭기의 계수를 설정할 수 있다. 채널들은 채널에 따라 그 특성이 모두 다르기 때문에, 채널이 변경되면 등화기 및 증폭기의 계수도 변경되어야 한다. 수신기(100)는 채널에 따라 등화기 및 증폭기의 계수를 설정하여 데이터 에러를 줄일 수 있다.

그러나 데이터 통신 동작 중의 등화기 및 증폭기의 계수 변경은 장치 불일치(device mismatch)로 인한 전압 오프셋(offset)을 발생시킨다. 예를 들어, 수신기(100)는 제2 전자 장치(20) 와의 통신 중에 제3 전자 장치(미도시)와 통신할 수 있다. 이 경우 채널에 따라 등화기 및 증폭기의 계수가 변경되어야 하고, 등화기 및 증폭기의 계수의 변경은 전압 오프셋을 동반할 수 있다. 전압 오프셋은 지터(jitter)를 유발할 수 있다. 지터는 이상적인 수신 데이터의 데이터 값의 천이 지점과 실제 수신 데이터의 데이터 값의 천이 지점 사이의 위상 차이를 나타낸다. 지터의 발생은 타이밍 마진(timing margin)을 감소시키고, 데이터의 에러를 유발할 수 있다.

실시 예에 따라, 수신기(100)는 오프셋 제거 회로(150)를 포함할 수 있다. 오프셋 제거 회로(150)는 장치 불일치로 인한 전압 오프셋을 제거할 수 있다. 수신기(100)는 정상 동작 전에 등화기 및 증폭기의 계수에 따른 오프셋 코드를 저장할 수 있고, 오프셋 제거 회로(150)는 미리 저장된 오프셋 코드를 기반으로 채널 변경에 따른 전압 오프셋을 제거할 수 있다. 전압 오프셋의 제거 동작과 관련된 상세한 설명은 도 2에서 후술된다.

상술된 수신기(100)의 구성 및 동작은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.

도 2는 본 개시의 실시 예에 따른 수신기를 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 수신기(100)는 아날로그 프론트 엔드(110), 클록 및 데이터 복원 회로(120), 로직 회로(130), 레지스터(140), 및 오프셋 제거 회로(150)를 포함할 수 있다.

아날로그 프론트 엔드(110)는 수신 신호(rSIG)의 파형을 조정하고 증폭할 수 있다. 예를 들어, 수신 신호(rSIG)는 차동 입력 신호(INP, INN)을 포함할 수 있다. 즉, 아날로그 프론트 엔드(110)는 차동 입력 신호(INP, INN)의 신호 왜곡을 정정하고 차동 입력 신호(INP, INN)를 가변 이득으로 증폭할 수 있다. 아날로그 프론트 엔드(110)는 로직 회로(130)로부터 제어 신호(CTRL)를 수신할 수 있다. 아날로그 프론트 엔드(110)는 제어 신호(CTRL)를 기반으로 차동 입력 신호(INP, INN)를 정정 및 증폭할 수 있다.

아날로그 프론트 엔드(110)는 오프셋 제거 회로(150)로부터 보상 신호(SIG_C)를 더 수신할 수 있다. 보상 신호(SIG_C)는 오프셋 보상 전압을 포함할 수 있다. 아날로그 프론트 엔드(110)는 보상 신호(SIG_C)를 기반으로 전압 오프셋을 보상할 수 있다.

아날로그 프론트 엔드(110)는 제어 신호(CTRL) 및 보상 신호(SIG_C)를 기반으로 차동 입력 신호(INP, INN)를 수정하여 출력 신호(SIG_O)를 출력할 수 있다. 출력 신호(SIG_O)는 도 1의 수신 신호(rSIG)에 비해 노이즈가 감소되고, 크기가 증폭되고, 및 오프셋이 보상된 신호일 수 있다. 출력 신호(SIG_O)는 수신 데이터(rDAT)를 포함할 수 있다.

클록 및 데이터 복원 회로(120)는 아날로그 프론트 엔드(110)로부터 출력 신호(SIG_O)를 수신할 수 있다. 클록 및 데이터 복원 회로(120)는 출력 신호(SIG_O)로부터 클록 및 데이터를 복원할 수 있다. 예를 들어, 클록 및 데이터 복원 회로(120)는 출력 신호(SIG_O)로부터 수신 데이터(rDAT)의 천이 타이밍을 감지하고, 천이 타이밍에 상승 에지(rising edge) 또는 하강 에지(falling edge)를 갖는 참조 클록을 생성할 수 있다. 클록 및 데이터 복원 회로(120)는 참조 클록에 동기화된 복원 데이터(sDAT)를 출력할 수 있다.

로직 회로(130)는 클록 및 데이터 복원 회로(120)로부터 복원 데이터(sDAT)를 수신할 수 있다. 로직 회로(130)는 복원 데이터(sDAT)를 기반으로 수신 데이터(rDAT)를 출력할 수 있다. 수신 데이터(rDAT)는 도 1의 제2 전자 장치(20)가 전자 장치(10)로 송신하고자 한 송신 데이터(tDAT)에 대응할 수 있다. 로직 회로(130)는 CPU(central processing unit), ISP(image signal processing unit), DSP(digital signal processing unit), GPU(graphics processing unit), VPU(vision processing unit), 및 NPU(neural processing unit) 중 적어도 하나를 포함할 수 있다.

로직 회로(130)는 아날로그 프론트 엔드(110)를 제어하기 위한 제어 신호(CTRL)를 출력할 수 있다. 제어 신호(CTRL)는 아날로그 프론트 엔드(110)의 계수를 변경할 수 있다. 이하 명세서에서, 아날로그 프론트 엔드(110)의 계수는 아날로그 프론트 엔드(110)에 포함된 등화기 및 증폭기의 계수일 수 있다. 예를 들어, 제어 신호(CRTL)는 등화기 및 증폭기의 계수를 설정하거나 변경할 수 있다. 등화기 및 증폭기는 제어 신호(CRTL)를 기반으로 이득 또는 차단주파수를 변경할 수 있다.

로직 회로(130)는 복원 데이터(sDAT)로부터 전압 오프셋을 감지할 수 있다. 예를 들어, 로직 회로(130)는 등화기 계수 및 증폭기 계수를 최소값부터 최대값까지 순차적으로 변경하면서, 입력 신호와 클록 및 데이터 복원 회로(120)의 출력 신호를 비교할 수 있다. 예를 들어, 로직 회로(130)는 입력 신호가 0인 경우, 출력 신호의 오프셋 값을 전압 오프셋으로 감지할 수 있다.

로직 회로(130)는 전압 오프셋에 대응되는 오프셋 코드(Code_O)를 생성할 수 있다. 전압 오프셋은 아날로그 프론트 엔드(110)의 계수에 따라 달라지므로, 오프셋 코드(Code_O)도 아날로그 프론트 엔드(110)의 계수에 따라 달라질 수 있다. 로직 회로(130)는 아날로그 프론트 엔드(110)의 계수에 따른 오프셋 코드(Code_O)를 레지스터(140)에 저장할 수 있다.

실시 예에 따라, 오프셋 코드(Code_O)는 룩업 테이블(LUT) 형태로 레지스터(140)에 저장될 수 있다. 도 3을 참조하면, 아날로그 프론트 엔드(110)는 등화기 및 가변 이득 증폭기를 포함할 수 있고, 등화기는 4개의 계수들로 설정될 수 있고, 가변 이득 증폭기는 2개의 계수들로 설정될 수 있다. 등화기의 4개의 계수들은 디지털 신호인 제1 코드들(EQ0, EQ1, EQ2, EQ3)에 대응될 수 있고, 가변 이득 증폭기의 2개의 계수들은 디지털 신호인 제2 코드들(VGA0, VGA1)에 대응될 수 있다. 이하 명세서에서, 등화기(EQ)의 계수는 제1 코드와 혼용되어 사용될 수 있고, 가변 이득 증폭기(VGA) 또는 증폭기(VGA)의 계수는 제2 코드와 혼용되어 사용될 수 있다.

룩업 테이블(LUT1)은 제1 코드들(EQ0, EQ1, EQ2, EQ3) 및 제2 코드들(VGA0, VGA1)에 따른 오프셋 코드들(Code1, Code2, Code3, Code4, Code5, Code6, Code7, Code8)을 포함할 수 있다. 예를 들어, 오프셋 코드들(Code1, Code2, Code3, Code4, Code5, Code6, Code7, Code8) 각각은 0 또는 1의 비트들로 표현될 수 있다.

로직 회로(130)는 오프셋 캘리브레인션 동작에서 제1 코드들(EQ0, EQ1, EQ2, EQ3) 및 제2 코드들(VGA0, VGA1)을 각각 변경하면서 오프셋 코드들(Code1, Code2, Code3, Code4, Code5, Code6, Code7, Code8)을 생성하고, 룩업 테이블(LUT1)에 저장할 수 있다.

다시 도 2를 참조하면, 로직 회로(130)는 오프셋 캘리브레이션 동작 시 레지스터(140)로부터 오프셋 코드(Code_O)를 로딩하여 오프셋 제거 회로(150)에 제공할 수 있다. 오프셋 캘리브레이션 동작은 정상 동작 전에 수행되는 것으로 도 7에서 후술된다.

오프셋 제거 회로(150)는 로직 회로(130)로부터 오프셋 코드(Code_O)를 수신하고, 보상 신호(SIG_C)를 출력할 수 있다. 보상 신호(SIG_C)는 전압 오프셋을 제거하기 위한 신호로서 오프셋 보상 전압을 포함할 수 있다. 오프셋 제거 회로(150)는 아날로그 프론트 엔드(110)에 보상 신호(SIG_C)를 제공함으로써 전압 오프셋을 보상할 수 있다.

상술된 바와 같이, 수신기(100)는 채널 변경에 따른 데이터 에러를 최소화하기 위해, 채널에 따라 아날로그 프론트 엔드(110)의 계수를 변경할 수 있다. 아날로그 프론트 엔드(110)의 계수는 채널의 특성에 따라 결정되는 파라미터로, 채널(CH)이 변경되면 아날로그 프론트 엔드(110)의 계수도 변경되어야 데이터 에러가 줄어들 수 있다.

또한, 수신기(100)는 정상 동작 전의 오프셋 캘리브레인션 동작을 통해 아날로그 프론트 엔드(110)의 계수 변경에 따른 오프셋 코드(Code_O)를 미리 저장할 수 있다. 수신기(100)는 정상 동작 전 또는 정상 동작 중에 오프셋 코드(Code_O)를 기반으로 전압 오프셋을 보상할 수 있다. 즉, 수신기(100)는 오프셋 코드(Code_O)를 기반으로 아날로그 프론트 엔드(110)의 계수 변경에 따른 전압 오프셋을 실시간으로 보상할 수 있다.

도 4는 도 2의 수신기의 구체적인 실시 예를 보여주는 블록도이다. 도 2 및 도 4를 참조하면, 수신기(200)는 아날로그 프론트 엔드(210), 클록 및 데이터 복원 회로(220), 로직 회로(230), 레지스터(240), 및 오프셋 제거 회로(250)를 포함할 수 있다. 아날로그 프론트 엔드(210), 클록 및 데이터 복원 회로(220), 로직 회로(230), 레지스터(240), 및 오프셋 제거 회로(250)는 도 2의 아날로그 프론트 엔드(110), 클록 및 데이터 복원 회로(120), 로직 회로(130), 레지스터(140), 및 오프셋 제거 회로(150)와 유사하므로 이에 대한 상세한 설명은 생략된다.

아날로그 프론트 엔드(210)는 복수의 단계에 거쳐 차동 입력 신호(INP, INN)의 파형을 조정하거나 증폭시킬 수 있다. 예를 들어, 아날로그 프론트 엔드(210)는 제1 스테이지(211), 제2 스테이지(212), 및 제3 스테이지(213)를 포함할 수 있다. 제1 스테이지(211)는 차동 입력 신호(INP, INN)의 파형을 조정하거나 증폭시킬 수 있다. 제2 스테이지(212) 및 제3 스테이지(213) 각각은 제1 스테이지(211)의 출력 신호를 순차적으로 조정하거나 증폭시킬 수 있다.

실시 예에 따라, 제1 스테이지(211), 제2 스테이지(212), 및 제3 스테이지(213) 각각은 등화기, 증폭기, 또는 비교기로서 동작할 수 있다. 예를 들어, 등화기는 CTLE(continuous time linear equalizer, 연속 시간 선형 등화기)를 포함할 수 있다. CTLE는 채널에 의한 신호의 고주파수 감쇄에 의한 신호 왜곡을 정정하도록 구성될 수 있다. 예를 들어, 증폭기는 VGA(variable gain amplifier, 가변 이득 증폭기)를 포함할 수 있다. VGA는 입력되는 신호를 가변 이득으로 증폭하도록 구성될 수 있다.

예를 들어, 제1 스테이지(211)는 CTLE로서 동작할 수 있다. 제1 스테이지(211)는 로직 회로(230)로부터 제1 제어 신호(CTRL_1)를 수신하고, 제1 제어 신호(CTRL_1)를 기반으로 CTLE의 계수를 변경할 수 있다. 즉, 제1 제어 신호(CTRL_1)는 제1 스테이지(211)의 이득을 변경할 수 있다.

예를 들어, 제2 스테이지(212)는 VGA로서 동작할 수 있다. 제2 스테이지(212)는 로직 회로(230)로부터 제2 제어 신호(CTRL_2)를 수신하고, 제2 제어 신호(CTRL_2)를 기반으로 VGA의 계수를 변경할 수 있다. 즉, 제2 제어 신호(CTRL_2)는 제2 스테이지(212)의 이득을 변경할 수 있다.

예를 들어, 제3 스테이지(213)는 CTLE 또는 VGA로서 동작할 수 있다. 제3 스테이지(213)는 로직 회로(230)로부터 제3 제어 신호(CTRL_3)를 수신하고, 제3 제어 신호(CTRL_3)를 기반으로 CTLE 또는 VGA의 계수를 변경할 수 있다. 즉, 제3 제어 신호(CTRL_3)는 제3 스테이지(212)의 이득을 변경할 수 있다.

클록 및 데이터 복원 회로(220)는 제3 스테이지(213)로부터 출력 신호(SIG_O)를 수신하고 복원 데이터(sDAT)를 생성할 수 있다. 로직 회로(230)는 정상 동작에서 복원 데이터(sDAT)를 처리하여 수신 데이터(rDAT)를 출력할 수 있다.

로직 회로(230)는 오프셋 제어 회로(235)를 더 포함할 수 있다. 오프셋 제어 회로(235)는 오프셋 캘리브레이션 동작에서 오프셋 코드(Code_O)를 생성할 수 있다. 오프셋 제어 회로(235)는 복구 데이터(sDAT)로부터 전압 오프셋을 감지하고, 감지된 전압 오프셋에 대응되는 오프셋 코드(Code_O)를 생성할 수 있다. 오프셋 제어 회로(235)는 오프셋 코드(Code_O)를 레지스터(240)에 룩업 테이블 형식으로 저장할 수 있다.

오프셋 제어 회로(235)는 오프셋 제거 회로(250)에 오프셋 코드(Code_O)를 제공할 수 있다. 오프셋 제어 회로(235)는 정상 동작 중 CTLE 또는 VGA 계수가 변경된 경우, 레지스터(240)로부터 대응되는 오프셋 코드(Code_O)를 로딩하여 오프셋 제거 회로(250)에 제공할 수 있다.

오프셋 제거 회로(250)는 오프셋 제어 회로(235)로부터 제공된 오프셋 코드(Code_O)에 대응되는 차동 보상 신호(SIG_C1, SIG_C2)를 생성할 수 있다. 오프셋 제거 회로(250)는 제1 스테이지(211) 및 제2 스테이지(212) 사이에 연결될 수 있다. 오프셋 제거 회로(250)는 차동 보상 신호(SIG_C1, SIG_C2)를 제2 스테이지(212)의 입력단에 제공할 수 있다.

도 5는 도 4의 아날로그 프론트 엔드의 장치 불일치에 따른 전압 오프셋을 수식적으로 도출하기 위한 개념도이다. 도 2, 도 4 및 도 5를 참조하면, 아날로그 프론트 엔드(210a)는 제1 스테이지(211a), 제2 스테이지(212a), 및 제3 스테이지(213a)를 포함할 수 있다. 제1 스테이지(211a), 제2 스테이지(212a), 및 제3 스테이지(213a)는 도 4의 제1 스테이지(211), 제2 스테이지(212), 및 제3 스테이지(213)와 유사하므로, 상세한 설명은 생략된다.

제1 스테이지(211a), 제2 스테이지(212a), 및 제3 스테이지(213a)는 채널 변경에 따라 이득을 변경할 수 있다. 예를 들어, 제1 스테이지(211a)는 제1 제어 신호(CTRL_1)를 기반으로 제1 이득(A1)을 가질 수 있다. 제1 이득(A1)은 제1 스테이지(211a)의 CTLE 계수에 의해 결정될 수 있다. 제2 스테이지(212a)는 제2 제어 신호(CTRL_2)를 기반으로 제2 이득(A2)을 가질 수 있다. 제2 이득(A2)은 제2 스테이지(212a)의 VGA 계수에 의해 결정될 수 있다. 제3 스테이지(213a)는 제3 제어 신호(CTRL_3)를 기반으로 제3 이득(A3)을 가질 수 있다. 제3 이득(A3)은 제3 스테이지(213a)의 CTLE 계수 또는 VGA 계수에 의해 결정될 수 있다.

전압 오프셋은 제1 스테이지(211a), 제2 스테이지(212a), 및 제3 스테이지(213a)의 이득 변경만으로 상쇄되지 않을 수 있다. 이 경우, 도 4의 오프셋 제거 회로(250)는 오프셋 보상 전압(Vioc)을 제2 스테이지(212a)의 입력단에 제공함으로써, 전압 오프셋을 보상할 수 있다.

수학식 1은 전압 오프셋들(Voff1, Voff2, Voff3) 및 오프셋 보상 전압(Vioc)에 따른 입출력 전압을 나타낸다.

수학식 1을 참조하면, Vout은 아날로그 프론트 엔드(210a)의 출력 전압이고, Vin은 아날로그 프론트 엔드(210a)의 입력 전압이다. A1, A2, 및 A3는 제1 내지 제3 스테이지들(211a, 212a, 213a) 각각의 이득이고, Voff1, Voff2, 및 Voff3은 제1 내지 제3 스테이지들(211a, 212a, 213a) 각각에서 발생되는 전압 오프셋이고, Vioc는 오프셋 보상 전압이다.

아날로그 프론트 엔드(210a)는 VGA 계수 또는 CTLE 계수를 변경함에 따라 제1 내지 제3 전압 오프셋들(Voff1, Voff2, Voff3)을 가질 수 있고, 제1 내지 제3 전압 오프셋들(Voff1, Voff2, Voff3) 각각은 제1 스테이지(211a), 제2 스테이지(212a), 및 제3 스테이지(213a)로 입력될 수 있다. 실시 예에 따라, 제1 내지 제3 전압 오프셋들(Voff1, Voff2, Voff3) 각각은 제1 내지 제3 스테이지들(211a, 212a, 213a)의 출력단에 발생할 수 있다. 이하 도 5에서는 설명의 편의를 위해 제1 내지 제3 전압 오프셋들(Voff1, Voff2, Voff3) 각각이 제1 내지 제3 스테이지들(211a, 212a, 213a)의 입력단에 발생한 것을 가정한다.

수학식 1은 수학식 2와 같이 치환될 수 있다.

수학식 2를 참조하면, 오프셋 캘리브레이션 동작에서 입력 전압(Vin)이 0이고, 수신기(200)는 출력 전압(Vout)이 0이 되도록 하기 위해 오프셋 보상 전압(Vioc)을 조절할 수 있다.

즉, 수신기(200)는 제1 내지 제3 스테이지들(211a, 212a, 213a)의 제1 내지 제3 이득들(A1, A2, A3)을 조절하면서, 오프셋 보상 전압(Vioc)을 출력할 수 있다. 오프셋 캘리브레이션 동작은 제1 내지 제3 이득들(A1, A2, A3)에 따라 출력 전압(Vout)을 0으로 만드는 오프셋 보상 전압(Vioc)을 찾는 동작일 수 있다.

다만, 도 5와 같이, 제1 내지 제3 전압 오프셋들(Voff1, Voff2, Voff3) 각각이 제1 내지 제3 스테이지들(211a, 212a, 213a)의 입력단에 발생한 것을 가정하면, 오프셋 캘리브레인션 동작에서 제3 이득(A3)의 영향은 없을 수 있다. 그러므로, 수신기(200)는 제1 스테이지(211a)의 CTLE 계수 및 제2 스테이지(212a)의 VGA 계수에 따른 오프셋 코드(Code_O)를 저장함으로써, 오프셋 캘리브레이션 동작을 완료할 수 있다.

이하 명세서에서, 설명의 편의를 위해, 제1 스테이지(211a)는 등화기(예를 들어, CTLE)이고, 제2 스테이지(212a)는 증폭기(예를 들어, VGA)이고, 제1 이득(A1) 및 제2 이득(A2)을 기반으로 오프셋 보상 전압(Vioc)이 결정되는 것으로 설명되지만, 이에 한정되는 것은 아니다.

도 6a 및 도 6b는 도 5의 제1 내지 제3 스테이지 중 적어도 하나의 구체적인 실시 예를 보여주는 회로도이다. 예를 들어, 도 6a는 도 5의 제1 스테이지(211a)의 회로도 이고, 도 6b는 도 5의 제2 스테이지(212a)의 회로도일 수 있다. 실시 예에 따라, 도 5의 제3 스테이지(213a)는 도 6a 또는 도 6b의 회로도일 수 있다. 이하, 도 6a의 도면 및 도 6b의 도면은 제1 스테이지(211a) 및 제2 스테이지(212a)에 한정되지 않는다.

도 5 및 도 6a를 참조하면, 제1 스테이지(211a)는 트랜지스터들(M1, M2), 저항들(R1, R2, R3), 커패시터들(C1, C2, C3), 및 전류원들(CS1, CS2)을 포함할 수 있다.

제1 스테이지(211a)는 제1 전압(V1)을 수신하고 제2 전압(V2)을 출력할 수 있다. 제1 전압(V1)은 도 5의 입력 전압(Vin) 및 제1 전압 오프셋(Voff1)을 합한 신호일 수 있다. 제2 전압(V2)은 제1 전압(V1)의 파형이 조정되거나 제1 전압(V1)의 크기가 증폭된 신호일 수 있다. 실시 예에 따라, 제1 전압(V1) 및 제2 전압(V2)은 차동 신호로 구성될 수 있다. 예를 들어, 제1 전압(V1)은 제1 차동 신호(V1P) 및 제2 차동 신호(V1N)를 포함할 수 있다.

제1 트랜지스터(M1)는 게이트 단자를 통해 제1 차동 신호(V1P)를 수신할 수 있다. 제1 트랜지스터(M1)의 드레인 단자는 제1 저항(R1)의 일단 및 제1 커패시터(C1)의 일단에 연결될 수 있다. 제1 트랜지스터(M1)의 소스 단자는 제1 전류원(CS1), 제3 저항(R3)의 일단, 및 제3 커패시터(C3)의 일단에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 차동 신호(V1P)에 따라 드레인 단자와 소스 단자 사이에서 흐르는 전류량을 제어하거나 스위치로 동작할 수 있다.

제2 트랜지스터(M2)는 게이트 단자를 통해 제2 차동 신호(V1N)를 수신할 수 있다. 제2 트랜지스터(M2)의 드레인 단자는 제2 저항(R2)의 일단 및 제2 커패시터(C2)의 일단에 연결될 수 있다. 제2 트랜지스터(M2)의 소스 단자는 제2 전류원(CS2), 제3 저항(R3)의 타단, 및 제3 커패시터(C3)의 타단에 연결될 수 있다. 제2 트랜지스터(M2)는 제2 차동 신호(V1N)에 따라 드레인 단자와 소스 단자 사이에서 흐르는 전류량을 제어하거나 스위치로 동작할 수 있다.

제1 저항(R1)의 타단 및 제2 저항(R2)의 타단은 전원 전압(Vdd)과 연결될 수 있다. 제1 커패시터(C1)의 타단 및 제2 커패시터(C2)의 타단은 접지 전압과 연결될 수 있다. 제1 저항(R1) 및 제1 커패시터(C1)는 로우 패스 필터를 구성할 수 있다. 제2 저항(R2) 및 제2 커패시터(C2)는 로우 패스 필터를 구성할 수 있다. 로우 패스 필터들(R1, C1, R2, C2)은 제2 전압(V2)의 고주파수 성분을 필터링할 수 있다.

제1 전류원(CS1)은 제1 트랜지스터(M1)를 통해 흐르는 바이어스 전류를 생성할 수 있다. 제2 전류원(CS2)은 제2 트랜지스터(M2)를 통해 흐르는 바이어스 전류를 생성할 수 있다. 전류원들(CS1, CS2) 각각은 게이트 단자를 통해 바이어스 전압을 수신하고, 드레인 단자를 통해 트랜지스터들(M1, M2)과 각각 연결되고, 그리고 소스 단자를 통해 접지 전압과 연결되는 트랜지스터일 수 있다.

제3 저항(R3) 및 제3 커패시터(C3)는 트랜지스터들(M1, M2)의 소스 단자들 사이에 병렬로 연결될 수 있다. 제3 저항(R3) 및 제3 커패시터(C3)는 채널 손실로 인하여 약화된 전송 신호의 고주파수 성분을 증폭, 보상, 또는 복원할 수 있다. 이러한 관점에서 제1 스테이지(211a)는 CTLE일 수 있다. 또한, 제1 스테이지(211a)는 전송 신호의 고주파수 성분을 부스팅(boosting)하는 하이 패스 필터일 수 있다.

실시 예에 따라, 제1 스테이지(211a)는 제1 제어 신호(CTRL_1)를 기반으로 제3 저항(R3)의 저항 값을 조절할 수 있다. 제3 저항(R3)의 저항 값은 부스팅 게인(boosting gain)을 결정할 수 있고, 제1 스테이지(211a)는 제3 저항(R3)의 저항 값을 조절함으로써 제1 이득(A1)을 결정할 수 있다.

실시 예에 따라, 제1 스테이지(211a)는 제1 차동 신호(V1P) 및 제2 차동 신호(V1N)를 비교하고, 제1 차동 신호(V1P) 및 제2 차동 신호(V1N) 간의 전압 차이를 증폭하여 제2 전압(V2)을 생성할 수 있다. 이러한 관점에서 제1 스테이지(211a)는 VGA일 수 있다.

도 5, 도 6a 및 도 6b를 참조하면, 제2 스테이지(212a)는 트랜지스터들(M3, M4), 저항들(R4, R5), 및 제3 전류원(CS3)을 포함할 수 있다.

제2 스테이지(212a)는 제3 전압(V3)을 수신하고 제4 전압(V4)을 출력할 수 있다. 제3 전압(V3)은 도 5의 제2 전압(V2), 오프셋 보상 전압(Vioc), 및 제2 전압 오프셋(Voff2)을 합한 신호일 수 있다. 제4 전압(V4)은 제3 전압(V3)의 파형이 조정되거나 제3 전압(V3)의 크기가 증폭된 신호일 수 있다. 실시 예에 따라, 제3 전압(V3) 및 제4 전압(V4)은 차동 신호로 구성될 수 있다. 예를 들어, 제3 전압(V3)은 제3 차동 신호(V3P) 및 제4 차동 신호(V3N)를 포함할 수 있다.

제3 트랜지스터(M3) 및 제4 트랜지스터(M4)는 도 6a의 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)와 유사하므로, 이에 대한 상세한 설명은 생략된다.

제3 트랜지스터(M3)는 게이트 단자를 통해 제3 차동 신호(V3P)를 수신할 수 있다. 제3 트랜지스터(M3)의 소스 단자는 제3 전류원(CS3)에 연결될 수 있고, 제3 트랜지스터(M3)의 드레인 단자 제4 저항(R4)의 일단과 연결될 수 있다. 제4 트랜지스터(M4)는 게이트 단자를 통해 제4 차동 신호(V3N)를 수신할 수 있다. 제4 트랜지스터(M4)의 소스 단자는 제3 전류원(CS3)에 연결될 수 있고 제4 트랜지스터(M4)의 드레인 단자는 제5 저항(R5)의 일단과 연결될 수 있다.

제3 전류원(CS3)은 트랜지스터들(M3, M4)을 통해 흐르는 바이어스 전류를 생성할 수 있다. 바이어스 전류의 크기에 따라 제2 스테이지(212a)의 이득이 가변될 수 있다. 이러한 관점에서 제2 스테이지(212a)는 VGA일 수 있다. 제3 전류원(CS3)은 게이트 단자를 통해 바이어스 전압을 수신하고, 드레인 단자를 통해 트랜지스터들(M3, M4)과 연결되고, 그리고 소스 단자를 통해 접지 전압과 연결되는 트랜지스터일 수 있다.

제4 저항(R4)은 전원 전압(Vdd)과 제3 트랜지스터(M3)의 드레인 단자 사이에 연결될 수 있다. 제5 저항(R5)은 전원 전압(Vdd)과 제4 트랜지스터(M4)의 드레인 단자 사이에 연결될 수 있다. 제2 스테이지(212a)는 대칭성을 갖는 차동 증폭기일 수 있다.

도 7은 본 개시의 실시 예에 따른 수신기의 동작 방법을 보여주는 순서도이다. 도 2 및 도 7을 참조하면, 수신기(100)는 정상 동작 전에 캘리브레이션 동작을 수행함으로써, 등화기(이하, EQ) 또는 VGA 계수에 따른 오프셋 코드(Code_O)를 저장할 수 있다.

S110 단계에서, 수신기(100)는 전원이 온(on)될 수 있다. 실시 예에 따라, S110 단계는 웨이퍼 테스트 단계, 최종 테스트 단계, 또는 POR(power on reset) 단계에서 수행될 수 있다. 즉, 수신기(100)는 전원이 온(on)되고, 리셋될 수 있다. 이후, 수신기(100)는 오프셋 캘리브레이션 동작을 수행할 수 있다.

S120 단계에서, 수신기(100)는 EQ의 계수 및 VGA의 계수를 설정할 수 있다. 예를 들어, 최소의 EQ의 계수 및 최소의 VGA의 계수가 설정될 수 있다. EQ의 계수 및 VGA의 계수는 채널에 따라 달라질 수 있다. 예를 들어, 제1 채널에 최적화된 EQ의 계수는 EQ0이고, VGA의 계수는 VGA0일 수 있다. 즉, 제1 채널의 특성을 기반으로, EQ의 계수가 EQ0이고, VGA의 계수가 VGA0일 때, 전압 오프셋이 최소일 수 있다. 실시 예에 따라, S120 단계에서 EQ의 계수 및 VGA의 계수는 사용자에 의해 임의로 설정될 수 있다.

S130 단계에서, 수신기(100)는 오프셋 캘리브레이션을 수행할 수 있다. 수신기(100)는 차동 입력 신호로서 동일한 전압을 인가할 수 있고, S120 단계에서 설정된 EQ 및 VGA 계수에 따른 전압 오프셋을 감지할 수 있다. 예를 들어, 수신기(100)는 EQ0 및 VGA0에 따른 전압 오프셋을 감지하고 제1 오프셋 코드를 생성할 수 있다. 제1 오프셋 코드는 EQ0 및 VGA0에 따른 전압 오프셋을 제거하기 위한 오프셋 보상 전압에 대응될 수 있다.

S140 단계에서, 수신기(100)는 오프셋 코드를 저장할 수 있다. 수신기(100)는 오프셋 코드를 룩업 테이블 형태로 레지스터(140)에 저장할 수 있다. 예를 들어, 수신기(100)는 제1 오프셋 코드를 EQ0 및 VGA0과 함께 룩업 테이블 형태로 저장할 수 있다. 실시 예에 따라, 레지스터(140)는 수신기(100) 외의 저장 장치일 수 있다.

S150 단계에서, 수신기(100)는 오프셋 캘리브레이션이 완료되었는지를 판단할 수 있다. 오프셋 캘리브레이션은 EQ 및 VGA의 모든 계수들 마다 수행될 수 있고, EQ 및 VGA의 일부 계수들 마다 수행될 수 있다. 이는 사용자의 설정에 따라 달라지는 것으로, 도 9a 내지 도 9c에서 후술된다. 오프셋 캘리브레이션이 완료되지 않았다면 S160 단계가 진행되고, 오프셋 캘리브레이션이 완료되었다면 S170 단계가 진행된다.

S160 단계에서, 수신기(100)는 EQ의 계수 또는 VGA의 계수를 변경할 수 있다. 수신기(100)는 변경된 EQ의 계수 또는 VGA의 계수를 기반으로 S130 단계 내지 S150 단계를 다시 수행할 수 있다.

S170 단계에서, 수신기(100)는 오프셋 캘리브레이션이 완료되었다고 판단하고, 정상 동작을 수행할 수 있다. 정상 동작에 관한 상세한 설명은 도 10에서 후술된다.

도 8은 도 7에 따른 수신기의 초기 동작을 보여주는 타이밍도이다. 도 2, 도 7 및 도 8을 참조하면, 수신기(100)는 전원이 온(on)되고 초기 동작에서 오프셋 캘리브레이션 동작을 수행할 수 있다. 실시 예에 따라, 초기 동작은 파워-업(power-up) 동작 또는 POR(power on reset) 동작으로 명명될 수 있다.

수신기(100)는 제1 시점(t1)에 전원이 온(on)될 수 있다. 제2 시점(t2)에서, 리셋 신호(Reset)가 로직 로우에서 로직 하이로 상승할 수 있다. 수신기(100)는 제2 시점(t2)에서부터 오프셋 캘리브레이션(offset calibration)을 시작할 수 있다. 다시 말해서, 초기 동작 또는 파워-업 동작 시, 수신기(100)는 오프셋 캘리브레이션을 자동으로 수행할 수 있다.

수신기(100)는 제3 시점(t3)에서부터 데이터 신호(Data)를 통해 데이터를 수신할 수 있다. 제3 시점(t3)부터 제4 시점(t4)까지 수신되는 데이터는 수신기(100)의 안정화를 위한 데이터일 수 있다. 즉, 제3 시점(t3)부터 제4 시점(t4)까지 수신되는 데이터는 데이터 자체로서의 의미는 없을 수 있다. 그러므로, 제3 시점(t3) 부터 제4 시점(t4)까지의 구간은 돈케어(Don't care) 구간으로 명명될 수 있다.

수신기(100)는 돈케어 구간이 끝나고, 제4 시점(t4)부터 송신하고자 하는 정보를 포함하는 유의미한 데이터를 수신할 수 있다. 즉, 수신기(100)는 제4 시점(t4)에서 정상 동작을 시작할 수 있다. 제4 시점(t4)은 오프셋 캘리브레이션이 완료되는 시점일 수 있다. 다시 말해, 오프셋 캘리브레이션은 제2 시점(t2) 부터 제4 시점(t4)까지 수행될 수 있다.

여기서 오프셋 캘리브레이션은 EQ 및 VGA의 계수에 따른 전압 오프셋을 감지하고, 전압 오프셋을 제거하는 오프셋 보상 전압을 생성하기 위한 오프셋 코드를 생성 및 저장하는 동작을 포함할 수 있다. 따라서, 수신기(100)는 제2 시점(t2) 부터 제4 시점(t4)까지 EQ 및 VGA의 계수를 변경하면서 대응되는 오프셋 코드를 생성 및 저장하는 일련의 동작들을 수행할 수 있다.

상술된 바와 같이, 도 8의 타이밍도는 파워-업 후 정상 동작까지의 시간을 활용해서 오프셋 코드를 저장하는 수신기(100)의 동작을 나타낼 수 있다. 이러한 수신기(100)의 동작은 통신 시스템의 구성이 완료된 어플리케이션의 환경에서 적용될 수 있다. 이 경우, 레지스터(140)는 휘발성 메모리(예를 들어, RAM(Random Access Memory))를 포함할 수 있고, 수신기(100)는 전원이 온(on)될 때마다 오프셋 캘리브레이션을 수행할 수 있다.

도 9a 내지 도 9c는 도 7의 S150 단계 및 S160 단계의 실시 예들을 보여주는 도면들이다. 도 9a는 모든 EQ 계수들 및 모든 VGA 계수들에 대해 오프셋 코드들을 생성한 룩업 테이블(LUTa)을 나타내고, 도 9b는 일부 EQ 계수들 및 모든 VGA 계수들에 대해 오프셋 코들을 생성한 룩업 테이블(LUTb)을 나타내고, 도 9c는 모든 EQ 계수들 및 일부 VGA 계수들에 대해 오프셋 코들을 생성한 룩업 테이블(LUTc)을 나타낸다. 도 7의 S150 단계는 도 9a 내지 도 9c의 룩업 테이블들(LUTa, LUTb, LUTc) 중 하나를 완성하는 단계로 이해될 수 있지만, 이에 한정되지 않는다.

도 7 및 도 9a를 참조하면, EQ 계수들은 제1 코드들(EQ0~EQ9)에 대응될 수 있고, VGA 계수들은 제2 코드들(VGA0~VGA3)에 대응될 수 있다. 수신기(100)는 제1 코드들(EQ0~EQ9) 및 제2 코드들(VGA0~VGA3)에 따른 40개의 오프셋 코드들(C00~C39)을 생성하여 룩업 테이블(LUTa)에 저장할 수 있다. 도 7의 S150 단계에서, 수신기(100)는 40개의 오프셋 코드들(C00~C39)을 모두 생성한 경우, 오프셋 캘리브레이션이 완료되었다고 판단할 수 있다.

도 7 및 도 9b를 참조하면, EQ 계수들은 제1 코드들(EQ0~EQ9)에 대응될 수 있고, VGA 계수들은 제2 코드들(VGA0~VGA3)에 대응될 수 있다. 수신기(100)는 EQ 계수들 중 일부에 대응되는 제3 코드들(EQ0, EQ2, EQ4, EQ6, EQ8) 및 제2 코드들(VGA0~VGA3)에 따른 20개의 오프셋 코드들을 생성하여 룩업 테이블(LUTb)에 저장할 수 있다. 도 7의 S150 단계에서, 수신기(100)는 20개의 오프셋 코드들을 모두 생성한 경우, 오프셋 캘리브레이션이 완료되었다고 판단할 수 있다.

실시 예에 따라, 생성되지 않은 오프셋 코드들에 대한 EQ 및 VGA 세팅이 필요할 수 있다. 예를 들어, 특정 통신 환경은 특정 EQ 코드(EQ3) 및 특정 VGA 코드(VGA1)의 세팅을 필요로 할 수 있고, 이에 대응되는 오프셋 코드가 룩업 테이블(LUTb)에 저장 되어있지 않을 수 있다. 이 경우, 오프셋 코드는 특정 EQ 코드(EQ3) 및 특정 VGA 코드(VGA1)와 유사한 세팅의 오프셋 코드로 대체될 수 있다.

예를 들어, 룩업 테이블(LUTb)에서 특정 EQ 코드(EQ3)에 대한 오프셋 코드들은 특정 EQ 코드(EQ3)와 유사한 다른 EQ 코드(EQ2)에 대한 오프셋 코드들(C02, C12, C22, C32)로 대체될 수 있다. 즉, 통신 환경에 따라 특정 EQ 코드(EQ3)에 대한 오프셋 코드들이 필요한 경우, 다른 EQ 코드(EQ2)에 대한 제1 세트(Set_1)는 특정 EQ 코드(EQ3)에 대한 제1' 세트(Set_1')를 대체할 수 있다. 이 경우, 특정 EQ 코드(EQ3) 및 특정 VGA 코드(VGA1)에 대한 오프셋 코드는 다른 EQ 코드(EQ2) 및 특정 VGA 코드(VGA1)에 대응되는 오프셋 코드(C12)일 수 있다.

도 7 및 도 9c를 참조하면, EQ 계수들은 제1 코드들(EQ0~EQ9)에 대응될 수 있고, VGA 계수들은 제2 코드들(VGA0~VGA3)에 대응될 수 있다. 수신기(100)는 제1 코드들(EQ0~EQ9) 및 VGA 계수들 중 일부에 대응되는 제4 코드들(VGA0, VGA2)에 따른 20개의 오프셋 코드들을 생성하여 룩업 테이블(LUTc)에 저장할 수 있다. 도 7의 S150 단계에서, 수신기(100)는 20개의 오프셋 코드들을 모두 생성한 경우, 오프셋 캘리브레이션이 완료되었다고 판단할 수 있다.

실시 예에 따라, 생성되지 않은 오프셋 코드들은 유사한 세팅의 오프셋 코드로 대체될 수 있다. 예를 들어, 룩업 테이블(LUTc)에서 특정 VGA 코드(VGA1)에 대한 오프셋 코드들은 특정 VGA 코드(VGA1)와 유사한 다른 VGA 코드(VGA0)에 대한 오프셋 코드들(C00, C01, C02, C03, C04, C05, C06, C07, C08, C09)로 대체될 수 있다. 즉, 통신 환경에 따라 특정 VGA 코드(VGA1)에 대한 오프셋 코드들이 필요한 경우, 다른 VGA 코드(VGA0)에 대한 제2 세트(Set_2)는 특정 VGA 코드(VGA1)에 대한 제2' 세트(Set_2')를 대체할 수 있다. 이 경우, 특정 EQ 코드(EQ3) 및 특정 VGA 코드(VGA1)에 대한 오프셋 코드는 특정 EQ 코드(EQ3) 및 다른 VGA 코드(VGA0)에 대응되는 오프셋 코드(C03)일 수 있다.

상술된 바와 같이, 도 9b의 룩업 테이블(LUTb) 및 도 9c의 룩업 테이블(LUTc)은 도 9a의 룩업 테이블(LUTa)에 비해 불확실할 수 있다. 즉, 도 9b의 룩업 테이블(LUTb) 또는 도 9c의 룩업 테이블(LUTc)을 기반으로 전압 오프셋을 제거하는 경우, 도 9a의 룩업 테이블(LUTa)을 기반으로 전압 오프셋을 제거하는 것 보다 데이터 에러율이 커질 수 있다. 그러나, 오프셋 캘리브레이션 시간이 단축될 수 있으므로, 데이터 정확도 보다 통신 속도가 더 중요한 통신 환경의 경우, 도 9b의 룩업 테이블(LUTb) 또는 도 9c의 룩업 테이블(LUTc)이 사용될 수 있다.

도 10은 도 7의 S170 단계를 구체화하는 순서도이다. 도 2, 도 7, 및 도 10을 참조하면, 수신기(100)는 정상 동작 중에 오프셋 코드(Code_O)에 따라 전압 오프셋을 제거할 수 있다.

S171 단계에서, 수신기(100)는 입력 신호를 수신할 수 있다. 입력 신호는 도 2의 차동 입력 신호(INP, INN)일 수 있다. 입력 신호는 전달하고자 하는 정보를 포함하는 송신 신호가 채널에 의해 변형된 신호일 수 있다. 즉, 입력 신호는 유의미한 데이터를 포함할 수 있다.

S172 단계에서, 수신기(100)는 입력 신호에 대한 이퀄라이징을 수행할 수 있다. 예를 들어, 수신기(100)는 입력 신호가 채널을 통과하면서 감쇄된 고주파수 성분에 의한 신호 왜곡을 정정할 수 있다. 예를 들어, 수신기(100)는 입력 신호를 가변 이득으로 증폭시킬 수 있다. 즉, 수신기(100)는 등화기 및 증폭기를 포함할 수 있고, 입력 신호의 파형을 조정하고 입력 신호의 크기를 증폭할 수 있다.

실시 예에 따라, 이퀄라이징 동작은 자동 이퀄라이징(Auto EQ) 동작, 수동 이퀄라이징(manual EQ) 동작, 및 패킷 이퀄라이징(packet EQ) 동작 중 적어도 하나를 포함할 수 있다. 예를 들어, Auto EQ 동작은 EQ 계수들을 변경하면서 데이터 에러가 최소인 EQ 계수를 찾는 동작을 포함할 수 있다. 즉, S172 단계는 등화기 계수의 변경을 초래할 수 있다.

채널의 변경 또는 이퀄라이징 동작에 의해 등화기의 계수 또는 증폭기의 계수는 변경되고, 이로 인해 전압 오프셋이 발생될 수 있다. S173 단계에서, 수신기(100)는 등화기의 계수 및 증폭기의 계수에 따른 오프셋 코드를 로딩할 수 있다. 예를 들어, 수신기(100)는 레지스터(140)에 저장된 룩업 테이블을 기반으로, 등화기의 계수 및 증폭기의 계수에 대응되는 오프셋 코드를 로딩할 수 있다.

실시 예에 따라, 수신기(100)는 설정된 등화기의 계수 및 설정된 증폭기의 계수에 대응되는 오프셋 코드를 검색하지 못할 수 있다. 이는 도 9b 및 도 9c와 같이, 통신 속도를 위해 일부 오프셋 코드들을 레지스터(140)에 저장한 경우 발생될 수 있다. 이 경우, 수신기(100)는 설정된 등화기의 계수 및 설정된 증폭기의 계수와 가장 유사한 등화기의 계수 및 증폭기의 계수를 검색하고, 검색된 등화기의 계수 및 증폭기의 계수에 따른 오프셋 코드를 로딩할 수 있다. 예를 들어, 가장 유사한 등화기의 계수 및 증폭기의 계수는 룩업 테이블에서 설정된 등화기의 계수 및 설정된 증폭기의 계수에 인접한 등화기의 계수 및 증폭기의 계수일 수 있다.

S174 단계에서, 수신기(100)는 로딩된 오프셋 코드를 기반으로 전압 오프셋을 제거할 수 있다. 예를 들어, 오프셋 제거 회로(150)는 오프셋 코드를 수신하고, 수신된 오프셋 코드에 대응되는 오프셋 보상 전압을 출력할 수 있다. 오프셋 보상 전압은 전압 오프셋을 상쇄시킬 수 있다.

S175 단계에서, 수신기(100)는 전압 오프셋이 제거된 출력 신호(SIG_O)를 출력할 수 있고, 출력 신호(SIG_O)로부터 클록 및 데이터를 복원할 수 있다. 예를 들어, 클록 및 데이터 복원 회로(120)는 전압 오프셋이 제거된 출력 신호(SIG_O)에서 참조 클록을 복원하고, 참조 클록에 동기화하여 복원 데이터(sDAT)를 출력할 수 있다. S172 단계 내지 S175 단계는 순서에 한정되지 않는다. 예를 들어, 클록 및 데이터 복원 동작은 이퀄라이징 동작과 병렬적으로 수행될 수 있다. 구체적으로, Auto EQ 동작은 정상 동작 초기에 한 번 수행될 수도 있고, 데이터를 수신하면서 이격적으로 복수 번 수행될 수도 있다.

S176 단계에서, 수신기(100)는 수신 데이터(rDAT)를 출력할 수 있다. 수신 데이터(rDAT)는 복원 데이터(sDAT)를 데이터 처리함으로써 생성될 수 있다. 수신 데이터(rDAT)는 송신 데이터에 대응되는 정보를 포함할 수 있다.

도 11은 도 10의 S172 단계에서 자동 이퀄라이징(Auto EQ)을 수행한 예시를 보여주는 도면이다. 도 10 및 도 11을 참조하면, 수신기(100)는 정상 동작 중에 Auto EQ를 수행할 수 있다.

실시 예에 따라, Auto EQ는 EQ0부터 EQ9까지 EQ의 계수를 변경하면서 데이터 에러가 최소가 되는 EQ 계수 또는 EQ 코드를 찾는 것을 포함할 수 있다. 도 11은 EQ0, EQ1, 및 EQ2의 경우, 데이터 에러의 개수가 기준 값 이상으로 데이터 복원이 불가능하기 때문에, EQ3부터 Auto EQ를 수행한 것을 보여준다.

수신기(100)는 시간이 지남에 따라 EQ3부터 EQ9까지 계수를 변경하면서 이퀄라이징을 수행한 후, EQ5에 수렴하도록 EQ 계수를 변경할 수 있다. 예를 들어, EQ5는 데이터 에러가 최소가 되는 최적의 EQ 계수일 수 있다.

상술된 바와 같이 Auto EQ를 수행함에 있어서, 수신기(100)는 실시간으로 EQ 계수를 변경할 수 있다. 수신기(100)는 정상 동작 전에 EQ 계수에 따른 오프셋 코드를 미리 저장하기 때문에, 실시간으로 EQ 계수를 변경함에 따른 전압 오프셋을 실시간으로 보상할 수 있다. 따라서, 수신기(100)는 EQ　계수에 따른 오프셋 코드를 실시간으로 보상함에 따라, 수렴된　EQ　값(예를 들어, EQ5)에서 최적의 성능을 낼 수 있다.

도 12a 및 도 12b는 본 개시의 실시 예에 따른 아이 다이어그램(eye diagram)의 변화를 보여주는 도면들이다. 도 12a는 특정 EQ 계수에서 오프셋 캘리브레이션을 수행하고, 정상 동작 중 EQ 계수를 변경한 경우의 아이 다이어그램이고, 도 12b는 EQ 계수에 따른 오프셋 코드를 미리 저장하고, 정상 동작 중 EQ 계수를 변경하면서 실시간으로 오프셋 코드를 적용한 경우의 아이 다이어그램이다.

도 12a를 참조하면, 정상 동작 중 EQ 계수를 변경하면 EQ 계수 변경에 따른 오프셋 캘리브레이션은 수행되기 어려울 수 있다. 오프셋 캘리브레이션이 수행되기 위해서는 데이터 전송이 끊어져야 하기 때문에, 연속적인 데이터 전송을 목적으로 하는 영상 데이터 통신에서는 부적합한 방법일 수 있다. 그러므로, 정상 동작 중의 EQ 계수의 변경은 전압 오프셋으로 나타날 수 있다. 이에 따라, 제1 타이밍 마진(TM1)은 140ps이고, 하이 구간에서의 제1 진폭(Amp1)은 63mV일 수 있다.

도 12b를 참조하면, 수신기(100)는 정상 동작 중 EQ 계수를 변경하면서 실시간으로 오프셋 코드를 적용할 수 있다. 이 경우의 아이 다이어그램을 참조하면, 제2 타이밍 마진(TM2)은 93ps이고, 하이 구간에서의 제2 진폭(Amp2)은 109mV일 수 있다. 도 12a와 비교하면, 타이밍 마진은 개선되고, 하이 구간에서의 진폭은 커질 수 있다. 이에 따라, 수신기(100)의 동작 방법은 고속 및 고성능의 수신기를 설계하는데 필수적일 수 있다.

도 13은 본 개시의 실시 예에 따른 수신기의 초기 동작을 보여주는 타이밍도이다. 도 2, 도 7, 및 도 13을 참조하면, 수신기(100)는 전원이 온(on)되고 초기 동작에서 오프셋 캘리브레이션 동작을 수행할 수 있다. 도 13은 수신기(100)의 동작을 테스트하는 단계에서의 타이밍도일 수 있다. 실시 예에 따라, 웨이퍼 테스트 또는 최종 테스트 단계에서 수신기(100)는 입력 데이터의 인가없이 오프셋 캘리브레이션을 수행할 수 있다.

수신기(100)는 제1 시점(t1)에 전원이 온(on)될 수 있다. 제2 시점(t2)에서, 리셋 신호(Reset)가 로직 로우에서 로직 하이로 상승할 수 있다. 수신기(100)는 제2 시점(t2)에서부터 오프셋 캘리브레이션을 시작할 수 있다. 즉, 수신기(100)는 제2 시점(t2) 부터 EQ 및 VGA의 계수를 변경하면서 대응되는 오프셋 코드를 생성 및 저장하는 일련의 동작들을 수행할 수 있다.

상술된 바와 같이, 도 13의 타이밍도는 수신기(100)의 동작을 테스트하는 단계에서 오프셋 코드를 저장하는 수신기(100)의 동작을 나타낼 수 있다. 이러한 수신기(100)의 동작은 파워-업 후 정상 동작까지의 시간이 짧을 때 활용될 수 있다. 이 경우, 레지스터(140)는 비휘발성 메모리(예를 들어, ROM(Read Only Memory))를 포함할 수 있다. 실시 예에 따라, 레지스터(140)는 OTP 메모리(one time programmable memory)를 포함할 수 있다. OTP 메모리는 한 번의 프로그램 동작으로 더 이상 쓰기가 불가능하고 읽기 동작만을 허용하는 메모리를 통칭한 것이다.

수신기(100)는 테스트 통과 후 실제 구동 환경에서 레지스터(140)에 저장된 오프셋 코드를 기반으로 전압 오프셋을 보상할 수 있다. 즉, 수신기(100)는 실제 구동 환경에서 도 8과 같은 별도의 오프셋 캘리브레이션을 수행할 필요가 없을 수 있다.

도 14는 본 개시의 실시 예에 따른 수신기가 적용된 통신 시스템을 보여주는 블록도이다. 통신 시스템(1000)은 제1 SoC(System on Chip)(1100), 제2 SoC(1300), 및 채널(1200)을 포함할 수 있다.

실시 예에 있어서, 제1 SoC(1100) 및 제2 SoC(1300)는 국제 표준화 기구(international standard organization)에서 제안된 오픈 시스템 인터커넥션(OSI; open system interconnection) 7계층 구조를 기반으로 서로 통신할 수 있다. 예를 들어, 제1 SoC(1100) 및 제2 SoC(1300) 각각은 응용 계층(AL; application layer), 표현 계층(PL; presentation layer), 세션 계층(SL; session layer), 전송 계층(TL; transport layer), 네트워크 계층(NL; network layer), 데이터 링크 계층(DL; data link layer), 및 물리 계층(PHY; physical layer)을 포함할 수 있다.

제1 SoC(1100)및 제2 SoC(1300)의 각각의 계층들은 서로 대응하는 계층들과 논리적으로 또는 물리적으로 통신할 수 있다. 제1 SoC(1100)의 응용 계층(AL), 표현 계층(PL), 세션 계층(SL), 전송 계층(TL), 네트워크 계층(NL), 데이터 링크 계층(DL), 및 물리 계층(PHY) 각각은 제2 SoC(1300)의 응용 계층(AL), 표현 계층(PL), 세션 계층(SL), 전송 계층(TL), 네트워크 계층(NL), 데이터 링크 계층(DL), 및 물리 계층(PHY) 각각과 논리적으로 또는 물리적으로 통신할 수 있다.

제1 SoC(1100)의 물리 계층(PHY)은 송신기(1110)를 포함할 수 있다. 송신기(1110)는 제1 SoC(1100)의 물리 계층(PHY) 내에서 구현될 수 있다. 제2 SoC(1300)의 물리 계층(PHY)은 수신기(1310)를 포함할 수 있다. 수신기(1310)는 제2 SoC(1300)의 물리 계층(PHY) 내에서 구현될 수 있다.

제1 SoC(1100)의 송신기(1110)는 채널(1200)을 통해 신호를 제2 SoC(1300)의 수신기(1310)로 데이터를 송신할 수 있다. 채널(1200)은 도 1의 채널(CH)일 수 있다. 수신기(1310)는 도 2의 수신기(100) 또는 도 4의 수신기(200)일 수 있다. 즉, 수신기(1310)는 EQ 및 VGA의 계수에 따른 오프셋 코드를 정상 동작 중에 미리 저장할 수 있고, 저장된 오프셋 코드를 기반으로 정상 동작 중 EQ 및 VGA의 계수 변경에 따라 실시간으로 전압 오프셋을 보상할 수 있다.

상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 개시는 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함될 것이다. 또한, 본 개시는 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

100: 수신기
110: 아날로그 프론트 엔드
120: 클록 및 데이터 복원 회로
130: 로직 회로
140: 레지스터
150: 오프셋 제거 회로

Claims

복수의 제1 코드들 중 하나를 기반으로 등화기의 계수를 설정하는 단계;
복수의 제2 코드들 중 하나를 기반으로 증폭기의 계수를 설정하는 단계;
상기 설정된 등화기의 계수 및 상기 설정된 증폭기의 계수를 기반으로 상기 등화기 및 상기 증폭기를 구동하고 오프셋 캘리브레이션을 수행하는 단계;
상기 등화기 및 상기 증폭기의 구동에 따라 발생되는 전압 오프셋에 대응되는 오프셋 코드를 저장하는 단계;
상기 오프셋 캘리브레이션이 완료되었는지 여부를 판단하는 단계;
상기 오프셋 캘리브레이션이 완료되었다는 판단에 응답하여, 입력 신호로부터 수신 데이터를 획득하는 정상 동작을 수행하는 단계; 및
상기 정상 동작에서 상기 오프셋 코드를 기반으로 상기 전압 오프셋을 제거하는 단계를 포함하는 수신기의 동작 방법.
제1 항에 있어서,
상기 등화기의 계수 및 상기 증폭기의 계수는 통신 채널의 특성에 따라 달라지는 수신기의 동작 방법.
제1 항에 있어서,
상기 오프셋 코드를 저장하는 단계는 상기 복수의 제1 코드들의 전부 또는 일부 및 상기 복수의 제2 코드들의 전부 또는 일부 각각에 대응되는 오프셋 코드들을 생성하는 단계; 및
상기 오프셋 코드들을 룩업 테이블의 형태로 레지스터에 저장하는 단계를 포함하는 수신기의 동작 방법.
제3 항에 있어서,
상기 레지스터는 휘발성 메모리 또는 비휘발성 메모리를 포함하는 수신기의 동작 방법.
제3 항에 있어서,
상기 오프셋 캘리브레이션이 완료되었는지 여부를 판단하는 단계는:
상기 복수의 제1 코드들의 전부 또는 일부 및 상기 복수의 제2 코드들의 전부 또는 일부 각각에 대응되는 상기 오프셋 코드들이 모두 상기 레지스터에 저장되었다면 상기 오프셋 캘리브레이션이 완료되었다고 판단하는 단계; 및
상기 복수의 제1 코드들의 전부 또는 일부 및 상기 복수의 제2 코드들의 전부 또는 일부 각각에 대응되는 상기 오프셋 코드들 중 적어도 하나가 상기 레지스터에 저장되지 않았다면 상기 오프셋 캘리브레이션이 완료되지 않았다고 판단하는 단계를 포함하는 수신기의 동작 방법.
제5 항에 있어서,
상기 오프셋 캘리브레이션이 완료되지 않았다는 판단에 응답하여 상기 복수의 제1 코드들 및 상기 복수의 제2 코드들 중 적어도 하나를 변경하는 단계를 더 포함하는 수신기의 동작 방법.
제6 항에 있어서,
상기 변경된 코드들을 기반으로 상기 등화기의 계수 및 상기 증폭기의 계수를 재설정하고, 상기 재설정된 등화기의 계수 및 상기 재설정된 증폭기의 계수를 기반으로 상기 오프셋 캘리브레이션을 수행하는 단계를 더 포함하는 수신기의 동작 방법.
제5 항에 있어서,
상기 오프셋 캘리브레이션이 완료되었다는 판단에 응답하여:
상기 정상 동작에서 상기 입력 신호를 수신하는 단계;
상기 입력 신호의 파형을 조정하거나 상기 입력 신호의 크기를 증폭하면서 상기 입력 신호에 대한 이퀄라이징을 수행하는 단계;
상기 레지스터로부터 대응 오프셋 코드를 로딩하는 단계;
상기 대응 오프셋 코드를 기반으로 상기 전압 오프셋을 제거하는 단계;
상기 전압 오프셋이 제거된 상기 입력 신호로부터 데이터를 복원하는 단계; 및
상기 복원된 데이터를 출력하는 단계를 포함하는 수신기의 동작 방법.
제8 항에 있어서,
상기 대응 오프셋 코드를 로딩하는 단계는:
구동중인 상기 등화기의 계수 및 구동중인 상기 증폭기의 계수에 대응되는 상기 대응 오프셋 코드를 상기 레지스터에서 검색하는 단계; 및
상기 대응 오프셋 코드가 검색되지 않으면 상기 룩업 테이블에서 상기 대응 오프셋 코드와 인접한 인접 오프셋 코드를 로딩하는 단계를 포함하는 수신기의 동작 방법.
송신 데이터가 포함된 입력 신호를 수신하고, 상기 입력 신호의 파형을 조정하고 상기 입력 신호의 크기를 증폭하여 출력 신호로 출력하도록 구성된 아날로그 프론트 엔드;
상기 출력 신호로부터 클록을 복원하고, 상기 클록을 기반으로 데이터를 복원하여, 상기 송신 데이터에 대응되는 복원 데이터를 출력하도록 구성된 클록 및 데이터 복원 회로;
상기 복원 데이터로부터 전압 오프셋을 감지하고, 상기 전압 오프셋을 제거하기 위한 오프셋 코드를 생성하도로 구성된 로직 회로;
상기 오프셋 코드를 룩업 테이블의 형태로 저장하도록 구성된 레지스터; 및
상기 오프셋 코드를 기반으로 오프셋 보상 신호을 생성하여 상기 전압 오프셋을 제거하도록 구성된 오프셋 제거 회로를 포함하는 수신기.