JP2022148090A - 半導体集積回路及び受信装置 - Google Patents

Abstract

【課題】半導体集積回路及び受信装置において、クロック信号のタイミング調整の精度を向上させる。【解決手段】実施形態の半導体集積回路は、ＡＤコンバータと、第１及び第２のイコライザ回路と、第１及び第２の制御回路とを含む。ＡＤコンバータは、クロック信号に基づいて、アナログ信号をデジタル信号に変換する。第１のイコライザ回路は、第１のタップを有する。第１及び第２のイコライザ回路は、デジタル信号に基づいた信号が入力され、それぞれ第１の信号及び第２の信号を出力する。第１の制御回路は、第１の信号に基づいてクロック信号の位相を調整する。第２の制御回路は、タップ係数を含む制御パラメータの調整動作を実行する。調整動作において、第２の制御回路は、第２のイコライザ回路の複数のタップのそれぞれのタップ係数を調整し、第２のイコライザ回路の調整結果に基づいて、第１のタップのタップ係数を調整する。【選択図】図１５

Description

実施形態は、半導体集積回路及び受信装置に関する。

送信装置と受信装置とは伝送路を介して接続される。受信装置は、伝送路を通過した受信信号を受信する。受信装置は、受信信号に含まれる、伝送路の伝送特性による損失を補償するためのイコライザ回路を備える。イコライザ回路は、クロック信号を使用して、受信信号の等価処理を実行する。

特表２０２０－５０２９１６号公報 特開２０１９－１６９８０３号公報 特開２０１４－１４３６７２号公報

M. C. Choi著「A 0.1-pJ/b/dB 28-Gb/s Maximum-Eye Tracking, Weight-Adjusting MM CDR and Adaptive DFE with Single Shared Error Sampler」2020 Symposia on VLSI Technology and Circuits、２０２０年６月

半導体集積回路及び受信装置において、クロック信号のタイミング調整の精度を向上させる。

実施形態の半導体集積回路は、ＡＤコンバータと、第１のイコライザ回路と、第２のイコライザ回路と、第１のデータ判定回路と、第２のデータ判定回路と、第１の制御回路と、第２の制御回路と、を含む。ＡＤコンバータは、クロック信号に基づいて、アナログ信号をデジタル信号に変換する。第１のイコライザ回路は、センタータップの１つ後に設けられた第１のタップを含む複数のタップを有する。第１のイコライザ回路は、デジタル信号に基づいた信号が入力され、第１の信号を出力する。第１のデータ判定回路は、第１の信号に基づいてデータを判定し、判定したデータを第１データとして出力する。第２のイコライザ回路は、複数のタップを有する。第２のイコライザ回路は、デジタル信号に基づいた信号が入力され、第２の信号を出力する。第２のデータ判定回路は、第２の信号に基づいてデータを判定し、判定したデータを外部に出力する。第１の制御回路は、第１の信号と第１データとに基づいてクロック信号の位相を調整する。第１の制御回路は、調整したクロック信号をＡＤコンバータに入力する。第２の制御回路は、第１のイコライザ回路と第２のイコライザ回路とのそれぞれを制御する。第２の制御回路は、タップ係数を含む制御パラメータの調整動作を実行する。調整動作において、第２の制御回路は、第２のイコライザ回路の複数のタップのそれぞれのタップ係数を調整し、第２のイコライザ回路の調整結果に基づいて、第１のタップのタップ係数を調整する。

第１実施形態に係る受信装置を含む伝送システムの構成の一例を示すブロック図。 第１実施形態に係る受信装置を含む伝送システムの具体例を示すブロック図。 第１実施形態に係る受信回路の構成の一例を示すブロック図。 第１実施形態に係る受信回路のデジタル信号処理部の詳細な構成の一例を示すブロック図。 第１実施形態に係る受信回路が備えるＡＤコンバータ部の回路構成の一例を示すブロック図。 第１実施形態に係る受信回路が備えるＡＤコンバータ部の処理を説明するためのタイミングチャート。 第１実施形態に係る受信回路が備える第１ＦＦＥ部の構成の一例を示すダイアグラム。 第１実施形態に係る受信回路が備える第１データ判定部の構成の一例を示すダイアグラム。 第１実施形態に係る受信回路が備える第２ＦＦＥ部の構成の一例を示すダイアグラム。 第１実施形態に係る受信回路が備えるＤＦＥ部及び第２データ判定部の構成の一例を示すダイアグラム。 第１実施形態に係る受信回路が備えるＤＦＥ部及び第２制御部の構成の一例を示すダイアグラム。 第１実施形態に係る受信回路が備えるＤＦＥ部及び第２制御部の処理を説明するためのヒストグラム。 第１実施形態に係る受信回路におけるクロック信号のタイミング調整方法の概要を説明するための模式図。 第１実施形態に係る受信回路の第１パラメータ調整動作の一例を示すフローチャート。 第１実施形態に係る受信回路の第２パラメータ調整動作の一例を示すフローチャート。 第１実施形態に係る受信回路の第２パラメータ調整動作によるアイパターンの変化の一例を示す模式図。 第１実施形態に係る受信回路の第２パラメータ調整動作によるデータ分布の変化の一例を示すヒストグラム。 第１実施形態に係る受信回路のタイミング調整方法の効果を説明するための模式図。 第２実施形態に係る受信回路の第２パラメータ調整動作の一例を示すフローチャート。 第２実施形態に係る受信回路の第１及び第２パラメータ調整動作のシミュレーション結果の一例を示す模式図。 第３実施形態に係る受信回路のデジタル信号処理部の構成の一例を示すブロック図。 第３実施形態に係る受信回路が備える第１ＦＦＥ部の構成の一例を示すダイアグラム。 第３実施形態に係る受信回路が備える第２ＦＦＥ部の構成の一例を示すダイアグラム。 第４実施形態に係る受信回路が備える第２制御部の構成の一例を示すダイアグラム。 第４実施形態に係る受信回路が備える第２制御部の処理を説明するためのヒストグラム。 第４実施形態に係る受信回路の第２パラメータ調整動作の一例を示すフローチャート。 第４実施形態に係る受信回路の第２パラメータ調整動作の一例を示すフローチャート。 第４実施形態に係る受信回路の第２パラメータ調整動作によるアイパターンの変化の一例を示す模式図。 第４実施形態の変形例に係る受信回路が備える第１ＦＦＥ部の構成の一例を示すダイアグラム。

以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は、模式的又は概念的なものである。以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字又は数字の後の数字等は、同じ文字又は数字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字又は数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字又は数字のみを含んだ参照符号により参照される。参照符号の後に付与された“ハイフン＋数字”が同じであることは、同じグループに属することを示している。信号名の先頭に“／”が付された信号は、反転信号であることを示している。

［１］第１実施形態
以下に、第１実施形態に係る受信装置及び受信回路について説明する。

［１－１］構成
［１－１－１］伝送システム１の構成
図１は、第１実施形態に係る受信装置４を備える伝送システム１の構成の一例を示すブロック図である。伝送システム１は、高速シリアル通信により、データを一方の装置又は回路から他方の装置又は回路へ伝送することが可能な構成を有する。図１に示すように、伝送システム１は、送信装置２、伝送路３、及び受信装置４を備えている。伝送システム１は、同じプリント基板上に設けられた複数の装置又は回路により構成されても良いし、互いに異なるプリント基板上に設けられた複数の装置又は回路により構成されても良い。

送信装置２は、伝送路３を介して受信装置４に送信信号ＴＲ及び／ＴＲを送信することが可能な構成を有する。送信信号ＴＲ及び／ＴＲは、２つの信号を用いて１つの信号を伝送する差動信号である。送信信号ＴＲ及び／ＴＲは、例えば、連続した複数の時刻（区分）の各々において“０”と“１”とが識別可能なデジタル値を有するパルス信号である。つまり、当該パルス信号によって符号化された情報が、送信装置２から伝送路３を介して受信装置４に伝達される。送信装置２は、送信する１つのパルス信号に、１ビットデータ（２値）を割り当てても良いし、複数ビットデータ（４値以上）を割り当てても良い。

伝送路３は、送信信号ＴＲ及び／ＴＲを受信装置４へ伝送するための物理的又は空間的な伝送媒体であり、例えば、送信装置２と受信装置４との間を接続する配線である。伝送路３は、伝送媒体の物理構造や材質に応じて、様々な伝送特性を有し得る。伝送路３の伝送特性は、例えば、特定の周波数帯域における利得の損失を伴う周波数特性を有する。送信装置２によって送信された送信信号ＴＲ及び／ＴＲは、伝送路３を介することによって、伝送路３の伝送特性に応じた損失を受ける。

受信装置４は、伝送路３を介して損失を受けた送信信号ＴＲ及び／ＴＲ（以下、受信信号ＲＣＶ及び／ＲＣＶと呼ぶ）を受信する。受信信号ＲＣＶ及び／ＲＣＶは、２つの信号を用いて１つの信号を伝送する差動信号である。そして、受信装置４は、受信信号ＲＣＶ及び／ＲＣＶに基づいて、送信信号ＴＲ及び／ＴＲに含まれる情報を復号する。受信装置４は、送信信号ＴＲ及び／ＴＲに含まれる情報を正しく復号するための受信回路を有する。受信回路は、伝送路３の伝送特性によって、ある周波数帯域に生じた損失を補償するための機能構成を有する。受信回路は、イコライザ回路や、半導体集積回路等と呼ばれても良い。受信回路の詳細については後述する。

（伝送システム１の具体例）
図２は、第１実施形態に係る伝送システム１の具体例を示すブロック図である。図２に示された伝送システム１の一例では、受信装置４がメモリシステムであり、送信装置２がメモリシステムのホスト機器である。具体的には、メモリシステム（受信装置４）は、伝送路３を介してホスト機器（送信装置２）に接続可能に構成され、例えば、複数のメモリデバイスＭＤ１～ＭＤ４と、メモリコントローラＭＣとを備えている。

メモリデバイスＭＤの各々は、複数のメモリセルを備え、データを不揮発に記憶する。メモリデバイスＭＤは、例えば、ＮＡＮＤ型フラッシュメモリである。メモリデバイスＭＤ１～ＭＤ４は、互いに異なる半導体チップに形成される。メモリシステム（受信装置４）が備えるメモリデバイスＭＤの個数は、任意の個数に設計され得る。

メモリコントローラＭＣは、各メモリデバイスＭＤの記憶空間を管理し、ホスト機器（送信装置２）からの命令に応答して各メモリデバイスＭＤに対して読み出し、書き込み、及び消去等を命令し得る。メモリコントローラＭＣは、例えば、ホストインターフェース（Ｉ／Ｆ）１０、ＣＰＵ（Central Processing Unit）１１、ＲＡＭ（Random Access Memory）１２、バッファメモリ１３、及びデバイスインターフェ－ス（Ｉ／Ｆ）１４を含む。

ホストインターフェース１０は、伝送路３を介してホスト装置（送信装置２）に接続され、メモリコントローラＭＣとホスト装置（送信装置２）との間の通信を司る。ホストインターフェース１０は、ホスト装置（送信装置２）から受信した要求及びデータを、それぞれＣＰＵ１１及びバッファメモリ１３に転送する。ホストインターフェース１０は、ＣＰＵ１１の命令に応答して、バッファメモリ１３内のデータをホスト装置へ転送する。（以下では、ホストインターフェース１０のことを、“受信回路１０”とも呼ぶ。

ＣＰＵ１１は、メモリコントローラＭＣの全体の動作を制御する。例えば、ＣＰＵ１１は、ホスト装置（送信装置２）から受信した書き込み要求に応答して、コマンド、アドレス等を含む書き込み命令を発行する。発行された書き込み命令は、メモリデバイスＭＤの何れかに転送され、当該メモリデバイスＭＤが、書き込み命令に基づいた書き込み動作を実行する。ＣＰＵ１１は、読み出し動作についても、書き込み動作と同様に実行し得る。

ＲＡＭ１２は、ＣＰＵ１１の作業領域として使用される。ＲＡＭ１２は、複数のメモリデバイスＭＤを管理するためのファームウェアや、各種の管理テーブル等を保持する。ＲＡＭ１２としては、例えば、ＳＲＡＭ（Static Random Access Memory)や、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体メモリが使用される。

バッファメモリ１３は、メモリコントローラＭＣがメモリデバイスＭＤから受信した読み出しデータや、メモリコントローラＭＣがホスト装置（送信装置２）から受信した書き込みデータ等を一時的に保持する。バッファメモリ１３は、メモリコントローラＭＣに外部接続されても良いし、ＲＡＭ１２と統合されてもよい。

デバイスインターフェース１４は、メモリコントローラＭＣと各メモリデバイスＭＤとの間の通信を司る。デバイスインターフェース１４は、ＣＰＵ１１により発行された命令を、メモリデバイスＭＤの何れかに転送する。書き込み動作時に、デバイスインターフェース１４は、バッファメモリ１３に保持された書き込みデータを、メモリデバイスＭＤの何れかに転送する。読み出し動作時に、デバイスインターフェース１４は、メモリデバイスＭＤの何れかから受信した読み出しデータを、バッファメモリ１３に転送する。

以上で説明されたメモリデバイスＭＤとメモリコントローラＭＣとは、それらの組み合わせにより１つの半導体記憶装置が構成され得る。このような半導体記憶装置としては、ＳＤ^ＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）やＵＦＳ（Universal Flash Storage）デバイス等が挙げられる。伝送システム１に使用される装置は、メモリシステム以外であっても良い。以下では、第１実施形態に係る受信回路１０の詳細な詳細について説明する。

［１－１－２］受信回路１０の構成
図３は、第１実施形態に係る受信回路１０の構成の一例を示すブロック図である。図３に示すように、受信回路１０は、例えば、パッドＰ１及びＰ２、連続時間線形イコライザ（ＣＴＬＥ：Continuous Time Linear Equalizer）２０、可変ゲインアンプ（ＶＧＡ：Variable Gain Amplifier）３０、ＡＤ（Analog to Digital）コンバータ部４０、第１イコライザ部５０、第２イコライザ部６０、クロック制御部７０、第１制御部８０、並びに第２制御部９０を備えている。

パッドＰ１及びＰ２の各々は、伝送路３と接続可能に構成された端子であり、ＣＴＬＥ２０に接続される。本例では、パッドＰ１に受信信号ＲＣＶが入力され、パッドＰ２に受信信号／ＲＣＶが入力される。

ＣＴＬＥ２０は、伝送路３の周波数特性を補償するような周波数特性を備えた増幅回路である。ＣＴＬＥ２０は、パッドＰ１及びＰ２から入力された受信信号ＲＣＶ及び／ＲＣＶを増幅するとともに補償する。そして、ＣＴＬＥ２０は、増幅及び補償した受信信号ＲＣＶ及び／ＲＣＶ（以下、等化信号ＥＱ１及び／ＥＱ１と呼ぶ）を、ＶＧＡ３０に入力する。

ＶＧＡ３０は、利得（ゲイン）を変更することが可能な増幅回路である。ＶＧＡ３０は、ＣＴＬＥ２０から入力された等化信号ＥＱ１及び／ＥＱ１を増幅する。そして、ＶＧＡ３０は、増幅した等化信号ＥＱ１及び／ＥＱ１（以下、等化信号ＥＱ２及び／ＥＱ２と呼ぶ）を、ＡＤコンバータ部４０に入力する。

ＡＤコンバータ部４０は、例えば、タイム・インターリーブ方式のＡＤコンバータ（ＴＩ－ＡＤＣ）である。ＡＤコンバータ部４０は、ＶＧＡ３０から入力された等化信号ＥＱ２及び／ＥＱ２（アナログ信号）を、クロック制御部７０から入力された複数のクロック信号ＣＫに基づいて、デジタル信号に変換する。そして、ＡＤコンバータ部４０は、変換したデジタル値Ｄ０を、第１イコライザ部５０へ出力する。

第１イコライザ部５０及び第２イコライザ部６０のそれぞれは、入力された信号を増幅するとともに補償する。第１実施形態では、第１イコライザ部５０及び第２イコライザ部６０のそれぞれを介して判定されたデータＤＯＵＴが、受信回路１０から出力される。

クロック制御部７０は、第１イコライザ部５０から出力された信号等に基づいてクロック信号ＣＫのタイミングを調整する。そして、クロック制御部７０は、調整したクロック信号ＣＫを、ＡＤコンバータ部４０に入力する。

第１制御部８０及び第２制御部９０は、それぞれ第１イコライザ部５０及び第２イコライザ部６０の制御パラメータを制御することが可能な制御回路である。第１制御部８０及び第２制御部９０は、それぞれ第１イコライザ部５０及び第２イコライザ部６０から出力された信号等に基づいて、より好ましい制御パラメータを演算することが出来る。また、第２制御部９０は、第１制御部８０に対して、演算結果の一部を渡すことが出来る。

以下では、受信回路１０が備えるＡＤコンバータ部４０、第１イコライザ部５０、第２イコライザ部６０、クロック制御部７０、第１制御部８０、並びに第２制御部９０の組のことを、“デジタル信号処理部ＤＳＰ”と呼ぶ。続けて、デジタル信号処理部ＤＳＰの詳細な構成について説明する。

図４は、第１実施形態に係る受信回路１０のデジタル信号処理部ＤＳＰの詳細な構成の一例を示すブロック図である。図４に示すように、第１イコライザ部５０は、第１ＦＦＥ部５１、及び第１データ判定部５２を含む。第２イコライザ部６０は、第２ＦＦＥ部６１、ＤＦＥ部６２、及び第２データ判定部６３を含む。クロック制御部７０は、ＣＤＲ（Clock and Data Recovery）回路７１、ループフィルタ７２、ＰＩ（Phase Interpolator）回路７３、ＰＬＬ（Phase Locked Loop）回路７４、及びクロック生成回路７５を含む。ＡＤコンバータ部４０からのデジタル値Ｄ０は、さらに第１制御部８０、第２制御部９０、及び第２ＦＦＥ部６１のそれぞれに入力される。

第１ＦＦＥ部５１は、複数のＦＦＥ（Feed Forward Equalizer）を含む。第１ＦＦＥ部５１には、複数のデジタル値Ｄ０が、例えばＡＤコンバータ部４０によるアナログ－デジタル変換（ＡＤ変換）の周期毎に、並列に入力される。そして、第１ＦＦＥ部５１は、入力されたデジタル値Ｄ０毎に、前後の区分のデジタル値の幾つかを用いた補償処理を行い、補償方法の異なる第１信号Ｓ１及び第２信号Ｓ２を生成する。第１信号Ｓ１は、第２イコライザ部６０に入力される。第２信号Ｓ２は、第１データ判定部５２と、ＣＤＲ回路７１と、第１制御部８０とのそれぞれに入力される。

第１データ判定部５２は、入力された第２信号Ｓ２に基づいて、第１データＤ１を生成する。そして、第１データ判定部５２は、第１データＤ１を、ＣＤＲ回路７１と、第１制御部８０とのそれぞれに入力する。

第２ＦＦＥ部６１は、複数のＦＦＥ回路を含む。第２ＦＦＥ部６１には、複数の第１信号Ｓ１が、例えばＡＤコンバータ部４０によるＡＤ変換の周期毎に、並列に入力される。そして、第２ＦＦＥ部６１は、入力された第１信号Ｓ１毎に、前後の区分の第１信号Ｓ１の幾つかを用いた補償処理を行い、第３信号Ｓ３を生成する。それから、第２ＦＦＥ部６１は、生成した複数の第３信号Ｓ３を、ＤＦＥ部６２と第２制御部９０とのそれぞれに入力する。

ＤＦＥ部６２は、複数のＤＦＥ（Decision Feedback Equalizer）を含む。ＤＦＥ部６２には、複数の第３信号が、例えばＡＤコンバータ部４０によるＡＤ変換の周期毎に、並列に入力される。そして、ＤＦＥ部６２は、入力された第３信号Ｓ３毎に、前後の第３信号Ｓ３の幾つかを用いた補償処理を行い、第４信号Ｓ４を生成する。それから、ＤＦＥ部６２は、生成した第４信号Ｓ４を、第２データ判定部６３と、第２制御部９０とのそれぞれに入力する。

第２データ判定部６３は、ＤＦＥ部６２によって処理された信号に基づいて、第２データを生成する。そして、第２データ判定部６３は、第２データをデータＤＯＵＴとして第２制御部９０に入力し、外部の処理回路に出力する。この外部の処理回路としては、例えば、図２に示されたメモリコントローラＭＣのＣＰＵ１１、ＲＡＭ１２及びバッファメモリ１３が挙げられる。受信回路１０から出力されたデータＤＯＵＴは、当該データＤＯＵＴが含む情報の種類に応じて、出力先が変更され得る。

ＣＤＲ回路７１は、第２信号Ｓ２と第１データＤ１とに基づいて、受信信号ＲＣＶ及び／ＲＣＶに含まれたクロック信号のタイミングを抽出する回路である。ＣＤＲ回路７１は、第１イコライザ部５０から第１信号Ｓ２及び第１データＤ１を受けると、これらの信号間の位相ずれを検出する。そして、ＣＤＲ回路７１は、検出した位相ずれに応じた値を、ループフィルタ７２に出力する。

ループフィルタ７２は、回路の安定化と応答特性を決定するためのフィルタ回路である。ループフィルタ７２は、ＣＤＲ回路７１から出力された信号をフィルタリングして、ＰＩ回路７３に出力する。

ＰＩ回路７３は、ＰＬＬ回路７４から入力された基準クロック信号に基づいて、ループフィルタ７２から入力された信号から多相のクロック信号を生成する。そして、ＰＩ回路７３は、生成した多相のクロック信号を、クロック生成回路７５に入力する。

ＰＬＬ回路７４は、基準クロック信号を生成し、ＰＩ回路７３に入力する。基準クロック信号は、ＰＩ回路７３から出力されるクロック信号の周波数を一定に調整する。

クロック生成回路７５は、ＰＩ回路７３から入力されたクロック信号に基づいて、複数のクロック信号ＣＫ１～ＣＫ４を生成する。クロック生成回路７５は、複数のクロック信号ＣＫ１～ＣＫ４の生成に、例えば分周回路を使用する。そして、クロック生成回路７５は、生成した複数のクロック信号ＣＫ１～ＣＫ４を、ＡＤコンバータ部４０に入力する。尚、クロック生成回路７５が生成するクロック信号ＣＫの数は、ＡＤコンバータ部４０の構成に応じて適宜変更され得る。

第１制御部８０は、例えば第１イコライザ部５０から入力された第２信号Ｓ２及び第１データＤ１と、ＡＤコンバータ部４０から入力されたデジタル値Ｄ０とに基づいて、第１イコライザ部５０で使用される複数のタップ係数ａ_－２、ａ_－１、ａ_０、ａ_１、及びａ_２を演算する。タップ係数ａ_０は、第１イコライザ部５０で使用されるセンタータップに関連付けられている。タップ係数ａ_－２及びａ_－１は、センタータップを基準として、プリカーソルの方向に設定されたタップに関連付けられている。タップ係数ａ_１及びａ_２は、センタータップを基準として、ポストカーソルの方向に設定されるタップに関連付けられている。タップ係数“ａ”に下付きで付与された数字は、その絶対値が大きくなるほど、センタータップから離れたカーソルに関連付けられていることを示している。第１制御部８０は、演算によって更新されたタップ係数ａ_－２、ａ_－１、ａ_１、及びａ_２を第１ＦＦＥ部５１に供給し、タップ係数ａ_０を第１データ判定部５２に供給する。

第２制御部９０は、例えば第２イコライザ部６０から入力された第３信号Ｓ３及びデータＤＯＵＴと、ＡＤコンバータ部４０から入力されたデジタル値Ｄ０とに基づいて、第２イコライザ部６０で使用される複数のタップ係数ｂ_－２、ｂ_－１、ｂ_０、ｂ_１、及びｂ_２を演算する。タップ係数ｂ_０は、第２イコライザ部６０で使用されるセンタータップに関連付けられている。タップ係数ｂ_－２及びｂ_－１は、センタータップを基準として、プリカーソルの方向に設定されるタップに関連付けられている。タップ係数ｂ_１及びｂ_２は、センタータップを基準として、ポストカーソルの方向に設定されるタップに関連付けられている。タップ係数“ｂ”に下付きで付与された数字は、その絶対値が大きくなるほど、センタータップから離れたカーソルに関連付けられていることを示している。第２制御部９０は、タップ係数ｂ_－２、ｂ_－１、及びｂ_２を第２ＦＦＥ部６１に供給し、タップ係数ｂ₁をＤＦＥ部６２に供給し、タップ係数ｂ_０を第２データ判定部６３に供給する。また、第２制御部９０は、第２イコライザ部６０で更新されたタップ係数に基づいた第１イコライザ部５０のタップ係数ａ_１を第１制御部８０に使用させることも出来る。また、第２制御部９０は、第３信号Ｓ３又は第４信号Ｓ４を用いて、タップ係数の調整に使用されるパラメータを算出することが出来る。

以上で説明された受信回路１０において、クロック制御部７０は、クロック信号の位相（タイミング）の調整の繰り返しによって、受信装置４が受信したデータ信号（ＲＣＶ及び／ＲＣＶ）とクロック信号ＣＫとの位相を同期させ得る。以下では、クロック信号の位相の調整の繰り返しのことを、“ＣＤＲループ”と呼ぶ。受信装置４が受信したデータ信号とクロック信号ＣＫとが同期した状態は、“ＣＤＲ回路７１がロックした状態”とも呼ばれる。ＣＤＲ回路７１は、ロックした場合に、ロックしたことを示す信号を例えば第１制御回路８０及び第２制御回路９０に送信し得る。

尚、第２制御部９０によって生成されたタップ係数ａ_１は、第１制御部８０を介して第１イコライザ部５０の制御に使用されても良いし、第２制御部９０によって第１イコライザ部５０に供給されても良い。受信回路１０が、タップ係数ａ_１を制御する制御部をさらに備えていても良い。第１データ判定部５２及び第２データ判定部６３のそれぞれは、例えば少なくとも１つの参照電圧を基準として、入力された信号のデータを判定する。受信回路１０は、ＡＤコンバータ部４０と第１イコライザ部５０との間で、デジタル値Ｄ０をバッファする記憶部を備えていても良い。この場合、当該記憶部は、デジタル信号処理部ＤＳＰによって参照され得るデジタル値Ｄ０を、ＡＤコンバータ部４０によるＡＤ変換の複数周期分保持し得る。

［１－１－３］ＡＤコンバータ部４０の構成
図５は、第１実施形態に係る受信回路１０が備えるＡＤコンバータ部４０の構成の一例を示すブロック図である。図５は、ＡＤコンバータ部４０が４種類のクロック信号ＣＫ１～ＣＫ４に基づいて、４つのデジタル値Ｄ０を出力する構成を例示している。図５に示すように、ＡＤコンバータ部４０は、例えば、互いに異なる位相に関連付けられた変換部４１０－１、４１０－２、４１０－３、及び４１０－４を含む。変換部４１０－１、４１０－２、４１０－３、及び４１０－４の各々は、例えば、ＡＤコンバータ（ＡＤＣ）４１１と、２つのフリップフロップ回路ＦＦを含む。

各ＡＤＣ４１１には、等化信号ＥＱ２及び／ＥＱ２（アナログ信号）が入力され、等化信号ＥＱ２及び／ＥＱ２の差に基づいてＡＤ変換を実行する。ＡＤＣ４１１－１、４１１－２、４１１－３、及び４１１－４は、それぞれデジタル値Ｄ０［１］、Ｄ０［２］、Ｄ０［３］、及びＤ０［４］を出力する。“Ｄ０”に付加された括弧内の数字は、ＡＤコンバータ部４０によってＡＤ変換処理される時刻の区分に対応している。ＡＤＣ４１１－１、４１１－２、４１１－３、及び４１１－４は、それぞれクロック信号ＣＫ１、ＣＫ２、ＣＫ３、及びＣＫ４に基づいて動作する。本例において、クロック信号ＣＫ１～ＣＫ４のそれぞれの位相は、９０度ずつずれている。具体的には、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、及びＣＫ４の位相は、クロック信号ＣＫ１を基準として、それぞれ０度、９０度、１８０度、及び２７０度である。

変換部４１０－１のフリップフロップ回路ＦＦ１１は、クロック信号ＣＫ３に基づいて動作し、ＡＤＣ４１１－１から出力されたデジタル値Ｄ０［１］を一時的に記憶する。変換部４１０－１のフリップフロップ回路ＦＦ１２は、クロック信号ＣＫ２に基づいて動作し、フリップフロップ回路ＦＦ１１から出力されたデジタル値Ｄ０［１］を一時的に記憶する。フリップフロップ回路ＦＦ１２の出力が、ＡＤコンバータ部４０から出力される。

変換部４１０－２のフリップフロップ回路ＦＦ２１は、クロック信号ＣＫ３に基づいて動作し、ＡＤＣ４１１－２から出力されたデジタル値Ｄ０［２］を一時的に記憶する。変換部４１０－２のフリップフロップ回路ＦＦ２２は、クロック信号ＣＫ２に基づいて動作し、フリップフロップ回路ＦＦ２１から出力されたデジタル値Ｄ０［２］を一時的に記憶する。フリップフロップ回路ＦＦ２２の出力が、ＡＤコンバータ部４０から出力される。

変換部４１０－３のフリップフロップ回路ＦＦ３１は、クロック信号ＣＫ１に基づいて動作し、ＡＤＣ４１１－３から出力されたデジタル値Ｄ０［３］を一時的に記憶する。変換部４１０－３のフリップフロップ回路ＦＦ３２は、クロック信号ＣＫ２に基づいて動作し、フリップフロップ回路ＦＦ３１から出力されたデジタル値Ｄ０［３］を一時的に記憶する。フリップフロップ回路ＦＦ３２の出力が、ＡＤコンバータ部４０から出力される。

変換部４１０－４のフリップフロップ回路ＦＦ４１は、クロック信号ＣＫ１に基づいて動作し、ＡＤＣ４１１－４から出力されたデジタル値Ｄ０［４］を一時的に記憶する。変換部４１０－４のフリップフロップ回路ＦＦ４２は、クロック信号ＣＫ２に基づいて動作し、フリップフロップ回路ＦＦ４１から出力されたデジタル値Ｄ０［４］を一時的に記憶する。フリップフロップ回路ＦＦ４２の出力が、ＡＤコンバータ部４０から出力される。

図６は、第１実施形態に係る受信回路１０が備えるＡＤコンバータ部４０の処理を説明するためのタイミングチャートである。図６は、図５に例示されたＡＤコンバータ部４０によるＡＤ変換処理の流れを示している。入力信号ＤＩＮは、受信信号ＲＣＶ及び／ＲＣＶの差分信号に対応している。“Ａ［ｔ］”は、時刻ｔにおける入力信号ＤＩＮ（アナログ信号）の大きさを示している。以下に、クロック信号ＣＫ１に基づいてＡＤ変換を実行する変換部４１０－１の処理に注目して、ＡＤコンバータ部４０の処理について説明する。

クロック信号ＣＫ１が立ち上がると、ＡＤＣ４１１－１が、アナログ信号Ａ［ｔ］のＡＤ変換を開始する（図６（１））。それから、次にクロック信号ＣＫ１が立ち上がる迄の期間で、ＡＤＣ４１１－１が、アナログ信号Ａ［ｔ］に基づいたデジタル値Ｄ０［ｔ］を、フリップフロップ回路ＦＦ１１に出力する（図６（２））。その後にクロック信号ＣＫ３が立ち上がると、フリップフロップ回路ＦＦ１１が、ＡＤＣ４１１－１から入力されたデジタル値Ｄ０［ｔ］を記憶し、フリップフロップ回路ＦＦ１２に出力する（図６（３））。その後にクロック信号ＣＫ２が立ち上がると、フリップフロップ回路ＦＦ１２は、フリップフロップ回路ＦＦ１１から入力されたデジタル値Ｄ０［ｔ］を記憶し、外部の処理回路（例えば第１イコライザ部５０）に出力する（図６（４））。

変換部４１０－２～４１０－４のそれぞれは、ＡＤＣ４１１及び２つのフリップフロップ回路ＦＦに入力されるクロック信号ＣＫの組み合わせが異なることを除いて、変換部４１０－１と同様に動作する。これにより、本例では、変換部４１０－１～４１０－４のそれぞれのデータが、共通のクロック信号ＣＫ２に基づいたタイミングで、外部に出力される。その結果、変換部４１０－１～４１０－４は、並列に入力されるクロック信号ＣＫに基づいて、それぞれデジタル値Ｄ０［ｔ－４＊ｉ］、Ｄ０［ｔ＋１－４＊ｉ］、Ｄ０［ｔ＋２－４＊ｉ］、及びＤ０［ｔ＋３－４＊ｉ］を出力する（ｉは整数）。

尚、ＡＤコンバータ部４０は、少なくとも２つ以上のＡＤＣ４１１を備えていれば良い。例えば、ＡＤコンバータ部４０は、Ｎ個（Ｎは２以上の整数）のＡＤＣ４１１を、位相が３６０／Ｎ度ずつずれたクロック信号ＣＫで動作させる。これにより、ＡＤコンバータ部４０は、単体のＡＤＣ４１１のＮ倍のサンプリング数で、アナログ－デジタル変換処理を実行することが出来る。

第１実施形態に係る受信回路１０の第１イコライザ部５０及び第２イコライザ部６０のそれぞれは、時刻ｔにカーソルが設定された場合に、前後２区分（ｔ－２、ｔ－１、ｔ＋１、ｔ＋２）のデジタル値Ｄ０を用いて信号を補償する。以下では、設定されたカーソルに対して２つ前の区分に適用されるタップのことを、“ＴＡＰｐｒｅ２”と呼ぶ。設定されたカーソルに対して１つ前の区分に適用されるタップのことを、“ＴＡＰｐｒｅ１”と呼ぶ。設定されたカーソルに対して１つ後の区分に適用されるタップのことを、“ＴＡＰｐｏｓｔ１”と呼ぶ。設定されたカーソルに対して２つ後の区分に適用されるタップのことを、“ＴＡＰｐｏｓｔ２”と呼ぶ。

図示されたアナログ信号Ａ［ｔ＋２］、Ａ［ｔ＋１］、Ａ［ｔ－１］、及びＡ［ｔ－２］は、それぞれＴＡＰｐｒｅ２、ＴＡＰｐｒｅ１、ＴＡＰｐｏｓｔ１、及びＴＡＰｐｏｓｔ２に関連付けられる。タップ係数ａ_－２及びｂ_－２のそれぞれは、ＴＡＰｐｒｅ２で使用される。タップ係数ａ_－１及びｂ_－１のそれぞれは、ＴＡＰｐｒｅ１で使用される。タップ係数ａ_０及びｂ_０のそれぞれは、センタータップで使用される。タップ係数ａ_１及びｂ_１のそれぞれは、ＴＡＰｐｏｓｔ１で使用される。タップ係数ａ_２及びｂ_２のそれぞれは、ＴＡＰｐｏｓｔ２で使用される。

尚、第１イコライザ部５０及び第２イコライザ部６０のそれぞれは、少なくともＴＡＰｐｏｓｔ１を利用していれば良い。第１イコライザ部５０及び第２イコライザ部６０において使用されるタップの数は、１つ以上であれば良く、５個以上であっても良い。使用されるＴＡＰｐｒｅ及びＴＡＰｐｏｓｔのそれぞれの個数は、同じであっても良いし、異なっていても良い。受信回路１０は、デジタル値Ｄ０を利用するため、ＴＡＰｐｒｅも利用することが好ましい。

［１－１－４］第１イコライザ部５０の構成
（第１ＦＦＥ部５１の構成）
図７は、第１実施形態に係る受信回路１０が備える第１ＦＦＥ部５１の構成の一例を示すダイアグラムである。図７に示すように、第１実施形態の第１ＦＦＥ部５１は、ＦＦＥ回路５１０－１、ＦＦＥ回路５１０－２、及びＦＦＥ回路５１０－３を含む。ＦＦＥ回路５１０－１、５１０－２、及び５１０－３のそれぞれは、積算器５１１、５１２、５１３、及び５１４と、加算器５１５及び５１６とを含む。

各積算器５１１は、第１ＦＦＥ部５１におけるＴＡＰｐｏｓｔ２に対応している。各積算器５１１は、入力されたデジタル値Ｄ０とタップ係数ａ_２とを積算して、積算結果を加算器５１５に入力する。

各積算器５１２は、第１ＦＦＥ部５１におけるＴＡＰｐｏｓｔ１に対応している。各積算器５１２は、入力されたデジタル値Ｄ０とタップ係数ａ_１とを積算して、積算結果を加算器５１６に入力する。

各積算器５１３は、第１ＦＦＥ部５１におけるＴＡＰｐｒｅ１に対応している。各積算器５１３は、入力されたデジタル値Ｄ０とタップ係数ａ_－１とを積算して、積算結果を加算器５１５に入力する。

各積算器５１４は、第１ＦＦＥ部５１におけるＴＡＰｐｒｅ２に対応している。各積算器５１４は、入力されたデジタル値Ｄ０とタップ係数ａ_－２とを積算して、積算結果を加算器５１５に入力する。

各加算器５１５は、第１ＦＦＥ部５１におけるセンタータップに対応している。各加算器５１５は、関連付けられた積算器５１１、５１３、及び５１４からそれぞれ入力された複数の積算結果と、入力されたデジタル値Ｄ０とを加算して、加算結果を第１信号Ｓ１として出力する。

各加算器５１６は、関連付けられた積算器５１２から入力された積算結果と、関連付けられた加算器５１５から出力された第１信号Ｓ１とを加算して、加算結果を第２信号Ｓ２として出力する。

つまり、第１信号Ｓ１は、第１ＦＦＥ部５１が取り扱う複数のタップのうち、ＴＡＰｐｏｓｔ１を除いたタップの出力の合計に対応している。第２信号Ｓ２は、第１ＦＦＥ部５１が取り扱う全てのタップの出力の合計に対応している。

本例において、ＦＦＥ回路５１０－１、５１０－２、及び５１０－３のそれぞれのセンタータップには、それぞれデジタル値Ｄ０［ｔ］、Ｄ０［ｔ＋１］、及びＤ０［ｔ＋２］が入力される。この場合、ＦＦＥ回路５１０－１の積算器５１１－１、５１２－１、５１３－１、及び５１４－１には、それぞれデジタル値Ｄ０［ｔ－２］、Ｄ０［ｔ－１］、Ｄ０［ｔ＋１］、及びＤ０［ｔ＋２］が入力される。ＦＦＥ回路５１０－２の積算器５１１－２、５１２－２、５１３－２、及び５１４－２には、それぞれデジタル値Ｄ０［ｔ－１］、Ｄ０［ｔ］、Ｄ０［ｔ＋２］、及びＤ０［ｔ＋３］が入力される。ＦＦＥ回路５１０－３の積算器５１１－３、５１２－３、５１３－３、及び５１４－３には、それぞれデジタル値Ｄ０［ｔ］、Ｄ０［ｔ＋１］、Ｄ０［ｔ＋３］、及びＤ０［ｔ＋４］が入力される。以下同様に、第１ＦＦＥ部５１が含む複数のＦＦＥ回路５１０には、ＡＤコンバータ部４０によってＡＤ変換処理される時刻の区分が、１区分ずつずれたデジタル値Ｄ０が入力される。

これにより、第１実施形態の第１ＦＦＥ部５１では、ＦＦＥ回路５１０－１は、第１信号Ｓ１［ｔ］及び第２信号Ｓ２［ｔ］を出力し、ＦＦＥ回路５１０－２は、第１信号Ｓ１［ｔ＋１］及び第２信号Ｓ２［ｔ＋１］を出力し、ＦＦＥ回路５１０－３は、第１信号Ｓ１［ｔ＋２］及び第２信号Ｓ２［ｔ＋２］を出力し、…、ＦＦＥ回路５１０－Ｎは、第１信号Ｓ１［ｔ＋（Ｎ－１）］及び第２信号Ｓ２［ｔ＋（Ｎ－１）］を出力する。尚、第１イコライザ部５０が備える第１ＦＦＥ部５１は、“ＣＤＲ用のＦＦＥ”と呼ばれても良い。

（第１データ判定部５２の構成）
図８は、第１実施形態に係る受信回路１０が備える第１データ判定部５２の構成の一例を示すダイアグラムである。図８は、第１データ判定部５２においてＦＦＥ回路５１０－１～５１０－３に関連付けられた構成を表示している。図８に示すように、第１データ判定部５２は、データ判定器５２０－１、５２０－２、及び５２０－３を含む。

データ判定器５２０－１、５２０－２、及び５２０－３は、それぞれＦＦＥ回路５１０－１、５１０－２、及び５１０－３から出力された第２信号Ｓ２に応じたデータを判定する。各データ判定器５２０がデータを判定するタイミングは、例えばデータ判定器５２０に別途入力されるクロック信号に基づいている。各データ判定器５２０は、データの判定に、ＲＥＦ（ａ_０）を基準として用いる。ＲＥＦ（ａ_０）は、例えば所定の値とタップ係数ａ_０との積算値である。

そして、データ判定器５２０－１は、判定結果を第１データＤ１［ｔ］として出力する。データ判定器６３０－２は、判定結果を第１データＤ１［ｔ＋１］として出力する。データ判定器６３０－３は、判定結果を第１データＤ１［ｔ＋２］として出力する。以下同様に、第１データ判定部５２が含むデータ判定器５２０は、関連付けられたＦＦＥ回路５１０から入力された第２信号Ｓ２のデータを判定し、第１データＤ１を出力する。

［１－１－５］第２イコライザ部６０の構成
（第２ＦＦＥ部６１の構成）
図９は、第１実施形態に係る受信回路１０が備える第２ＦＦＥ部６１の構成の一例を示すダイアグラムである。図９に示すように、第１実施形態の第２ＦＦＥ部６１は、ＦＦＥ回路６１０－１、ＦＦＥ回路６１０－２、及びＦＦＥ回路６１０－３を含む。ＦＦＥ回路６１０－１、６１０－２、及び６１０－３のそれぞれは、積算器６１１、６１２、及び６１３と、加算器６１４とを含む。

各積算器６１１は、第２ＦＦＥ部６１におけるＴＡＰｐｏｓｔ２に対応している。各積算器６１１は、入力されたデジタル値Ｄ０とタップ係数ｂ_２とを積算して、積算結果を加算器６１４に入力する。

各積算器６１２は、第２ＦＦＥ部６１におけるＴＡＰｐｒｅ１に対応している。各積算器６１２は、入力されたデジタル値Ｄ０とタップ係数ｂ_－１とを積算して、積算結果を加算器６１４に入力する。

各積算器６１３は、第２ＦＦＥ部６１におけるＴＡＰｐｒｅ２に対応している。各積算器６１３は、入力されたデジタル値Ｄ０とタップ係数ｂ_－２とを積算して、積算結果を加算器６１４に入力する。

各加算器６１４は、第２ＦＦＥ部６１におけるセンタータップに対応している。各加算器６１４は、関連付けられた積算器６１１、６１２、及び６１３のそれぞれから入力された複数の積算結果と、入力された第１信号Ｓ１とを加算する。そして、各加算器６１４は、加算結果を第３信号Ｓ３として出力する。つまり、第３信号Ｓ３は、第２ＦＦＥ部６１が取り扱う複数のタップのうち、ＴＡＰｐｏｓｔ１を除いたタップの出力の合計に対応している。

本例において、ＦＦＥ回路６１０－１、６１０－２、及び６１０－３のそれぞれのセンタータップには、それぞれ第１信号Ｓ１［ｔ］、Ｓ１［ｔ＋１］、及びＳ１［ｔ＋２］が入力される。この場合、ＦＦＥ回路６１０－１の積算器６１１－１、６１２－１、及び６１３－１には、それぞれデジタル値Ｄ０［ｔ－２］、Ｄ０［ｔ＋１］、及びＤ０［ｔ＋２］が入力される。ＦＦＥ回路６１０－２の積算器６１１－２、６１２－２、及び６１３－２には、それぞれデジタル値Ｄ０［ｔ－１］、Ｄ０［ｔ＋２］、及びＤ０［ｔ＋３］が入力される。ＦＦＥ回路６１０－３の積算器６１１－３、６１２－３、及び６１３－３には、それぞれデジタル値Ｄ０［ｔ］、Ｄ０［ｔ＋３］、及びＤ０［ｔ＋４］が入力される。以下同様に、第２ＦＦＥ部６１が含む複数のＦＦＥ回路６１０には、ＡＤコンバータ部４０によってＡＤ変換処理される時刻の区分が、１区分ずつずれた第１信号Ｓ１が入力される。

これにより、第１実施形態の第２ＦＦＥ部６１では、ＦＦＥ回路６１０－１は、第３信号Ｓ３［ｔ］を出力し、ＦＦＥ回路６１０－２は、第３信号Ｓ３［ｔ＋１］を出力し、ＦＦＥ回路６１０－３は、第３信号Ｓ３［ｔ＋２］を出力し、…、ＦＦＥ回路６１０－Ｎは、第３信号Ｓ３［ｔ＋（Ｎ－１）］を出力する。尚、第２イコライザ部６０が備える第２ＦＦＥ部６１は、“データ用のＦＦＥ”と呼ばれても良い。

（ＤＦＥ部６２及び第２データ判定部６３の構成）
図１０は、第１実施形態に係る受信回路１０が備えるＤＦＥ部６２及び第２データ判定部６３の構成の一例を示すダイアグラムである。図１０は、ＤＦＥ部６２及び第２データ判定部６３が、４種類の第３信号Ｓ３が入力されるＵｎｒｏｌｌ ＤＦＥを構成する場合を例示している。図１０に示すように、ＤＦＥ部６２は、ＤＦＥ回路６２０－１、６２０－２、６２０－３、及び６２０－４を含む。第２データ判定部６３は、データ判定器６３０－１、６３０－２、６３０－３、及び６３０－４と、フリップフロップ回路６３１とを含む。ＤＦＥ回路６２０－１、６２０－２、６２０－３、及び６２０－４は、それぞれデータ判定器６３０－１、６３０－２、６３０－３、及び６３０－４に関連付けられている。

ＤＦＥ回路６２０－１、６２０－２、６２０－３、及び６２０－４のそれぞれは、加算器６２１及び６２２と、マルチプレクサ６２３とを含む。各加算器６２１及び６２２には、当該ＤＦＥ回路６２０に割り当てられた第３信号Ｓ３が入力される。各加算器６２１は、入力された第３信号Ｓ３とタップ係数ｂ_１に“＋１”が積算された“＋ｂ_１”とを加算して、加算結果をマルチプレクサ６２３に入力する。各加算器６２２は、入力された第３信号Ｓ３とタップ係数ｂ_１に“－１”が積算された“－ｂ_１”とを加算して、加算結果をマルチプレクサ６２３に入力する。マルチプレクサ６２３は、第２データ判定部６３から入力されたデータに基づいて、入力された加算結果のいずれかを第４信号Ｓ４として出力する。

データ判定器６３０－１、６３０－２、６３０－３、及び６３０－４は、それぞれＤＦＥ回路６２０－１、６２０－２、６２０－３、及び６２０－４から出力された第４信号Ｓ４に応じたデータを判定する。各データ判定器６３０がデータを判定するタイミングは、例えばデータ判定器６３０に別途入力されるクロック信号に基づいている。各データ判定器６３０は、データの判定に、参照値ＲＥＦ（ｂ_０）を基準として用いる。ＲＥＦ（ｂ_０）は、例えば所定の値とタップ係数ｂ_０との積算値である。

そして、データ判定器６３０－１は、判定結果をデータＤＯＵＴ［１］として、マルチプレクサ６２３－２に入力し、且つ外部に出力する。データ判定器６３０－２は、判定結果をデータＤＯＵＴ［２］として、マルチプレクサ６２３－３に入力し、且つ外部に出力する。データ判定器６３０－３は、判定結果をデータＤＯＵＴ［３］として、マルチプレクサ６２３－４に入力し、且つ外部に出力する。データ判定器６３０－４は、判定結果をデータＤＯＵＴ［４］として、フリップフロップ回路６３１に入力し、且つ外部に出力する。フリップフロップ回路６３１は、前のサイクルで出力されたデータＤＯＵＴ［４］を保持し、保持したデータＤＯＵＴ［４］を、次のサイクルでマルチプレクサ６２３－１に入力する。

つまり、本例において、ＤＦＥ回路６２０－１は、前回の第４信号Ｓ４［４］の判定結果（データ）に基づいて、加算器６２１及び６２２のうちの何れかの加算器の出力を、第４信号Ｓ４［１］として出力する。ＤＦＥ回路６２０－２は、前回の第４信号Ｓ４［１］の判定結果（データ）に基づいて、加算器６２１及び６２２のうちの何れかの加算器の出力を、第４信号Ｓ４［２］として出力する。ＤＦＥ回路６２０－３は、前回の第４信号Ｓ４［２］の判定結果（データ）に基づいて、加算器６２１及び６２２のうちの何れかの加算器の出力を、第４信号Ｓ４［３］として出力する。ＤＦＥ回路６２０－４は、前回の第４信号Ｓ４［３］の判定結果（データ）に基づいて、加算器６２１及び６２２のうちの何れかの加算器の出力を、第４信号Ｓ４［４］として出力する。

以上で説明されたＤＦＥ部６２及び第２データ判定部６３は、その他の構成であっても良い。例えば、ＤＦＥ部６２及び第２データ判定部６３は、５つ以上のＤＦＥ回路６２０及びデータ判定器６３０の組を有することによって、５入力以上の第３信号Ｓ３を処理しても良い。Ｕｎｒｏｌｌ型のＤＦＥ部６２が使用される場合、少なくとも、１番目に配置されたＤＦＥ回路６２０のマルチプレクサ６２３に、最後に配置されたＤＦＥ回路６２０の出力に基づいた判定結果が入力されていれば良い。受信回路１０が受信する１つのパルス信号に複数ビットデータ（４値以上）が割り当てられる場合に、ＤＦＥ回路６２０は、取り扱う値に応じた個数の加算器を有し得る。これらの加算器には、所定のタップ係数が割り当てられる。そして、マルチプレクサ６２３は、過去の４値のデータの入力に基づいて、複数の加算器のいずれかの出力を、第４信号Ｓ４として出力する。

［１－１－６］ＤＦＥ部６２及び第２制御部９０の構成
図１１は、第１実施形態に係る受信回路１０が備えるＤＦＥ部６２及び第２制御部９０の構成の一例を示すダイアグラムである。図１１に示すように、ＤＦＥ部６２は、例えば、積算器８１及び加算器８２をさらに含む。第２制御部９０は、例えば、判定器８３、積算器８４、及び加算器８５を含む。

積算器８１は、データＮＺＯＵＴ［ｔ－１］とタップ係数ｂ_１とを積算して、積算結果を加算器８２に入力する。データＮＺＯＵＴ［ｔ－１］は、例えば第１イコライザ部５０において、時刻ｔ－１に関連付けられた判定結果であり、例えばデータＤＯＵＴに対応している。つまり、積算器８１は、１つ前の時刻ｔ－１におけるデータＮＺＯＵＴ［ｔ－１］と、現在の時刻ｔにおけるタップ係数ｂ_１との積算結果を出力する。

加算器８２は、第１信号Ｓ３［ｔ］と、積算器８１から入力された加算結果とを加算して、判定器８３と加算器８５とのそれぞれに出力する。加算器８２による加算結果は、当該第１信号Ｓ３［ｔ］のイコライズ結果ＥＱＯＵＴ［ｔ］に対応している。

判定器８３は、入力されたイコライズ結果ＥＱＯＵＴ［ｔ］のデータを判定して、判定結果をデータＮＺＯＵＴ［ｔ］として出力する。データＮＺＯＵＴ［ｔ］は、積算器８４に入力される。

積算器８４は、データＮＺＯＵＴ［ｔ］と参照値ＲＥＦ（ｂ_０）とを積算して、積算結果を加算器８５に入力する。

加算器８５は、イコライズ結果ＥＱＯＵＴ［ｔ］と、積算器８４から入力された積算結果に（－１）を積算した値とを加算する。言い換えると、加算器８５は、イコライズ結果ＥＱＯＵＴ［ｔ］から、積算器８４から入力された積算結果を減算する。加算器８５の加算結果は、差分ＥＲＲ［ｔ］として出力される。第２制御部９０は、差分ＥＲＲ［ｔ］に基づいて、各パラメータを調整し得る。

例えば、ＴＡＰｐｏｓｔ１で使用されるタップ係数は、“ｂ_１［ｔ＋１］＝ｂ_１［ｔ］－ＬＲ＊ｓｉｇｎ（ＮＺＯＵＴ［ｔ－１］）＊ＤＩＲ”の演算によって更新される。“ＬＲ（Learning Rate）”は、１回のパラメータ調整シーケンスによるパラメータの調整量を示している。“ＬＲ”は、固定されても良いし、タップ係数の調整の過程で変更されても良いし、パラメータ毎に異なっていても良い。“ｓｉｇｎ”は、所定の符号であり、代入された数値に応じて値が変化する。“ＤＩＲ”は、調整方向を示しており、“＋１”又は“－１”の数値をとり得る。

ＴＡＰｐｏｓｔ２で使用されるタップ係数は、“ｂ_２［ｔ＋１］＝ｂ_２［ｔ］－ＬＲ＊ｓｉｇｎ（Ｄ０［ｔ－２］）＊ｓｉｇｎ（ＥＲＲ）”の演算によって更新される。データの判定に使用される参照値ＲＥＦ（ｂ_０）は、“ＲＥＦ［ｔ＋１］＝ＲＥＦ［ｔ］－ＬＲ＊ｓｉｇｎ（ＮＺＯＵＴ［ｔ］）＊ｓｉｇｎ（ＥＲＲ）＊（－１）”の演算によって更新される。その他のタップ係数についても、同様に算出され得る。このように、更新対象のパラメータに対する更新量は、補償後の値（ＥＱＯＵＴ）と判定結果の期待値（ＮＺＯＵＴ）との差分（ＥＲＲ）と、更新対象のパラメータ（タップ係数、参照値ＲＥＦ等）に乗算される値とによって算出され得る。また、この演算処理は、符号（ｓｉｇｎ）を用いている。このように符号（ｓｉｇｎ）を用いた演算処理は、ｓｉｇｎ－ｓｉｇｎアルゴリズムと呼ばれる。

図１２は、第１実施形態に係る受信回路１０が備えるＤＦＥ部６２及び第２制御部９０の処理を説明するためのヒストグラムである。図１２において、横軸は、２値の信号のある位相におけるイコライズ結果ＥＱＯＵＴの振幅を示し、縦軸は、当該位相で検出されたデータ数を示している。図１２に示すように、２値の信号における振幅値は、例えば、－１＊ＲＥＦの部分と、＋１＊ＲＥＦの部分とのそれぞれの近傍に分布する。

パラメータの調整方向（ＤＩＲ）は、データＮＺＯＵＴ［ｔ］が“－１”である場合に、関連付けられたイコライズ結果ＥＱＯＵＴが、－１＊ＲＥＦを超えているか（＋）、又は超えていないか（－）に応じて決定される。また、調整方向（ＤＩＲ）は、データＮＺＯＵＴ［ｔ］が“＋１”である場合に、関連付けられたイコライズ結果ＥＱＯＵＴが、＋１＊ＲＥＦを超えているか（＋）、又は超えていないか（－）に応じて決定される。つまり、第２制御部９０は、差分ＥＲＲ［ｔ］が正であるか負であるかに応じて、パラメータの調整方向を決定する。

以上の説明では、第２制御部９０による第２イコライザ部６０の各パラメータの調整方法の一例について説明したが、第１制御部８０も、第２制御部９０と同様に、第１イコライザ部５０に関する各パラメータを調整（更新）することが出来る。つまり、第１制御部８０は、第２制御部９０と同様に、ｓｉｇｎ－ｓｉｇｎアルゴリズムを使用することが出来る。以下では、第１イコライザ部５０及び第２イコライザ部６０のそれぞれの各パラメータの調整及び更新を繰り返す処理のことを、“ＬＭＳループ”と呼ぶ。

［１－２］動作
図１３は、第１実施形態に係る受信回路１０におけるクロック信号ＣＫの位相の調整動作の概要を説明するための模式図であり、クロック信号ＣＫの調整に関する１つのパルス信号に対応する部分を抽出して示している。ｈ（０）は、センターカーソルを示し、センタータップに関連付けられている。ｈ（－１）は、ｈ（０）に対して１区分前のプリカーソルを示し、ＴＡＰｐｒｅ１に関連付けられている。ｈ（＋１）は、ｈ（０）に対して１区分後のポストカーソルを示し、ＴＡＰｐｏｓｔ１に関連付けられている。

ボーレートＣＤＲは、例えばｈ（－１）とｈ（１）とが釣り合うポイントで、クロック信号ＣＫをロックさせる。ボーレートＣＤＲでは、例えば数式“Ｅａｒｌｙ値－（Ｌａｔｅ値＝０”が満たされるように、位相が調整される。“Ｅａｒｌｙ値”は、ｈ（－１）における信号の強度に対応している。“Ｌａｔｅ値”は、ｈ（１）における信号の強度に対応している。例えば、ＣＤＲループによって、数式“Ｅａｒｌｙ値－Ｌａｔｅ値＝０”が満たされると、クロック信号ＣＫがロックされる。

アナログの受信回路では、ｈ（１）がＤＦＥ回路によって補償されると、ロック位置のずれが生じ得る。このため、アナログの受信回路では、Ｅａｒｌｙ／Ｌａｔｅ比を調整することによってロック位置を調整することや、Ｅａｒｌｙ値とＬａｔｅ値との差分にオフセットを加えることによって位相を調整することが考えられている（オフセット調整型のＣＤＲ）。また、Ｅａｒｌｙ／Ｌａｔｅ比の調整方法としては、ＵＰ／ＤＮ比を適切に設定することが考えられる。ＵＰ／ＤＮ比は、ｈ（－１）及びｈ（１）のそれぞれの強度に適用される所定の割合である。ＵＰ／ＤＮ比が適切に調整されることによって、アイパターンの振幅が大きくなり得る。

しかしながら、ＣＤＲループのＦＦＥは、例えばｈ（－１）とｈ（１）とがゼロになるように調整する。このため、図１３に示すように、調整前の信号波形に対してクロック制御部７０がＥａｒｌｙ／Ｌａｔｅ比のバランスを崩して位相をずらそうとしても、調整後の信号波形のように、ＬＭＳループによってｈ（－１）とｈ（１）とがゼロに調整されてしまう。その結果、条件によっては、クロック信号ＣＫの位相が動かないおそれがある。また、オフセット調整型のＣＤＲは、信号波形が山谷を有していれば位相を調整することが出来るが、位相の調整範囲が山谷の範囲に留まるため狭い。

また、ＣＤＲループに用いるＦＦＥ回路では、データ側のＦＦＥ回路及びＤＦＥ回路により補償されるため、ＴＡＰｐｏｓｔ１が省略される場合がある。しかしながら、ｈ（１）の部分は、符号間干渉（ＩＳＩ：Inter Symbol Interfere）の原因となり得るため、調整されることが好ましい。ＩＳＩは、個別のデータを有し且つ隣接する区分の間で波形が重複することに対応する。ＩＳＩが抑制されることによって、受信回路１０が受信信号ＲＣＶ及び／ＲＣＶに含まれる情報を復号することの難易度を下げることが出来る。

そこで、第１実施形態に係る受信回路１０は、ＣＤＲ用の第１ＦＦＥ部５１にＴＡＰｐｏｓｔ１を設ける。そして、受信回路１０は、ｈ（１）（すなわち第１ＦＦＥ部５１のＴＡＰｐｏｓｔ１）以外のＬＭＳループを実行し、ＬＭＳループとは独立したタイミングでＴＡＰｐｏｓｔ１を更新する。以下に、第１実施形態に係る受信回路１０におけるクロック信号のタイミング調整（位相調整）と、受信信号ＲＣＶ及び／ＲＣＶの補償処理とに関連する第１パラメータ調整動作及び第２パラメータ調整動作について説明する。尚、以下で説明される動作は、受信回路１０内のクロック制御部７０、第１制御部８０及び第２制御部９０等によって制御される。第１パラメータ調整動作と第２パラメータ調整動作とは、並列に実行されても良い。

［１－２－１］第１パラメータ調整動作
図１４は、第１実施形態に係る受信回路１０の第１パラメータ調整動作の一例を示すフローチャートである。第１パラメータ調整動作は、例えば、第１イコライザ部５０で使用されるタップ係数ａ_－２、ａ_－１、ａ_０、及びａ_２のそれぞれの調整に関する。以下に、図１４を参照して、第１パラメータ調整動作について説明する。

受信回路１０は、例えばＣＰＵ１１からの指示に応じて、第１パラメータ調整動作を開始する（開始）。

まず、受信回路１０は、パラメータＰを初期化する（ＳＴ１０）。ＳＴ１０におけるパラメータＰは、例えば第１イコライザ部５０で使用されるタップ係数ａ_－２、ａ_－１、ａ_０、及びａ_２のそれぞれに対応している。つまり、ＳＴ１０の処理では、タップ係数ａ_－２、ａ_－１、ａ_０、及びａ_２のそれぞれが初期化される。

次に、受信回路１０は、入力Ｘに基づいて、出力Ｙを演算する（ＳＴ１１）。ＳＴ１１における入力Ｘは、例えば第１ＦＦＥ部５１に入力されるデジタル値Ｄ０に対応している。ＳＴ１１における出力Ｙは、例えば第１ＦＦＥ部５１から出力される第１信号Ｓ１に対応している。具体的には、ＳＴ１１の処理では、ＦＦＥ回路５１０が、タップ係数ａ_－２、ａ_－１、ａ_０、ａ_１及びａ_２を用いて、例えば図７を参照して説明された処理を実行する。

次に、受信回路１０は、入力Ｘと、出力Ｙと、出力Ｙの期待値Ｙｅｘｐｅｃｔに基づいて、パラメータＰを更新する（ＳＴ１２）。ＳＴ１２における出力Ｙの期待値Ｙｅｘｐｅｃｔは、第１データ判定部５２から出力される第１データＤ１を利用して算出される値に対応している。ＳＴ１２の処理は、例えば図１１及び図１２のそれぞれを参照して説明された処理と類似している。具体的には、受信回路１０は、例えば積算器５１１－１がａ_２＊Ｄ０［ｔ－２］の演算をしているため、“ａ_２［ｔ＋１］＝ａ_２［ｔ］－ＬＲ＊ｓｉｇｎ（Ｄ０［ｔ－２］）＊ｓｉｇｎ（Ｙ－Ｙｅｘｐｅｃｔ）”の処理を実行する。他のタップについても同様に処理され得る。

次に、受信回路１０は、パラメータＰの調整が完了したか否かを確認する（ＳＴ１３）。パラメータＰの調整が完了したか否かは、第１制御部８０によって判定されても良いし、クロック制御部７０のＣＤＲ回路７１がロックしたことに基づいて判定されても良い。

パラメータＰの調整が完了していない場合（ＳＴ１３、ＮＯ）、受信回路１０は、ＳＴ１１の処理に進む。すなわち、受信回路１０は、ＳＴ１１及びＳＴ１２によるパラメータＰの調整を再び実行する。

パラメータＰの調整が完了していた場合（ＳＴ１３、ＹＥＳ）、受信回路１０は、第１パラメータ調整動作を終了する（終了）。

［１－２－２］第２パラメータ調整動作
図１５は、第１実施形態に係る受信回路１０の第２パラメータ調整動作の一例を示すフローチャートである。第２パラメータ調整動作は、第２イコライザ部６０で使用されるタップ係数ｂ_－２、ｂ_－１、ｂ_０、ｂ_１、及びｂ_２のそれぞれの調整と、第１イコライザ部５０で使用されるタップ係数ａ_１の調整とに関する。以下に、図１５を参照して、第１実施形態の第２パラメータ調整動作について説明する。

受信回路１０は、例えばＣＰＵ１１からの指示に応じて、第２パラメータ調整動作を開始する（開始）。

まず、受信回路１０は、パラメータＰ及びタイマＴ＿ｃｕｒを初期化する（ＳＴ２０）。ＳＴ２０におけるパラメータＰは、例えば、第２イコライザ部６０で使用されるタップ係数ｂ_－２、ｂ_－１、ｂ_０、ｂ_１、及びｂ_２と、第１イコライザ部５０で使用されるタップ係数ａ_１とのそれぞれに対応している。つまり、ＳＴ２０の処理では、タップ係数ｂ_－２、ｂ_－１、ｂ_０、ｂ_１、及びｂ_２、ａ_１のそれぞれが初期化される。タイマＴ＿ｃｕｒは、例えば第２制御部９０に含まれている。タイマＴ＿ｃｕｒは、少なくとも受信装置４に含まれていれば良い。

次に、受信回路１０は、入力Ｘに基づいて、出力Ｙを演算する（ＳＴ２１）。ＳＴ２１における入力Ｘは、例えば、第２ＦＦＥ部６１に入力される第１信号Ｓ１と、ＤＦＥ部６２に入力される第３信号Ｓ３とに対応している。ＳＴ２１における出力Ｙは、例えばＤＦＥ部６２から出力される第４信号Ｓ４に対応している。具体的には、ＳＴ２１の処理では、ＦＦＥ回路６１０が、タップ係数ｂ_－２、ｂ_－１、ｂ_０、及びｂ_２を用いて、例えば図９を参照して説明された処理を実行し、ＤＦＥ回路６２０が、タップ係数ｂ_１を用いて、例えば図１０を参照して説明された処理を実行する。

次に、受信回路１０は、入力Ｘと、出力Ｙと、出力Ｙの期待値Ｙｅｘｐｅｃｔに基づいて、パラメータＰを更新する（ＳＴ２２）。ＳＴ２２における出力Ｙの期待値Ｙｅｘｐｅｃｔは、例えば、第２データ判定部６３から出力されるデータＤＯＵＴを利用して算出される値に対応している。ＳＴ２２の処理は、例えば図１１及び図１２のそれぞれを参照して説明された処理に対応している。すなわち、受信回路１０は、“Ｐ［ｔ＋１］＝Ｐ［ｔ］－ＬＲ＊ｓｉｇｎ（Ｘ）＊ｓｉｇｎ（Ｙ－Ｙｅｘｐｅｃｔ）”の処理を実行する。具体的には、受信回路１０は、例えば積算器８１がｂ_１＊ＮＺＯＵＴ［ｔ－１］の演算をしているため、“ｂ_１［ｔ＋１］＝ｂ_１［ｔ］－ＬＲ＊ｓｉｇｎ（ＮＺＯＵＴ［ｔ－１］）＊ｓｉｇｎ（Ｙ－Ｙｅｘｐｅｃｔ）”の処理を実行する。他のタップについても同様に処理され得る。

次に、受信回路１０は、“Ｔ＿ｃｕｒ＞＝Ｔ＿ｗａｉｔ”が満たされているか否かを確認する（ＳＴ２３）。Ｔ＿ｗａｉｔは、後述されるＳＴ２５の処理を実行する周期を決定する時間である。

“Ｔ＿ｃｕｒ＞＝Ｔ＿ｗａｉｔ”が満たされていない場合（ＳＴ２３、ＮＯ）、受信回路１０は、ＳＴ２４の処理に進む。ＳＴ２４の処理において、受信回路１０は、“Ｔ＿ｃｕｒ＝Ｔ＿ｃｕｒ＋１”の処理を実行する。すなわち、受信回路１０は、タイマＴ＿ｃｕｒの数値を加算する。

ＳＴ２４の処理の次に、受信回路１０は、ＳＴ２１の処理に進む。すなわち、受信回路１０は、ＳＴ２１及びＳＴ２２によるパラメータＰの調整を再び実行する。

“Ｔ＿ｃｕｒ＞＝Ｔ＿ｗａｉｔ”が満たされている場合（ＳＴ２３、ＹＥＳ）、受信回路１０は、ＳＴ２５の処理に進む。ＳＴ２５の処理において、受信回路１０は、“ａ_１＝ｂ_１”の処理を実行する（ＳＴ２５）。すなわち、第２イコライザ部６０で更新されたタップ係数ｂ_１の値が、第１イコライザ部５０で使用されるタップ係数ａ_１に転写される。

ＳＴ２５の処理の次に、受信回路１０は、“Ｔ＿ｃｕｒ＝０”の処理を実行する（ＳＴ２６）。すなわち、受信回路１０は、タイマＴ＿ｃｕｒをリセットする。ＳＴ２５とＳＴ２６の順は、逆でも並列的に実行されてもよい。

ＳＴ２６の処理の次に、受信回路１０は、パラメータＰの調整が完了したか否かを確認する（ＳＴ２７）。パラメータＰの調整が完了したか否かは、第２制御部９０によって判定されても良いし、クロック制御部７０のＣＤＲ回路７１がロックしたことに基づいて判定されても良い。

パラメータＰの調整が完了していない場合（ＳＴ２７、ＮＯ）、受信回路１０は、ＳＴ２１の処理に進む。すなわち、受信回路１０は、ＳＴ２１及びＳＴ２２によるパラメータＰの調整と、所定の周期におけるタップ係数ａ_１のパラメータの更新とを再び実行する。

パラメータＰの調整が完了していた場合（ＳＴ２７、ＹＥＳ）、受信回路１０は、第２パラメータ調整動作を終了する（終了）。

［１－２－３］シミュレーション結果
図１６は、第１実施形態に係る受信回路１０の第２パラメータ調整動作によるアイパターンの変化の一例を示す模式図であり、４値の信号のアイパターンを例示している。図１６において、各アイパターンの横軸は時間（位相）を示し、各アイパターンの縦軸は、信号の振幅を示している。図１６の（Ａ）、（Ｂ）及び（Ｃ）は、第２パラメータ調整動作の進行に従った、タップ係数ａ_１の変化が時系列順に並んでいる。

図１６に示すように、調整後（ａ_１＝－０．１）のアイパターンの開口高さＨ２と、調整後（ａ_１＝－０．１６）のアイパターンの開口高さＨ３とのそれぞれは、調整前（ａ_１＝０）のアイパターンの開口高さＨ１よりも高い。また、調整後（ａ_１＝－０．１）のアイパターンの開口幅Ｗ２と、調整後（ａ_１＝－０．１６）のアイパターンの開口幅Ｗ３とのそれぞれは、調整前（ａ_１＝０）のアイパターンの開口幅Ｗ１よりも広い。すなわち、第２パラメータ調整動作の進行に伴いタップ係数ａ_１が調整されると、アイパターンの開口部分が大きくなっている。

また、ａ_１＝０のアイパターンとａ_１＝－０．１のアイパターンとを比較すると、アイパターンの開口部分の位相が変化していることが分かる。同様に、ａ_１＝－０．１のアイパターンとａ_１＝－０．１６のアイパターンとを比較すると、アイパターンの開口部分の位相が変化していることが分かる。このように、第２パラメータ調整動作は、ＴＡＰｐｏｓｔ１のタップ係数ａ_１を調整することと、ＣＤＲループのロック位置を調整することとを両立し得る。

図１７は、第１実施形態に係る受信回路１０の第２パラメータ調整動作によるデータ分布の変化の一例を示すヒストグラムである。図１７において、各ヒストグラムの横軸は、４値の信号のある位相におけるイコライズ結果ＥＱＯＵＴの振幅を示し、各ヒストグラムの縦軸は、当該位相で検出されたデータ数を示している。図１７の（Ａ）、（Ｂ）、及び（Ｃ）は、図１６に示された（Ａ）、（Ｂ）、及び（Ｃ）の状態にそれぞれ対応している。

図１７に示すように、４値の信号における振幅値は、例えば“０”データの部分と、“１”データの部分と、“２”データの部分と、及び“３”データの部分とのそれぞれの近傍に分布する。そして、ａ_１＝０のデータ分布とａ_１＝－０．１のデータ分布とを比較すると、各データにおける振幅のばらつきが抑制されていることが分かる。さらに、ａ_１＝－０．１のデータ分布とａ_１＝－０．１６のデータ分布とを比較すると、各データにおける振幅のばらつきがさらに抑制されていることが分かる。

［１－３］第１実施形態の効果
以上で説明された第１実施形態に係る受信回路１０に依れば、クロック信号ＣＫのタイミング調整の精度を向上させることが出来る。以下に、第１実施形態の効果の詳細について説明する。

例えば、メモリシステムにおいて、メモリコントローラＭＣとメモリデバイスＭＤとの間を接続する配線は、短く設けることが可能である。このため、メモリコントローラＭＣとメモリデバイスＭＤとの通信で使用される受信回路では、信号の損失が抑制されるため、イコライザ回路の補償能力に対する要求が抑えられる。一方で、伝送路３を介してホスト機器とメモリシステムとの間が接続される場合、伝送路３の長さは一律ではなく、信号の損失が大きくなる場合がある。このため、外部との通信に使用される受信回路では、イコライザ回路の補償能力に対する要求が高くなる。また、通信で取り扱われるデータレートが上昇していくと、アナログ信号を用いて信号の補償処理を行う受信回路（アナログの受信回路）では、対処できなくなるおそれがある。

これに対して、第１実施形態に係る受信装置４は、デジタル信号を用いて信号の補償を行う受信回路１０（デジタルの受信回路１０）を備えている。デジタルの受信回路１０は、アナログ信号をデジタル信号に変換した後に、デジタル信号を用いた補償処理を実行する。デジタル信号を用いた補償処理は、プリカーソルに対応するタップを利用することが可能であり、信号の補償能力を向上させることが出来る。

また、第１実施形態に係る受信回路１０は、第２パラメータ調整動作を実行し、第２イコライザ部６０の複数のタップのそれぞれのタップ係数を調整し、第２イコライザ部６０の調整結果に基づいて、第１イコライザ部５０のＴＡＰｐｏｓｔ１のタップ係数ａ_１を調整する。簡潔に述べると、第１実施形態に係る受信回路１０は、第１ＦＦＥ部５１のＴＡＰｐｏｓｔ１を固定したままＬＭＳループを実行し、ＬＭＳループが収束した段階でＴＡＰｐｏｓｔ１を調整する。

図１８は、第１実施形態に係る受信回路１０のタイミング調整方法の効果を説明するためのヒストグラムである。第１実施形態に係る受信回路１０では、ｈ（１）の調整頻度が低く設定され、図１８に示すように、ｈ（１）がボーレートＣＤＲにおけるアンカーの役割をする。この場合、受信回路１０は、ｈ（－１）と固定されたｈ（１）との間で等号が成り立つ箇所でクロック信号ＣＫをロックさせることが出来る。

そして、第１実施形態に係る受信回路１０は、第２イコライザ部６０で算出されたタップ係数ｂ_１を用いて、第１イコライザ部５０のタップ係数ａ_１を調整する。言い換えると、第１実施形態に係る受信回路１０は、第２パラメータ調整動作によって、データ用の第２イコライザ部６０のパラメータ調整結果に基づいて、ＣＤＲ用の第１イコライザ部５０のＴＡＰｐｏｓｔ１のタップ係数ａ_１を調整する。

このように、第１実施形態に係る受信回路１０は、ＣＤＲによるロック位置の調整機能を活かしつつ、ｈ（１）を調整する。その結果、第１実施形態に係る受信回路１０は、ＣＤＲループで扱われる信号のＩＳＩを改善させることが出来、且つクロック信号ＣＫの調整範囲を広げることが出来る。従って、第１実施形態に係る受信回路１０は、クロック信号ＣＫのタイミング調整の精度を向上させることが出来る。

尚、第１実施形態に係る受信回路１０は、第１イコライザ部５０によって補償された第１信号Ｓ１が第２イコライザ部６０に入力される。つまり、ある程度補償されたデータが第２イコライザ部６０に入力されるため、第２イコライザ部６０において要求される補償能力が低くなり得る。その結果、第１実施形態に係る受信回路１０では、第２イコライザ部６０におけるタップ数が節約され、受信回路１０のコストが抑制され得る。

［２］第２実施形態
第２実施形態に係る受信回路１０は、第１実施形態に係る受信回路１０と同様の構成を有する。そして、第２実施形態に係る受信回路１０は、第１実施形態と異なる第２パラメータ調整動作によって、第１イコライザ部５０のＴＡＰｐｏｓｔ１のタップ係数ａ_１を調整する。以下に、第２実施形態に係る受信回路１０について、第１実施形態と異なる点を説明する。

［２－１］動作
［２－１－１］第２パラメータ調整動作
図１９は、第２実施形態に係る受信回路１０の第２パラメータ調整動作の一例を示すフローチャートである。以下に、図１９を参照して、第２実施形態の第２パラメータ調整動作について説明する。

受信回路１０は、例えばＣＰＵ１１からの指示に応じて、第２パラメータ調整動作を開始する（開始）。

まず、受信回路１０は、パラメータＰ及びタイマＴ＿ｃｕｒ等を初期化する（ＳＴ３０）。ＳＴ３０におけるパラメータＰ及びタイマＴ＿ｃｕｒのそれぞれは、第１実施形態と同様である。ＳＴ３０では、パラメータＰ及びタイマＴ＿ｃｕｒの他に、例えばパラメータＰ＿ｃｕｒ及びＰ＿ｐｒｅｖが初期化（例えばリセット）される。パラメータＰ＿ｃｕｒ及びＰ＿ｐｒｅｖは、例えばタップ係数ｂ_０の変化をモニタするためのパラメータであり、後述される判定条件に使用される。

次に、受信回路１０は、第１実施形態と同様に、入力Ｘに基づいて、出力Ｙを演算する（ＳＴ２１）。

次に、受信回路１０は、第１実施形態と同様に、入力Ｘと、出力Ｙと、出力Ｙの期待値Ｙｅｘｐｅｃｔに基づいて、パラメータＰを更新する（ＳＴ２２）。

次に、受信回路１０は、“Ｐ＿ｃｕｒ＝Ｐ＿ｃｕｒ＋ｂ_０”の処理を実行する（ＳＴ３１）。すなわち、ＳＴ３１の処理では、パラメータＰ＿ｃｕｒに、更新されたタップ係数ｂ_０が加算される。

次に、受信回路１０は、第１実施形態と同様に、“Ｔ＿ｃｕｒ＞＝Ｔ＿ｗａｉｔ”が満たされているか否かを確認する（ＳＴ２３）。

“Ｔ＿ｃｕｒ＞＝Ｔ＿ｗａｉｔ”が満たされていない場合（ＳＴ２３、ＮＯ）、受信回路１０は、ＳＴ２４の処理に進む。ＳＴ２４の処理において、受信回路１０は、第１実施形態と同様に、“Ｔ＿ｃｕｒ＝Ｔ＿ｃｕｒ＋１”の処理を実行する。

ＳＴ２４の処理の次に、受信回路１０は、ＳＴ２１の処理に進む。すなわち、受信回路１０は、ＳＴ２１及びＳＴ２２によるパラメータＰの調整を再び実行する。

“Ｔ＿ｃｕｒ＞＝Ｔ＿ｗａｉｔ”が満たされている場合（ＳＴ２３、ＹＥＳ）、受信回路１０は、ＳＴ３２の処理に進む。ＳＴ３２の処理において、受信回路１０は、“Ｐ＿ｃｕｒ＞＝Ｐ＿ｐｒｅｖ”が満たされているか否かを確認する。

“Ｐ＿ｃｕｒ＞＝Ｐ＿ｐｒｅｖ”が満たされていない場合（ＳＴ３２、ＹＥＳ）、受信回路１０は、ＳＴ３３の処理に進む。ＳＴ３３の処理において、受信回路１０は、“ＤＩＲ＝ＤＩＲ＊（－１）”の処理を実行する。すなわち、ＳＴ３３の処理では、ＤＩＲの符号が反転される。受信回路１０は、ＳＴ３３の処理の後に、ＳＴ３４の処理に進む。

“Ｐ＿ｃｕｒ＞＝Ｐ＿ｐｒｅｖ”が満たされている場合（ＳＴ３２、ＹＥＳ）、受信回路１０は、ＳＴ３４の処理に進む。

ＳＴ３４の処理において、受信回路１０は、“ａ_１＝ａ_１＋ＬＲ＊ＤＩＲ”の処理を実行する。すなわち、ＳＴ３４の処理では、タップ係数ａ１が、ＬＲとＤＩＲとに基づいて調整される。

ＳＴ３４の処理の次に、受信回路１０は、“Ｐ＿ｐｒｅｖ＝Ｐ＿ｃｕｒ”、“Ｐ＿ｃｕｒ＝０”、及び“Ｔ＿ｃｕｒ＝０”の処理を順に実行する（ＳＴ３５）。すなわち、受信回路１０は、Ｐ＿ｐｒｅｖにＰ＿ｃｕｒを代入した後に、Ｐ＿ｃｕｒ及びＴ＿ｃｕｒをリセットする。

ＳＴ３５の処理の次に、受信回路１０は、パラメータＰの調整が完了したか否かを確認する（ＳＴ２７）。パラメータＰの調整が完了したか否かは、第２制御部９０によって判定されても良いし、クロック制御部７０のＣＤＲ回路７１がロックしたことに基づいて判定されても良い。

パラメータＰの調整が完了していない場合（ＳＴ２７、ＮＯ）、受信回路１０は、ＳＴ２１の処理に進む。すなわち、受信回路１０は、ＳＴ２１及びＳＴ２２によるパラメータＰの調整と、所定の周期におけるタップ係数ａ_１のパラメータの更新等を再び実行する。

パラメータＰの調整が完了していた場合（ＳＴ２７、ＹＥＳ）、受信回路１０は、第２パラメータ調整動作を終了する（終了）。

［２－１－２］シミュレーション結果
図２０は、第２実施形態に係る受信回路１０の第１及び第２パラメータ調整動作のシミュレーション結果の一例を示す模式図である。図２０において、各模式図の横軸は共通の時間を示し、各模式図の縦軸はタップ係数の値を示している。図２０の（Ａ）及び（Ｂ）は、それぞれ第１イコライザ部５０及び第２イコライザ部６０で使用される一部のタップ係数の変化を示している。

図２０に示すように、第１及び第２パラメータ調整動作が開始すると、第１イコライザ部５０のタップ係数ａ_－２、ａ_－１、ａ_１、及びａ_２と、第２イコライザ部６０のタップ係数ｂ_０とのそれぞれが変化し始める。例えば、図１９のフローチャートに示されているように、タップ係数ａ_１は、“Ｔ＿ｃｕｒ＞＝Ｔ＿ｗａｉｔ”が満たされている場合（ＳＴ２３、ＹＥＳ）に、１度更新される（ＳＴ３４）。一方で、他のタップ係数は、“Ｔ＿ｃｕｒ＞＝Ｔ＿ｗａｉｔ”が満たされていない場合（ＳＴ２３、ＮＯ）のサイクル毎に更新されている（ＳＴ２２）。このため、図２０に示されているように、タップ係数ａ１の更新頻度は、他のタップ係数の更新頻度よりも低い。そして、例えばＣＤＲ回路７１がロックすると、各タップ係数の更新が停止する。

［２－２］第２実施形態の効果
以上で説明されたように、第２実施形態に係る受信回路１０は、所定の判定基準に基づいてＣＤＲ用のＦＦＥ回路のパラメータを制御する。簡潔に述べると、受信回路１０は、まず一度、ＣＤＲループで取り扱われる信号を補償するＣＤＲ用のＦＦＥ回路（第１イコライザ部５０）と、データの判定に使用される信号を補償するデータ用のＦＦＥ回路及びＤＦＥ回路（第２イコライザ部６０）とのそれぞれを調整する。そして、受信回路１０は、例えば、一定間隔でｂ_０をモニタし、前回モニタしたｂ_０の値と、現在のｂ_０の値との比較結果に基づいて、ａ_１の値を上下させる。

例えば、受信回路１０は、“Ｐ＿ｃｕｒ＞Ｐ＿ｐｒｅｖ”である場合、すなわちアイパターンの開口が広がっている場合に、前回の調整を継続する。一方で、受信回路１０は、“Ｐ＿ｃｕｒ＞Ｐ＿ｐｒｅｖ”でない場合に、前回と逆方向にａ_１を調整する。言い換えると、第２実施形態に係る受信回路１０は、第２パラメータ調整動作において、第２イコライザ部６０の複数のタップのいずれかのタップのタップ係数の値（すなわちゲイン）の変化に基づいて、定期的にＴＡＰｐｏｓｔ１のタップ係数ａ_１の値を加算又は減算する。

このように、第２実施形態に係る受信回路１０は、第１実施形態と同様にＣＤＲによるロック位置の調整機能を活かしつつ、ｈ（１）に対応するタップ係数ａ_１を第１実施形態よりも細かく調整する。その結果、第２実施形態に係る受信回路１０は、第１実施形態よりもＣＤＲループで取り扱われる信号のＩＳＩを改善させることが出来る。また、第２実施形態に係る受信回路１０は、第１実施形態と同様に、クロック信号ＣＫのタイミング調整の精度を向上させることが出来る。

また、第２実施形態に係る受信回路１０の第２パラメータ調整動作は、センタータップのゲインが小さくなるように、ＣＤＲ回路７１のパラメータを調整する。センタータップのゲインが大きいことは、元の信号の振幅が低いことに対応する。このため、センタータップのゲインが最小であることは、信号の振幅が最大となる位置にＣＤＲがロックすることに対応する。このように、第２実施形態に係る受信回路１０は、より好ましい条件でＣＤＲをロックさせることが出来、クロック信号ＣＫのタイミング調整の精度を向上させることが出来る。尚、センタータップのゲインが最小になるように補正することは、ＣＤＲ用のＦＦＥ回路と、データ用のＦＦＥ回路とのいずれにも適用することが可能である。

［３］第３実施形態
第３実施形態に係る受信回路１０は、第１実施形態に係る受信回路１０と異なる配置の第１イコライザ部５０及び第２イコライザ部６０によって、第１実施形態と同様の処理を実行する。以下に、第３実施形態に係る受信回路１０について、第１及び第２実施形態と異なる点を説明する。

［３－１］構成
［３－１－１］受信回路１０の構成
図２１は、第３実施形態に係る受信回路１０のデジタル信号処理部ＤＳＰの構成の一例を示すブロック図である。図２１に示すように、第３実施形態のデジタル信号処理部ＤＳＰは、第１実施形態のデジタル信号処理部ＤＳＰに対して、ＡＤコンバータ部４０と、第１ＦＦＥ部５１Ａ及び第２ＦＦＥ部６１Ａとの接続関係が異なる。

具体的には、第３実施形態の第１ＦＦＥ部５１Ａは、入力されたデジタル値Ｄ０毎に、前後のデジタル値の幾つかを用いた補償処理を行い、第２信号Ｓ２を生成する。第３実施形態の第２ＦＦＥ部６１Ａは、入力されたデジタル値Ｄ０毎に、前後の区分のデジタル値の幾つかを用いた補償処理を行い、第３信号Ｓ３を生成する。

つまり、第３実施形態に係る受信回路１０では、第１イコライザ部５０と第２イコライザ部６０とのそれぞれが、ＡＤコンバータ部４０から出力されたデジタル値Ｄ０を用いて補償処理を実行する。言い換えると、第３実施形態に係る受信回路１０は、クロック信号のタイミング調整で使用される第１イコライザ部５０の信号経路と、データＤＯＵＴの補償処理で使用される第２イコライザ部６０の処理経路とが分離された構成を有する。第３実施形態のデジタル信号処理部ＤＳＰのその他の接続関係は、第１実施形態のデジタル信号処理部ＤＳＰと同様である。

［３－１－２］第１ＦＦＥ部５１Ａの構成
図２２は、第３実施形態に係る受信回路１０が備える第１ＦＦＥ部５１Ａの構成の一例を示すダイアグラムである。図２２に示すように、第３実施形態の第１ＦＦＥ部５１Ａは、ＦＦＥ回路５１０Ａ－１、ＦＦＥ回路５１０Ａ－２、及びＦＦＥ回路５１０Ａ－３を含む。ＦＦＥ回路５１０Ａ－１、５１０Ａ－２、及び５１０Ａ－３のそれぞれは、積算器５１１、５１２、５１３、及び５１４と、加算器５１７とを含む。

ＦＦＥ回路５１０Ａの各積算器５１１は、入力されたデジタル値Ｄ０とタップ係数ａ_２とを積算して、積算結果を加算器５１７に入力する。ＦＦＥ回路５１０Ａの各積算器５１２は、入力されたデジタル値Ｄ０とタップ係数ａ_１とを積算して、積算結果を加算器５１７に入力する。ＦＦＥ回路５１０Ａの各積算器５１３は、入力されたデジタル値Ｄ０とタップ係数ａ_－１とを積算して、積算結果を加算器５１７に入力する。ＦＦＥ回路５１０Ａの各積算器５１４は、入力されたデジタル値Ｄ０とタップ係数ａ_－２とを積算して、積算結果を加算器５１７に入力する。

ＦＦＥ回路５１０Ａの各加算器５１７は、第３実施形態の第１ＦＦＥ部５１Ａにおけるセンタータップに対応している。ＦＦＥ回路５１０Ａの各加算器５１７は、関連付けられた積算器５１１、５１２、５１３、及び５１４からそれぞれ入力された複数の積算結果と、入力されたデジタル値Ｄ０とを加算して、加算結果を第２信号Ｓ２として出力する。つまり、第３実施形態において、第２信号Ｓ２は、第１ＦＦＥ部５１Ａが取り扱う全てのタップの出力の合計に対応している。

本例において、ＦＦＥ回路５１０Ａ－１、５１０Ａ－２、及び５１０Ａ－３のそれぞれのセンタータップには、それぞれデジタル値Ｄ０［ｔ］、Ｄ０［ｔ＋１］、及びＤ０［ｔ＋２］が入力される。この場合、ＦＦＥ回路５１０Ａ－１の積算器５１１－１、５１２－１、５１３－１、及び５１４－１には、それぞれデジタル値Ｄ０［ｔ－２］、Ｄ０［ｔ－１］、Ｄ０［ｔ＋１］、及びＤ０［ｔ＋２］が入力される。ＦＦＥ回路５１０Ａ－２の積算器５１１－２、５１２－２、５１３－２、及び５１４－２には、それぞれデジタル値Ｄ０［ｔ－１］、Ｄ０［ｔ］、Ｄ０［ｔ＋２］、及びＤ０［ｔ＋３］が入力される。ＦＦＥ回路５１０Ａ－３の積算器５１１－３、５１２－３、５１３－３、及び５１４－３には、それぞれデジタル値Ｄ０［ｔ］、Ｄ０［ｔ＋１］、Ｄ０［ｔ＋３］、及びＤ０［ｔ＋４］が入力される。

以下同様に、第１ＦＦＥ部５１Ａが含む複数のＦＦＥ回路５１０Ａには、ＡＤコンバータ部４０によってＡＤ変換処理される時刻の区分が、１区分ずつずれたデジタル値Ｄ０が入力される。その結果、ＦＦＥ回路５１０Ａ－１、５１０Ａ－２、５１０Ａ－３、…、５１０Ａ－Ｎは、それぞれ第２信号Ｓ２［ｔ］、Ｓ２［ｔ＋１］、Ｓ２［ｔ＋２］、…、Ｓ２［ｔ＋（Ｎ－１）］を出力する。

［３－１－３］第２ＦＦＥ部６１Ａの構成
図２３は、第３実施形態に係る受信回路１０が備える第２ＦＦＥ部６１Ａの構成の一例を示すダイアグラムである。図２３に示すように、第３実施形態の第２ＦＦＥ部６１Ａは、ＦＦＥ回路６１０Ａ－１、ＦＦＥ回路６１０Ａ－２、及びＦＦＥ回路６１０Ａ－３を含む。ＦＦＥ回路６１０Ａ－１、６１０Ａ－２、及び６１０Ａ－３のそれぞれは、第１実施形態と同様に、積算器６１１、６１２、及び６１３と、加算器６１４とを含む。

第３実施形態において、ＦＦＥ回路６１０Ａ－１、６１０Ａ－２、及び６１０Ａ－３のそれぞれのセンタータップには、それぞれデジタル値Ｄ０［ｔ］、Ｄ０［ｔ＋１］、及びＤ０［ｔ＋２］が入力される。以下同様に、第２ＦＦＥ部６１Ａが含む複数のＦＦＥ回路６１０Ａには、ＡＤコンバータ部４０によってＡＤ変換処理される時刻の区分が、１区分ずつずれたデジタル値Ｄ０が入力される。その結果、ＦＦＥ回路６１０Ａ－１、６１０Ａ－２、６１０Ａ－３、…、６１０Ａ－Ｎは、それぞれ第３信号Ｓ３［ｔ］、Ｓ３［ｔ＋１］、Ｓ３［ｔ＋２］、…、Ｓ３［ｔ＋（Ｎ－１）］を出力する。第３実施形態に係る受信回路１０のその他の構成は、第１実施形態と同様である。

［３－２］第３実施形態の効果
第３実施形態に係る受信回路１０は、第１実施形態と第２実施形態とのいずれとも組み合わされ得る。例えば、第３実施形態に係る受信回路１０は、第１実施形態の第２パラメータ調整動作を実行しても良いし、第２実施形態の第２パラメータ調整動作を実行しても良い。このような場合においても、第３実施形態に係る受信回路１０は、第１実施形態又は第２実施形態と同様に、ＣＤＲループで取り扱われる信号のＩＳＩを改善させることが出来、クロック信号ＣＫのタイミング調整の精度を向上させることが出来る。

［４］第４実施形態
第４実施形態に係る受信回路１０は、差分ＥＲＲのばらつきを考慮して、第２パラメータ調整動作を実行する。以下に、第４実施形態に係る受信回路１０について、第１～第３実施形態と異なる点を説明する。

［４－１］第２制御部９０の構成
図２４は、第４実施形態に係る受信回路１０が備える第２制御部９０の構成の一例を示すダイアグラムである。尚、以下で説明される第２制御部９０の処理には、第２イコライザ部６０内の構成が利用されても良い。図２４に示すように、第４実施形態の第２制御部９０Ａは、例えば、積算器９１、加算器９２、ＡＢＳ回路９３、及び平均化回路９４を含む。

積算器９１は、第１実施形態で説明された積算器８４と同様である。積算器８４は、データＤＯＵＴと参照値ＲＥＦ（ｂ_０）とを積算して、積算結果を加算器９２に入力する。

加算器９２は、第１実施形態で説明された加算器８５と同様である。加算器９２は、ＤＦＥ回路６２０から出力された第４信号Ｓ４と、積算器９１から入力された積算結果に（－１）を積算した値とを加算する。言い換えると、加算器９２は、第４信号Ｓ４（イコライズ結果）から、積算器９１から入力された積算結果を減算する。加算器９２の加算結果は、差分ＥＲＲとして出力され、ＡＢＳ回路９３に入力される。

ＡＢＳ回路９３は、加算器９２から入力された差分ＥＲＲの絶対値を算出する。そして、ＡＢＳ回路９３は、算出結果をＡＢＳ＿ＯＵＴとして、平均化回路９４に入力する。以下では、ＡＢＳ回路９３による演算処理のことをＡＢＳ処理と呼ぶ。

平均化回路９４は、ＡＢＳ回路９３から入力されたＡＢＳ＿ＯＵＴを蓄積して、蓄積したＡＢＳ＿ＯＵＴの平均値を算出する。そして、平均化回路９４は、ＡＢＳ＿ＯＵＴの平均値をＶＡ＿ＡＶＥとして出力する。第４実施形態に係る受信回路１０のその他の構成は、第１実施形態に係る受信回路１０と同様である。

図２５は、第４実施形態に係る受信回路１０が備える第２制御部９０Ａの処理を説明するためのヒストグラムである。図２５の左側は、ＡＢＳ処理が実行される前の第４信号Ｓ４の分布を示し、図２５の右側は、ＡＢＳ処理が実行された後の信号ＡＢＳ＿ＯＵＴの分布を示している。図２５に示すように、ＡＢＳ処理の前では、データＤＯＵＴに基づいて、ＤＯＵＴ＝１又はＤＯＵＴ＝－１の近傍に第４信号Ｓ４（ＥＱ＿ＯＵＴ）が分布する。そして、積算器９１による演算により、ＤＯＵＴ＝１及びＤＯＵＴ＝－１のそれぞれの信号の分布が統合され、加算器９２による演算により、差分ＥＲＲが算出される。それからＡＢＳ処理によって、差分ＥＲＲの絶対値（ＡＢＳ＿ＯＵＴ）が算出され、図２５に示すように、分布の中央からの差分（ばらつき）を表す正の値の分布が形成される。その結果、平均化回路９４は、ＡＢＳ＿ＯＵＴに基づいて、第４信号Ｓ４のばらつきの大きさを算出することが出来る。

［４－２］第２パラメータ調整動作
図２６は、第４実施形態に係る受信回路１０の第２パラメータ調整動作の一例を示すフローチャートである。図２６に示すように、第４実施形態の第２パラメータ調整動作は、第２実施形態の第２パラメータ調整動作において、図１９に示したＳＴ３１がＳＴ４０に置き換えられた構成を有する。

ＳＴ４０の処理において、受信回路１０は、“Ｐ＿ｃｕｒ＝Ｐ＿ｃｕｒ＋（ｂ_０－（β＊ＶＡ＿ＡＶＥ））”の処理を実行する。すなわち、パラメータＰ＿ｃｕｒに、更新されたタップ係数ｂ_０が加算され、ＶＡ＿ＡＶＥに所定の係数βが積算された値が減算される。正規分布を仮定すると、“ＶＡ＿ＡＶＥ＝σ√（２／π）”となる。例えば、ばらつきが３σまで考慮される場合、“β＝３√（π／２）”が設定される。

これにより、ＳＴ３２の処理において、第４信号Ｓ４のばらつきが考慮された判定（“Ｐ＿ｃｕｒ＞＝Ｐ＿ｐｒｅｖ”）が実行される。第４実施形態に係る受信回路１０のその他の動作は、第２実施形態に係る受信回路１０と同様である。尚、ＳＴ４０の処理は、第３実施形態の第２パラメータ調整動作においても実行され得る。つまり、第４実施形態と第３実施形態とが組み合わされても良い。

［４－３］第４実施形態の効果
以上で説明されたように、第４実施形態に係る受信回路１０は、例えば第２データ判定部６３によって判定されたデータＤＯＵＴと、第４信号Ｓ４に基づく期待値との差分の絶対値（ＡＢＳ＿ＯＵＴ）のばらつきを利用する。そして、第４実施形態に係る受信回路１０は、ＡＢＳ＿ＯＵＴのばらつき（ＶＡ＿ＡＶＥ）を考慮して、且つセンタータップのゲインが小さくなるように、ＣＤＲ回路７１の制御パラメータ（“α”）を調整する。具体的には、受信回路１０は、“ｂ０－β＊ＶＡ＿ＡＶＥ”が最大になるように、ＣＤＲループ及びＬＭＳループを実行する。

これにより、第４実施形態に係る受信回路１０は、第２実施形態よりも高い精度でＣＤＲ回路７１のパラメータを調整することが出来、より好ましい条件でＣＤＲをロックさせることが出来る。その結果、第４実施形態に係る受信回路１０は、第２実施形態よりもクロック信号ＣＫのタイミング調整の精度を向上させることが出来る。尚、ばらつきを考慮してセンタータップのゲインが最小になるように補正することは、ＣＤＲ用のＦＦＥ回路と、データ用のＦＦＥ回路とのいずれにも適用することが可能である。

［５］第５実施形態
第５実施形態に係る受信回路１０は、例えば第３実施形態と同様の構成を有する。第５実施形態のボーレートＣＤＲでは、例えば数式“α＊Ｅａｒｌｙ値－（１－α）＊Ｌａｔｅ値＝０（０．５＜α＜１）”が満たされるように、“α”が調整される。“Ｅａｒｌｙ値”は、ｈ（－１）における信号の強度に対応している。“Ｌａｔｅ値”は、ｈ（１）における信号の強度に対応している。例えば、ＣＤＲループによって、数式“α＊Ｅａｒｌｙ値－（１－α）＊Ｌａｔｅ値＝０（０．５＜α＜１）”が満たされると、クロック信号ＣＫがロックされる。そして、第５実施形態に係る受信回路１０は、ＣＤＲループにおけるタップ係数ａ_１の調整を省略する。以下に、第５実施形態に係る受信回路１０について、第１～第４実施形態と異なる点を説明する。

［５－１］動作
［５－１－１］第２パラメータ調整動作
図２７は、第４実施形態に係る受信回路１０の第２パラメータ調整動作の一例を示すフローチャートである。図２７に示すように、第５実施形態の第２パラメータ調整動作は、第２実施形態の第２パラメータ調整動作において、図１９に示したＳＴ３４がＳＴ５０に置き換えられた構成を有する。

ＳＴ５０の処理において、受信回路１０は、“α＝α＋ＬＲ＊ＤＩＲ”の処理を実行する。すなわち、ＣＤＲループで使用される“α”が、所定の調整値（ＬＲ）と、調整方向（ＤＩＲ）とに基づいて調整される。第５実施形態の第２パラメータ調整動作のその他の構成は、第２実施形態の第２パラメータ調整動作と同様である。

尚、第５実施形態の第２パラメータ調整動作において、ＳＴ３４の処理が実行されても良い。この場合、ＳＴ３４の処理は、例えばＳＴ５０とＳＴ３５の間に挿入される。また、ＳＴ５０の処理は、第１～第４実施形態のいずれの第２パラメータ調整動作においても実行され得る。この場合、タップ係数ａ_１の調整に使用されるＤＩＲと、“α”の調整に使用されるＤＩＲとは、独立して管理される。

［５－１－２］シミュレーション結果
図２８は、第４実施形態に係る受信回路１０の第２パラメータ調整動作によるアイパターンの変化の一例を示す模式図であり、２値の信号のアイパターンを例示している。図２８に示された各アイパターンの横軸は時間（位相）を示し、図２８に示された各アイパターンの縦軸は、信号の振幅を示している。図２８の（Ａ）は、第１及び第２パラメータ調整動作が実行される前、すなわち調整前のアイパターンを示している。図２８の（Ｂ）は、第１及び第２パラメータ調整動作が実行された前、すなわち調整後のアイパターンを示している。

図２８に示すように、調整後のアイパターンの開口高さＨ５は、調整前のアイパターンの開口高さＨ４よりも高い。また、調整後のアイパターンの開口幅Ｗ５は、調整前のアイパターンの開口幅Ｗ４よりも広い。すなわち、第２パラメータ調整動作により“α”が調整されたことによって、アイパターンの開口部分が広くなっている。

［５－２］第５実施形態の効果
第５実施形態に係る受信回路１０は、第２実施形態の第２パラメータ調整動作からＴＡＰｐｏｓｔ１の調整が省略され、ＣＤＲループにおけるパラメータ“α”の補正を追加した動作を実行する。受信回路１０は、第１ＦＦＥ部５１のゲインが小さくなるように調整することによって、信号の振幅が最大となる位置にＣＤＲをロックさせることが出来る。その結果、第５実施形態に係る受信回路１０は、より好ましい条件でＣＤＲをロックさせることが出来、クロック信号ＣＫのタイミング調整の精度を向上させることが出来る。

［５－３］第５実施形態の変形例
図２９は、第５実施形態の変形例に係る受信回路１０が備える第１ＦＦＥ部５１Ｂの構成の一例を示すダイアグラムである。図２９に示すように、第５実施形態の変形例の第１ＦＦＥ部５１Ｂは、ＦＦＥ回路５１０Ｂ－１、ＦＦＥ回路５１０Ｂ－２、及びＦＦＥ回路５１０Ｂ－３を含む。第５実施形態の変形例の各ＦＦＥ回路５１０Ｂは、第３実施形態のＦＦＥ回路５１０Ａに対して、各積算器５１２が省略された構成を有する。第５実施形態の変形例に係る受信回路１０のその他の構成は、第３実施形態に係る受信回路１０と同様である。

第５実施形態の変形例のように、受信回路１０のＣＤＲループにおいて、ＴＡＰｐｏｓｔ１が省略されても良い。この場合、カーソルｈ（１）におけるＩＳＩが残存するが、受信回路１０は、振幅が最大となる位置でＣＤＲをロックさせることが出来る。第５実施形態の変形例は、ＣＤＲ用のＦＦＥとデータ用のＦＦＥとのいずれにも適用され得る。

［６］変形例等
上記実施形態では、受信回路１０に差動信号が入力される場合について例示したが、これに限定されない。受信回路１０には、単相信号が入力されても良い。受信回路１０は、単相信号が入力される場合においても、デジタル信号処理部ＤＳＰが上記実施形態と同様に構成されることによって、上記実施形態と同様の効果を得ることが出来る。

上記実施形態で説明された各構成は、あくまで一例である。第１イコライザ部５０及び第２イコライザ部で取り扱われるタップ数に応じて、積算器や加算器の数が適宜変更され得る。また、ＦＦＥ回路、ＤＦＥ回路、及びデータ判定器のそれぞれは、遅延回路を備えることによって、信号の処理タイミングを調整しても良い。

上記実施形態で説明された各動作は、あくまで一例であり、上記実施形態で説明された内容と同様の結果が得られるのであれば、適宜変更され得る。例えば、各処理が実行される順番が可能な範囲で入れ替えられても良い。また、各ＳＴの処理が他の処理に置き換えられても良いし、一部の処理が省略されても良い。

上記実施形態では、ＴＡＰｐｏｓｔ１のタップ係数に、他のタップ係数と異なる調整方法を適用した場合について例示したが、これに限定されない。例えば、ＴＡＰｐｏｓｔ１に適用された処理を、ＴＡＰｐｒｅ１に適用しても良い。この場合、ＣＤＲループにおいて、ｈ（－１）がアンカーの役割をする。つまり、ＴＡＰｐｏｓｔ１に対する動作がＴＡＰｐｒｅ１に適用された受信回路１０は、上記実施形態と同様にクロック信号ＣＫをロックさせることが出来、上記実施形態と同様の効果を得ることが出来る。

本明細書において、“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“補償処理”は、例えば、イコライザ回路を用いて信号を増幅及び補償する処理のことを示し、“等化処理”と呼ばれても良い。“ＡＤコンバータ”は、ＡＤ変換回路と呼ばれても良い。“ＡＤコンバータから出力されるデジタル値”が、“信号”と呼ばれても良い。“クロック制御部”が、クロック制御回路と呼ばれても良い。“第１制御部”及び“第２制御部”は、ある制御回路に割り当てられた機能とみなされても良い。“ＴＡＰｐｒｅ１”は、センタータップの１つ前のタップと呼ばれても良い。“ＴＡＰｐｏｓｔ１”は、センタータップの１つ後のタップと呼ばれても良い。“センタータップのゲイン”は、例えば第１イコライザ部５０においてタップ係数ａ_０に対応し、第２イコライザ部６０においてタップ係数ｂ_０に対応する。受信回路１０によって受信されたデータを処理する装置のことを、“データ処理装置”と呼んでも良い。データ処理装置は、例えば、第１実施形態で説明されたメモリコントローラＭＳやメモリデバイスＭＤである。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…伝送システム、２…送信装置、３…伝送路、４…受信装置、１０…ホストインターフェース，受信回路、１１…ＣＰＵ、１２…ＲＡＭ、１３…バッファメモリ、１４…デバイスインターフェース、４０…ＡＤコンバータ部、５０…第１イコライザ部、５１…第１ＦＦＥ部、５２…第１データ判定部、６０…第２イコライザ部、６１…第２ＦＦＥ部、６２…ＤＦＥ部、６３…第２データ判定部、７０…クロック制御部、７１…ＣＤＲ回路、７２…ループフィルタ、７３…ＰＩ回路、７４…ＰＬＬ回路、７５…クロック生成回路、８０…第１制御部、８１，８４…積算器、８２，８５…加算器、８３…判定器、９０…第２制御部、９１…積算器、９２…加算器、９３…ＡＢＳ回路、９４…平均化回路、４１０…変換部、４１１…ＡＤコンバータ、５１０，５１０Ａ，５１０Ｂ…ＦＦＥ回路、５１１～５１４…積算器、５１５～５１７…加算器、５２０…データ判定器、６１０，６１０Ａ…ＦＦＥ回路、６１１～６１３…積算器、６２０…ＤＦＥ回路、６２１，６２２…加算器、６２３…マルチプレクサ、６３０…データ判定器、ＣＫ…クロック信号、ＦＦ…フリップフロップ回路、ＭＤ…メモリデバイス、ＭＣ…メモリコントローラ、Ｐ１，Ｐ２…パッド、ａ_－２，ａ_－１，ａ_０，ａ_１，ａ_２，ｂ_－２，ｂ_－１，ｂ_０，ｂ_１，ｂ_２…タップ係数

Claims (12)

1. クロック信号に基づいて、アナログ信号をデジタル信号に変換するＡＤコンバータと、
   センタータップの１つ後に設けられた第１のタップを含む複数のタップを有し、前記デジタル信号に基づいた信号が入力され、第１の信号を出力する第１のイコライザ回路と、
   前記第１の信号に基づいてデータを判定し、判定したデータを第１データとして出力する第１のデータ判定回路と、
   複数のタップを有し、前記デジタル信号に基づいた信号が入力され、第２の信号を出力する第２のイコライザ回路と、
   前記第２の信号に基づいてデータを判定し、判定したデータを外部に出力する第２のデータ判定回路と、
   前記第１の信号と前記第１データとに基づいて前記クロック信号の位相を調整し、調整したクロック信号を前記ＡＤコンバータに入力する第１の制御回路と、
   前記第１のイコライザ回路と前記第２のイコライザ回路とのそれぞれを制御し、タップ係数を含む制御パラメータの調整動作を実行する第２の制御回路と、を備え、
   前記調整動作において、前記第２の制御回路は、前記第２のイコライザ回路の前記複数のタップのそれぞれのタップ係数を調整し、前記第２のイコライザ回路の調整結果に基づいて、前記第１のタップのタップ係数を調整する、
   半導体集積回路。
2. 前記第２のイコライザ回路の前記複数のタップは、第２のタップを含み、
   前記調整動作において、前記第２の制御回路は、定期的に前記第２のタップのタップ係数の値を、前記第１のタップの前記タップ係数に転写する、
   請求項１に記載の半導体集積回路。
3. 前記第２のタップは、前記第２のイコライザ回路のセンタータップの１つ後に設けられたタップである、
   請求項２に記載の半導体集積回路。
4. 前記調整動作において、前記第２の制御回路は、前記第２のイコライザ回路の前記複数のタップに含まれた第３のタップの値の変化に基づいて、定期的に前記第１のタップの前記タップ係数の値を加算又は減算する、
   請求項１に記載の半導体集積回路。
5. 前記第３のタップは、前記第２のイコライザ回路のセンタータップである、
   請求項４に記載の半導体集積回路。
6. 前記第１のイコライザ回路は、前記デジタル信号に基づいて、前記第１信号と異なる第３の信号をさらに出力し、
   前記第２のイコライザ回路は、前記第３の信号に基づいた信号を、前記第２の信号として出力する、
   請求項１に記載の半導体集積回路。
7. 前記第２のイコライザ回路は、前記第１のイコライザ回路を介さずに入力された前記デジタル信号に基づいた信号を、前記第２の信号として出力する、
   請求項１に記載の半導体集積回路。
8. 前記第２の制御回路は、前記第２のデータ判定回路によって判定されたデータと、前記第２の信号に基づく期待値との差分の絶対値のばらつきとに基づいて、前記第１のタップの前記タップ係数を調整する、
   請求項１に記載の半導体集積回路。
9. 請求項１乃至請求項８のいずれかに記載の半導体集積回路と、
   前記半導体集積回路から出力されたデータを利用するデータ処理回路と、
   を備える、受信装置。
10. クロック信号に基づいて、アナログ信号をデジタル信号に変換するＡＤコンバータと、
    前記デジタル信号に基づいた信号が入力され、第１の信号を出力する第１のイコライザ回路と、
    前記デジタル信号に基づいた信号が入力され、第２の信号を出力する第２のイコライザ回路と、
    前記第１の信号に基づいてデータを判定し、判定したデータを第１データとして出力する第１のデータ判定回路と、
    前記第１の信号と前記第１データとに基づいて前記クロック信号の位相を調整して、調整したクロック信号を前記ＡＤコンバータに入力し、前記クロック信号の位相を調整する調整動作を実行する制御回路と、
    前記第２の信号に基づいてデータを判定し、判定したデータを外部に出力する第２のデータ判定回路と、を備え、
    前記調整動作において、前記制御回路は、前記第１の信号のゲインが小さくなるように調整する、
    半導体集積回路。
11. 前記第１のイコライザ回路は、複数のタップを有し、
    前記複数のタップは、センタータップの１つ後に設けられたタップを有さない、
    請求項１０に記載の半導体集積回路。
12. 請求項１０又は請求項１１に記載の半導体集積回路と、
    前記半導体集積回路から出力されたデータを利用するデータ処理回路と、
    を備える、受信装置。

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