CN115208398A - 模数转换电路和包括模数转换电路的接收器 - Google Patents

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CN115208398A CN202210395392.0A CN202210395392A CN115208398A CN 115208398 A CN115208398 A CN 115208398A CN 202210395392 A CN202210395392 A CN 202210395392A CN 115208398 A CN115208398 A CN 115208398A
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Abstract

公开了一种模数转换电路、一种接收器和一种定时校准电路。该模数转换器包括：第一模数转换器(ADC)、第二ADC和第三ADC，其共同被配置为根据时间交织技术执行转换操作；以及定时校准电路，其被配置为使用在采样周期期间由第一ADC生成的第一样本、由第二ADC生成的第二样本和由第三ADC生成的第三样本计算相关值并确定相关值之间的差，其中，定时校准电路还被配置为响应于与在采样周期期间生成的差有关的绝对值的变化来控制施加到第二ADC的时钟信号的相位。

Description

模数转换电路和包括模数转换电路的接收器
相关申请的交叉引用
本申请要求于2021年4月14日提交至韩国知识产权局的韩国专利申请No.10-2021-0048674的优先权，该申请的主题以引用方式整体并入本文中。
技术领域
本发明构思的一些实施例总体上涉及能够使用时间交织技术将模拟信号转换为对应数字信号的模数转换电路。本发明构思的其它实施例涉及包括模数转换电路的接收器。
背景技术
某些模数转换电路包括一个或多个模数转换器(ADC)并根据时间交织技术控制ADC。这些ADC能够执行高速模数转换操作。然而，可能由于各个ADC之间的时间偏斜误差而发生数据失真。当出现这种失真时，模数转换电路的总体性能可能劣化。
迄今为止，已经使用关于各个ADC中的每一个执行的自相关操作校正了时间偏斜误差。然而，这种方法已被证明不适合于一些更高频率的信号。
发明内容
本发明构思的实施例提供了一种通过在高速模数转换操作期间相对于高频信号出现时间偏斜误差时有效地校正时间偏斜误差来表现出提高的模数转换效率的模数转换电路。本发明构思的其它实施例提供了包括这样的模数转换电路的接收器。
根据本发明构思的一方面，提供了一种模数转换电路，包括：第一模数转换器(ADC)、第二ADC和第三ADC，其共同被配置为根据时间交织技术执行转换操作；以及定时校准电路，其被配置为使用在采样周期期间由第一ADC生成的第一样本、由第二ADC生成的第二样本和由第三ADC生成的第三样本来计算相关值并确定相关值之间的差，其中，定时校准电路还被配置为响应于与在采样周期期间生成的差有关的绝对值的变化来控制施加到第二ADC的时钟信号的相位。
根据本发明构思的另一方面，提供了一种接收器，包括：模数转换电路，其被配置为接收模拟信号并将模拟信号转换为数字信号；以及输出电路，其被配置为提高数字信号的质量。模数转换电路包括：模数转换器(ADC)，其共同被配置为根据时间交织技术执行转换操作；以及定时校准电路，其被配置为使用由ADC当中的目标ADC生成的样本和ADC当中的相邻ADC生成的样本计算相关值和相关值之间的差，其中，定时校准电路还被配置为响应于与在采样周期期间生成的差有关的绝对值的变化来控制施加到目标ADC的时钟信号的相位。
根据本发明构思的另一方面，提供了一种使用时间交织技术来校准第一模数转换器(ADC)、第二ADC和第三ADC的相应定时的定时校准电路。该定时校准电路包括：操作电路，其被配置为使用在采样周期期间由第一ADC生成的第一样本、由第二ADC生成的第二样本和由第三ADC生成的第三样本计算相关值和相关值之间的差；确定电路，其被配置为响应于与差有关的绝对值的变化来确定施加到第二ADC的时钟信号的相移方向并响应于相移方向来改变延迟控制信号的值以生成改变的延迟控制信号；以及延迟电路，其被配置为响应于改变的延迟控制信号来延迟时钟信号。
附图说明
结合附图一起考虑以下具体实施方式可更好理解本发明构思的形成和使用以及本发明构思的益处和特征，在附图中：
图1是示出根据本发明构思的实施例的模数转换电路的框图；
图2是示出图1的定时校准电路120的一个示例操作的流程图；
图3是示出根据本发明构思的实施例的使用时间交织方法控制的ADC的概念图；
图4是示出根据本发明构思的实施例的模数转换电路的框图；
图5A是进一步示出图4的模数转换电路200a的框图，图5B是进一步示出图4的延迟电路217的一个示例的框图；
图6A、图6B、图7A和图7B是共同示出根据本发明构思的实施例的定时校准电路的操作的相应时序图；
图8是根据本发明构思的实施例的模数转换电路的框图；
图9是示出根据本发明构思的实施例的操作定时校准电路的方法的流程图；
图10是示出根据本发明构思的实施例的定时校准电路改变样本数量的方法的流程图；
图11是示出根据本发明构思的实施例的定时校准电路改变相移度的方法的流程图；
图12是示出根据本发明构思的实施例的无线通信装置的框图；
图13是示出根据本发明构思的实施例的计算系统的框图。
具体实施方式
贯穿所撰写的描述和附图，相似的标号和标记表示相似或类似的元件、组件、特征和/或方法步骤。
图1是示出根据本发明构思的实施例的模数转换电路100的框图。
参照图1，模数转换电路100可包括模数转换器(下文中，“ADC”)110、定时校准电路120和延迟电路130。在一些实施例中，模数转换电路100还可包括生成参考时钟信号的锁相环(PLL)电路10。
这里，可使用时间交织(Ti)控制技术(或方法)来控制ADC 110。也就是说，多个ADC110可包括在时间交织ADC中，其中，相应ADC110被称为“子ADC”。在这方面，每个ADC 110可响应于具有不同相位的时钟信号对外部提供的输入信号进行采样，以便生成对应样本(下文中，“样本”)。在一些实施例中，每个样本可被理解为数字数据值。
图1的定时校准电路120可用于响应于在多个采样周期上导出的样本而校准相应ADC 110之间的定时偏斜。下文中，术语“采样周期”是指相应ADC 110被选择(例如，一次或更多次)以便生成预定数量的样本的周期。例如，定时校准电路120可计算在采样周期期间来自目标ADC(例如，在采样周期期间从ADC 110当中选择的ADC 110)的样本与由ADC 110当中的一个或多个相邻ADC提供的样本之间的相关值。因此，术语“目标ADC”是指ADC 110当中经受定时校准过程的ADC，而术语“相邻ADC”是指ADC 110中的目标ADC以外的另一个ADC。
下文中，为了清晰，所撰写的描述将侧重于与单一命名的目标ADC相关的定时校准。然而，本领域技术人员将理解，本发明构思的各种实施例可同时针对ADC 110中的一个或多个来执行(例如，至少部分地暂时交叠的)定时校准操作。
如图1所示，定时校准电路120可包括校准方向确定电路122。校准方向确定电路122可用于计算与目标ADC对应的相关值之间的差的绝对值的变化，以便响应于绝对值的变化来确定施加到目标ADC的时钟信号的相移方向。也就是说，绝对值的变化可被理解为指示正在进行的定时校准是否针对目标ADC正确地执行的指标。例如，当在目标ADC的定时校准期间绝对值的变化减小时，定时校准正在被正确地执行。然而，当在目标ADC的定时校准期间绝对值的变化增加时，定时校准正在被错误地执行。在这种情况下，可能有必要改变施加到目标ADC的时钟信号的相移方向。
然而，上述内容仅是在执行目标ADC的定时校准时可采取的方法的示例，本发明构思不限于此。例如，可关于多个不同的标准来确定目标ADC的定时校准的正确性/错误性，多个不同的标准与对应于目标ADC的相关值之间的差的绝对值的变化有关。此后，定时校准电路120可响应于校准方向确定电路122所确定的相移方向来将施加到目标ADC的时钟信号的相位移位。
延迟电路130可(例如，通过不同地延迟从PLL电路10接收的参考时钟信号的相位)向ADC 110提供具有不同相位的时钟信号。在一些实施例中，延迟电路130可包括被配置为响应于从定时校准电路120接收的延迟控制信号来延迟时钟信号的相位的多个延迟单元。
例如，定时校准电路120可根据所确定的相移方向来改变延迟控制信号的值以将施加到目标ADC的时钟信号的相位移位。所得的(改变的)延迟控制信号然后可被提供给延迟电路130。在一些实施例中，延迟控制信号可以是具有定义的比特数的数字控制信号。在这方面，当所确定的相移方向是第一方向时定时，校准电路120可轻微地改变延迟控制信号的值，但是当所确定的相移方向是第二方向时，校准电路120可显著地改变延迟控制信号的值。可替代地，当所确定的相移方向是第一方向时定时，校准电路120可显著地改变延迟控制信号的值，但是当所确定的相移方向是第二方向时，校准电路120可轻微地改变延迟控制信号的值。
因此，延迟电路130可使用延迟控制信号来响应于相移方向选择性地延迟施加到目标ADC的时钟信号的相位，以限定施加到目标ADC的延迟的时钟信号。
模数转换电路100可在多个采样周期内关于目标ADC重复地执行定时校准操作，但是当与目标ADC对应的绝对值下降至低于第一阈值时终止定时校准操作。
在这方面，定时校准电路120的各种实施例可以以软件和/或硬件实现。
进一步注意到，尽管图1示出包括(或并入)校准方向确定电路122的定时校准电路120，但这仅是示例，本发明构思不限于此。
根据上述内容，本领域技术人员将理解，图1的模数转换电路100可用于通过响应于相关值之间的差的绝对值的变化动态地改变时钟信号的相移方向来有效地校正定时偏斜误差，以便针对一个或多个ADC 110执行定时校准。因此，模数转换电路100可提供具有提高的效率的模数转换操作。
图2是示出根据本发明构思的实施例的一个示例中的图1的定时校准电路120的操作的流程图。
参照图1和图2，定时校准电路120可生成与第一采样周期对应的第一绝对值(S100)。也就是说，定时校准电路120可在第一采样周期期间计算关于(例如)由目标ADC提供的第一样本、ADC 110当中的各种相邻ADC分别输出的第二样本、第三样本…的相关值，以便生成与相关值之间的差有关的第一绝对值。
定时校准电路120可(例如，使用类似方法)类似地生成与第二采样周期对应的第二绝对值(S110)。
定时校准电路120然后可比较第一绝对值和第二绝对值(S120)。
此后，如果定时校准电路120确定第一绝对值大于第二绝对值(S130＝是)(从而确定针对目标ADC的定时校准操作正在被正确地执行)，则维持施加到目标ADC的时钟信号的相移方向(S140)。
否则，如果定时校准电路120确定第一绝对值不大于第二绝对值(S130＝否)(从而确定针对目标ADC的定时校准操作正在被错误地执行)，则施加到目标ADC的时钟信号的相移方向被反转(或反向)(S150)。
通过比较顺序生成的绝对值直至绝对值下降至低于第一阈值，定时校准电路120的操作可以这种方式持续多个采样周期。
图3是示出根据本发明构思的实施例的使用时间交织技术来控制多个ADC(例如，211、212…21i，下文中“ADC 211至21i”)的概念图。
参照图3，ADC 211至21i可通过响应于具有不同相位的时钟信号(例如，CLK1至CLKi)交替地对模拟信号“x”进行采样来生成数字信号“y”。
因此，ADC 211至21i可被顺序选择，可接收模拟信号x，可在时钟信号CLK1至CLKi中的每一个的上升/下降沿对模拟信号x进行采样，并生成样本，其中，由ADC 211至21i中(除了目标ADC以外)的一些ADC共同生成的样本可构成数字信号y。
也就是说，可在选择目标ADC之前或之后选择两个或更多个相邻ADC。例如，与第一ADC 211相邻的ADC可包括第二ADC 212和第i ADC 21i。类似地，与第二ADC 212相邻的ADC可包括第一ADC 211和第三ADC 213。因此，在一些实施例中，“与目标ADC相邻的”ADC可以是最靠近地与目标ADC“物理相邻的”的两个或更多个ADC。
图4是根据本发明构思的实施例的模数转换电路200a的框图。下文中，为了描述目的假设目标ADC是图3的第二ADC 212。
参照图1、图3和图4，模数转换电路200a还被假设为包括第一ADC 211、第二ADC212和第三ADC 213(下文中统称为“第一至第三ADC 211、212和213”)、相关电路214、累加平均电路215、移位方向确定电路216和延迟电路217。
在第一采样周期期间，第一至第三ADC 211、212和213可被交替地选择多次，以便响应于具有不同相应相位的第一时钟信号CLK1、第二时钟信号CLK2和第三时钟信号CLK3而生成第一样本y1、第二样本y2和第三样本y3。在一些实施例中，一个采样周期中的第一至第三样本y1、y2和y3的数量可变化。例如，第一至第三样本y1、y2和y3的数量可根据模数转换电路200a的操作模式而改变，如下文在一些附加细节中描述的。
例如，相关电路214可计算第一样本y1和第二样本y2之间的第一相关值以及第二样本y2和第三样本y3之间的第二相关值，并且计算第一相关值和第二相关值之间的差。
累加平均电路215可用于累加第一相关值和第二相关值之间的差，并生成通过对累加值取平均而导出的第一平均值。相关电路214和累加平均电路215可被称为“计算电路”。
接下来，第一至第三ADC 211、212和213以及计算电路可在第二采样周期中(例如)以与上述类似的方式生成第二平均值。
例如，移位方向确定电路216可将对应于第一平均值的绝对值的第一绝对值与对应于第二平均值的绝对值的第二绝对值进行比较，并且响应于比较结果确定施加到第二ADC 212的第二时钟信号CLK2的相移方向。在一些实施例中，移位方向确定电路216可将第一绝对值存储在寄存器(未示出)或存储器(未示出)中，并且在移位方向确定电路216比较第一绝对值与第二绝对值时从寄存器或存储器读出第一绝对值。移位方向确定电路216可将移位方向确定电路216存储在寄存器或存储器中。例如，假设第二时钟信号CLK2的相位在负方向上移位，则当第一绝对值大于第二绝对值时，移位方向确定电路216可确定通过将第二时钟信号CLK2的相移方向维持为负方向来对第二时钟信号CLK2的相位进行移位，并且当第二绝对值大于第一绝对值时确定通过将第二时钟信号CLK2的相移方向反转为正方向来对第二时钟信号CLK2的相位进行移位。
在一些实施例中，移位方向确定电路216可响应于所确定的相移方向改变延迟控制信号的值并将改变的延迟控制信号提供给延迟电路217。
在一些实施例中，延迟电路217可响应于延迟控制信号而延迟参考时钟信号CLK并向第二ADC 212提供具有在所确定的相移方向上被移位至预定程度的相位的第二时钟信号CLK2。
图5A是示出图4的模数转换电路200a的一个可能配置的电路图，图5B是在一个示例中进一步示出图4的延迟电路217的电路图。
参照图4和图5A，相关电路214可包括第一相关器214a、第二相关器214b和减法器214c。第一相关器214a可通过在第一样本y1和第二样本y2之间执行相关运算来生成第一相关值，而第二相关器214b可通过在第二样本y2和第三样本y3之间执行相关运算来生成第二相关值。减法器214c可通过减法运算向累加平均电路215提供第一相关值和第二相关值之间的差。
在一些实施例中，累加平均电路215可累加从相关电路214接收的差，通过执行平均运算来生成平均值，并将平均值提供给移位方向确定电路216。
在一些实施例中，移位方向确定电路216可包括绝对值生成电路216a、寄存器216b、减法器216c和延迟控制信号生成电路216d。绝对值生成电路216a可生成从累加平均电路215接收的平均值的绝对值并将该绝对值存储在寄存器216b中。减法器216c可通过减法运算生成指示先前存储在寄存器216b中的绝对值与当前生成的绝对值之间的差的信号并将该信号提供给延迟控制信号生成电路216d。延迟控制信号生成电路216d可响应于从减法器216c接收的信号识别绝对值的变化并响应于绝对值的变化而生成延迟控制信号DCS。
参照图4和图5B，延迟电路217可包括延迟单元C_1至C_k和复用器MUX。延迟单元C_1至C_k可各自将相位延迟预定单位，并且延迟单元C_1至C_k可各自延迟时钟信号CLK并将延迟的时钟信号CLK输出至复用器MUX。下文中，通过延迟单元C_1至C-k之前的时钟信号可被称为“参考时钟信号”。复用器MUX可响应于延迟控制信号DCS选择来自延迟单元C_1至C_k的延迟的时钟信号或非延迟的时钟信号(或参考时钟信号)CLK中的任一个并将其输出作为第二时钟信号CLK2。
在一些实施例中，延迟控制信号DCS可包括与延迟单元C_1至C_k的数量对应的比特数。例如，当延迟单元C_1至C_k的数量为15时，延迟控制信号DCS可包括四(4)比特。另外，延迟单元C_1至C_k的延迟单位可对应于第二时钟信号CLK2的最小延迟单位。
图6A、图6B、图7A和图7B分别是进一步描述根据本发明构思的实施例的定时校准电路的操作的时序图。下文中，第一、第二和第三采样周期依次布置，第一操作①示出响应于将对应于第一采样周期的第一绝对值与对应于第二采样周期的第二绝对值进行比较的结果对第二时钟信号CLK2的相位进行移位，第二操作②示出响应于将对应于第二采样周期的第二绝对值与对应于第三采样周期的第三绝对值进行比较的结果对第二时钟信号CLK2的相位进行移位，第三操作③示出响应于将对应于第三采样周期的第三绝对值与对应于第四采样周期的第四绝对值进行比较的结果对第二时钟信号CLK2的相位进行移位。
参照图6A，在第一操作①中，定时校准电路可响应于大于第二绝对值的第一绝对值将第二时钟信号CLK2的相位从“P11”移位至“P21”。在第二操作②中，定时校准电路可响应于大于第三绝对值的第二绝对值将第二时钟信号CLK2的相位从“P21”移位至“P31”。也就是说，在第一操作①和第二操作②中，定时校准电路可在相同的方向(即，第一方向)上对第二时钟信号CLK2的相位进行移位。在第三操作③中，定时校准电路可响应于大于第三绝对值的第四绝对值将第二时钟信号CLK2的相位从“P31”移位至“P21”。也就是说，在第三操作③中，定时校准电路可在与第一方向相反的第二方向上对第二时钟信号CLK2的相位进行移位。
另外，在一些实施例中，第二时钟信号CLK2的相位在第一方向上移位的第一程度可与第二时钟信号CLK2的相位在第二方向上移位的第二程度相同。例如，第一程度和第二程度可各自是图5的延迟单元C_1至C_k的延迟单位的n倍(这里，“n”是正整数)。
参照图6B，在第一操作①中，定时校准电路可响应于大于第二绝对值的第一绝对值将第二时钟信号CLK2的相位从“P12”移位至“P22”。在第二操作②中，定时校准电路可响应于大于第三绝对值的第二绝对值将第二时钟信号CLK2的相位从“P22”移位至“P32”。也就是说，在第一操作①和第二操作②中，定时校准电路可在相同的方向(即，第三方向)上对第二时钟信号CLK2的相位进行移位。在第三操作③中，定时校准电路可响应于大于第三绝对值的第四绝对值将第二时钟信号CLK2的相位从“P32”移位至“P22”。也就是说，在第三操作③中，定时校准电路可在与第三方向相反的第四方向上对第二时钟信号CLK2的相位进行移位。
参照图7A，在第一操作①中，定时校准电路可响应于大于第二绝对值的第一绝对值将第二时钟信号CLK2的相位从“P13”移位至“P33”。在第二操作②中，定时校准电路可响应于大于第二绝对值的第三绝对值将第二时钟信号CLK2的相位从“P33”移位至“P23”。也就是说，定时校准电路在第一操作①中可在第一方向上对第二时钟信号CLK2的相位进行移位，并且在第二操作②中可在与第一方向相反的第二方向上对第二时钟信号CLK2的相位进行移位。
另外，在一些实施例中，第二时钟信号CLK2的相位在第一方向上移位的第一程度可不同于第二时钟信号CLK2的相位在第二方向上移位的第二程度。例如，第一程度可大于第二程度。
参照图7B，在第一操作①中，定时校准电路可响应于大于第二绝对值的第一绝对值将第二时钟信号CLK2的相位从“P14”移位至“P24”。在第二操作②中，定时校准电路可响应于大于第三绝对值的第二绝对值将第二时钟信号CLK2的相位从“P24”移位至“P34”。也就是说，在第一操作①和第二操作②中，定时校准电路可在相同的方向(即，第一方向)上对第二时钟信号CLK2的相位进行移位。在第三操作③中，定时校准电路可响应于大于第三绝对值的第四绝对值将第二时钟信号CLK2的相位从“P34”移位至“P14”。也就是说，在第三操作③中，定时校准电路可在与第一方向相反的第二方向上对第二时钟信号CLK2的相位进行移位。
另外，在一些实施例中，第二时钟信号CLK2的相位在第一方向上移位的第一程度可不同于第二时钟信号CLK2的相位在第二方向上移位的第二程度。例如，第二程度可大于第一程度。
在一些实施例中，定时校准电路可根据模数转换电路的模式动态地改变第一程度和第二程度。另外，如上所述，定时校准电路可动态地改变所生成的样本数量以根据模数转换电路的模式获得绝对值。其详细描述稍后给出。
图8是示出根据本发明构思的实施例的模数转换电路200b的框图。以下，将仅着重于图4和图8的实施例之间的实质差异。
参照图8，与图4的模数转换电路200a相比，模数转换电路200b还可包括控制电路218。
在一些实施例中，控制电路218可响应于模数转换电路200b的操作模式改变累加平均电路215中的累加样本数量(或在一个采样周期中由第一ADC 211至第三ADC 213生成的样本数量)和移位方向确定电路216关于第二时钟信号CLK2的相移度中的至少一个。累加样本数量(或样本数量)可被称为与定时校准有关的参数。在一些实施例中，控制电路218可通过调节采样周期的长度来改变累加样本数量(或样本数量)。
在一些实施例中，在数据转换速度重要的模数转换电路200b的快速操作模式期间，控制电路218可将累加平均电路215中的累加样本数量(或在一个采样周期中由第一ADC211至第三ADC 213生成的样本数量)改变为小于先前值，从而快速执行定时校准。
可替代地，在所转换的数字信号的质量重要的模数转换电路200b的慢速操作模式期间，控制电路218可将累加平均电路215中的累加样本数量(或在一个采样周期中由第一ADC 211至第三ADC 213生成的样本数量)改变为大于先前值，从而更准确地执行定时校准。
在一些实施例中，当模数转换电路200b在相对于定时校准的粗略操作模式下操作时，控制电路218可将移位方向确定电路216关于第二时钟信号CLK2的相移度改变为大于先前值。
在一些实施例中，当模数转换电路200b在相对于定时校准的精细操作模式下操作时，控制电路218可将移位方向确定电路216关于第二时钟信号CLK2的相移度改变为小于先前值。
另外，在一些实施例中，控制电路218可与累加平均电路215中的改变的累加样本数量(或在一个采样周期中由第一ADC 211至第三ADC 213生成的样本数量)对应地改变移位方向确定电路216关于第二时钟信号CLK2的相移度。例如，由于当改变的累加样本数量大于先前值时可响应于可靠性提高的绝对值执行定时校准，所以控制电路218可将关于第二时钟信号CLK2的相移度改变为大于先前度。相比之下，由于当改变的累加样本数量小于先前值时需要响应于可靠性略微劣化的绝对值执行定时校准，所以控制电路218可将关于第二时钟信号CLK2的相移度改变为小于先前度。然而，这仅是示例实施例，本发明构思不限于此。控制电路218可与模数转换电路200b的各种操作模式对应地改变至少一个参数。
图9是示出根据本发明构思的实施例的定时校准电路的操作方法的流程图。
参照图8和图9，定时校准电路可响应于模数转换电路的操作模式改变与在一个采样周期中用于生成相关值的样本数量有关的参数和与关于被施加到目标ADC的时钟信号的相移度有关的参数中的至少一个(S200)。
然后，定时校准电路可响应于改变的参数执行定时校准(S210)。
图10是示出根据本发明构思的实施例的改变样本数量的定时校准电路的操作的流程图。
参照图10，当模数转换电路在第一模式下操作时，定时校准电路可响应于第一操作模式(下文中为了简明，“模式”)确定在一个采样周期期间要由ADC生成的用于生成相关值的样本数量(S300)。定时校准电路可检查模数转换电路的模式是否从第一模式切换为第二模式(S310)。如果第一模式切换为第二模式(S310＝是)，则定时校准电路可响应于模数转换电路的第二模式改变样本数量(S320)。否则，如果第一模式没有切换为第二模式(S310＝否)，则该方法返回到步骤S300。
图11是示出根据本发明构思的实施例的改变相移度的定时校准电路的操作的流程图。
参照图11，当模数转换电路在用于定时校准的粗略模式下操作时，定时校准电路可响应于粗略模式控制施加到目标ADC的时钟信号的相移(S400)。定时校准电路可确定当前生成的绝对值是否小于第二阈值(S410)。如果绝对值小于第二阈值(S410＝是)，则模数转换电路可在关于定时校准的精细模式下操作(S420)。也就是说，定时校准电路可响应于精细模式控制施加到目标ADC的时钟信号的相移。例如，定时校准电路可将响应于精细模式的时钟信号的相移度控制为变得小于粗略模式下的时钟信号的相移度。否则，如果绝对值不小于第二阈值(S410＝否)，则该方法返回到步骤S400。
图12是示出根据本发明构思的实施例的无线通信装置1000的框图。
参照图12，无线通信装置1000可包括天线1010、天线接口电路1020、低噪放大器(例如，LNA_1至LNA_n)、接收器(例如，1030_1至1030_n)和基带处理器1040。
天线接口电路1020可将通过天线1010接收的模拟信号路由至接收器1030_1至1030_n中的一个或多个。天线接口电路1020可包括开关元件、双工器、滤波器电路、输入匹配电路等。
低噪放大器LNA_1至LNA_n可对所接收的模拟信号执行低噪放大并将低噪放大的结果输出到与低噪放大器LNA_1至LNA_n连接的接收器1030_1至1030_n。
基带处理器1040可对从接收器1030_1至1030_n发送的数字信号执行包括调制操作的处理操作。
在一些实施例中，第一接收器1030_1可包括应用了本发明构思的示例实施例的模数转换电路1032_1和输出电路1034_1。模数转换电路1032_1可将从第一低噪放大器LNA_1接收的模拟信号转换为数字信号并且可在转换操作期间执行应用了本发明构思的定时校准操作。另外，模数转换电路1032_1可执行定时校准作为后台操作。因此，由于定时偏斜误差被预先校正，所以模数转换电路1032_1可在模数转换操作期间快速地向基带处理器1040提供具有提高的质量的数字信号。在一些实施例中，第一接收器1030_1可被实现为还包括第一低噪放大器LNA_1。
在一些实施例中，输出电路1034_1可执行提高模数转换电路1032_1所提供的数字信号的质量的操作。例如，输出电路1034_1可响应于连续时间线性均衡(CTLE)、判定反馈均衡(DFE)和前馈均衡(FFE)中的至少一个对数字信号进行均衡。
第一接收器1030_1的上述配置可应用于其它接收器1030_2至1030_n。
图13是示出根据本发明构思的实施例的计算系统2000的框图。
参照图13，计算系统2000可包括处理器2100、系统互连件2200、存储装置2300、用户输入/输出(I/O)装置2400和调制解调器2500。在一些实施例中，处理器2100、系统互连件2200、存储装置2300、用户I/O装置2400和调制解调器2500可被安装在单个基板(未示出)上。存储装置2300、用户I/O装置2400和调制解调器2500可分别经由通道2030、2040和2050连接到系统互连件2200。通道2030、2040和2050可各自响应于如高速外围组件互连(PCIe)、高速非易失性存储器(NVME)、高级可扩展接口(AXI)和ARM微控制器总线架构(AMBA)的各种标准之一。
存储装置2300可用作计算系统2000的存储器。存储装置2300可存储由处理器2100驱动的操作系统、应用和用户数据的原始副本。存储装置2300可包括硬盘驱动器(HDD)、固态驱动器(SSD)和光盘驱动器(ODD)。
用户I/O装置2400可被配置为与用户交换信息。用户输入/输出装置2400可包括用于从用户接收信息的用户输入装置(例如，键盘、鼠标、触摸面板、操作传感器、麦克风等)。用户I/O装置2400可包括用于向用户提供信息的用户输出装置，例如显示装置、扬声器、光束投影仪、打印机等。
调制解调器2500可被配置为无线地或经由导线与外部装置交换数据。在一些实施例中，调制解调器2500可与处理器2100集成。
处理器2100可包括控制计算系统2000并执行各种操作的中央处理单元或应用处理器。处理器2100可包括应用了本发明构思的示例实施例的模数转换电路2110。模数转换电路2110可将通过系统互连件2200从存储装置2300、用户I/O装置2400和调制解调器2500接收的模拟信号转换为数字信号并在转换操作期间执行应用了本发明构思的定时校准。另外，模数转换电路2110可执行定时校准作为后台操作。因此，由于定时偏斜误差被预先校正，所以模数转换电路2110可在模数转换操作期间快速地向处理器2100提供具有提高的质量的数字信号。在一些实施例中，模数转换电路2110可被实现为嵌入在系统互连件2200中。
尽管已经参考多个示出的实施例具体地示出和描述了本发明构思，但是将理解，在不脱离如所附权利要求限定的本发明构思的范围的情况下，可对在本发明构思中进行各种形式和细节上的改变。

Claims (20)

1.一种模数转换电路，包括：
第一模数转换器、第二模数转换器和第三模数转换器，所述第一模数转换器、所述第二模数转换器和所述第三模数转换器共同被配置为根据时间交织技术执行转换操作；以及
定时校准电路，其被配置为使用在采样周期期间由所述第一模数转换器生成的第一样本、由所述第二模数转换器生成的第二样本和由所述第三模数转换器生成的第三样本计算相关值并确定所述相关值之间的差，其中，所述定时校准电路还被配置为响应于与在所述采样周期期间生成的所述差有关的绝对值的变化来控制施加到所述第二模数转换器的时钟信号的相位。
2.根据权利要求1所述的模数转换电路，其中，所述定时校准电路还被配置为当所述绝对值的变化减小时将所述时钟信号的相位在第一方向上移位，并且当所述绝对值的变化增加时将所述时钟信号的相位在与所述第一方向相反的第二方向上移位。
3.根据权利要求2所述的模数转换电路，其中，所述时钟信号的相位在所述第一方向上移位的第一程度与所述时钟信号的相位在所述第二方向上移位的第二程度相同。
4.根据权利要求2所述的模数转换电路，其中，所述时钟信号的相位在所述第一方向上移位的第一程度不同于所述时钟信号的相位在所述第二方向上移位的第二程度。
5.根据权利要求4所述的模数转换电路，其中，所述第一程度大于所述第二程度。
6.根据权利要求1所述的模数转换电路，其中，所述定时校准电路还被配置为响应于所述模数转换电路的操作模式的变化在所述采样周期中的至少一个采样周期期间调节所述第一样本的数量、所述第二样本的数量和所述第三样本的数量中的至少一个。
7.根据权利要求1所述的模数转换电路，其中，所述定时校准电路还被配置为响应于所述模数转换电路的操作模式的变化来控制施加到所述第二模数转换器的时钟信号的相位。
8.根据权利要求1所述的模数转换电路，其中，所述定时校准电路被配置为针对所述采样周期中的每一个采样周期累加所述第一样本和所述第二样本之间的第一相关值与所述第二样本和所述第三样本之间的第二相关值之间的差，通过对累加的差取平均来生成平均值，并从所述平均值生成所述绝对值。
9.根据权利要求1所述的模数转换电路，还包括：
延迟电路，其接收所述时钟信号并且包括延迟单元，
其中，所述定时校准电路还被配置为响应于所述绝对值的变化来改变选择所述延迟单元的延迟控制信号的值以便生成改变的延迟控制信号，此后将所述改变的延迟控制信号提供给所述延迟电路。
10.根据权利要求9所述的模数转换电路，其中，所述定时校准电路还被配置为当所述绝对值的变化减小时减小所述延迟控制信号的值，并且当所述绝对值的变化增加时增加所述延迟控制信号的值。
11.根据权利要求1所述的模数转换电路，其中，所述定时校准电路还被配置为在所述第二模数转换器的定时校准期间关于所述第一模数转换器、所述第二模数转换器和所述第三模数转换器执行定时校准操作。
12.一种接收器，包括：
模数转换电路，其被配置为接收模拟信号并将所述模拟信号转换为数字信号；以及
输出电路，其被配置为提高所述数字信号的质量，
其中，所述模数转换电路包括：
模数转换器，其共同被配置为根据时间交织技术执行转换操作；以及
定时校准电路，其被配置为使用由所述模数转换器当中的目标ADC生成的样本和由所述模数转换器当中的相邻模数转换器生成的样本计算相关值和所述相关值之间的差，其中，所述定时校准电路还被配置为响应于与在采样周期期间生成的所述差有关的绝对值的变化来控制施加到所述目标模数转换器的时钟信号的相位。
13.根据权利要求12所述的接收器，其中，所述相邻模数转换器是所述模数转换器当中的紧接在所述目标模数转换器之前被选择的模数转换器，或者所述模数转换器当中的紧接在所述目标模数转换器之后被选择的模数转换器。
14.根据权利要求12所述的接收器，其中，所述定时校准电路还被配置为响应于所述绝对值的变化来确定所述时钟信号的相位的移位方向。
15.根据权利要求14所述的接收器，其中，所述定时校准电路还被配置为根据与所述移位方向有关的移位度来控制所述时钟信号的相位。
16.根据权利要求12所述的接收器，其中，所述输出电路还被配置为使用连续时间线性均衡、判定反馈均衡和前馈均衡中的至少一个对所述数字信号进行均衡。
17.根据权利要求12所述的接收器，其中，所述定时校准电路还被配置为通过响应于所述模数转换电路的操作模式确定用于生成所述相关值的样本数量和所述时钟信号的相移度中的至少一个来执行所述定时校准。
18.根据权利要求12所述的接收器，还包括：
锁相环电路，其被配置为生成所述时钟信号；以及
延迟电路，被配置为响应于延迟控制信号来延迟所述时钟信号，
其中，所述定时校准电路还被配置为响应于所述绝对值的变化来增加或减小所述延迟控制信号的值。
19.一种使用时间交织技术校准第一模数转换器、第二模数转换器和第三模数转换器的相应定时的定时校准电路，所述定时校准电路包括：
操作电路，其被配置为使用在采样周期期间由所述第一模数转换器生成的第一样本、所述第二模数转换器生成的第二样本和所述第三模数转换器生成的第三样本来计算相关值和所述相关值之间的差；
确定电路，其被配置为响应于与所述差有关的绝对值的变化来确定施加到所述第二模数转换器的时钟信号的相移方向并响应于所述相移方向来改变延迟控制信号的值以生成改变的延迟控制信号；以及
延迟电路，其被配置为响应于所述改变的延迟控制信号来延迟所述时钟信号。
20.根据权利要求19所述的定时校准电路，其中，所述确定电路还被配置为当所述绝对值的变化减小时改变所述延迟控制信号的值以将所述时钟信号的相位在第一方向上移位，并且当所述绝对值的变化增加时改变所述延迟控制信号的值以将所述时钟信号的相位在与所述第一方向相反的第二方向上移位。
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