KR20200082099A - 시분할 아날로그-디지털 변환기의 타임 스큐 보상 장치 및 방법 - Google Patents

시분할 아날로그-디지털 변환기의 타임 스큐 보상 장치 및 방법 Download PDF

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KR20200082099A
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Abstract

본 발명은 시분할 아날로그-디지털 변환기의 타임 스큐 보상 장치 및 타임 스큐 보상 방법에 관한 것이다. 본 발명의 시분할 아날로그-디지털 변환기의 타임 스큐 보상 장치는, 입력되는 아날로그 신호를 복수의 부분 디지털 신호로 변환시키는 복수의 아날로그-디지털 변환기를 포함하는 시분할 아날로그-디지털 변환기의 타임 스큐 보상 장치에 있어서, 상기 아날로그 신호를 샘플링하고 유지하는 샘플앤드홀더 회로; 상기 시분할 아날로그-디지털 변환기에서 출력되는 디지털 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환기; 및 상기 샘플앤드홀더 회로에서 출력되는 샘플링 신호와 상기 디지털-아날로그 변환기에서 출력되는 재변환 신호를 비교하는 비교부;를 포함한다. 본 발명의 시분할 아날로그-디지털 변환기의 타임 스큐 보상 장치 및 타임 스큐 보상 방법은 샘플링 타이밍의 불일치를 보상하여 시분할 아날로그-디지털 변환기의 성능을 개선할 수 있다.

Description

시분할 아날로그-디지털 변환기의 타임 스큐 보상 장치 및 방법{APPARATUS FOR COMPENSATING TIME-SKEW OF TIME-INTERLEAVED ANALOG-DIGITAL CONVERTER AND METHOD FOR THE SAME}
본 발명은 시분할 아날로그-디지털 변환기의 타임 스큐 보상 장치 및 타임 스큐 보상 방법에 관한 것이다.
아날로그-디지털 변환기(Analog-to-Digital Converter, ADC)는 연속적인 변화량 형태로 된 아날로그 신호를 이산적으로 부호화된 디지털 신호로 변환시키는 장치로서, 변환 방법이나 변환하고자 하는 디지털 신호의 형식 등에 따라 다양한 종류가 있다. 기본적으로 아날로그-디지털 변환기는 일정한 간격으로 아날로그 신호를 샘플링하고, 샘플링된 아날로그 수치를 사용 시스템에 적합하게 디지털화하는 동작을 수행할 수 있도록 이루어진다.
최근 기술의 진보와 사용자의 요구에 따라, 빠른 동작 속도에서도 8비트 이상의 높은 해상도를 갖는 ADC에 대한 수요가 급증하고 있다. 샘플링 속도는 증가하는데 반해, ADC의 속도가 따라가지 못하고 있는 실정이다. 따라서, 파이프 라인 구조의 ADC를 병렬로 연결하는 다중 채널 방식의 시분할(Time-Interleaving) 방식의 ADC가 제안되었다. 시분할 아날로그-디지털 변환기(TI ADC)는 상대적으로 저속으로 동작하는 복수의 ADC를 병렬 연결함으로써 소모 전력을 줄이고도 높은 해상도와 빠른 동작 속도를 동시에 제공할 수 있다.
일반적인 TI ADC는 낮은 동작 속도의 sub-ADC를 병렬로 연결하여 공정의 제약없이 전력 소모는 최적화하면서도 전체 ADC의 동작 속도를 향상시킨다. 그러나 병렬로 연결된 sub-ADC들 각각에 의해서 형성되는 다중 채널들 간의 오프셋(offset), 이득(gain), 대역폭(bandwith) 및 샘플링 타이밍(timing) 등의 불일치에 의하여 전체 ADC의 성능이 저하되는 문제점이 있다.
본 발명은 시분할 아날로그-디지털 변환기의 각각의 채널이 아날로그 신호를 샘플링할 때 발생하는 샘플링 타이밍의 불일치를 보정하는 타임 스큐 보상 장치 및 타임 스큐 보상 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 시분할 아날로그-디지털 변환기의 타임 스큐 보상 장치는, 입력되는 아날로그 신호를 복수의 부분 디지털 신호로 변환시키는 복수의 아날로그-디지털 변환기를 포함하는 시분할 아날로그-디지털 변환기의 타임 스큐 보상 장치에 있어서, 상기 아날로그 신호를 샘플링하고 유지하는 샘플앤드홀더 회로; 상기 시분할 아날로그-디지털 변환기에서 출력되는 디지털 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환기; 및 상기 샘플앤드홀더 회로에서 출력되는 샘플링 신호와 상기 디지털-아날로그 변환기에서 출력되는 재변환 신호를 비교하는 비교부;를 포함한다.
본 발명의 일 실시예에 따른 시분할 아날로그-디지털 변환기의 타임 스큐 보상 방법은, 입력되는 아날로그 신호를 복수의 부분 디지털 신호로 변환시키는 복수의 아날로그-디지털 변환기를 포함하는 시분할 아날로그-디지털 변환기의 타임 스큐 보상 방법에 있어서, 상기 시분할 아날로그-디지털 변환기에 의해 상기 아날로그 신호를 복수의 채널에 대응하는 복수의 부분 디지털 신호로 변환시키는 아날로그-디지털 변환 단계; 상기 아날로그 신호를 샘플앤드홀더 회로로 처리하여 출력되는 샘플링 신호를 얻는 단계; 상기 디지털 신호를 디지털-아날로그 변환기로 처리하여 출력되는 재변환 신호를 얻는 단계; 상기 샘플링 신호와 상기 재변환 신호를 비교하여 타임 스큐 부호를 결정하는 단계; 및 상기 타임 스큐 부호를 통해 상기 시분할 아날로그-디지털 변환기의 복수의 채널 각각에 샘플링 타이밍을 보정하는 단계;를 포함한다.
본 발명의 시분할 아날로그-디지털 변환기의 타임 스큐 보상 장치 및 타임 스큐 보상 방법은 샘플링 타이밍의 불일치를 보상하여 시분할 아날로그-디지털 변환기의 성능을 개선할 수 있다.
또한, 본 발명의 타임 스큐 보상 장치는 시분할 아날로그-디지털 변환기의 분해능(resolution) 만큼 동작할 필요가 없고 1회의 동작으로 타임 스큐에 따른 에러 값을 캘리브레이션할 수 있어 전력 소모가 적어진다.
또한, 본 발명의 타임 스큐 보상 장치는 비교적 간단한 구성으로 이루어져 시분할 아날로그-디지털 변환기의 하드웨어 구성을 단순화할 수 있다.
도 1은 시분할 아날로그-디지털 변환기(TI ADC)의 예시적인 구조를 도시한 블록도이다.
도 2는 시분할 아날로그-디지털 변환기가 아날로그 입력 신호를 샘플링하는 타이밍을 설명하는 도면이다.
도 3은 도 2의 A 부분의 확대도이다.
도 4는 본 발명의 시분할 아날로그-디지털 변환기의 타임 스큐 보상 장치의 구조를 도시한 블록도이다.
도 5는 본 발명의 시분할 아날로그-디지털 변환기의 타임 스큐 보상 장치 및 방법의 원리를 설명하는 도면이다.
이하, 상기한 바와 같은 구성을 가지는 본 발명의 실시예들을 첨부된 도면을 참고하여 상세하게 설명한다.
도 1은 시분할 아날로그-디지털 변환기(TI ADC)의 예시적인 구조를 도시한 블록도를 나타낸다.
도 1을 참조하면, 시분할 아날로그-디지털 변환기는 아날로그 입력 신호를 타인 인터리빙(Time-Interleaving) 방식으로 샘플링하여 디지털 신호를 출력한다. 시분할 아날로그-디지털 변환기는 서로 다른 샘플링 시간 간격을 가지는 각각의 채널을 구성하는 복수의 아날로그-디지털 변환기(ADCk, k=1,2,3...N) 및 멀티플렉서(MUX)를 포함한다.
복수의 아날로그-디지털 변환기는 각각의 채널에 구비되며, 각각의 채널에 적용되는 샘플링 클록(CLKk, k=1,2,3...N)에 의해 아날로그 입력 신호를 샘플링하고 전달된 입력 신호의 레벨에 대한 논리값을 각각 변환한다. 멀티플렉서(MUX)는 채널들 각각에 대응되는 아날로그-디지털 변환기의 출력들을 선택한다. 멀티플렉서에 의해 순차적으로 선택된 논리값들은 시분할 아날로그-디지털 변환기의 출력 디지털 신호로 제공된다.
도 2는 시분할 아날로그-디지털 변환기가 아날로그 입력 신호를 샘플링하는 타이밍을 설명하는 도면을 나타내고, 도 3은 도 2의 A 부분의 확대도를 나타낸다.
도 2를 참조하면, 시분할 아날로그-디지털 변환기의 각각의 채널에 구비되는 복수의 아날로그-디지털 변환기는 샘플링 클록에 따라 작동된다. 즉, 복수의 아날로그-디지털 변환기는 샘플링 클록이 생성하는 샘플링 펄스 신호의 상승 에지(rising-edge) 또는 하강 에지(falling-edge)를 기준으로 아날로그 입력 신호(VIN)의 샘플링을 수행한다. 도 2에서 복수의 아날로그-디지털 변환기는 샘플링 펄스 신호의 하강 에지에서 아날로그 입력 신호를 샘플링한다. 이때, 도 2에 도시된 바와 같이 각각의 채널에서 샘플링 타이밍의 불일치가 발생할 수 있다. 이하, 각각의 채널에서의 샘플링 타이밍의 불일치를 타임 스큐(skew)라 한다.
도 3을 참조하면, 외부 클록 신호에 의할 경우 아날로그 입력 신호(VIN)의 샘플링 값은 ideal의 값이지만, 샘플링 클록의 샘플링 펄스 신호의 지연으로 인하여 타임 스큐가 △t만큼 발생하게 되고 이때 샘플링된 값은 actual로서 e만큼의 에러가 발생하게 된다. 각각의 채널의 타임 스큐로 인하여 샘플링되는 입력 값에 에러를 발생시키고 이는 시분할 아날로그-디지털 변환기의 성능에 악영향을 미친다.
도 4는 본 발명의 시분할 아날로그-디지털 변환기의 타임 스큐 보상 장치의 구조를 도시한 블록도이다.
도 4를 참조하면, 시분할 아날로그-디지털 변환기의 타임 스큐 보상 장치는 아날로그 입력 신호(VIN)를 샘플링하고 유지하는 샘플앤드홀더 회로(S&H), 시분할 아날로그-디지털 변환기에서 출력되는 디지털 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환기(DAC) 및 샘플앤드홀더 회로에서 출력되는 샘플링 신호와 디지털-아날로그 변환기에서 출력되는 재변환 신호를 비교하는 비교부를 포함한다.
또한 본 발명의 시분할 아날로그-디지털 변환기의 타임 스큐 보상 방법은 시분할 아날로그-디지털 변환기에 의해 상기 아날로그 신호를 복수의 채널에 대응하는 복수의 부분 디지털 신호로 변환시키는 아날로그-디지털 변환 단계, 아날로그 신호를 샘플앤드홀더 회로로 처리하여 출력되는 샘플링 신호를 얻는 단계, 디지털 신호를 디지털-아날로그 변환기로 처리하여 출력되는 재변환 신호를 얻는 단계, 샘플링 신호와 재변환 신호를 비교하여 타임 스큐 부호를 결정하는 단계 및 타임 스큐 부호를 통해 시분할 아날로그-디지털 변환기의 복수의 채널 각각에 샘플링 타이밍을 보정하는 단계를 포함한다.
도 5는 본 발명의 시분할 아날로그-디지털 변환기의 타임 스큐 보상 장치 및 방법의 원리를 설명하는 도면을 나타낸다.
도 5를 참조하면, (a)와 (b)의 경우는 샘플링 타이밍이 지연되어 타임 스큐의 부호가 (+)가 되는 경우(Positive skew)이고 (c)와 (d)의 경우는 샘플링 타이밍이 앞서서 타임 스큐의 부호가 (-)가 되는 경우(Negative skew)이다. 타임 스큐의 부호를 판별하기 위하여 샘플앤드홀드 회로를 통해 얻은 샘플링 신호와 시분할 아날로그-디지털 변환기에서 출력된 디지털신호를 아날로그 신호로 디지털-아날로그 변환기에 의해 변환된 재변환 신호를 비교한다.
복수의 아날로그-디지털 변환기 중에서 N=k인 ADCk를 기준으로 바로 앞의 샘플링 클록 펄스 신호에 의해 입력 신호를 샘플링한 ADCk-1와 바로 뒤의 샘플링 클록 펄스 신호에 의해 입력 신호를 샘플링한 ADCk+1가 있을 때 ADCk-1이 샘플링한 값과 ADCk+1이 샘플링한 값을 통해 입력 신호의 기울기(r)의 부호를 판별한다. 또한 샘플앤드홀드 회로를 통해 얻은 샘플링 신호와 ADCk가 샘플링한 값을 비교하여 입력 신호를 샘플링한 값 사이에 발생하는 에러(e)의 부호를 판별한다.
(a)의 경우는 입력 신호의 기울기가 (+)이고 에러가 (+)인 경우로서 타임 스큐의 부호는 (+)가 되고, (b)의 경우는 입력 신호의 기울기가 (-)이고 에러가 (-)인 경우로서 타임 스큐의 부호는 (+)가 되고, (c)의 경우는 입력 신호의 기울기가 (+)이고 에러가 (-)인 경우로서 타임 스큐의 부호는 (-)가 되고, (b)의 경우는 입력 신호의 기울기가 (-)이고 에러가 (+)인 경우로서 타임 스큐의 부호는 (-)가 된다.
입력 신호의 기울기의 부호 및 에러의 부호를 통해 타임 스큐의 부호를 결정하고 타임 스큐의 부호가 양인 경우 샘플링 타이밍이 빨라지도록 보상하고 타임 스큐의 부호가 음인 경우 샘플링 타이밍이 늦어지도록 보상한다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 것을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 청구 범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (2)

  1. 입력되는 아날로그 신호를 복수의 부분 디지털 신호로 변환시키는 복수의 아날로그-디지털 변환기를 포함하는 시분할 아날로그-디지털 변환기의 타임 스큐 보상 장치에 있어서,
    상기 아날로그 신호를 샘플링하고 유지하는 샘플앤드홀더 회로;
    상기 시분할 아날로그-디지털 변환기에서 출력되는 디지털 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환기; 및
    상기 샘플앤드홀더 회로에서 출력되는 샘플링 신호와 상기 디지털-아날로그 변환기에서 출력되는 재변환 신호를 비교하는 비교부;를 포함하는 시분할 아날로그-디지털 변환기의 타임 스큐 보상 장치.
  2. 입력되는 아날로그 신호를 복수의 부분 디지털 신호로 변환시키는 복수의 아날로그-디지털 변환기를 포함하는 시분할 아날로그-디지털 변환기의 타임 스큐 보상 방법에 있어서,
    상기 시분할 아날로그-디지털 변환기에 의해 상기 아날로그 신호를 복수의 채널에 대응하는 복수의 부분 디지털 신호로 변환시키는 아날로그-디지털 변환 단계;
    상기 아날로그 신호를 샘플앤드홀더 회로로 처리하여 출력되는 샘플링 신호를 얻는 단계;
    상기 디지털 신호를 디지털-아날로그 변환기로 처리하여 출력되는 재변환 신호를 얻는 단계;
    상기 샘플링 신호와 상기 재변환 신호를 비교하여 타임 스큐 부호를 결정하는 단계; 및
    상기 타임 스큐 부호를 통해 상기 시분할 아날로그-디지털 변환기의 복수의 채널 각각에 샘플링 타이밍을 보정하는 단계;를 포함하는 시분할 아날로그-디지털 변환기의 타임 스큐 보상 방법.
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