KR20180122367A

KR20180122367A - 교대 비교기를 갖는 adc의 dc 오프셋 보정

Info

Publication number: KR20180122367A
Application number: KR1020187027735A
Authority: KR
Inventors: 예후다 아젠코트; 난다 고빈드 자야라만
Original assignee: 매콤 커넥티비티 솔루션즈, 엘엘씨
Priority date: 2016-03-21
Filing date: 2017-03-20
Publication date: 2018-11-12
Also published as: JP2019509694A; US9496884B1; CN109155632A; WO2017165277A1

Abstract

ADC의 디지털 출력에 기초하여 백그라운드에서 ADC 내의 교대 비교기의 DC 오프셋을 보정하는 시스템 및 방법. 복수의 샘플의 A/D 변환과 병행하여, 보정 로직은 두 개의 카운터를 사용하여 각각 제 1 아날로그 범위 및 제 2 아날로그 범위에 속하는 샘플을 나타내는 ADC 출력의 발생을 카운트한다. 두 범위는 MSB 기준 전압에 대해 대칭이며 조합 시 비트의 공칭 전압 범위를 포괄한다. DC 오프셋은 두 카운트 간의 차와 두 카운트 간의 합의 비율에 기초하여 도출된다. 보정 로직은 비교기를 교대로 보정할 수 있다. 각각의 비교기는 그와 관련된 각종 비트에 기초하여 연속적으로 보정될 수 있다.

Description

교대 비교기를 갖는 ADC의 DC 오프셋 보정

본 개시내용은 일반적으로 아날로그-디지털 변환기(Analog-to-Digital Converter, ADC) 분야에 관한 것으로, 보다 구체적으로는 ADC에 대한 DC 오프셋 보정(DC offset calibration)의 분야에 관한 것이다.

통신 네트워크에서, 고속 디지털 수신기는 수신된 신호를 디지털 방식으로 처리하기 위해 아날로그-디지털 변환기(ADC)를 사용한다. 수신된 신호를 ADC를 통해 디지털 형태로 변환하려면 수신기는 복잡한 등화 로직(equalization logic)을 사용하는 것이 허용된다. 보통, 시그널링 컨스텔레이션(signaling constellation)이 높고 채널이 까다로운 경우 보다 긴 등화가 필요하다. 따라서 고속 디지털 수신기에서는 빠르면서도 에너지 효율적인 고속 ADC가 필요하다. 전형적인 고속 ADC 분해능은 5 내지 8 비트이다.

수 GHz에서 작동하는 6 비트를 초과하는 정밀도를 갖는 ADC는 단일 채널 ADC로 구축하기가 거의 불가능하다. 그러므로 일반적으로 단일 채널 ADC의 속도 제한을 극복하기 위해 다수의 더 느린 ADC가 인터리빙된다. 적합한 서브 ADC는 시간 인터리빙된(time-interleaved) ADC의 전체 면적을 줄이기 위해 면적당 속도의 높은 비율을 제공하여야 하고 전체 전력 소비를 낮게 유지하기 위해 전력 당 속도의 최적화된 비율을 제공하여야 한다. 연속 근사 레지스터(Success-Approximation-Register, SAR) ADC는 중간 해상도 애플리케이션에 뛰어난 에너지 효율성을 발휘한다.

고속 동작은 각각의 샘플을 비동기적으로 클록되는 두 개의 교대 비교기(alternate comparator)를 이용하여 변환함으로써 달성될 수 있다. 교대 비교기를 사용하면 추가 전력을 소비하지 않고 ADC 속도를 약 20 %만큼 개선할 수 있다. ADC 오프셋은 일반적으로 비교기 직류(direct current, DC) 오프셋에서 비롯되는 임의의 부가 오류이다. 단일 채널 ADC에서, DC 오프셋은 쉽게 수정될 수 있는 DC 톤(DC tone)을 생성하며 종종 많은 통신 애플리케이션에서는 무시된다. DC 오프셋의 영향은 시간 인터리빙된 ADC에서 훨씬 더 불이익하다. 실제 구현에서, 인터리빙된 채널은 상이한 DC 오프셋을 가질 수 있으며, 이것은 DC 오프셋 보정 프로세스를 통해 수정되어야 한다.

도 1은 종래 기술에 따라 DC 오프셋을 보정하기 위한 보정 로직(130)을 갖는 시간 인터리빙된 ADC(100)의 구성을 도시한다. ADC(100)는 트랙 및 홀드 회로(track-and-hold circuit)(T/H)(111)에 연결된 두 개의 비교기(121 및 122) 및 모든 비트에 대한 기준 전압을 저장하는 기준 버퍼(112)를 포함한다. 비교기(121 및 122)는 디지털 출력의 각각의 비트를 생성하기 위해 교대로 동작한다.

동작 중에, 입력 신호(101)가 T/H(111)에 공급되고, T/H는 샘플링된 신호를 출력한다. 각각의 비교기는 샘플링된 신호를 특정 비트의 기준 전압과 비교하여 결정 신호를 대응하는 비트의 디지털 값으로 출력한다. 보다 구체적으로, 비교기 2(122)가 리셋 모드에 있는 동안 비교기 1(121)에 의해 결정 1이 출력된다. 비교기 1(121)이 자기의 결정을 끝낼 때, 지연을 최소화하면서 리셋 모드로 들어가고, 반면에 비교기 2(122)는 활성화되어 결정 2를 만든다. 이렇게 하면 비교기 1에 리셋을 위해 훨씬 더 많은 시간을 제공하며 이에 따라 임계 경로로부터의 리셋 시간을 없앨 수 있다.

아날로그 보정 로직(130)은 비교기(121 및 122)의 DC 오프셋을 보정하기 위해 통상의 아날로그 보정 방식을 이용하는데, 이것은 바람직하지 않은 복잡한 아날로그 회로 설계 및 높은 전력 소비를 요구한다. 또한, 포어그라운드(foreground) (또는 "오프라인")에서 통상의 보정 기술이 수행되는데, 이것은 ADC의 동작의 중단을 필요로 한다. 구체적으로 말해서, 보정을 위해 전념된 타임 윈도우 동안, 비교기는 변환을 위한 샘플링된 신호를 수신하는 것을 중지하고 대신에 보정 로직으로부터 생성된 보정 신호를 수신한다. 가외의 보정 시간은 필연적으로 ADC 및 고속 디지털 수신기에서 신호 처리를 지연시킨다.

그러므로 복잡한 회로 설계를 도입하지 않으면서 향상된 시간 효율 및 전력 효율을 제공하는 고속 아날로그-디지털 변환기(ADC) 용 DC 오프셋 보정 메커니즘을 제공하는 것이 또한 유리할 수 있다.

본 개시내용의 실시예는 ADC의 디지털 출력에 기초하여 백그라운드에서 교대 비교기의 DC 오프셋을 보정할 수 있는 보정 로직을 이용한다. 복수의 샘플의 아날로그-디지털 변환과 병행하여, 보정 로직은 두 개의 카운터를 사용하여 각각 제 1 아날로그 범위 및 제 2 아날로그 범위에 속하는 샘플을 나타내는 ADC 출력의 발생을 카운트한다. 제 1 아날로그 범위 및 제 2 아날로그 범위는 이들 범위가 MSB 기준 전압에 대해 대칭이고, 조합 시 비트에 의해 표현되는 전체 전압 범위를 포괄하도록 정의된다. DC 오프셋은 두 개의 카운트 간의 차와 두 개의 카운트의 합의 비율에 기초하여 도출된다. 그런 다음 DC 오프셋은 수정을 위해 입력 신호, ADC 출력 또는 기준 전압에 통합된다. 보정 로직은 대안으로 비교기를 보정할 수 있다. 각각의 비교기는 그와 연관된 각종 비트에 기초하여 연속적으로 보정될 수 있다.

본 개시내용의 실시예에 따르면, DC 오프셋 보정은 아날로그-디지털(A/D) 변환과 동시에 수행되며, 여기서 디지털 출력은 백그라운드에서 DC 오프셋을 결정하는데 사용된다. 다음 차례로, 도출된 DC 오프셋은 보상을 위해 즉각 A/D 변환 프로세스로 피드백될 수 있다. 따라서, A/D 변환 시 보정을 위해 가외의 시간 윈도우를 삽입해야 하는 종래 기술과 비교하여, 본 개시내용에 따른 보정 메커니즘은 ADC의 전체 속도를 상당히 유리하게 개선한다. 더욱이, 보정은 ADC의 디지털 출력을 이용하여 DC 오프셋을 도출하므로, 보정 로직은 유리하게 디지털 영역에서 구현될 수 있고, 이에 따라 통상의 아날로그 설계보다 훨씬 간단하다.

본 개시내용의 실시예에 따르면, ADC를 보정하는 방법은 아날로그 입력 신호를 제 1 복수의 디지털 숫자로 변환하는 단계를 포함하며, 여기서 각각의 디지털 숫자는 M 비트를 포함하고 M은 0을 초과하는 정수이다. 제 1 아날로그 범위 내의 상기 아날로그 입력 신호의 샘플을 나타내는 디지털 숫자의 제 1 카운트가 결정된다. 제 2 아날로그 범위 내의 상기 아날로그 입력 신호의 샘플을 나타내는 디지털 숫자의 제 2 카운트가 또한 결정된다. 그런 다음 상기 제 1 카운트 및 상기 제 2 카운트에 기초하여 ADC의 제 1 직류(DC) 오프셋이 결정된다.

전술한 내용은 요약이며, 그래서 필요에 의해 세부 사항의 단순화, 일반화 및 생략을 포함하고 있고; 그 결과, 관련 기술분야에서 통상의 기술자라면 요약은 단지 예시적인 것이며 임의의 방식으로 제한하려 의도하는 것이 아니라는 것을 인식할 것이다. 청구범위에 의해서만 정의된 바와 같은 본 발명의 다른 양태, 발명의 특징 및 장점은 아래에서 제시되는 비제한적인 상세한 설명에서 명백해질 것이다.

이제 첨부 도면에 예가 도시되어 있는 본 발명의 바람직한 실시예에 대해 상세히 언급될 것이다. 본 발명은 바람직한 실시예와 관련하여 설명될 것이지만, 실시예는 본 발명을 이들 실시예로 제한하려는 것이 아님을 이해할 것이다. 그와 반대로, 본 발명은 첨부된 청구범위에 의해 정의되는 바와 같은 본 발명의 사상 및 범위 내에 포함될 수 있는 대안, 수정 및 등가물을 포괄하는 것으로 의도된다. 뿐만 아니라, 본 발명의 실시예에 관한 다음의 상세한 설명에서, 본 발명의 완전한 이해를 제공하기 위해 다수의 특정 세부 사항이 설명된다. 그러나, 관련 기술분야에서 통상의 기술자에 의하면 본 발명은 이러한 특정 세부 사항 없이 실시될 수 있음을 인식할 것이다. 다른 사례에서, 잘 알려진 방법, 절차, 구성요소 및 회로는 본 발명의 실시예의 양태를 불필요하게 모호하게 하지 않도록 하기 위해 상세하게 설명되지 않았다. 방법은 명료성을 위해 번호가 매겨진 순서로 도시될 수 있지만, 번호 매김은 반드시 단계의 순서를 적시하지는 않는다. 단계 중 일부는 건너 뛰거나, 병렬로 수행되거나, 또는 엄격한 순차적인 순서를 유지할 필요 없이 수행될 수 있음을 이해하여야 한다. 본 발명의 실시예를 도시하는 도면은 어느 정도 개략적이고 축척되지 않으며, 특히 치수의 일부는 제시의 명료성을 위한 것이며 도면에서는 과장되게 도시된다. 유사하게, 설명의 용이함을 위한 도면의 관점은 일반적으로 유사한 방향을 보여주지만, 도면에서의 이러한 묘사는 대부분 임의적이다. 일반적으로, 본 발명은 어느 방향으로도 동작될 수 있다.

본 발명의 실시예는 첨부된 도면과 함께 다음의 상세한 설명을 읽음으로써 보다 잘 이해될 것이며, 도면에서 동일한 참조 부호는 동일한 요소를 나타낸다.
도 1은 종래 기술에 따라 DC 오프셋을 보정하기 위한 보정 로직을 갖는 시간 인터리빙된 ADC의 구성을 도시한다.
도 2는 본 개시내용의 실시예에 따라 A/D 변환 결과에 기초하여 DC 오프셋을 보정하기 위한 보정 로직을 구비한 예시적인 ADC의 구성을 도시한다.
도 3은 본 개시내용의 실시예에 따라 ADC의 다수의 비교기의 DC 오프셋을 결정하기 위해 사용되는 각각의 비트와 연관된 예시적인 전압 범위를 도시한다.
도 4는 본 개시내용의 실시예에 따라 A/D 변환 결과에 기초하여 ADC의 DC 오프셋을 결정할 수 있는 예시적인 보정 로직의 구성을 도시한다.
도 5는 본 개시내용의 실시예에 따라 특정 비트 수 k에 기초하여 ADC내의 비교기를 보정하는 예시적인 프로세스를 도시하는 흐름도이다.
도 6은 본 개시내용의 실시예에 따라 ADC 내 다수의 비교기를 보정하는 예시적인 프로세스를 도시하는 흐름도이다.
도 7은 본 개시내용의 실시예에 따라 예시적인 보정 로직에 의해 추정되는 두 개의 교대 비교기의 DC 오프셋의 표준 편차를 입증하는 시뮬레이션된 결과를 도시한다.

교대 비교기를 갖는 ADC의 DC 오프셋 보정

전체적으로, 본 개시내용의 실시예는 비교기에 제공되는 샘플링된 신호의 집합에 응답하는 ADC 디지털 출력에 기초하여 아날로그-디지털 변환기(ADC)에서 DC 오프셋을 보정하는 보정 메커니즘을 제공한다. A/D 변환 동안, 샘플링된 신호 집합은 대응하는 비교기에서 특정 비트에 대한 기준 전압과 비교된다. A/D 변환 프로세스와 병행하여 그리고 ADC로부터 출력되는 디지털 숫자에 기초하여, 제 1 아날로그 범위 및 제 2 아날로그 범위에 속하는 샘플의 카운트가 각각 결정된다. 제 1 및 제 2 아날로그 범위는 MSB 기준 전압에 대해 대칭이며, 조합 시 특정 비트에 의해 표현되는 전체 전압 범위를 포괄한다. 각각의 비교기는 그와 연관된 각종 비트에 기초하여 연속적으로 보정될 수 있다. 다수의 비교기는 교대로 보정될 수 있다.

본 개시내용의 실시예가 전압 입력을 사용하는 ADC를 참조하여 설명되지만, 본 개시내용은 전류 입력 ADC와 같은 임의의 다른 적합한 유형의 ADC에도 적용될 수 있다.

통계적으로 말해서, 통신 네트워크 수신기에서, ADC 비교기에 아무런 오프셋이 없으면, 기준 전압보다 높은 전압을 갖는 샘플링된 신호의 수는 그것보다 낮은 전압을 갖는 샘플의 수와 동일하다. 반대로, ADC 비교기가 DC 오프셋을 갖는다면, 두 전압 범위에 속하는 샘플의 수가 불균등해지고 차이는 DC 오프셋에 비례한다. 따라서, 실제로, 비교기에서 다수의 샘플이 기준 전압과 비교될 때, 두 개의 전압 범위에서 신호의 분포는 비교기의 DC 오프셋을 도출하는데 사용될 수 있다.

도 2는 본 개시내용의 실시예에 따라 A/D 변환 결과에 기초하여 DC 오프셋을 보정하기 위한 보정 로직(250)을 구비한 예시적인 ADC(200)의 구성을 도시한다. ADC(200)는 아날로그 입력 신호(201)의 전압을 샘플링하고 그 값을 지정된 최소 기간 동안 일정한 레벨에서 유지하는 T/H 회로(211)를 포함한다. 기준 버퍼(212)는 모든 비트의 기준 전압을 저장한다. 비교기(221 및 222)는 T/H(211)로부터 출력된 샘플링된 신호와 기준 전압을 교대로 비교하여 각 비트의 바이너리 값을 생성한다. 두 개의 비교기(221 및 222)의 DC 오프셋은 레지스터(241 및 242) 및 디지털-아날로그 변환기(DAC)(231 및 232)를 통해 보정될 수 있다. 레지스터 값은 보정 로직(250)에 의해 설정된다.

본 명세서에서 설명되는 실시예에서, ADC 출력은 스트레이트 바이너리(straight binary) 형태 또는 오프셋 바이너리라고 가정되며, 여기서 ADC 출력은 0부터 2^M-1까지 이어지는 모든 이용 가능한 수를 사용하고, M은 ADC 출력에서 총 비트 수이다. 예를 들어, M은 8 비트일 수 있다. 대부분의 음 신호(negative signal)는 모두 제로로 변환되고 대부분의 양 신호(positive signal)는 모두 1이다. 그러나, 본 개시내용은 그러한 구현으로 제한되지 않는다.

A/D 변환 동안, 교대 비교기는 샘플링된 신호를 디지털 숫자로 변환한다. 예를 들어, 비교기 1(221)은 비트 1(MSB), 3 및 5를 출력하고, 비교기(222)는 비트 2, 4 및 6(최하위 비트(least significant bit) 또는 LSB)을 출력한다. 본 개시내용에 따르면, 보정 로직은 비교기의 바이너리 출력에 따라 각각의 비트에 기초하여 비교기의 DC 오프셋을 도출할 수 있다. 보다 구체적으로, 특정 비교기를 보정하기 위해, 비트 수가 선택되고, 그에 따라, 보정 로직은 최상위 비트(most significant bit, MSB)의 기준 전압에 대해 대칭인 제 1 및 제 2 아날로그 범위를 정의한다. 조합 시 두 범위는 특정 비트에 의해 표현되는 전체 아날로그 범위를 포괄한다. 보정 로직은 A/D 변환으로부터 발생된 바이너리 출력을 사용하여 두 범위에 각기 속하는 샘플의 카운트를 결정한다. 그 합에 대해 두 개의 카운트 간의 차뿐만 아니라 특정 비트의 공칭 기준 전압에 기초하여, DC 오프셋이 도출(또는 추정)되어 대응하는 레지스터(241 또는 242)에 저장된다. 추정된 DC 오프셋은 그 값을 비교기 입력 또는 출력 또는 기준 전압으로부터 더하거나 빼줌으로써 보상될 수 있다. 본 개시내용은 ADC에서 DC 오프셋을 보상하는 메커니즘으로 제한되지 않는다는 것이 인식될 것이다.

본 개시내용의 실시예에 따르면, DC 오프셋 보정은 아날로그-디지털(A/D) 변환과 동시에 수행되며, 여기서 디지털 출력은 백그라운드에서 DC 오프셋을 결정하는데 사용된다. 다음 차례로, 도출된 DC 오프셋은 보상을 위해 즉각 A/D 변환 프로세스로 피드백될 수 있다. 따라서, A/D 변환 시 보정을 위한 가외의 시간 윈도우를 삽입해야 하는 통상적인 기술과 비교하여, 본 개시내용에 따른 보정 메커니즘은 ADC의 전체 속도를 상당히 유리하게 개선한다. 더욱이, 보정이 ADC의 디지털 출력을 이용하여 DC 오프셋을 도출하므로, 보정 로직은 디지털 영역에서 유리하게 구현될 수 있으며, 이것은 통상의 아날로그 설계보다 훨씬 간단하고 더욱 전력 효율적인 회로 설계가 수반된다.

또한, 디지털 ADC 출력의 잔여 DC 오프셋(residual DC offset)은 위에서 설명한 바와 같이 초기 ADC 보정 이후에 잔여 오프셋 보정 로직(270)에 의해 보상될 수 있다. 잔여 DC 오프셋은 ADC 출력을 사용하여 추정된다.

보다 구체적으로, DC 오프셋 추정치는 다음과 같이 표현될 수 있다:

여기서:

x_i는 ADC 출력이고,

d는 DC 오프셋 추정치이고,

L은 ADC 출력의 수이다.

DC 오프셋 추정치(d)는 다음 수신된 ADC 출력 샘플로부터 감산되고, 다음과 같이 표현된다

여기서, y_i는 보상된 ADC 출력을 나타낸다.

도 3은 본 개시내용의 실시예에 따라 ADC의 각종 비트에 기초하여 DC 오프셋을 결정하는데 사용되는 예시적인 전압 범위를 도시한다. 본 개시내용은 비트의 수, 아날로그 범위로 제한되지 않거나, 또는 ADC의 비교기의 수로 제한되지 않는다는 것을 인식할 것이다. 이 예에서, 입력 신호 전압 범위는 -1V 내지 1V에 걸쳐 있다. 이 예에서 ADC는 4 비트를 갖는다고 가정한다.

MSB(k=1)에 기초하여 비교기를 보정하기 위해, 샘플링된 신호 집합이 ADC에 공급되고 MSB 기준 전압과 비교된다. 이에 응답하여, M 비트의 디지털 숫자가 ADC로부터 출력된다. 이 예에서, 기준 전압은 공칭 값 0V로 설정된다. 디지털 숫자는 MSB가 1 인 디지털 숫자 및 MSB가 0 인 디지털 숫자의 카운트를 결정하도록 보정 로직에 제공된다. 카운트는 각각 A1과 A2로 나타낸다. 도시된 바와 같이, A1은 [0V, 1V]의 범위에 속하는 샘플링된 신호의 수에 대응하고, A2는 [-1V, 0V]의 범위에 속하는 샘플링된 신호의 수에 대응한다. 샘플 집합의 총 수(A1+A2)에 대한 A1과 A2 간의 차(A1-A2)는 MSB에 대한 DC 오프셋에 비례한다.

마찬가지로, 두 번째 MSB(k=2)에 기초하여 비교기를 보정하기 위해, 다른 샘플링된 신호 집합에 응답하여 생성된 ADC 출력이 사용된다. 이 예에서, 두 번째 MSB에 대한 기준 전압은 공칭 값 -½V 및 ½V로 설정된다. 두 번째 MSB가 1이고 MSB가 0(01xx)인 ADC 출력의 카운트가 결정되고 B2로 표시되며, 두 번째 MSB가 0이고 MSB가 1(10xx)인 ADC 출력의 카운트가 결정되며 B1으로 각각 표시된다.

따라서, 도시된 바와 같이, B1은 [0V, ½V]의 범위에 속하는 샘플링된 신호의 수에 대응하고, B2는 [-½V, 0V]의 범위에 속하는 샘플링된 신호의 수에 대응한다. 두 범위는 MSB의 기준 전압에 대해 대칭이다. 두 범위 밖에 있는 모든 ADC 출력은 보정 목적을 위해 무시된다. 샘플 집합의 총 수(B1+B2)에 대한 B1과 B2 간의 차(B1-B2)는 제 2 MSB에 기초하여 비교기에 대한 DC 오프셋에 비례한다.

유사하게, 비트 3의 DC 오프셋을 결정하기 위해, [0V, ¼V] 및 [-¼V, 0V]의 범위에 속하는 샘플의 수가 카운트되고 각각 C1 및 C2로서 표시된다. 카운트는 ADC로부터 출력되는 대응하는 디지털 숫자에 기초하여 결정된다. 두 개의 범위는 MSB의 기준 전압에 대해 대칭이다. 두 개의 범위 내의 샘플링된 신호에 대응하는 디지털 출력은 각각 100x 및 011x이다. 두 범위의 밖에 있는 샘플은 보정 목적을 위해 무시된다. 샘플 집합의 총 수(C1+C2)에 대한 C1과 C2 간의 차(C1-C2)는 비교기에 대한 DC 오프셋에 비례한다. 마찬가지로, LSB의 DC 오프셋은 도시된 바와 같이 D1 및 D2에 기초하여 결정된다.

따라서, 일반적으로, 비트 수 k에 대해, 카운터는 ADC 디지털 출력을 b1, b2, ..., bk = 1, 0, ..., 0으로 카운팅하고, ADC 디지털 출력을 b1, b2, ..., bk = 0, 1, ..., 1로 카운팅한다.

일부 실시예에서, DC 오프셋 추정치 d(k)는 다음과 같이 주어진다:

여기서:

k: ADC 비트 수로서, 이에 기초하여 DC 오프셋이 추정된다. 도 2의 예에서, 비교기 1에 대한 DC 오프셋의 경우, k=1,3,5, ...을 사용하고, 비교기 2에 대한 DC 오프셋의 경우, k=2,4,6, ...을 사용한다.

n1: 제 1 범위 내의 비트를 가진 총 N 샘플 중 ADC 샘플의 수. 예를 들어, MSB의 경우, n1은 출력 b1, b2, ..., bk = 1,0, ..., 0의 수에 대응하며, 여기서 b1은 MSB이고 총 비트 수는 k이다.

n2: 비트 b1, b2, ..., bk = 0, 1, ..., 1의 총 N 샘플 중 ADC 샘플의 수이며, 여기서 b1은 MSB이고 총 비트 수는 k이다.

v: 선택된 ADC 기준 점의 공칭 전압이고, 여기서 ADC 입력은 부호가 있는 신호이다. [-1, 1]의 ADC 입력 범위의 경우, 기준 전압은 v=2^-(k-1)이고, 예를 들어, v=1, ½, ¼.

최대 가능한 DC 오프셋은 k에 따라 제한된다. 특히,

도 4는 본 개시내용의 실시예에 따라 샘플링된 신호에 응답하는 A/D 변환 결과에 기초하여 ADC의 DC 오프셋을 결정할 수 있는 예시적인 보정 로직(400)의 구성을 도시한다. 보정 로직(400)은 비교기의 출력에 연결된 카운터(411 및 412), 가산기(414), 감산기(413), 제산기(414) 및 레지스터(416)에 연결된 곱셈기(415)를 포함한다.

주어진 k에 대해, 보정 로직은 ADC 출력의 두 개의 선택된 그룹을 정의한다. 도 3을 참조하여 보다 상세히 설명한 바와 같이, 제 1 그룹은 제 1 전압 범위에 속하는 샘플에 응답하여 생성되고, 제 2 그룹은 제 2 전압 범위에 속하는 샘플에 응답하여 생성된다.

ADC가 제 1 그룹에 속하는 숫자를 출력할 때마다, 카운터(411)가 증분되고, ADC가 제 2 그룹에 속하는 숫자를 출력할 때마다 카운터(412)가 증분된다. 구현에서의 제산을 단순화하기 위해, DC 오프셋 집합을 결정하는데 기여하는 샘플의 수는 n1+n2=2^m이 되도록 설정되며, 여기서 m은 정수이다. 이러한 방식으로, 제산은 간단한 시프트로 만들어 진다. 예를 들어, 샘플의 총 수는 수천만, 예를 들어, 2 천만의 규모일 수 있다.

가산기(413) 및 감산기(414)는 n1과 n2 간의 합 및 차를 생성하고, 합 및 차는 제산기(414)에 공급되어 그 비율이 획득된다. 곱셈기는 특정 비트(v = 2^-(k-1))로 표현되는 비율과 공칭 전압 범위의 곱을 생성한다. 그 다음, (417)에 의해 적절한 부호가 추가된 비트 k의 DC 오프셋(d(k)로서 표시됨)이 보정 로직(400)으로부터 출력된다. 비트 k의 DC 오프셋은 레지스터(예를 들어, 도 2의 (241) 또는 (242))에 저장될 수 있고 보정을 위해 대응하는 비교기에 공급될 수 있다.

도 5는 본 개시내용의 실시예에 따라 특정 비트 k에 기초하여 ADC 내 비교기를 보정하는 예시적인 프로세스(500)를 도시하는 흐름도이다. 비교기는 k 번째 비트의 값을 생성한다. 예를 들어, 프로세스(500)는 도 4에 도시된 보정 로직에 의해 수행될 수 있다. (501)에서, 복수의 아날로그 신호 샘플이 비교기에 의해 M 비트의 디지털 비트 숫자로 변환된다. (501)과 병행하여, (502)에서 제 1 아날로그 범위에 속하는 샘플을 나타내는 디지털 숫자가 카운트되고, (503)에서 제 2 아날로그 범위에 속하는 샘플을 나타내는 디지털 숫자가 카운트된다. 두 개의 아날로그 범위는 비트 수 k에 의해 지시된다. 예로서 도 3에 도시된 두 번째 MSB를 사용하면, 10xx라는 디지털 숫자는 범위 [0V, ½V] 내의 샘플을 나타내고, 01xx라는 디지털 숫자는 범위 [-½V, 0V] 내의 샘플을 나타낸다.

단계(504)에서, 예를 들어 수학식 2에 따라, 두 개의 카운트에 기초하여 DC 오프셋이 생성된다. 그 다음, (505)에서 이에 따라 비교기의 DC 오프셋이 보정된다. 전술한 프로세스(501 내지 505)는 각각의 k에 대해 반복될 수 있다.

일반적으로, 보정의 시작 시, DC 오프셋이 높을 가능성이 있을 때, 작은 k의 값이 바람직하게 사용된다. 예를 들어, 비교기 1의 DC 오프셋의 경우, k=1이 사용되고 그래서 보정은 MSB에 기초하여 수행된다. 비교기 2의 DC 오프셋의 경우, 보정은 두 번째 MSB에 기초하거나 또는 k=2이다. 일부 실시예에서, 특정 k의 경우, DC 오프셋이 미리 정의된 문턱 값보다 작아질 때까지 보정 프로세스가 반복될 수 있다.

도 6은 본 개시내용의 실시예에 따라 ADC 내의 교대 비교기를 보정하는 예시적인 프로세스(600)를 도시하는 흐름도이다. 본 개시내용은 ADC 내의 비교기의 수로 제한되지 않는다. 이 예에서, ADC는 두 개의 교대 비교기를 갖는다. (601)에서, 비교기 1은 도 5를 참조하여 보다 상세하게 설명한 바와 같이 k 번째 비트에 기초하여 보정된다. 예를 들어, 시작 시, 비트 수는 k=1(MSB)로 설정되고, 샘플링된 수는 N(k)로 설정되고, 문턱 값 TH(1)은 MSB(k=1)에 기초하여 DC 오프셋 추정치에 대해 설정된다. d(1)이 생성되면, 이것은 비교기(1)와 연관된 레지스터(예를 들어, 도 2의 REG(241))에 가산되고 수정을 위해 사용된다. (602)에서, abs(d(k))가 TH(k)와 비교된다. abs(d(k))가 TH(k)보다 크면, 프로세스(601)는 비교기 1을 보정하기 위해 다른 N(k) 샘플을 사용함으로써 반복된다.

그렇지 않으면, (603)에서 비교기 2가 도 5를 참조하여 보다 상세하게 설명한 바와 같이 (k+1)번째 비트에 기초하여 보정된다. 예를 들어, (601)에서 d(1)이 수정된 후에, k는 2로 설정되고, 샘플링된 수는 N(2)로 설정되고, 문턱 값 TH(2)는 두 번째 MSB(k = 2)에 기초한 DC 오프셋 추정치에 대해 설정된다. (604)에서, abs(d(+1))이 TH(k+1))과 비교된다. abs(d(+1))이 TH(k+1)보다 크면, 프로세스(603)는 다른 N(k+1) 샘플을 사용하여 비교기 2를 보정함으로써 반복된다. 그렇지 않으면, 단계(605)에서 k가 증분되고, 프로세스(601 내지 604)는 두 개의 비교기를 다른 정밀도의 레벨로 보정하기 위해 반복된다.

결과적으로, 비교기 1은 k=1, 3, 5, ...에 기초하여 연속하여 보정되고, 비교기 2는 k=2, 4, 6, ...에 기초하여 연속하여 보정된다. 모든 잔여 DC 오프셋은 수학식 1을 참조하여 설명한 잔여 보정 로직에 의해 보정될 수 있다.

도 7은 본 개시내용의 실시예에 따라 예시적인 보정 로직에 의해 추정된 두 개의 교대 비교기의 DC 오프셋의 표준 편차를 입증하는 시뮬레이션된 결과를 도시한다. 데이터 플롯은 표준 편차를 ADC 출력의 함수로 도시한다. 표준 편차는 -1부터 1V까지의 입력 신호 범위의 경우에 대해 시뮬레이션을 통해 균일한 분포를 갖는 것으로 확인된다. 도시된 바와 같이, DC 오프셋의 표준 편차는 샘플의 수 N이 클수록 그리고 더 높은 비트 k에 기초한다면 더 작아진다.

Claims

아날로그-디지털 변환기(analog-to-digital converter, ADC)를 보정하는 방법으로서,
아날로그 입력 신호를 제 1 복수의 디지털 숫자로 변환하는 단계 - 각각의 디지털 숫자는 M 비트를 포함하고 M은 0보다 큰 정수임 - 와,
제 1 아날로그 범위 내의 상기 아날로그 입력 신호의 샘플을 나타내는 상기 제 1 복수의 디지털 숫자의 제 1 디지털 숫자 카운트를 결정하는 단계와,
제 2 아날로그 범위 내의 상기 아날로그 입력 신호의 샘플을 나타내는 상기 제 1 복수의 디지털 숫자의 제 2 디지털 숫자 카운트를 결정하는 단계와,
상기 제 1 카운트 및 상기 제 2 카운트에 기초하여 상기 ADC의 제 1 직류(direct current, DC) 오프셋을 결정하는 단계를 포함하는
ADC를 보정하는 방법.
제 1 항에 있어서,
상기 ADC는 N 비교기를 포함하고 N은 M과 같거나 작고, 상기 변환하는 단계는 상기 N 비교기로부터의 출력을 인터리빙하여 상기 각각의 디지털 숫자를 생성하는 단계를 포함하며, 상기 변환하는 단계는 상기 아날로그 입력 신호의 샘플을 상기 M 비트의 M개의 기준과 비교하는 단계를 포함하는
ADC를 보정하는 방법.
제 2 항에 있어서,
상기 제 1 아날로그 범위 및 상기 제 2 아날로그 범위는 상기 M 비트의 최상위 비트(most significant bit, MSB)에 대해 구성된 제 1 기준에 대해 대칭인
ADC를 보정하는 방법.
제 1 항에 있어서,
상기 제 1 아날로그 범위와 상기 제 2 아날로그 범위의 조합은 상기 M 비트 중의 비트와 연관된 전체 아날로그 범위에 대응하고, 상기 비트의 값은 상기 N 비교기 중의 제 1 비교기로부터 출력되는
ADC를 보정하는 방법.
제 1 항에 있어서,
상기 제 1 직류(DC) 오프셋을 결정하는 상기 단계는 상기 제 1 카운트와 상기 제 2 카운트 간의 차와 상기 제 1 카운트와 상기 제 2 카운트 간의 합의 비율을 결정하는 단계를 포함하는
ADC를 보정하는 방법.
제 4 항에 있어서,
상기 제 1 DC 오프셋이 문턱 값보다 작다는 결정에 응답하여, 상기 M 비트 중의 다른 비트에 기초하여 및 상기 ADC로부터 출력되는 제 2 복수의 디지털 숫자에 기초하여 상기 N 비교기 중의 제 2 비교기와 연관된 제 2 DC 오프셋을 결정하는 단계를 더 포함하는
ADC를 보정하는 방법.
제 4 항에 있어서,
보상을 위해 상기 제 1 비교기에 제공되는 기준 전압으로부터 상기 제 1 DC 오프셋을 감산하는 단계를 더 포함하는
ADC를 보정하는 방법.
제 1 항에 있어서,
상기 ADC의 잔여 오프셋을 결정하기 위해 상기 아날로그 입력 신호로부터 변환된 복수의 디지털 숫자를 평균하는 단계와,
상기 ADC로부터 출력된 디지털 숫자로부터 상기 잔여 오프셋을 감산하는 단계를 더 포함하는
ADC를 보정하는 방법.
아날로그-디지털 변환기(ADC)로서,
입력 아날로그 신호를 제 1 복수의 M 비트의 디지털 숫자로 변환하도록 구성된 복수의 ADC 채널과,
보정 로직을 포함하되, 상기 보정 로직은,
제 1 아날로그 범위 내의 상기 아날로그 입력 신호의 샘플을 나타내는 상기 제 1 복수의 디지털 숫자의 제 1 디지털 숫자 카운트를 획득하도록 구성된 제 1 카운터와,
제 2 아날로그 범위 내의 상기 아날로그 입력 신호의 샘플을 나타내는 상기 제 1 복수의 디지털 숫자의 제 2 디지털 숫자 카운트를 획득하도록 구성된 제 2 카운트 - 상기 제 1 아날로그 범위 및 상기 제 2 아날로그 범위는 상기 M 비트 중의 k 번째 비트와 연관됨 - 와,
상기 제 1 카운트 및 상기 제 2 카운트에 기초하여 제 1 채널의 DC 오프셋을 생성하도록 구성된 제 1 로직 - 상기 제 1 채널은 상기 k 번째 비트의 값을 생성하도록 구성됨 - 을 포함하는
ADC.
제 9 항에 있어서,
상기 복수의 ADC 채널은 N 교대 비교기를 포함하고, N은 M보다 크거나 같으며, 상기 k 번째 비트는 상기 입력 아날로그 신호의 샘플을 상기 k 번째 비트와 연관된 기준 전압과 비교하도록 구성된 제 1 채널로부터 출력되는
ADC.
제 10 항에 있어서,
상기 보정 로직은 상기 k 번째 비트의 값을 출력하는 상기 제 1 채널 내의 비교기의 입력에 상기 DC 오프셋을 전송하도록 구성되는
ADC.
제 9 항에 있어서,
상기 제 1 아날로그 범위 및 상기 제 2 아날로그 범위는 상기 M 비트의 최상위 비트(MSB)와 연관된 제 1 기준 전압을 기준으로 대칭인
ADC.
제 9 항에 있어서,
상기 제 1 로직은,
상기 제 1 카운터 및 상기 제 2 카운터에 연결되고 상기 제 1 카운트와 상기 제 2 카운트 간의 차 및 합을 생성하도록 구성된 두 개의 가산기와,
상기 제 1 카운터 및 상기 제 2 카운터의 출력에 연결되고 상기 차와 상기 합 간의 비율을 생성하도록 구성된 제산기와,
상기 비율을 상기 k 번째 비트와 연관된 아날로그 범위를 나타내는 전압과 곱하도록 구성된 곱셈기를 포함하는
ADC.
제 9 항에 있어서,
상기 보정 로직은 제 2 로직을 더 포함하되, 상기 제 2 로직은,
상기 아날로그 입력 신호의 제 3 복수의 디지털 숫자를 평균하여 잔여 오프셋을 결정하고,
상기 ADC의 출력으로부터 상기 잔여 오프셋을 감산하도록 구성되는
ADC.
제 9 항에 있어서,
상기 보정 로직은 상기 복수의 ADC 채널을 교대로 보정하도록 구성되는
ADC.
아날로그-디지털 변환기(ADC)로서,
입력 아날로그 신호를 제 1 복수의 디지털 숫자로 변환하도록 구성된 복수의 교대 비교기와,
상기 교대 비교기에 연결되는 보정 로직을 포함하되, 상기 보정 로직은,
제 1 아날로그 범위 내의 상기 아날로그 입력 신호의 샘플을 나타내는 상기 제 1 복수의 디지털 숫자의 제 1 디지털 숫자 카운트를 결정하고,
제 2 아날로그 범위 내의 상기 아날로그 입력 신호의 샘플을 나타내는 상기 제 1 복수의 디지털 숫자의 제 2 디지털 숫자 카운트를 결정하고,
상기 제 1 카운트 및 상기 제 2 카운트에 기초하여 각각의 비교기의 제 1 직류(DC) 오프셋을 결정함으로써 상기 각각의 비교기를 보정하도록 구성되는
ADC.
제 16 항에 있어서,
상기 제 1 복수의 디지털 숫자 각각은 M 비트를 포함하고, 상기 제 1 아날로그 범위와 상기 제 2 아날로그 범위의 조합은 상기 M 비트의 k 번째 비트에 의해 나타내는 아날로그 범위에 대응하고, 상기 보정 로직은 상기 제 1 직류 DC 오프셋에 기초하여 상기 각각의 비교기의 입력을 조정하도록 추가로 구성되며, 상기 각각의 비교기는 상기 k 번째 비트를 출력하도록 구성되는
ADC.
제 17 항에 있어서,
상기 제 1 아날로그 범위 및 상기 제 2 아날로그 범위는 상기 M 비트의 최상위 비트(MSB)에 대해 구성된 제 1 기준을 기준으로 대칭인
ADC.
제 17 항에 있어서,
상기 제 1 직류(DC) 오프셋은,
상기 제 1 카운트와 상기 제 2 카운트 간의 차와 상기 제 1 카운트와 상기 제 2 카운트의 차의 비율을 생성하고,
상기 비율을 상기 k 번째 비트와 연관된 상기 아날로그 범위와 곱함으로써 결정되는
ADC.
제 16 항에 있어서,
상기 보정 로직은,
상기 아날로그 입력 신호의 제 2 복수의 디지털 숫자를 평균하여 잔여 오프셋을 결정하고,
상기 ADC의 출력으로부터 상기 잔여 오프셋을 감산하도록 추가로 구성되는
ADC.