JP2014143672A - 等化器および半導体装置 - Google Patents

Abstract

【課題】より簡易な構成で等化特性を向上させる。
【解決手段】送信側等化器から出力された信号に応じた入力信号を受け、単位時間毎に入力信号を第１の閾値で２値化する第１の識別回路と、単位時間毎に入力信号を第２の閾値で２値化する第２の識別回路と、第１の識別回路の出力信号を入力として、単位時間毎に動作する縦続接続されたＮ段（Ｎは２以上の整数）の単位遅延回路により構成される第１の遅延回路と、第２の識別回路の出力信号を入力として、単位時間毎に動作する縦続接続されたＮ＋１段以上の単位遅延回路により構成される第２の遅延回路と、第１の遅延回路の出力である第１の出力信号と第２の識別回路の出力である第２の出力信号とを入力し、第１および第２の出力信号の極性が不一致である場合に送信側等化器における時間的に最も先行したプリカーソルの係数を増加させないように制御する制御部と、を備える。
【選択図】図２

Description

本発明は、等化器および半導体装置に関し、例えば、シリアルデータの伝送に際し、送信側の等化器の係数を制御する受信側の等化器およびこの等化器を搭載する半導体装置に関する。

シリアルデータ伝送におけるインタフェースの更なる高速化に伴い、伝送路の帯域制限による信号の劣化、すなわち符号関干渉（ＩＳＩ： Ｉｎｔｅｒ Ｓｙｍｂｏｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ）がより増大している。このため、シリアルデータ伝送における送信側及び受信側には、帯域制限によって劣化する信号を復元する為の等化器（イコライザ）が必要とされる。送信側の等化器としては、ＦＦＥ：Ｆｅｅｄ Ｆｏｗａｒｄ Ｅｑｕａｌｉｚｅｒを搭載し、受信側には、線形等化器（ＣＴＬＥ：Ｃｏｎｔｉｎｕｏｕｓ Ｔｉｍｅ Ｌｉｎｅａｒ Ｅｑｕａｌｉｚｅｒ）、判定帰還型等化器（ＤＦＥ：Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｅｑｕａｌｉｚｅｒ）を搭載する構成がしばしば用いられる（特許文献１、非特許文献１参照）。

ところで、非特許文献１では、送信側等化器の係数が最適値より大きくなり過ぎるのは、受信側のＣＤＲ（Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）による位相調整と送信側等化器の係数の最適化（アダプテーション）が同時に行われることによる影響としてとらえている。送信側等化器のプリカーソルの係数を強くすることでＩＳＩを補正すると、波形のエッジ位置が変化する。波形のエッジ位置が変化すると、そのエッジに受信側のＣＤＲが追従するため、結果としてプリカーソルの位置にＩＳＩが発生する。したがって、アダプテーションによってプリカーソルの補正が過少であると判断され、更にプリカーソルの係数を強くする様に制御がかかる。

そこで、これを解決する為に、非特許文献１では、等化器の係数の最適化を行う際に用いるデータをフィルタリングし、１１０／００１のパターンのみを用いることと、併せて、エッジサンプラの判定閾値を調整することで、ＣＤＲがロックする位相位置を調整するようにしている。

特開２０１２−１７００７９号公報

Jihong Ren, et al, "Precursor ISI Reduction in High-Speed I/O", 2007 Symposium on VLSI Circuits Digest of Technical Papers, p134-135

以下に関連技術の分析を与える。

ところで、非特許文献１では、ＤＦＥの形式がｐａｒｔｉａｌ ｒｅｓｐｏｎｓｅ ＤＦＥ （ＰｒＤＦＥ）であるため、エッジサンプラの判定閾値を調整する機構が元から用意されており、この機能を利用している。したがって、ＰｒＤＦＥを有しない場合には、エッジサンプラの閾値を調整する為に追加の回路が必要になる。また、１１０／００１のパターンをフィルタリングする為の回路が必要とされる。さらに、このようなパターンを限定してしまうことで、ＣＤＲの追従性能が劣化する虞が生じる。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

前記の課題を解決するために、受信側からの制御で送信側の等化器の係数を最適化する際に、受信側の判定帰還型等化器（ＤＦＥ）の係数の最適化を行うのと同じくＳＳ−ＬＭＳ（Ｓｉｇｎ−Ｓｉｇｎ Ｌｅａｓｔ Ｍｅａｎ Ｓｑｕａｒｅ）アルゴリズムを用いて行う。この場合、送信側等化器のプリカーソルの係数を受信側の等化後の波形のアイ開口が最も開く設定よりもさらに大きな係数に収束してしまい、最適な等化係数よりも強くなり過ぎるという不具合が生じることに、本発明者は着目した。

そこで、送信側等化器のプリカーソルの係数が最適値よりも大きくなることを抑制するために、プリカーソル１の更に１単位前のプリカーソル２の位置のＩＳＩに着目した。図１７に示す様に送信側等化器のプリカーソルの係数が最適値よりも大きくなる原因として、プリカーソル１（Ｐｒｅ１）のＩＳＩが引き起こすプリカーソル２（Ｐｒｅ２）の位置のＩＳＩが存在する（Ｑに示す）。このプリカーソル１のＩＳＩが引き起こすプリカーソル２の位置のＩＳＩをモニタしてプリカーソル１の係数の算出に用いることで上記の不具合を解決することが可能であると考えた。

より具体的には、アダプテーションの演算の中でプリカーソル２のタップ用の係数のＳＳ−ＬＭＳによる演算を行うことで、その演算結果からプリカーソル２のＩＳＩをモニタし、プリカーソル１のタップ係数が大きくなり過ぎるのを抑制するようにする。但し、送信側等化器にはプリカーソル２のタップを有していないので、上記で行うプリカーソル２用のタップ係数の演算結果は、あくまで受信側においてプリカーソル１のタップ係数の演算の中で用いる為だけに行う。

ＳＳ−ＬＭＳアルゴリズムの演算は、一般に図５に示す式（１−１）、（１−２）で表される。すなわち、図５に示す演算から現在の係数を次のステップで±のどちらの方向に１ｌｓｂ変化させるべきかという情報が得られる。演算結果が「＋１」ならば、係数に１ｌｓｂを加算し、「−１」ならば、係数から１ｌｓｂ減算する。これを繰り返すことで係数を最適値に収束させる。

プリカーソル１のタップ係数が大きくなりプリカーソル２の位置のＩＳＩを増加させる際には、必ずプリカーソル２の位置のＩＳＩは、図１７のＭａｉｎ＋Ｐｒｅ１の合成後の波形Ｒに示すようにマイナス側のＩＳＩとなる。このとき、アダプテーションロジック（等化制御を行う制御部）でプリカーソル２の係数に対しＳＳ−ＬＭＳによる演算を行うと、プリカーソル２の係数をマイナス方向に変化させる演算結果「−１」が得られる（マイナス側の係数は送信側等化器のＦＦＥの動作として波形をプラス側に補正する）。このプリカーソル２の演算結果が「−１」であることをアダプテーションロジックはモニタし、プリカーソル１の係数の演算に用いることで、プリカーソル１の係数を最適値よりも大きくならない様に抑制する。

一実施の形態によれば、等化器は、送信側等化器から出力された信号に応じた入力信号を受け、単位時間毎に入力信号を第１の閾値で２値化する第１の識別回路と、単位時間毎に入力信号を第２の閾値で２値化する第２の識別回路と、第１の識別回路の出力信号を入力として、単位時間毎に動作する縦続接続されたＮ段（Ｎは２以上の整数）の単位遅延回路により構成される第１の遅延回路と、第２の識別回路の出力信号を入力として、単位時間毎に動作する縦続接続されたＮ＋１段以上の単位遅延回路により構成される第２の遅延回路と、第１の遅延回路の出力である第１の出力信号と第２の識別回路の出力である第２の出力信号とを入力し、第１および第２の出力信号の極性が不一致である場合に送信側等化器における時間的に最も先行したプリカーソルの係数を増加させないように制御する制御部と、を備える。

別の一実施の形態によれば、等化器は、送信側等化器から出力された信号に応じた入力信号を受け、単位時間毎に入力信号を第１の閾値で２値化する第１の識別回路と、単位時間毎に入力信号を第２の閾値で２値化する第２の識別回路と、第１の識別回路の出力信号を入力として、単位時間毎に動作する縦続接続されたＮ段（Ｎは２以上の整数）の単位遅延回路により構成される第１の遅延回路と、第２の識別回路の出力信号を入力として、単位時間毎に動作する縦続接続されたＮ＋１段以上の単位遅延回路により構成される第２の遅延回路と、第１の遅延回路の出力である第１の出力信号と第２の識別回路の出力である第２の出力信号と第２の遅延回路の１段目の単位遅延回路の出力である第３の出力信号とを入力し、単位時間の整数倍である所定の期間において、第１および第３の出力信号の極性が一致する回数から該極性が不一致である回数を差し引いた値をｔ１とし、第１および第２の出力信号の極性が一致する回数から該極性が不一致である回数を差し引いた値をｔ２とし、Ｚを正の実数とする場合に、ｔ１＋ｔ２・Ｚが、（１）第２の値を超えている、（２）第３の値未満である、（３）第２の値以下かつ第３の値以上である、にそれぞれ対応して送信側等化器における時間的に最も先行したプリカーソルの係数を、（１）増加させる、（２）減少させる、（３）変化させないように制御する制御部と、を備える。

一実施の形態によれば、より簡易な構成で等化特性を向上させることができる。

第１の実施形態に係る伝送システムの構成を示すブロック図である。 第１の実施形態に係るＣＤＲおよび制御部の一構成を示すブロック図である。 第１の実施形態に係るＣＤＲおよび制御部の他の構成を示すブロック図である。 デマルチプレクサが並列化した信号を出力する様子を模式的に示した図である。 ＦＦＥの係数演算の方法を説明する図である。 第１の実施形態に係るＣＤＲおよび制御部の一構成の詳細を示すブロック図である。 第１の実施形態に係るＣＤＲおよび制御部の他の構成の詳細を示すブロック図である。 制御部の動作の一例を表すフローチャートである。 制御部の動作の他の例を表すフローチャートである。 図８、図９における動作原理を説明する図である。 第２の実施形態に係る伝送システムの構成を示すブロック図である。 第２の実施形態に係るＣＤＲおよび制御部の一構成を示すブロック図である。 ＦＦＥ、ＤＦＥの係数演算の方法を説明する図である。 図１２においてｍ＝１、ｎ＝１の場合の図である。 図１３においてｍ＝１、ｎ＝１の場合の図である。 シミュレーションによる各実施形態におけるアイ開口を示す図である。 従来の送信側等化器のプリカーソルの係数が最適値よりも大きくなる原因を説明する図である。 シミュレーションによる実施例１、２に対して行った試験方法における各部の信号波形を示す図である。 シミュレーションによる実施例３に対して行った試験方法における各部の信号波形を示す図である。 シミュレーションによる従来技術に対して試験方法における各部の信号波形を示す図である。

以下、実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。

一つの好ましい形態に係る等化器は、送信側等化器から出力された信号に応じた入力信号を受け、単位時間毎に入力信号を第１の閾値で２値化する第１の識別回路（図２のＳＰ１）と、単位時間毎に入力信号を第２の閾値で２値化する第２の識別回路（図２のＳＰ２）と、第１の識別回路の出力信号を入力として、単位時間毎に動作する縦続接続されたＮ段（Ｎは２以上の整数）の単位遅延回路（図２のＤ１１、Ｄ１２）により構成される第１の遅延回路と、第２の識別回路の出力信号を入力として、単位時間毎に動作する縦続接続されたＮ＋１段以上の単位遅延回路（図２のＤ２１、Ｄ２２、Ｄ２３）により構成される第２の遅延回路と、第１の遅延回路の出力である第１の出力信号（図２のｅ１）と第２の識別回路の出力である第２の出力信号（図２のｄ３）とを入力し、第１および第２の出力信号の極性が不一致である場合に送信側等化器における時間的に最も先行したプリカーソルの係数（図２のｘ−１に対応）を増加させないように制御する制御部（図２の１９）と、を備える。

等化器において、制御部は、第２の遅延回路の１段目の単位遅延回路の出力である第３の出力信号（図２のｄ２）をさらに入力し、第１および第２の出力信号の極性が一致する場合に、第１および第３の出力信号の極性の一致または不一致によってそれぞれ最も先行したプリカーソルの係数を増加または減少させるようにしてもよい。

等化器において、制御部（図６の１９）は、第１および第２の出力信号の極性が一致する場合に単位時間毎に一方向にカウントし、不一致である場合に単位時間毎に逆方向にカウントする第１のカウンタ（図６のＣＮＴ２）を備え、第１のカウンタの値が第１の値未満である場合に最も先行したプリカーソルの係数を増加させないように制御してもよい。

等化器において、制御部は、第１および第３の出力信号の極性が一致する場合に単位時間毎に一方向にカウントし、不一致である場合に単位時間毎に逆方向にカウントする第２のカウンタ（図６のＣＮＴ１）をさらに備え、第１のカウンタの値が第１の値以上である場合に、第２のカウンタの値が、（１）第２の値を超えている、（２）第３の値未満である、（３）第２の値以下かつ第３の値以上である、にそれぞれ対応して最も先行したプリカーソルの係数を、（１）増加させる、（２）減少させる、（３）変化させないように制御してもよい。

他の好ましい形態に係る等化器は、送信側等化器から出力された信号に応じた入力信号を受け、単位時間毎に入力信号を第１の閾値で２値化する第１の識別回路と、単位時間毎に入力信号を第２の閾値で２値化する第２の識別回路と、第１の識別回路の出力信号を入力として、単位時間毎に動作する縦続接続されたＮ段（Ｎは２以上の整数）の単位遅延回路により構成される第１の遅延回路と、第２の識別回路の出力信号を入力として、単位時間毎に動作する縦続接続されたＮ＋１段以上の単位遅延回路により構成される第２の遅延回路と、第１の遅延回路の出力である第１の出力信号と第２の識別回路の出力である第２の出力信号と第２の遅延回路の１段目の単位遅延回路の出力である第３の出力信号とを入力し、単位時間の整数倍である所定の期間（図９のＬＣＮＴ＝ｋの時）において、第１および第３の出力信号の極性が一致する回数から該極性が不一致である回数を差し引いた値をｔ１（図９のＣＮＴ１の値）とし、第１および第２の出力信号の極性が一致する回数から該極性が不一致である回数を差し引いた値をｔ２（図９のＣＮＴ２の値）とし、Ｚを正の実数とする場合に、ｔ１＋ｔ２・Ｚが、（１）第２の値（図９のＭの値）を超えている、（２）第３の値（図９の−Ｍの値）未満である、（３）第２の値以下かつ第３の値以上である、にそれぞれ対応して送信側等化器における時間的に最も先行したプリカーソルの係数を、（１）増加させる、（２）減少させる、（３）変化させないように制御する制御部と、を備える。

等化器において、第２の値をＭ（Ｍは正の実数）とし、第３の値を−Ｍとするようにしてもよい。

等化器において、Ｚを１乃至２としてもよい。

等化器において、制御部は、ｔ２＜−Ｍの時に、プリカーソルの係数を増加させないように制御してもよい。

等化器において、制御部は、送信側等化器における設定可能な等化係数の変更幅の総和が一定であるように制御してもよい。

等化器において、第１および第２の識別回路の出力信号を入力して並列化して保持し、保持した並列化信号をＮ単位時間毎に制御部に対して出力する直列並列変換回路（図３の１８）を備え、制御部（図３の１９）は、Ｎ単位時間毎に最も先行するプリカーソルの係数の制御を行うようにしてもよい。

等化器において、制御部は、第２の遅延回路の各単位遅延回路の一部あるいは全部の出力信号のそれぞれに対してそれぞれ重み付けして加算した上で、送信側等化器から出力された信号に対して重み付けして加算する重み付け加算回路（図１２のＡＤＤ）をさらに備え、第１および第２の識別回路は、重み付け加算回路の出力信号を入力信号として受けるようにしてもよい。

半導体装置は、上記の等化器を備えるようにしてもよい。

なお、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。

以上のような等化器によれば、送信側等化器のタップ数を増やしたり、受信側の高速動作部への回路追加を行うことなく、制御部（アダプテーションロジック）内に簡易な演算処理機能を追加する。このように構成することで、プリカーソルの係数が最適値よりも大きくなることによるアイ開口の劣化を防ぎ、受信特性を改善することが可能となる。

以下、より具体的な実施の形態に即し、図面を参照して詳しく説明する。

［実施形態１］
図１は、第１の実施形態に係る伝送システムの構成を示すブロック図である。図１において、伝送システムは、送受信部１０ａ、１０ｂを伝送路であるチャネル１５ａ、１５ｂを介して互いに対向して備える。また、送受信部１０ａ、１０ｂは、伝送システムとしては物理層に相当し、それぞれ上位層部２０ａ、２０ｂに接続される。さらに、送受信部１０ａ、１０ｂは、同一構造であり、送信部１１、受信部１２を備える。

送信部１１は、マルチプレクサ（ＭＵＸ）１３、ドライバ１４を備える。マルチプレクサ１３は、上位層部２０ａ（２０ｂ）から並列化されたデータを受け、直列データに変換してドライバ１４に送出する。ドライバ１４は、送信側等化器としてＦＦＥの機能を備え、マルチプレクサ１３から受けた直列データに対し波形等化を施して得た信号をチャネル１５ａ（１５ｂ）に向けて送出する。

受信部１２は、ＣＴＬＥ１６、ＣＤＲ１７、デマルチプレクサ（ＤＥＭＵＸ）１８、アダプテーション機能を有する制御部１９を備える。ＣＴＬＥ１６は、アナログ素子などで構成され周波数特性を補正する線形等化回路であり、チャネル１５ａ（１５ｂ）から信号を受けて、周波数特性を補正してＣＤＲ１７に出力する。ＣＤＲ１７は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）等を内蔵し、ＣＴＬＥ１６の出力信号からクロック成分を抽出し、クロック信号のタイミングに合わせてデータを再生する。デマルチプレクサ（ＤＥＭＵＸ）１８は、再生されたデータを並列化して上位層部２０ａ（２０ｂ）に送出する。制御部１９は、ＣＤＲ１７あるいはデマルチプレクサ１８からデータを入力し、対向する送信部１１内のドライバ１４におけるＦＦＥの係数を演算し、演算結果を上位層部２０ａ（２０ｂ）に送出する。

以上のような構成の伝送システムにおいて、送受信部１０ａにおける制御部１９から送出されたＦＦＥの係数の演算結果は、所定のプロトコルに従って破線Ｐ１で示される経路を経由し、送受信部１０ｂのドライバ１４に伝達される。すなわち、送受信部１０ａの上位層部２０ａ、送受信部１０ａの送信部１１、チャネル１５ａ、送受信部１０ｂの受信部１２、送受信部１０ｂの上位層部２０ａを経由し、送受信部１０ｂのドライバ１４に伝達される。送受信部１０ｂのドライバ１４のＦＦＥは、送受信部１０ａにおける制御部１９で求めた演算結果に応じた係数を有するように設定される。送受信部１０ｂのドライバ１４は、チャネル１５ｂを介して送受信部１０ａの受信部１２に向けてデータを送出する際に、ＦＦＥによって波形等化を施した信号を出力する。

なお、図１では、経路の図示を省いているが、同様に、送受信部１０ｂにおける制御部１９から送出された演算結果は、送受信部１０ａのドライバ１４に伝達される。

次に、ＣＤＲ１７、制御部１９の詳細について説明する。図２は、第１の実施形態に係るＣＤＲおよび制御部の一構成を示すブロック図である。図２において、ＣＤＲ１７は、クロック抽出機能の図示を省いており、データ抽出機能部分のみを取り上げている。ここでは、制御部１９は、ＦＦＥが３タップで構成される場合の例を示している。

ＣＤＲ１７は、サンプリング回路ＳＰ１、ＳＰ２、遅延回路Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２、Ｄ２３を備える。

サンプリング回路ＳＰ１、ＳＰ２は、ＣＴＬＥ１６から入力した信号Ｄｉｎをクロック信号のタイミング（単位時間毎）に応じて２値化し保持するデータサンプラとして機能する。ただし、サンプリング回路ＳＰ１、ＳＰ２は、信号Ｄｉｎをそれぞれ０、オフセット（Ｏｆｆｓｅｔ）とそれぞれ比較して２値化する。

遅延回路Ｄ１１、Ｄ１２は、サンプリング回路ＳＰ１から出力される２値信号を入力し、単位時間毎に動作し、縦続接続されシフトレジスタとして機能する。

遅延回路Ｄ２１、Ｄ２２、Ｄ２３は、サンプリング回路ＳＰ２から出力される２値信号を入力し、単位時間毎に動作し、縦続接続されシフトレジスタとして機能する。

制御部１９は、サンプリング回路ＳＰ２、遅延回路Ｄ２１、Ｄ２２、Ｄ２３からそれぞれ出力される信号ｄ３、ｄ２、ｄ２、ｄ０と、遅延回路Ｄ１２から出力される信号ｅ１とを同時に入力し、演算結果であるＦＦＥの３タップのそれぞれの係数に対応するｘ１、ｘ０、ｘ−１を求めて上位階層ブロック（上位層部）に出力する。

図３は、第１の実施形態に係るＣＤＲおよび制御部の他の構成を示すブロック図である。図３において、ＣＤＲ１７ａは、クロック抽出機能の図示を省いており、サンプリング回路ＳＰ１、ＳＰ２を備える。デマルチプレクサ１８は、サンプリング回路ＳＰ１、ＳＰ２のそれぞれの出力信号（エラー信号、Ｄｏｕｔ）を入力し、並列化して信号ｄ［０：３］、信号ｅ１を４単位時間毎に制御部１９に出力する。

図４は、デマルチプレクサ１８が並列化した信号ｄ［０：３］、信号ｅ１を出力する様子を模式的に示した図である。図４において、信号Ｄａｔ０、Ｄａｔ１、Ｄａｔ２、Ｄａｔ３、Ｅｒｒ２が信号ｄ［０：３］、信号ｅ１として、信号Ｄａｔ４、Ｄａｔ５、Ｄａｔ６、Ｄａｔ７、Ｅｒｒ６が信号ｄ［０：３］、信号ｅ１として、４単位時間毎に出力される様子が示される。

図３に示すようなデマルチプレクサ１８を用いた構成の場合、制御部１９は、演算結果ｘ１、ｘ０、ｘ−１を４単位時間毎に求めれば良いこととなる。したがって、制御部１９は、図２の場合に比べて係数演算に４倍の時間を費やすことが可能であり、より高速化したクロック信号に対応することができる。

次に、制御部１９におけるＦＦＥの係数演算機能について説明する。図５は、ＦＦＥの係数演算の方法を説明する図である。ここでは、サンプリング回路ＳＰ１におけるオフセット（Ｏｆｆｓｅｔ）が＋であるとする。係数演算は、原理的にＳＳ−ＬＭＳアルゴリズムを用いてなされる。すなわち、式（１−１）に示すように、Δｘ［−２：１］＝ｅ１・ｄ［３：０］に従って、それぞれの係数の修正項を求める。ここで［］は、配列のそれぞれについて個別に演算することを意味する。

そして、図５の式（１−２）に示すように、それぞれの係数を修正項分だけ増減させて、新たな係数とする。ただし、Ｓｔｅｐ＝１とし、ｘ［−１］については、下記の式（１−３ａ）、（１−３ｂ）に従って新たな係数とする。
Δｘ［−２］＝−１のとき、ｘ［−１］_ｎ＝ｘ［−１］_ｎ−１＋０または−１ ・・・式（１−３ａ）
Δｘ［−２］＝１のとき、ｘ［−１］_ｎ＝ｘ［−１］_ｎ−１＋Δｘ［−１］ ・・・・式（１−３ｂ）

このような係数の更新方法において、ｘ［−１］は、Δｘ［−２］＝１のときには、式（１−３ｂ）のように原理的な修正方法に準じて更新される。これ対し、Δｘ［−２］＝−１のときには、ｘ［−１］は、式（１−３ａ）のように増加させないように更新される。すなわち、送信側等化器における時間的に最も先行したプリカーソルの係数ｘ［−１］を、受信側におけるプリカーソルの係数ｘ［−１］のさらに一つ前の修正項Δｘ［−２］によって過剰に増大することを防ぐように機能する。

以上の構成では、制御部１９における基本的な動作原理に基づく構成について述べた。以下では、より性能を向上させることが可能な制御部１９の各種の変形の例について説明する。

図６は、第１の実施形態に係るＣＤＲおよび制御部の一構成の詳細を示すブロック図である。図６において、ＣＤＲ１７は、クロック抽出機能を有するクロックリカバリ回路２５を明示し、図２におけるサンプリング回路ＳＰ１、ＳＰ２および遅延回路Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２、Ｄ２３を内蔵するデータリカバリ回路２６を図示している。

図６において、制御部１９は、２入力の否定付き排他的論理和回路ＥＸＮＯＲ０、ＥＸＮＯＲ１、ＥＸＮＯＲ２、ループカウンタＬＣＮＴ、カウンタＣＮＴ０、ＣＮＴ１、ＣＮＴ２、演算部２８、出力バッファＢＵＦを備える。

否定付き排他的論理和回路ＥＸＮＯＲ０、ＥＸＮＯＲ１、ＥＸＮＯＲ２は、一方の入力端に共通に信号ｅ１を受け、他方の入力端にそれぞれ信号ｄ０、ｄ２、ｄ３を受ける。

ループカウンタＬＣＮＴは、クロックリカバリ部２５が抽出したクロック信号Ｃｌｏｃｋをカウントし、カウント結果を演算部２８に出力する。カウンタＣＮＴ０、ＣＮＴ１、ＣＮＴ２は、アップダウンカウンタなどで構成され、それぞれ否定付き排他的論理和回路ＥＸＮＯＲ０、ＥＸＮＯＲ１、ＥＸＮＯＲ２の出力信号の正負をクロック信号Ｃｌｏｃｋのタイミングでアップカウントあるいはダウンカウントし、カウント結果を演算部２８に出力する。また、カウンタＣＮＴ０、ＣＮＴ１、ＣＮＴ２は、ループカウンタＬＣＮＴがリセットされたときにリセットされる。

演算部２８は、ループカウンタＬＣＮＴの出力がｋとなったときに、カウンタＣＮＴ０、ＣＮＴ１、ＣＮＴ２のそれぞれの出力に基づいて係数ｘ１、ｘ０、ｘ−１を求めて、バッファＢＵＦを介して上位階層ブロック（上位層部）に向けて出力する。

図７は、第１の実施形態に係るＣＤＲおよび制御部の他の構成の詳細を示すブロック図である。図７において、図６と同一の符号は、同一物を表し、その説明を省略する。また、ＣＤＲ１７ａ、マルチプレクサ１８は、それぞれ図３に示したものと同様の構成である。

次に、以上のような構成の制御部１９の動作について説明する。図８は、制御部１９の動作の一例を表すフローチャートである。

アダプテーションを開始すると、ステップＳ１において、カウンタＣＮＴ０、ＣＮＴ１、ＣＮＴ２は、それぞれ排他的論理和回路ＥＸＮＯＲ０、ＥＸＮＯＲ１、ＥＸＮＯＲ２の出力信号の正負をクロック信号Ｃｌｏｃｋのタイミングでカウントする。

ステップＳ２において、ループカウンタＬＣＮＴをインクリメントする。

ステップＳ３において、ループカウンタＬＣＮＴの出力がｋであるか否かを判定し、ｋに達しない場合にはステップＳ１に戻り、ｋである場合には、ループカウンタＬＣＮＴをリセットすると共にステップＳ４に進む。

ステップＳ４において、演算部２８は、以下に示す一連の式を実行し、処理を終了する。ここでは、Ｍを正の整数とし、ｘ１、ｘ０、ｘ−１を、それぞれＸ［１］、Ｘ［０］、Ｘ［−１］と表し、添え字は処理単位時間ごとのインデックスとして表わされる。
ＣＮＴ０＞Ｍのとき、Ｘ［１］_ｎ＝Ｘ［１］_ｎ−１＋１ ・・・・・・式（２−１ａ）
ＣＮＴ０＜−Ｍのとき、Ｘ［１］_ｎ＝Ｘ［１］_ｎ−１−１ ・・・・・式（２−１ｂ）
Ｍ≧ＣＮＴ０≧−Ｍのとき、Ｘ［１］_ｎ＝Ｘ［１］_ｎ−１ ・・・・・式（２−１ｃ）
ＣＮＴ２＜−Ｍのとき、Ｘ［−１］_ｎ＝Ｘ［−１］_ｎ−１＋０または−１ ・・・式（２−２ａ）
ＣＮＴ２≧−Ｍ、且つ、以下の条件のとき
ＣＮＴ１＞Ｍのとき、Ｘ［−１］_ｎ＝Ｘ［−１］_ｎ−１＋１ ・・・・式（２−２ｂ）
ＣＮＴ１＜−Ｍのとき、Ｘ［−１］_ｎ＝Ｘ［−１］_ｎ−１−１ ・・・式（２−２ｃ）
Ｍ≧ＣＮＴ１≧−Ｍのとき、Ｘ［−１］_ｎ＝Ｘ［−１］_ｎ−１ ・・・式（２−２ｄ）
Ｘ［０］_ｎ＝Ｘ［０］_ｎ−１−（Ｘ［１］_ｎ−Ｘ［１］_ｎ−１）−（Ｘ［−１］_ｎ−Ｘ［−１］_ｎ−１） ・・・・・式（２−３）

図９は、制御部１９の動作の他の例を表すフローチャートである。図９において、ステップＳ１〜Ｓ３は、図８と同様であり、その説明を省略する。

ステップＳ４ａにおいて、演算部２８は、以下に示す一連の式を実行し、処理を終了する。図８と同じ記号は、同一の意味を有する。ただし、Ｚは正の整数とし、重み付けを表す。
ＣＮＴ０＞Ｍのとき、Ｘ［１］_ｎ＝Ｘ［１］_ｎ−１＋１ ・・・・・・式（３−１ａ）
ＣＮＴ０＜−Ｍのとき、Ｘ［１］_ｎ＝Ｘ［１］_ｎ−１−１ ・・・・・式（３−１ｂ）
Ｍ≧ＣＮＴ０≧−Ｍのとき、Ｘ［１］_ｎ＝Ｘ［１］_ｎ−１ ・・・・・式（３−１ｃ）
（ＣＮＴ１＋Ｚ・ＣＮＴ２）＜−Ｍのとき、Ｘ［−１］_ｎ＝Ｘ［−１］_ｎ−１−１ ・・・・・・式（３−２ａ）
（ＣＮＴ１＋Ｚ・ＣＮＴ２）＞Ｍのとき、Ｘ［−１］_ｎ＝Ｘ［−１］_ｎ−１＋１ ・・・・・・式（３−２ｂ）
Ｍ≧（ＣＮＴ１＋Ｚ・ＣＮＴ２）≧−Ｍのとき、Ｘ［−１］_ｎ＝Ｘ［−１］_ｎ−１ ・・・・・・式（３−２ｃ）
Ｘ［０］_ｎ＝Ｘ［０］_ｎ−１−（Ｘ［１］_ｎ−Ｘ［１］_ｎ−１）−（Ｘ［−１］_ｎ−Ｘ［−１］_ｎ−１） ・・・・・・式（３−３）

図１０は、図８（ステップＳ４）、図９（ステップＳ４ａ）における動作原理を説明する図である。図１０（ａ）は、図８のステップＳ４において、ｋサンプル分、積算したＣＮＴ０、ＣＮＴ１、ＣＮＴ２のそれぞれの値が、±Ｍを閾値として±Ｍ以内であれば、係数であるＸ［１］、Ｘ［０］、Ｘ［−１］を更新しないようにする。また、積算したＣＮＴ０、ＣＮＴ１、ＣＮＴ２のそれぞれの値が、Ｍを超える場合には、Ｘ［１］、Ｘ［０］、Ｘ［−１］を＋１更新する。さらに、積算したＣＮＴ０、ＣＮＴ１、ＣＮＴ２のそれぞれの値が、Ｍを下回る場合には、Ｘ［１］、Ｘ［０］、Ｘ［−１］を−１更新する。

このようにカウンタＣＮＴ０、ＣＮＴ１、ＣＮＴ２を用いて式（１−１）に示したΔｘを積算し、積算した結果に基づいて係数の更新を行っている。さらに、±Ｍの閾値を設けて積算した結果が閾値を超えたか否かに基づいて係数の更新を行っている。したがって、積算と閾値によってノイズなどの影響で瞬時に係数の更新がなされることが無く、より安定的に係数の更新動作がなされる。

また、図９に関しては、ステップＳ４ａにおいて、ＣＮＴ２の値にＺの重み付けを行い、この値にＣＮＴ１の値を加えたものに対して、閾値Ｍを適用している。Ｚの値を変えることで受信側におけるアイ開口の程度を制御することができる。

なお、図１０において説明したのは、積算と閾値に基づく動作原理である。実際には、先に説明した式（１−３ａ）、（１−３ｂ）、同様に式（２−２ａ）〜（２−２ｄ）や式（３−２ａ）〜（３−２ｃ）に示すように、Ｘ［−１］のさらに一つ前の修正項ΔＸ［−２］に対応するＣＮＴ２よって、Ｘ［−１］が過剰に増大するのを防止するように演算される。

また、メインカーソルに対応するＸ［０］に関しては、式（２−３）、（３−３）に示すように、Ｘ［１］、Ｘ［０］、Ｘ［−１］の更新の際に、更新の総和が変動しないようにＸ［０］を定めるようにしてもよい。このような制約を設けてＸ［０］の突出を防止することで、送信側等化器におけるダイナミックレンジを押さえて送出される信号の歪みの発生を防ぐことができる。

また、上記に示したステップＳ４、Ｓ４ａにおける演算方法は、以上に限定されるものではなく、様々の変形が可能であり、以下に幾つかの変形例を示す。

（１） 式（１−３ａ）、（１−３ｂ）に対し、式（３−２ａ）〜（３−２ｃ）でＺ＝１とするようなΔＸ［−１］＋ΔＸ［−２］の和に基づいて判定する方法
ΔＸ［−１］＋ΔＸ［−２］≦０のとき、Ｘ［−１］_ｎ＝Ｘ［−１］_ｎ−１＋０または−１
ΔＸ［−１］＋ΔＸ［−２］＞０のとき、Ｘ［−１］_ｎ＝Ｘ［−１］_ｎ−１＋１

（２） 式（３−２ａ）〜（３−２ｃ）でＺ＝１とする方法
（ＣＮＴ１＋ＣＮＴ２）＜−Ｍのとき、Ｘ［−１］_ｎ＝Ｘ［−１］_ｎ−１−１
（ＣＮＴ１＋ＣＮＴ２）＞Ｍのとき、Ｘ［−１］_ｎ＝Ｘ［−１］_ｎ−１＋１
Ｍ≧（ＣＮＴ１＋ＣＮＴ２）≧−Ｍのとき、Ｘ［−１］_ｎ＝Ｘ［−１］_ｎ−１

（３） 式（２−２ａ）〜（２−２ｄ）でＣＮＴ１に替えてＣＮＴ１＋ＣＮＴ２とする方法
ＣＮＴ２＜−Ｍのとき、Ｘ［−１］_ｎ＝Ｘ［−１］_ｎ−１＋０または−１
ＣＮＴ２≧−Ｍ、且つ、以下の条件のとき
（ＣＮＴ１＋ＣＮＴ２）＞Ｍのとき、Ｘ［−１］_ｎ＝Ｘ［−１］_ｎ−１＋１
（ＣＮＴ１＋ＣＮＴ２）＜−Ｍのとき、Ｘ［−１］_ｎ＝Ｘ［−１］_ｎ−１−１
Ｍ≧（ＣＮＴ１＋ＣＮＴ２）≧−Ｍのとき、Ｘ［−１］_ｎ＝Ｘ［−１］_ｎ−１

Ｘ［−１］の求め方に関し、以上幾つかの例を挙げたが、これらに限定されない。制御部１９は、Ｘ［−２］（プリカーソル２の係数）の変化が「−１」であることをモニタして、Ｘ［−１］（プリカーソル１の係数）を最適値よりも大きくならない様に抑制する種々の演算方法を適用することができる。

［実施形態２］
図１１は、第２の実施形態に係る伝送システムの構成を示すブロック図である。図１１において、図１と同一の符号は、同一物または相当物を表し、その説明を省略する。本実施形態の伝送システムは、送受信部１０ｃ、１０ｄのそれぞれにおいて、図１のＣＤＲ１７に替えてＣＤＲ１７ｂを受信部１２ａ内に備える。ＣＤＲ１７ｂは、ＣＤＲ１７にさらにＤＦＥ２２を備える。また、制御部１９ａは、ＤＦＥ２２も制御する機能を有する。

図１２は、第２の実施形態に係るＣＤＲおよび制御部の一構成を示すブロック図である。図１２において、ＣＤＲ１７ｂは、クロック抽出機能の図示を省いており、データ抽出機能部分とＤＦＥを有している。ここでは、制御部１９ａは、ＦＦＥがｍ＋ｎ＋１タップで構成される場合の例を示し、ＤＦＥの係数を求める機能も有する。

ＣＤＲ１７ｂは、サンプリング回路ＳＰ１、ＳＰ２、遅延回路Ｄ１１〜Ｄ１ｎ＋１、Ｄ２１〜Ｄ２ｎ＋ｍ＋２、係数器ＣＦ０〜ＣＦｍ、加算器ＡＤＤを備える。

サンプリング回路ＳＰ１、ＳＰ２、遅延回路Ｄ１１〜Ｄ１ｎ＋１、Ｄ２１〜Ｄ２ｎ＋ｍ＋２については、遅延回路の段数がｍ、ｎで一般化された形として示される点が図２と異なるだけであるので、その説明を省く。

係数器ＣＦ０は、信号Ｄｉｎに対して制御部１９ａが出力する係数ｗ０を乗算し、加算器ＡＤＤに出力する。係数器ＣＦ１〜ＣＦｍは、制御部１９ａが出力するそれぞれ係数ｗ１〜ｗｍを乗算し、加算器ＡＤＤに出力する。加算器ＡＤＤは、係数器ＣＦ０〜ＣＦｍの出力の総和を求めてサンプリング回路ＳＰ１、ＳＰ２に出力する。

このような構成のサンプリング回路ＳＰ２、遅延回路Ｄ２１〜Ｄ２ｎ＋ｍ＋２、係数器ＣＦ０〜ＣＦｍ、加算器ＡＤＤは、ＩＩＲ（Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタとして判定帰還型等化器（ＤＦＥ）を構成する。

次に、制御部１９ａにおける係数演算機能について説明する。図１３は、ＦＦＥ、ＤＦＥの係数演算の方法を説明する図である。図１３（ａ）に示すＦＦＥの係数演算機能については、図５で説明した演算の方法を、ｍ、ｎで一般化したものであって特段の変更はない。なお、Ｘ［−１］、Ｘ［０］に関しては、実施形態１で説明した演算方法を採るものとする。また、図１３（ｂ）に示すＤＦＥの係数演算についても、ＦＦＥの係数演算の原理と同様に既知のＳＳ−ＬＭＳアルゴリズムを用いてなされる。

図１２、図１３においてｍ＝１、ｎ＝１の場合を図１４、図１５に図示する。このような構成は、チップ化する上で、後述するような実際の製品に適用する場合における構成の簡単さと性能の点で好ましい。

最後に、以上説明した等化器における波形等化の性能について説明する。図１６は、シミュレーションによる各実施形態におけるアイ開口を示す図である。図１６（ａ）は、時間方向のアイ開口を示し、図１６（ａ）は、振幅方向のアイ開口を示す。

ここでシミュレーションにおける条件は、以下のとおりである。
伝送路ロス：−３５ｄＢ＠５ＧＨｚ （ボード長は３０インチ）
伝送速度：１０Ｇｂｐｓ
入力波形振幅：Ｈｉｇｈ／Ｌｏｗ＝１／−１
入力パターン：ＰＲＢＳ１２
受信側の等化として、ＤＦＥと１４ｄＢのＣＴＬＥが存在
ループカウンタＬＣＮＴの出力ｋ＝６４、Ｍ＝６

なお、図１６において、実施例１は、式（１−１）、（１−２）、（１−３ａ）、（１−３ｂ）に基づく。実施例２は、図８（ステップＳ４）に基づく。実施例３は、図９（ステップＳ４ａ）に基づく。

図１６において、従来の技術に対応するＺ＝０の場合を除き、充分なアイ開口が得られることが示される。特に、Ｚに関しては、１〜２とすることが好ましいことが示される。

次に、等化器における試験方法について説明する。ここでは、送信側において実装上では送られることが無いプリカーソルであるＰｒｅ２（時間的に最も先行したプリカーソルＰｒｅ１よりさらに一つ前のプリカーソル）の位置に試験信号を挿入する。ここで、試験信号を挿入する位置は、例えば図１のチャネル（Ｃｈａｎｎｅｌ）１５ｂの前（又は後）、図２、図３では、Ｄｉｎである。すなわち、波形生成装置等を用いて、伝送路上の条件やＰｒｅ１、Ｍａｉｎの大きさを変えることなく、Ｐｒｅ２におけるＩＳＩ量を任意に変更した試験信号を送信する。そして、Ｐｒｅ２におけるＩＳＩ量によって受信側の等化器における信号波形がどのように変化するかを観測する。より具体的には、Ｐｒｅ２におけるＩＳＩ量を所定の正の値あるいは負の値とする試験信号を挿入して送信し、受信側の等化器で得られる、Ｐｒｅ１＋Ｍａｉｎの合成波形におけるＰｒｅ１の位置の信号波形がどのように収束するかを観測する。ここでＰｒｅ１＋Ｍａｉｎの合成波形は、例えば図１のチャネル１５ｂの出力（Ｒｘ入力側）またはＣＴＬＥ１６の入力を観測したものである。すなわち、送信側等化器（ＦＦＥ）係数の制御の流れとして、例えば図１において、チャネル１５ｂの前から試験信号を挿入し、送受信部１０ａの受信部１２のアダプテーションロジック（Ａｄａｐｔａｔｉｏｎ Ｌｏｇｉｃ）１９で処理した結果を、上位層部２０ａを介して、送受信部１０ａの送信部１１のドライバ１４（Ｄｉｖｅｒ Ｗｉｔｈ ＦＦＥ）のＦＦＥ計数を設定し、その出力信号を送受信部１０ｂの受信部１２のＣＴＬＥ１６、ＣＤＲ１７、デマルチプレクサ（ＤＥＭＵＸ）１８、上位層２０ｂを介して、送受信部１０ｂの送信部１１のマルチプレクサ（ＭＵＸ）１３を介しドライバ１４（Ｄｉｖｅｒ Ｗｉｔｈ ＦＦＥ）から出力される信号を入力するチャネル１５ｂの出力であるＰｒｅ１＋Ｍａｉｎの合成波形を観測する。Ｍａｉｎの波形、Ｐｒｅ１の波形は、例えば、送受信部１０ａの送信部１１のドライバ１４（Ｄｉｖｅｒ Ｗｉｔｈ ＦＦＥ）中で送信波形として観測することができる。なお、上記実施形態におけるＰｒｅ１＋Ｍａｉｎの合成波形の観測自体とは異なるが、例えば図１の送受信部１０ａの送信部１１のドライバ１４の出力信号のパケットを解読することで、送受信部１０ａの受信部１２のアダプテーションロジック１９の処理結果が送受信部１０ｂの送信部１１のドライバ１４（Ｄｉｖｅｒ Ｗｉｔｈ ＦＦＥ）のＦＦＥをどのように制御しようとしているのかモニタすることは可能である。シミュレーションの条件は、先に説明したシミュレーションの条件と等しいものとする。

図１８は、シミュレーションによる上記実施例１、２に対して行った試験方法における各部の信号波形を示す図である。図１８において、Ｐｒｅ２におけるＩＳＩ量が正側であるとした場合（送信波形におけるＲ１に示す）には、等化器の係数の最適化によって、Ｐｒｅ１におけるＩＳＩ量が０になるように係数が収束していることが示される（Ｐｒｅ１＋Ｍａｉｎの合成波形におけるＳ１に示す）。また、図１８において、Ｐｒｅ２におけるＩＳＩ量が負側であるとした場合（送信波形におけるＲ２に示す）には、等化器の係数の最適化によって、Ｐｒｅ１におけるＩＳＩ量が正になるように係数が収束していることが示される（Ｐｒｅ１＋Ｍａｉｎの合成波形におけるＳ２に示す）。

図１９は、シミュレーションによる上記実施例３に対して行った試験方法における各部の信号波形を示す図である。ただし、Ｚ＝１とする。図１９において、Ｐｒｅ２におけるＩＳＩ量が正側であるとした場合（送信波形におけるＲ１に示す）には、等化器の係数の最適化によって、Ｐｒｅ１におけるＩＳＩ量が負になるように係数が収束していることが示される（Ｐｒｅ１＋Ｍａｉｎの合成波形におけるＳ３に示す）。また、図１９において、Ｐｒｅ２におけるＩＳＩ量が負側であるとした場合（送信波形におけるＲ２に示す）には、等化器の係数の最適化によって、Ｐｒｅ１におけるＩＳＩ量が正になるように係数が収束していることが示される（Ｐｒｅ１＋Ｍａｉｎの合成波形におけるＳ４に示す）。試験信号のＰｒｅ２のＩＳＩ量が正負の少なくとも一方の値とされ、前記最も先行したプリカーソルＰｒｅ１の位置における信号（ＩＳＩ量）が０以外に収束することが観測される。

図２０は、シミュレーションによる試験方法における各部の信号波形を示す図である。ただし、実施例３においてＺ＝０とする。すなわち、従来の技術を用いた場合に相当する試験方法における各部の信号波形を示す。図２０において、Ｐｒｅ２におけるＩＳＩ量が正側（送信波形におけるＲ１に示す）であるか負側（Ｒ２に示す）であるかに係らず、等化器の係数の最適化によって、Ｐｒｅ１におけるＩＳＩ量が０になるように係数が収束していることが示される（図２０のＰｒｅ１＋Ｍａｉｎの合成波形におけるＳ５、Ｓ６に示す）。

以上のようにＰｒｅ２におけるＩＳＩ量が正側あるいは負側となるような試験信号を送信側において挿入して送信し、受信側の等化器における信号波形がどのように変化するかを観測することで、本願の技術が用いられているか否かを判別することができる。より具体的には、受信側の等化器において、試験信号の正負に係らずＰｒｅ１におけるＩＳＩが０に収束するならば、従来の技術を用いていると判断することができる。これに対し、受信側の等化器において、試験信号の正負の少なくとも一方においてＰｒｅ１におけるＩＳＩが０以外に収束するならば、本願の技術が用いられている可能性が高いと判断することができる。

以上説明した等化器によれば、例えば送信側に搭載する等化器の最適化を行うことが規格に定められているＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）ｇｅｎ３などの規格に準拠したＳｅｒｄｅｓ（Ｓｅｒｉａｌｉｚｅｒ／Ｄｅｓｅｒｉａｌｉｚｅｒ）搭載の製品などに好適である。

すなわち、ＰＣＩｇｅｎ３では、受信側で受信側に搭載した判定帰還型等化器（ＤＦＥ）の係数の最適化を行うとともに、受信側からの制御によって送信側の等化器の係数の最適化を行うことが規格として規定されている。ＰＣＩｇｅｎ３の規格では、送信側等化器はプリカーソル、メインカーソル、ポストカーソルの３Ｔａｐ構成のＦＦＥが規定されており、受信側等化器のＤＦＥで補正できないプリカーソルの役割は重要である。このようなプリカーソルの調整において、上述のような等化器は、効果的に機能する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

なお、本願において追加ないし修正した事項は、本願の出願日を基準日として取り扱われるべきものであるが、それにより優先権の基礎としての開示事項は、その優先日に基づく記載事項として一切影響を受けないものとし、パリ条約の優先権と同様の扱いを受けるべきものである。すなわち、優先権の基礎としての開示事項は、本願で追加ないし修正した事項がないものとしてその限りにおいて有効なものとして読まれるべきものである。

１０ａ、１０ｂ、１０ｃ、１０ｄ 送受信部
１１ 送信部
１２、１２ａ 受信部
１３ マルチプレクサ（ＭＵＸ）
１４ ドライバ
１５ａ、１５ｂ チャネル
１６ ＣＴＬＥ
１７、１７ａ、１７ｂ ＣＤＲ
１８ デマルチプレクサ（ＤＥＭＵＸ）
１９、１９ａ 制御部
２０ａ、２０ｂ 上位層部
２２ ＤＦＥ
２５ クロックリカバリ回路
２６ データリカバリ回路
２８ 演算部
ＡＤＤ 加算器
ＢＵＦ 出力バッファ
ＣＦ０〜ＣＦｍ 係数器
ＣＮＴ０、ＣＮＴ１、ＣＮＴ２ カウンタ
Ｄ１１〜Ｄ１ｎ＋１、Ｄ２１〜Ｄ２ｎ＋ｍ＋２ 遅延回路
ＥＸＮＯＲ０、ＥＸＮＯＲ１、ＥＸＮＯＲ２ 否定付き排他的論理和回路
ＬＣＮＴ ループカウンタ
ＳＰ１、ＳＰ２ サンプリング回路

Claims (15)

1. 送信側等化器から出力された信号に応じた入力信号を受け、単位時間毎に前記入力信号を第１の閾値で２値化する第１の識別回路と、
   単位時間毎に前記入力信号を第２の閾値で２値化する第２の識別回路と、
   前記第１の識別回路の出力信号を入力として、単位時間毎に動作する縦続接続されたＮ段（Ｎは２以上の整数）の単位遅延回路により構成される第１の遅延回路と、
   前記第２の識別回路の出力信号を入力として、単位時間毎に動作する縦続接続されたＮ＋１段以上の単位遅延回路により構成される第２の遅延回路と、
   前記第１の遅延回路の出力である第１の出力信号と前記第２の識別回路の出力である第２の出力信号とを入力し、前記第１および第２の出力信号の極性が不一致である場合に前記送信側等化器における時間的に最も先行したプリカーソルの係数を増加させないように制御する制御部と、
   を備える等化器。
2. 前記制御部は、前記第２の遅延回路の１段目の単位遅延回路の出力である第３の出力信号をさらに入力し、前記第１および第２の出力信号の極性が一致する場合に、前記第１および第３の出力信号の極性の一致または不一致によってそれぞれ前記最も先行したプリカーソルの係数を増加または減少させる請求項１記載の等化器。
3. 前記制御部は、前記第１および第２の出力信号の極性が一致する場合に単位時間毎に一方向にカウントし、不一致である場合に単位時間毎に逆方向にカウントする第１のカウンタを備え、前記第１のカウンタの値が第１の値未満である場合に前記最も先行したプリカーソルの係数を増加させないように制御する請求項１記載の等化器。
4. 前記制御部は、前記第１および第３の出力信号の極性が一致する場合に単位時間毎に一方向にカウントし、不一致である場合に単位時間毎に逆方向にカウントする第２のカウンタをさらに備え、
   前記第１のカウンタの値が第１の値以上である場合に、前記第２のカウンタの値が、（１）第２の値を超えている、（２）第３の値未満である、（３）第２の値以下かつ第３の値以上である、にそれぞれ対応して前記最も先行したプリカーソルの係数を、（１）増加させる、（２）減少させる、（３）変化させないように制御する請求項３記載の等化器。
5. 送信側等化器から出力された信号に応じた入力信号を受け、単位時間毎に前記入力信号を第１の閾値で２値化する第１の識別回路と、
   単位時間毎に前記入力信号を第２の閾値で２値化する第２の識別回路と、
   前記第１の識別回路の出力信号を入力として、単位時間毎に動作する縦続接続されたＮ段（Ｎは２以上の整数）の単位遅延回路により構成される第１の遅延回路と、
   前記第２の識別回路の出力信号を入力として、単位時間毎に動作する縦続接続されたＮ＋１段以上の単位遅延回路により構成される第２の遅延回路と、
   前記第１の遅延回路の出力である第１の出力信号と前記第２の識別回路の出力である第２の出力信号と前記第２の遅延回路の１段目の単位遅延回路の出力である第３の出力信号とを入力し、
   単位時間の整数倍である所定の期間において、前記第１および第３の出力信号の極性が一致する回数から該極性が不一致である回数を差し引いた値をｔ１とし、前記第１および第２の出力信号の極性が一致する回数から該極性が不一致である回数を差し引いた値をｔ２とし、Ｚを正の実数とする場合に、
   ｔ１＋ｔ２・Ｚが、（１）第２の値を超えている、（２）第３の値未満である、（３）第２の値以下かつ第３の値以上である、にそれぞれ対応して送信側等化器における時間的に最も先行したプリカーソルの係数を、（１）増加させる、（２）減少させる、（３）変化させないように制御する制御部と、
   を備える等化器。
6. 前記第２の値をＭ（Ｍは正の実数）とし、前記第３の値を−Ｍとする請求項５記載の等化器。
7. Ｚを１乃至２とする請求項５記載の等化器。
8. 前記制御部は、ｔ２＜−Ｍの時に、前記プリカーソルの係数を増加させないように制御する請求項６記載の等化器。
9. 前記制御部は、前記送信側等化器における設定可能な等化係数の変更幅の総和が一定であるように制御する請求項１または５記載の等化器。
10. 前記第１および第２の識別回路の出力信号を入力して並列化して保持し、保持した並列化信号をＮ単位時間毎に前記制御部に対して出力する直列並列変換回路を備え、
    前記制御部は、Ｎ単位時間毎に前記最も先行するプリカーソルの係数の制御を行う請求項１または５記載の等化器。
11. 前記制御部は、前記第２の遅延回路の各単位遅延回路の一部あるいは全部の出力信号のそれぞれに対してそれぞれ重み付けして加算した上で、前記送信側等化器から出力された信号に対して重み付けして加算する重み付け加算回路をさらに備え、
    前記第１および第２の識別回路は、前記重み付け加算回路の出力信号を入力信号として受ける請求項１または５記載の等化器。
12. 請求項１乃至１１のいずれか一に記載の等化器を備える半導体装置。
13. 前記送信側等化器における時間的に最も先行したプリカーソルよりさらに一つ前のプリカーソルの位置に試験信号を挿入して前記送信側等化器から出力する請求項１乃至１１のいずれか一に記載の等化器の試験方法。
14. 請求項１乃至１１のいずれか一に記載の等化器において、前記最も先行したプリカーソルの位置に対応する信号を観測する請求項１３に記載の等化器の試験方法。
15. 前記試験信号は、正負の少なくとも一方の値とされ、前記最も先行したプリカーソルの位置における信号が０以外に収束することを観測する請求項１４に記載の等化器の試験方法。

Images