JP5445416B2 - 等化器および等化方法 - Google Patents

Description

本発明は、等化器に関し、特に非線形ひずみを等化する等化器および等化方法に関する。

光ディスクから検出した再生信号を良好に復号するために、パーシャルレスポンス方式の線形波形等化回路とビタビ復号との併用が有効である。これは、例えば、ＤＶＤフォーラムより公開されているＨＤ ＤＶＤ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ ＤＶＤ）−ＲＯＭ Ｐａｒｔ１（物理）規格書などに示されている。これに対応した光ディスク再生装置において、ディスク制御回路は、光ディスクを所定の回転速度で回転させ、光ピックアップは、光ディスクに記録された再生信号を読み取る。再生信号は、プリアンプで増幅された後、ＡＧＣ回路等で所定の振幅に増幅される。

さらに、再生信号は、Ａ／Ｄ変換され、線形波形等化回路で波形等化された後、ビタビ復号で復号される。その結果、光ディスクに記録された画像データや音楽データが再現される。一方、光ディスクがさらに高密度化されると、再生波形の非線形歪が大きくなるので、線形波形等化回路だけでは不十分になる。そのため、非線形歪を低減するために、非線形波形等化回路が使用される。また、非線形波形等化回路を実現するために、ニューラルネットワークが使用される（例えば、特許文献１参照）。

特開平１０−１０６１５８号公報

一般的に、ニューラルネットワークに所望の動作を実行させるためには、既知のトレーニング信号を使用して、学習動作を予め実行させることが必要である。例えば、光ディスクの所定箇所にトレーニング信号を記録しておき、トレーニング信号に対応した出力を教師信号として、ニューラルネットワークにおける係数が決定される。そのため、光ディスクにトレーニング信号が予め記録されるので、光ディスクの利用効率が低減する。また、学習動作の終了後は係数が固定されるので、光ディスクの面内において再生波形特性が変動することへの追従が困難になる。さらに、光ディスクにデータを記録した記録機によってパワー変動等があるが、それへの追従も困難になる。そのため、線形歪を適応的に低減するとともに、記録密度の向上や記録パワー変動等によって生じる再生信号の非線形歪をトレーニング信号なしで適応的に低減することが要求される。

本発明はこうした状況に鑑みてなされたものであり、その目的は、記録密度の向上や記録パワー変動等によって生じる再生信号の非線形歪をトレーニング信号なしで低減する技術を提供することにある。

上記課題を解決するために、本発明のある態様の等化器は、処理対象の信号を順次入力する入力部と、入力部において入力した信号を順次線形等化する線形等化部と、線形等化部における線形等化に並行して、入力部において入力した信号を順次非線形等化する適応非線形等化部と、適応非線形等化部において非線形等化した信号と、線形等化部において線形等化した信号とを、変更可能な加算比率で加算する加算部と、加算部において加算した信号を順次仮判定する仮判定部とを備える。適応非線形等化部は、仮判定部において仮判定した信号を教師信号として複数の係数を導出するとともに、複数の係数をもとに、非線形等化を実行し、複数の係数の収束を判定する判定部をさらに備え、加算部は、判定部において収束が判定されるまでの間、線形等化部において線形等化した信号を仮判定部へ出力し、判定部において収束が判定された後、加算した信号を仮判定部へ出力するとともに、判定部において収束が判定されてからの期間が経過するほど、線形等化部において線形等化した信号の加算比率が小さくなるように、加算比率の調節を実行する。

本発明の別の態様は、等化方法である。この方法は、入力した信号を順次線形等化する線形等化ステップと、線形等化に並行して、入力した信号を順次非線形等化する適応非線形等化ステップと、非線形等化した信号と線形等化した信号とを、変更可能な加算比率で加算する加算ステップと、加算した信号を順次仮判定する仮判定ステップとを備える。適応非線形等化ステップは、仮判定した信号を教師信号として複数の係数を導出するとともに、複数の係数をもとに、非線形等化を実行し、複数の係数の収束を判定する判定ステップをさらに備え、加算ステップは、判定ステップにおいて収束が判定されるまでの間、線形等化した信号を仮判定ステップへ出力し、判定ステップにおいて収束が判定された後、加算した信号を仮判定ステップへ出力するとともに、判定ステップにおいて収束が判定されてからの期間が経過するほど、線形等化した信号の加算比率が小さくなるように、加算比率の調節を実行する。

なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システム、記録媒体、コンピュータプログラムなどの間で変換したものもまた、本発明の態様として有効である。

本発明によれば、記録密度の向上や記録パワー変動等によって生じる再生信号の非線形歪をトレーニング信号なしで低減できる。

本発明の実施例１に係る再生装置の構成を示す図である。 図１の処理部の構成を示す図である。 図２の可変ゲイン部の動作概要を示す図である。 図２の線形等化部の構成を示す図である。 図２の非線形等化部の構成を示す図である。 図２のビタビ復号部の構成を示す図である。 図６のビタビ復号部がパーシャルレスポンス（１，２，２，２，１）に対応する場合の状態遷移を示す図である。 図６のビタビ復号部がパーシャルレスポンス（１，２，２，２，１）に対応する場合の状態遷移を示す別の図である。 図６のブランチメトリック演算部の構成を示す図である。 図６のパスメモリ部の構成を示す図である。 図６の特定部に記憶されたテーブルのデータ構造を示す図である。 図２の加算部における加算手順を示すフローチャートである。 図２の加算部における加算比率の変更手順を示すフローチャートである。 図２の等化誤差生成部における生成手順を示すフローチャートである。 図２の非線形等化部における係数の導出手順を示すフローチャートである。 図１６（ａ）−（ｃ）は、従来および図１の再生装置による出力信号のヒストグラムを示す図である。 本発明の実施例２に係る等化処理部の構成を示す図である。 本発明の変形例に係る処理部の構成を示す図である。

本発明を具体的に説明する前に、まず概要を述べる。本発明の実施例は、光ディスク等の記録媒体に記録されている信号を再生し、再生した信号（以下、「再生信号」という）をパーシャルレスポンス方式にて等化するととともに、等化した信号（以下、「等化信号」という）を復号する再生装置に関する。前述のごとく、光ディスクの記録容量が高まるにつれ、線形波形等化器では除去しきれない非線形歪の影響が大きくなっている。非線形歪を除去するためには、非線形等化器としてのニューラルネットが有効であるが、トレーニング信号によって学習、収束させる必要がある。そこで、再生信号の非線形歪をトレーニング信号なしで低減するために、本実施例に係る再生装置は次の処理を実行する。

再生装置は、線形波形等化器と非線形波形等化器とを並列に配置し、いずれにも再生信号を入力する。また、再生装置は、線形波形等化器からの等化信号（以下、「線形等化信号」という）と非線形波形等化器からの等化信号（以下、「非線形等化信号」という）とを合成し、合成した信号（以下、「加算信号」という）をビタビ復号器に入力する。ここで、ビタビ復号器は、加算信号を順次仮判定する本発明の仮判定部として機能する。ビタビ復号器において仮判定された信号（以下、「仮判定信号」という）は、教師信号として、線形波形等化器と非線形波形等化器とに入力される。線形波形等化器と非線形波形等化器とは、教師信号をもとにタップ係数を導出して等化処理を実行する。例えば、非線形等化器には、ニューラルネットワークが使用されているので、トレーニング信号を使用せずにニューラルネットワークの学習がなされる。なお、タップ係数とは、後述するように等化部内部の係数であり以下、「係数」と呼ぶ場合もある。また、係数は、一般に重み係数と呼ばれる場合もあり、またニューラルネットワークの場合には、シナプス荷重と呼ばれることもある。

ここで、トランスバーサル型フィルタで構成される線形波形等化器と、ニューラルネットワークで構成される非線形波形等化器の両方を組み合わせても適応動作を可能にするために、再生装置は、さらに次の処理を実行する。一般的に、線形波形等化器よりも非線形波形等化器の方がタップ係数の収束までに要する期間が長い。ニューラルネットワークが収束する前の不安点な動作を解消するために、再生装置は、ニューラルネットワークの学習の収束状況を監視しており、収束が確認されなければ、加算信号ではなく、線形等化信号をビタビ復号器へ出力する。また、線形波形等化器と非線形波形等化器とにおけるタップ係数の導出には、線形等化信号、非線形等化信号、仮判定信号が使用されるが、線形等化信号や非線形信号と、仮判定信号とは、出力タイミングが異なる。そのため、これらのタイミングを合わせるために、再生装置は、線形等化信号と非線形等化信号とを遅延させる。

等化した信号の特性を向上させるため、ここでは、線形等化信号と非線形等化信号とを合成する際の加算比率を変更することによって、各等化器部分の寄与率を変化させて特性の向上を実現する。この操作により、例えば、非線形歪みに対する補正の能力を向上できるので特性が向上する。その際、各等化器部分の寄与率が変化することによって、係数変更または収束の安定性が低下することを抑制するために、ニューラルネットワークの学習の収束が確認されたタイミング以降に加算比率の変更を開始する。また、加算比率の変更は、信号特性のみを指標にすることなく、収束状況の監視の状況を勘案して制御される。以下、本発明の実施例を説明する。

（実施例１）
図１は、本発明の実施例１に係る再生装置１００の構成を示す。再生装置１００は、光ディスク１０、光ディスク駆動装置１２、光ピックアップ１４、プリアンプ部１６、ＡＧＣ部１８、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）部２０、Ａ／Ｄ変換部２２、処理部２４、制御部２６を含む。

光ディスク１０は、再生装置１００に着脱可能に構成された記録媒体である。光ディスク１０は、ＣＤ、ＤＶＤ、ＢＤ、ＨＤ ＤＶＤのようなさまざまな種類に対応する。ここでは、特に光ディスク１０として、非線形歪が再生に影響を及ぼす程度に大きい場合を対象にする。光ディスク駆動装置１２は、所定の回転速度で光ディスク１０を回転させるためのモータである。光ピックアップ１４は、光ディスク１０から処理対象となる信号を読み出すとともに、これに対して光電変換および増幅を実行する。その結果の信号が、前述の「再生信号」に相当する。光ピックアップ１４は、再生信号をプリアンプ部１６へ出力する。

プリアンプ部１６は、再生信号を増幅し、ＡＧＣ部１８は、プリアンプ部１６からの再生信号を所定の振幅に増幅する。ＡＧＣ部１８は、増幅した再生信号をＰＬＬ部２０へ出力し、ＰＬＬ部２０は、再生信号からクロックを検出する。Ａ／Ｄ変換部２２は、ＰＬＬ部２０によって検出されたクロックをもとに、再生信号をアナログ／デジタル変換する。処理部２４は、Ａ／Ｄ変換部２２においてアナログ／デジタル変換された再生信号（以下、これもまた「再生信号」という）に対して、等化処理および復号処理を実行する。処理部２４の詳細は、後述する。

この構成は、ハードウエア的には、任意のコンピュータのＣＰＵ、メモリ、その他のＬＳＩで実現でき、ソフトウエア的にはメモリにロードされたプログラムなどによって実現されるが、ここではそれらの連携によって実現される機能ブロックを描いている。したがって、これらの機能ブロックがハードウエアのみ、ソフトウエアのみ、またはそれらの組合せによっていろいろな形で実現できることは、当業者には理解されるところである。

図２は、処理部２４の構成を示す。処理部２４は、等化処理部３０、第１遅延部３２、第２遅延部３４、加算部３６、ビタビ復号部３８、等化誤差生成部４０、判定部４２を含む。また、等化処理部３０は、線形等化部４４、非線形等化部４６を含み、加算部３６は、可変ゲイン部６２、実行部６４を含む。また、等化誤差生成部４０、非線形等化部４６は、適応非線形等化部４８とグループ化される。さらに、信号として、線形等化用誤差信号３００、非線形等化用誤差信号３０２、仮判定信号３０６を含む。なお、本実施例では、ビタビ復号部３８が加算部３６によって加算された信号を順次仮判定する本発明の仮判定部として機能するが、ビタビ復号部３８とは別に仮判定部を設けてもかまわない。

図１のＡ／Ｄ変換部２２においてビットクロック毎にサンプリングされた再生信号は、線形等化部４４と非線形等化部４６とに順次入力される。線形等化部４４は、入力した再生信号を順次線形等化する。線形等化部４４は、トランスバーサルフィルタにて構成されており、多段タップで再生信号を遅延させるとともに、多段タップからの出力と複数のタップ係数とを乗算し、かつ乗算結果を加算する。ここで、加算結果が、前述の線形等化信号に相当する。また、線形等化部４４は、後述の等化誤差生成部４０から線形等化用誤差信号３００を入力し、線形等化用誤差信号３００をもとに、複数のタップ係数を導出する。ここで、複数のタップ係数の導出には、ＬＭＳ（Ｌｅａｓｔ Ｍｅａｎ Ｓｑｕａｒｅ）アルゴリズムのような適応アルゴリズムが使用される。線形等化部４４は、線形等化信号を第１遅延部３２を介して等化誤差生成部４０へ出力するとともに、第１遅延部３２を介さずに直接加算部３６へ出力する。

非線形等化部４６は、線形等化部４４における線形等化に並行して、再生信号を順次非線形等化する。非線形等化部４６は、ニューラルネットワークにて構成されている。非線形等化部４６における非線形等化の結果が、前述の非線形等化信号に相当する。また、非線形等化部４６は、後述の等化誤差生成部４０から、非線形等化用誤差信号３０２を入力し、非線形等化用誤差信号３０２をもとに、ニューラルネットワークにおいて使用される複数のタップ係数を導出する。ここで、非線形等化用誤差信号３０２は、第１遅延部３２からの遅延信号と第２遅延部３４からの遅延信号との和と、仮判定信号との差異にて生成されているので、非線形等化部４６は、仮判定信号を教師信号として複数の係数を導出するといえる。非線形等化部４６は、非線形等化信号を、第２遅延部３４を介して等化誤差生成部４０と、第２遅延部３４を介さずに直接に加算部３６へ出力する。

第１遅延部３２は、線形等化部４４からの線形等化信号を入力する。第１遅延部３２は、線形等化信号を遅延させた後、遅延した線形等化信号（以下、「線形等化信号」あるいは「遅延信号」という）を等化誤差生成部４０へ出力する。ここで、第１遅延部３２は、ビタビ復号部３８における仮判定のための処理遅延に応じた期間にわたって遅延を実行する。つまり、第１遅延部３２によって、線形等化部４４からビタビ復号部３８へ至った後にビタビ復号部３８から出力された仮判定信号３０６と、線形等化部４４からの線形等化信号とのタイミングが合わされる。第１遅延部３２は、例えば、ビットクロックで駆動されるラッチ回路にて構成される。第２遅延部３４は、非線形等化部４６からの非線形等化信号を入力する。第２遅延部３４は、非線形等化信号を遅延させた後、遅延した非線形等化信号（以下、「非線形等化信号」あるいは「遅延信号」という）を等化誤差生成部４０へ出力する。ここで、第２遅延部３４は、第１遅延部３２と同様に、ビタビ復号部３８における仮判定のための処理遅延に応じた期間にわたって遅延を実行する。

加算部３６は、線形等化部４４からの線形等化信号と、非線形等化部４６からの非線形等化信号とを入力する。加算部３６の内部には、可変ゲイン部６２、実行部６４が備えられている。可変ゲイン部６２は、ゲインを１から０間で変更することによって、線形等化部４４からの線形等化信号の大きさを変更する。実行部６４は、線形等化信号と非線形等化信号とを加算することによって、加算信号を生成する。なお、可変ゲイン部６２によって線形等化信号の大きさが変更されることによって、非線形等化信号と線形等化信号とが、変更可能な加算比率で加算される。加算部３６は、加算信号をビタビ復号部３８へ出力する。

ビタビ復号部３８は、加算部３６からの加算信号を入力し、加算信号に対してビタビ復号を実行する。ビタビ復号部３８は、加算信号からブランチメトリックを計算するブランチメトリック演算回路と、ブランチメトリックを１クロック毎に累積加算してパスメトリックを計算するパスメトリック演算回路と、パスメトリックが最小となるデータ系列を最も確からしい候補系列として選択して記憶するパスメモリとを含む。パスメモリは、複数の候補系列を格納しており、パスメトリック演算回路からの選択信号にしたがって候補系列を選択する。また、選択された候補系列がデータ系列として出力される。

また、ビタビ復号部３８は、パスメモリに記憶されているデータ系列に対して、パーシャルレスポンス規則にしたがって仮判定を実行することによって、加算信号を順次仮判定する。つまり、ビタビ復号部３８は、パスメモリに記憶されている候補系列のうちのひとつに対して、所定ビット数を使ってパーシャルレスポンスの仮判定動作を実行する。具体的に説明すると、ビタビ復号部３８は、パーシャルレスポンス等化が正常になされた場合に、所定の入力ビットに対する出力のレベルを仮判定し、入力ビットに対して仮判定したレベルを仮判定信号３０６として等化誤差生成部４０へ出力する。仮判定はパスメモリの最終結果に限らず、パスメモリの途中の候補系列に対してなされてもよい。例えば、パスメモリ長が６４ビットだとした場合、２４ビット目や３２ビット目の候補系列のひとつに対して仮判定がなされてもよい。

等化誤差生成部４０は、第１遅延部３２からの線形等化信号、第２遅延部３４からの非線形等化信号、ビタビ復号部３８からの仮判定信号３０６を入力する。前述のごとく、これらの信号のタイミングは合っている。等化誤差生成部４０は、線形等化誤差と非線形等化信号との和と、仮判定信号３０６との差異をもとに、線形等化用誤差信号３００を生成する。例えば、線形等化誤差と非線形等化信号との和が計算された後、和から仮判定信号３０６を減算することによって、線形等化用誤差信号３００が導出される。また、等化誤差生成部４０は、線形等化誤差と非線形等化信号との和と、仮判定信号３０６との差異をもとに、非線形等化用誤差信号３０２を生成する。例えば、線形等化誤差と非線形等化信号との和が計算された後、和から仮判定信号３０６を減算することによって、非線形等化用誤差信号３０２が導出される。等化誤差生成部４０は、線形等化用誤差信号３００を線形等化部４４へ出力し、非線形等化用誤差信号３０２を非線形等化部４６へ出力する。

非線形等化部４６は、非線形等化用誤差信号３０２をもとに、ニューラルネットワークのタップ係数を更新しているが、タップ係数が収束するまでの間、非線形等化部４６の動作が不安定になる。その結果、ビタビ復号部３８から出力されるデータ系列が誤る可能性が高くなる。そのため、収束前から、加算信号をビタビ復号部３８へ入力することは、好ましくない。これに対応するために、判定部４２は、非線形等化部４６における複数のタップ係数の収束を判定する。具体的に説明すると、判定部４２は、非線形等化用誤差信号３０２の二乗値を所定期間にわたって加算することにより積算する。また、判定部４２は、積算値としきい値とを比較し、積算値がしきい値以下になれば収束と判定する。一方、積算値がしきい値より大きければ、判定部４２は、収束していないと判定する。判定部４２は、加算部３６、等化誤差生成部４０へ判定結果を出力する。判定結果では、収束しているか否かが示されている。

加算部３６は、判定部４２において収束が判定されるまでの間、つまり収束していないと判定された場合、前述の加算信号をビタビ復号部３８へ出力せずに、線形等化部４４からの線形等化信号をビタビ復号部３８へ出力する。その際、可変ゲイン部６２は、ゲインを「１」に設定する。一方、加算部３６は、判定部４２において収束が判定された後、前述のごとく、加算信号をビタビ復号部３８へ出力する。つまり、ニューラルネットが収束するまでの間は、線形等化信号がビタビ復号部３８へ出力され、ニューラルネットが収束してからは、加算信号がビタビ復号部３８へ出力される。これにより、非線形等化信号による悪影響が低減される。なお、判定部４２において収束が判定された後、加算信号を生成する際に、可変ゲイン部６２はゲインを調節する。この処理については、後述する。

等化誤差生成部４０は、判定部４２において収束が判定されるまでの間、非線形等化信号を使用せず、線形等化信号と仮判定信号３０６との差異をもとに、線形等化用誤差信号３００を生成する。また、等化誤差生成部４０は、線形等化部４４に対して、線形等化用誤差信号３００をもとに複数のタップ係数を導出させる。一方、等化誤差生成部４０は、判定部４２において収束が判定された後、前述のごとく動作する。さらに、等化誤差生成部４０は、判定部４２からの判定結果に関係なく、線形等化信号と非線形等化信号との和と、仮判定信号３０６との差異をもとに、非線形等化用誤差信号３０２を生成する。これによっても、非線形等化信号による悪影響が低減される。

また、判定部４２は、収束を判定した後、非線形等化用誤差信号３０２の二乗値の総和である積算値がしきい値よりも再び大きくなった場合に、非線形等化部４６の複数のタップ係数の発散と判定する。その際、判定部４２は、非線形等化部４６に対して、複数のタップ係数を新たに導出させる。なお、非線形等化部４６は、所定の収束値以下となった場合には複数のタップ係数の更新を停止するだけでもよい。なお、ニューラルネットワークが最初から収束値に近いタップ係数で設定できれば当初から線形等化信号と非線形等化信号との加算信号をビタビ復号部３８へ出力しても構わないし、非線形等化用誤差信号３０２の収束をしきい値以下となった時に収束したと判定するのではなく、所定の時間経過をもって収束していると判断しても構わない。

可変ゲイン部６２における加算比率の変更は、どのタイミングで開始してもよいが、判定部４２が収束と判定したタイミング以降に開始する方が、係数を収束させる動作を安定させるために好ましい。その場合、線形等化部４４による補正がなされた後、線形等化部４４による補正が不十分であった点に対して非線形等化部４６による補正がなされる際に、加算比率が変化させられる。そのため、加算比率を変化することは、処理部２４における線形等化部４４の寄与率を変化させることに相当し、非線形等化部４６が線形等化部４４の機能の一部分を取り込んだといえる。

加算比率の調節によって、線形等化部４４の寄与がある程度小さくなと、等化性能が向上する。これは、線形等化部４４の寄与が小さくなると、非線形等化部４６の寄与が大きくなるので、非線形歪に対する補正能力が向上するからである。さらに、加算比率が小さくなると、非線形歪の補正に対する改善の余地が小さくなるので、性能向上は飽和する。その一方で、非線形等化部４６による係数変化の影響が大きくなるので、適応等化器としての安定性が低下しやすくなる。これに対応するため、安定性を観測して、加算比率の変更を制御することが望ましい。

判定部４２は、収束を判定した後、可変ゲイン部６２のゲインを下げていく。これは、収束の判定後、加算比率の調節を開始することに相当する。例えば、所定のゲインを設定してから一定期間経過したときに、非線形等化用誤差信号３０２の大きさを監視し、非線形等化用誤差信号３０２の大きさがしきい値αよりも大きければ、判定部４２は、ゲインをさらに小さくするように、可変ゲイン部６２に指示する。つまり、判定部４２は、収束が判定されてからの期間が経過するほど、線形等化信号の加算比率が小さくなるように、ゲインを調節する。なお、非線形等化用誤差信号３０２が増加に転じた場合に、判定部４２は、加算比率の変更を停止してもよい。可変ゲイン部６２は、判定部４２の指示に応じてゲインを設定する。

図３は、可変ゲイン部６２の動作概要を示す図である。縦軸が、非線形等化用誤差信号３０２の大きさを「誤差」として示し、横軸が、時間を示す。時刻「０」が、収束のタイミングに相当する。時刻「０」から時刻「Ｔ１」にわたって、ゲインが「１」に設定される。時刻「Ｔ１」において、誤差がしきい値αよりも大きいので、ゲインは、「１」よりも小さくなるように更新される。時刻「Ｔ２」、「Ｔ３」においても、誤差がしきい値αよりも大きいので、ゲインは、それまで設定された値よりも小さくなるように更新される。時刻「Ｔ４」において、誤差がしきい値α以上になるので、ゲインは更新されない。

図４は、線形等化部４４の構成を示す。線形等化部４４は、多段タップ５０、線形処理部５２を含む。多段タップ５０は、遅延タップ５４と総称される第１遅延タップ５４ａ、第２遅延タップ５４ｂ、第３遅延タップ５４ｃ、第Ｎ遅延タップ５４ｎを含む。線形処理部５２は、乗算部５６と総称される第１乗算部５６ａ、第２乗算部５６ｂ、第３乗算部５６ｃ、第Ｎ＋１乗算部５６ｎ＋１、タップ係数導出部５８、積算部６０を含む。

多段タップ５０は、複数の遅延タップ５４がシリアルに接続されることによって形成される。具体的に説明すると、第１遅延タップ５４ａは、再生信号を入力し、遅延後、再生信号を出力する。第２遅延タップ５４ｂは、第１遅延タップ５４ａからの再生信号を入力し、遅延後、再生信号を出力する。第３遅延タップ５４ｃから第Ｎ遅延タップ５４ｎも、同様の処理を実行する。遅延タップ５４への入力部分と出力部分が多段タップ５０からの出力信号であり、例えば、４つの遅延タップ５４が配置される場合、５つの出力信号が存在する。これらの出力信号は、乗算部５６へ出力されている。

乗算部５６は、遅延タップ５４からの出力信号を入力するとともに、タップ係数導出部５８からのタップ係数も入力する。ここで、タップ係数は、各出力信号に対応づけられて導出されている。乗算部５６は、出力信号とタップ係数とを乗算する。乗算部５６は、各乗算結果を積算部６０へ出力する。積算部６０は、乗算部５６からの乗算結果を次々に加算して加算結果である積算値を求める。加算結果である積算値が、前述の線形等化信号に相当する。積算部６０は、線形等化信号を出力する。タップ係数導出部５８は、線形等化用誤差信号３００を入力する。タップ係数導出部５８は、再生信号がパーシャルレスポンス特性に適合するように、線形等化用誤差信号３００、乗算部５６での乗算結果を使用して、複数のタップ係数を制御する。なお、タップ係数の導出には、例えばＬＭＳアルゴリズムのような適応アルゴリズムが使用されることによって、線形等化用誤差信号３００が小さくなるように制御される。なお、ＬＭＳアルゴリズムは、公知の技術であるので、ここでは説明を省略する。

図５は、非線形等化部４６の構成を示す。非線形等化部４６は、多段タップ７０、非線形処理部７２を含む。多段タップ７０は、遅延タップ７４と総称される第１遅延タップ７４ａ、第２遅延タップ７４ｂ、第Ｎ遅延タップ７４ｎを含む。非線形処理部７２は、乗算部７６と総称される第１１乗算部７６ａａ、第１２乗算部７６ａｂ、第１Ｍ乗算部７６ａｍ、第２１乗算部７６ｂａ、第２２乗算部７６ｂｂ、第２Ｍ乗算部７６ｂｍ、第（Ｎ＋１）１乗算部７６（ｎ＋１）ａ、第（Ｎ＋１）２乗算部７６（ｎ＋１）ｂ、第（Ｎ＋１）Ｍ乗算部７６（ｎ＋１）ｍ、積算部７８と総称される第１積算部７８ａ、第２積算部７８ｂ、第Ｍ積算部７８ｍ、関数演算部８０と総称される第１関数演算部８０ａ、第２関数演算部８０ｂ、第Ｍ関数演算部８０ｍ、乗算部８２と総称される第１乗算部８２ａ、第２乗算部８２ｂ、第Ｍ乗算部８２ｍ、積算部８４、関数演算部８６、タップ係数導出部８８を含む。

非線形等化部４６は、図示のごとく、３層パーセプトロン型のニューラルネットワークにて構成される。ここで、入力層が多段タップ７０に相当し、隠れ層が関数演算部８０に相当し、出力層が関数演算部８６に相当する。多段タップ７０は、複数の遅延タップ７４がシリアルに接続されることによって形成される。具体的に説明すると、第１遅延タップ７４ａは、再生信号を入力し、遅延後、再生信号を出力する。第２遅延タップ７４ｂは、第１遅延タップ７４ａからの再生信号を入力し、遅延後、再生信号を出力する。第Ｎ遅延タップ７４ｎも、同様の処理を実行する。遅延タップ７４への入力部分と出力部分が多段タップ７０からの出力信号である。これらの出力信号は、乗算部７６へ出力されている。

乗算部７６は、多段タップ７０からの出力信号と、タップ係数導出部８８からのタップ係数とを乗算する。具体的に説明すると、第ＩＪ乗算部７６ｉｊは、多段タップ７０の先頭からｉ番目の出力信号Ｓ（ｉ）と、タップ係数Ｗ１（ｉ，ｊ）とを乗算することによって、乗算結果Ｕ（ｉ，ｊ）を生成する。積算部７８は、乗算部７６における乗算結果を次々に加算する積算を行う。具体的に説明すると、第Ｊ積算部７８ｊは、乗算結果Ｕ（１，ｊ）、Ｕ（２，ｊ）、Ｕ（３，ｊ）、・・・、Ｕ（ｎ＋１，ｊ）を加算して積算することによって、積算結果Ｖ（ｊ）を生成する。関数演算部８０は、積算部７８における積算結果Ｖ（ｊ）にシグモイド関数を演算する。シグモイド関数は、次のように示される。
ｆ（ｘ）＝（１−ｅｘｐ（−αｘ））/（１＋ｅｘｐ（−αｘ））…（式１）
ここで、式１のｘに積算結果Ｖ（ｊ）が入力される。ここでは、第Ｊ関数演算部８０ｊでの演算結果をＸ（ｊ）と示し、当該演算結果が隠れ層からの出力に相当する。

乗算部８２は、関数演算部８０における演算結果とタップ係数導出部８８からのタップ係数とを乗算する。具体的に説明すると、第Ｊ乗算部８２ｊは、第Ｊ関数演算部８０ｊにおける演算結果Ｘ（ｊ）と、タップ係数Ｗ２（ｊ）とを乗算することによって、乗算結果Ｙ（ｊ）を生成する。積算部８４は、乗算部８２における乗算結果を次々に加算する積算を行う。ここでは、すべての乗算部８２における乗算結果が加算されて積算され。積算結果Ｚが生成される。関数演算部８６は、積算部８４における積算結果にシグモイド関数を演算する。ここでは、式１のｘに積算結果Ｚが入力される。関数演算部８６の演算結果が、出力層からの出力に相当し、前述の非線形等化信号に相当する。

タップ係数導出部８８は、乗算部７６および乗算部８２において使用されるタップ係数Ｗ１（ｉ，ｊ）とＷ２（ｊ）とを導出する。なお、Ｗ１（ｉ，ｊ）、Ｗ２（ｊ）の初期値として、ランダムな値や収束後に近い値が設定される。また、タップ係数導出部８８は、図４のタップ係数導出部５８と同様にＬＭＳアルゴリズムによって、Ｗ１（ｉ，ｊ）、Ｗ２（ｊ）を更新する。ここで、Ｗ１（ｉ，ｊ）、Ｗ２（ｊ）の学習は、バックプロパゲーションによってなされる。非線形等化用誤差信号３０２の二乗値は、次のように示される。
Ｅ＝（Ａ−Ｄ）^２…（式２）

ここで、Ａは、線形等化信号と非線形等化信号との和に相当し、Ｄは、仮判定信号３０６に相当する。つまり、Ａ−Ｄは、非線形等化用誤差信号３０２に相当する。タップ係数導出部８８は、Ｅが最小となるように、Ｗ１（ｉ，ｊ）、Ｗ２（ｊ）を制御する。出力層でのバックプロパゲーションの結果は次のように示される。
（∂Ｅ）／（∂Ｙ（ｊ）)＝ｆ’（Ｙ（ｊ））×２（Ａ−Ｄ）…（式３）
タップ係数導出部８８は、タップ係数Ｗ２（ｊ）を次のように更新する。
Ｗ２（ｊ）＝Ｗ２（ｊ）_ｏｌｄ−ε×（∂Ｅ）／（∂Ｗ２（ｊ））…（式４）

ここで、Ｗ２（ｊ）_ｏｌｄは、ひとつ前のタイミングにおけるタップ係数Ｗ２（ｊ）を示す。一方、隠れ層でのバックプロパゲーションは次のように示される。
（∂Ｅ）／（∂Ｕ（ｉ，ｊ））＝
ｆ’（Ｕ（ｉ，ｊ））×（∂Ｅ）／（∂Ｙ（ｊ））×Ｗ２（ｊ）…（式５）
タップ係数導出部８８は、タップ係数Ｗ１（ｉ，ｊ）を次のように更新する。
Ｗ１（ｉ，ｊ）＝
Ｗ１（ｉ，ｊ）_ｏｌｄ−ε×（∂Ｅ）／（∂Ｗ１（ｉ，ｊ））…（式６）
ここで、Ｗ１（ｉ，ｊ）_ｏｌｄは、ひとつ前のタイミングにおけるタップ係数Ｗ１（ｉ，ｊ）を示す。

図６は、ビタビ復号部３８の構成を示す。ビタビ復号部３８は、ブランチメトリック演算部９０、パスメモリ部９２、多数決部９４、特定部９６を含む。また、信号として、選択信号ＳＥＬ、ビット信号３０４を含む。ブランチメトリック演算部９０は、図示しない３６からの線形等化信号あるいは加算信号（以下、「加算信号」と総称する）をもとに、ブランチメトリック演算およびパスメトリック演算を実行する。そのため、ブランチメトリック演算部９０には、前述のブランチメトリック演算回路およびパスメトリック演算回路が含まれる。前述のごとく、本実施例では、パーシャルレスポンス方式が適用されているが、ビタビ復号部３８の構成を説明する前に、ここでは、パーシャルレスポンス方式における状態遷移を説明する。

図７は、ビタビ復号部３８がパーシャルレスポンス（１，２，２，２，１）に対応する場合の状態遷移を示す。パーシャルレスポンス（１，２，２，２，１）では、振幅が±４の範囲に収まる。４ビットをひとつの組合せとすれば、組合せに含まれる値に応じて、Ｓ０からＳ９までの１０状態が規定されている。また、次に入力されるビット値に応じて図示のごとく、状態が遷移する。例えば、状態Ｓ０にビット値「１」が入力されると、状態Ｓ１への遷移がなされる。ここで、状態間を結ぶ矢印に「ｘ／ｙ」のような値が示されているが、ｘは、入力されるビット値を示し、ｙは、もとの状態に新たなビット値が加わった５ビットに対する仮判定値を示す。図８は、ビタビ復号部３８がパーシャルレスポンス（１，２，２，２，１）に対応する場合の状態遷移を示す。図８は、連続したふたつのタイミングでの状態を示しており、各状態は、図７と同様である。

図９は、ブランチメトリック演算部９０の構成を示す。ブランチメトリック演算部９０は、加算部１１０と総称される第１加算部１１０ａ、第２加算部１１０ｂ、第３加算部１１０ｃ、第４加算部１１０ｄ、第５加算部１１０ｅ、第６加算部１１０ｆ、第７加算部１１０ｇ、第８加算部１１０ｈ、第９加算部１１０ｉ、第１０加算部１１０ｊ、第１１加算部１１０ｋ、第１２加算部１１０ｌ、第１３加算部１１０ｍ、第１４加算部１１０ｎ、第１５加算部１１０ｏ、第１６加算部１１０ｐ、二乗回路１１２と総称される第１二乗回路１１２ａ、第２二乗回路１１２ｂ、第３二乗回路１１２ｃ、第４二乗回路１１２ｄ、第５２二乗回路１１２ｅ、第６二乗回路１１２ｆ、第７二乗回路１１２ｇ、第８二乗回路１１２ｈ、第９二乗回路１１２ｉ、第１０二乗回路１１２ｊ、第１１二乗回路１１２ｋ、第１２二乗回路１１２ｌ、第１３二乗回路１１２ｍ、第１４二乗回路１１２ｎ、第１５二乗回路１１２ｏ、第１６二乗回路１１２ｐ、ＡＣＳ回路１１４と総称される第１ＡＣＳ回路１１４ａ、第２ＡＣＳ回路１１４ｂ、第３ＡＣＳ回路１１４ｃ、第４ＡＣＳ回路１１４ｄ、第５ＡＣＳ回路１１４ｅ、第６ＡＣＳ回路１１４ｆ、加算部１１６と総称される第１加算部１１６ａ、第２加算部１１６ｂ、第３加算部１１６ｃ、第４加算部１１６ｄを含む。また、選択信号ＳＥＬと総称される第０選択信号ＳＥＬ０、第１選択信号ＳＥＬ１、第２選択信号ＳＥＬ２、第７選択信号ＳＥＬ７、第８選択信号ＳＥＬ８、第９選択信号ＳＥＬ９を含む。

加算部１１０は、加算信号から所定の目標値を減じる。二乗回路１１２は、加算部１１０における減算結果の二乗値を計算する。ＡＣＳ回路１１４は、二乗回路１１２からの二乗に対して、加算、比較、選択によるメトリック演算を実行する。また、ＡＣＳ回路１１４は、メトリック演算の結果として、第０選択信号ＳＥＬ０、第１選択信号ＳＥＬ１、第２選択信号ＳＥＬ２、第７選択信号ＳＥＬ７、第８選択信号ＳＥＬ８、第９選択信号ＳＥＬ９を出力する。また、パーシャルレスポンス特性からＡＣＳ回路１１４へ入力されない二乗値も存在する。そのような二乗値に対して、加算部１１６において加算がなされる。図６に戻る。

パスメモリ部９２は、ブランチメトリック演算部９０からの選択信号ＳＥＬを入力し、選択信号ＳＥＬに応じたパスを記憶する。図１０は、パスメモリ部９２の構成を示す。パスメモリ部９２は、メモリ１２０と総称される第１１メモリ１２０ａａ、第１２メモリ１２０ａｂ、第１３メモリ１２０ａｃ、第１４メモリ１２０ａｄ、第１５メモリ１２０ａｅ、第１６メモリ１２０ａｆ、第１７メモリ１２０ａｇ、第１８メモリ１２０ａｈ、第１９メモリ１２０ａｉ、第１１０メモリ１２０ａｊ、第２１メモリ１２０ｂａ、第２２メモリ１２０ｂｂ、第２３メモリ１２０ｂｃ、第２４メモリ１２０ｂｄ、第２５メモリ１２０ｂｅ、第２６メモリ１２０ｂｆ、第２７メモリ１２０ｂｇ、第２８メモリ１２０ｂｈ、第２９メモリ１２０ｂｉ、第２１０メモリ１２０ｂｊ、第（Ｌ＋１）１メモリ１２０（ｌ＋１）ａ、第（Ｌ＋１）２メモリ１２０（ｌ＋１）ｂ、第（Ｌ＋１）３メモリ１２０（ｌ＋１）ｃ、第（Ｌ＋１）４メモリ１２０（ｌ＋１）ｄ、第（Ｌ＋１）５メモリ１２０（ｌ＋１）ｅ、第（Ｌ＋１）６メモリ１２０（ｌ＋１）ｆ、第（Ｌ＋１）７メモリ１２０（ｌ＋１）ｇ、第（Ｌ＋１）８メモリ１２０（ｌ＋１）ｈ、第（Ｌ＋１）９メモリ１２０（ｌ＋１）ｉ、第（Ｌ＋１）１０メモリ１２０（ｌ＋１）ｊ、選択部１２２と総称される第１１選択部１２２ａａ、第１２選択部１２２ａｂ、第１３選択部１２２ａｃ、第１４選択部１２２ａｄ、第１５選択部１２２ａｅ、第１６選択部１２２ａｆ、第Ｌ１選択部１２２ｌａ、第Ｌ２選択部１２２ｌｂ、第Ｌ３選択部１２２ｌｃ、第Ｌ４選択部１２２ｌｄ、第Ｌ５選択部１２２ｌｅ、第６Ｌ６選択部１２２ｌｆ、多数決部１２４を含む。

ここでは、Ｌ＋１のメモリ１２０によってひとつのパスが記憶され、かつ図７、８に示した１０種類の状態のそれぞれに対応するように、１０種類のパスが記憶される。選択部１２２は、選択信号ＳＥＬに応じて、いずれかのパスを選択する。選択されたパスが、生き残りパス相当する。多数決部１２４は、第（Ｌ＋１）１メモリ１２０（ｌ＋１）ａから第（Ｌ＋１）１０メモリ１２０（ｌ＋１）ｊのそれぞれに記憶されたビット値を入力し、多数決を実行する。多数決によって選択されたビット値が、復号結果に相当する。多数決部１２４は、復号結果を出力する。なお、パスの途中のメモリ１２０に記憶されたビット値がビット信号３０４と出力される。ビット信号３０４には、１０種類のパスのうち、同一のタイミングに対応した１０のビット値が含まれる。図６に戻る。

多数決部９４は、ビット信号３０４を入力し、ビット信号３０４に含まれた１０のビット値に対して多数決を実行する。多数決部９４は、多数決によって選択したビット値（以下、「選択値」という）を特定部９６へ出力する。特定部９６は、多数決部９４からの選択値を入力し、ラッチにて選択値を保持する。ここで、特定部９６は、過去の選択値を含めて、５つのタイミングに対応した選択値からひとつの組合せを選択する。なお、特定部９６に新たな選択値が入力されると、組合せの中から最も過去の選択値が除外されることによって、組合せが更新される。

図１１は、特定部９６に記憶されたテーブルのデータ構造を示す。図示のごとく、メモリ値欄２００、ｂ（ｋ）欄２０２、ｂ（ｋ−１）欄２０４、ｂ（ｋ−２）欄２０６、ｂ（ｋ−３）欄２０８、ｂ（ｋ−４）欄２１０、仮判定出力欄２１２が含まれる。ここで、ｂ（ｋ）は、最も新しく入力された選択値に相当し、ｂ（ｋ−１）は、ひとつ前のタイミングに入力された選択値に相当し、ｂ（ｋ−４）は、４つ前のタイミングに入力された選択値に相当する。前述のごとく、これらはラッチにて保持されている。ｂ（ｋ）欄２０２からｂ（ｋ−４）欄２１０には、ラッチに保持された選択値が取り得る値の組合せが示されている。メモリ値欄２００では、取り得る値に対応したメモリ値が示され、仮判定出力欄２１２では、取り得る値に対応した仮判定値が示されている。例えば、パスメモリの内容が「０００００」であれば仮判定値「−４」、「００００１」であれば仮判定値「−３」が対応づけられている。図６に戻る。特定部９６は、図１１に示したテーブルを参照しながら、組合せに対応した仮判定値を特定する。特定部９６は、仮判定値を仮判定信号３０６として出力する。

以上の構成による再生装置１００の動作を説明する。図１２は、加算部３６における加算手順を示すフローチャートである。判定部４２は、非線形等化用誤差信号３０２を入力し、非線形等化用誤差信号３０２の大きさを導出する。非線形等化用誤差信号３０２の大きさがしきい値以内に収束していなければ（Ｓ１０のＮ）、判定部４２は、加算部３６に線形等化信号を出力させる（Ｓ１２）。一方、非線形等化用誤差信号３０２の大きさがしきい値以内に収束していれば（Ｓ１０のＹ）、判定部４２は、加算部３６に加算信号を出力させる（Ｓ１４）。この動作は、収束するまで繰り返し行われるのは言うまでもない。

図１３は、加算部３６における加算比率の変更手順を示すフローチャートである。ここでは、前述の説明とは異なった手順を説明する。判定部４２は、非線形等化用誤差信号３０２を入力し、非線形等化用誤差信号３０２の大きさを導出する。係数更新がなされ（Ｓ５０）、非線形等化用誤差信号３０２の大きさをもとに、判定部４２が収束と判定しなければ（Ｓ５２のＮ）、ステップ５０に戻る。判定部４２が収束と判定した場合（Ｓ５２のＹ）、非線形等化用誤差信号３０２がＥ１として保存される（Ｓ５４）。係数更新がなされ（Ｓ５６）、その結果得られた非線形等化用誤差信号３０２がＥ２として保存される（Ｓ５８）。Ｅ１とＥ２の差が、あらかじめ設定した評価量よりも大きい場合（Ｓ６０のＹ）、改善ありとして、ステップ５６に戻る。一方、Ｅ１とＥ２の差が、あらかじめ設定した評価量よりも大きくない場合（Ｓ６０のＮ）、改善なしとして、処理が終了される。
この手順において、数回更新された非線形等化用誤差信号３０２の平均値をＥ２の値として使用してもよい。また、加算比率の変化範囲に上限下限が設定されてもよい。

図１４は、等化誤差生成部４０における生成手順を示すフローチャートである。判定部４２は、非線形等化用誤差信号３０２を入力し、非線形等化用誤差信号３０２の大きさを導出する。非線形等化用誤差信号３０２の大きさがしきい値以内に収束していなければ（Ｓ２０のＮ）、等化誤差生成部４０は、第１遅延部３２からの遅延信号と仮判定信号３０６との差を線形等化用誤差信号３００として線形等化部４４へ出力する（Ｓ２２）。また、等化誤差生成部４０は、第１遅延部３２からの遅延信号と第２遅延部３４からの遅延信号との和と、仮判定信号３０６との差を非線形等化用誤差信号３０２として非線形等化部４６へ出力する（Ｓ２４）。一方、非線形等化用誤差信号３０２の大きさがしきい値以内に収束していれば（Ｓ２０のＹ）、等化誤差生成部４０は、第１遅延部３２からの遅延信号と第２遅延部３４からの遅延信号との和と、仮判定信号３０６との差を線形等化用誤差信号３００として線形等化部４４へ出力する（Ｓ２６）。また、等化誤差生成部４０は、第１遅延部３２からの遅延信号と第２遅延部３４からの遅延信号との和と、仮判定信号３０６との差を非線形等化用誤差信号３０２として非線形等化部４６へ出力する（Ｓ２８）。

図１５は、非線形等化部４６における係数の導出手順を示すフローチャートである。判定部４２は、非線形等化用誤差信号３０２の大きさが収束した後も、継続して非線形等化用誤差信号３０２の大きさを導出する。大きさがしきい値よりも大きくなった場合（Ｓ４０のＹ）、線形等化部４４は、非線形等化部４６へ新たにタップ係数を導出させる（Ｓ４２）。大きさがしきい値よりも大きくならなければ（Ｓ４０のＮ）、処理は終了される。

図１６（ａ）−（ｃ）は、従来および再生装置１００による出力信号のヒストグラムを示す。図１６（ａ）は、従来の線形波形等化器で等化した信号のヒストグラムを示す。このときのビットエラーレートは、１．１×１０^−２である。一方、図１６（ｂ）は、再生装置１００で加算比率の変化を行わなかった場合の信号のヒストグラムを示す。このときの目標値は、前述のごとく、パーシャルレスポンス（１，２，２，２，１）の９値としている。また、このときのビットエラーレートは、１．５×１０^−４である。さらにまた、図１６（ｃ）は、再生装置１００で加算比率の変化を行なった場合の信号のヒストグラムを示す。あった。このときのビットエラーレートは、０．８×１０^−４であり、図１６（ｂ）の場合に比べてさらに改善されている。この場合の加算比率の変化率は、約２０％前後である。従来の線形波形等化器における特性悪化は、波形に非線形成分が含まれているので、ビタビ目標値に収束がなされないためであると推定される。また、加算比率を変化させることで、さらに非線形成分の改善が進み特性が向上したと推定される。

本発明の実施例によれば、線形等化と非線形等化とを並列に実行するとともに、線形等化信号と非線形等化信号を加算し、加算信号を仮判定した結果を教師信号とするので、トレーニング信号の代わりに仮判定信号を教師信号に使用できる。また、トレーニング信号の代わりに仮判定信号を教師信号に使用するので、トレーニング信号を使用せずに、非線形等化のための係数を導出できる。また、トレーニング信号を使用せずに、非線形等化のための係数が導出されるので、トレーニング信号を使用せずに非線形等化を実行できる。また、トレーニング信号を使用せずに、非線形等化のための係数が導出されるので、記録密度の向上や記録パワー変動等によって生じる再生信号の非線形歪をトレーニング信号なしで低減できる。

また、パーシャルレスポンス規則にしたがった仮判定が実行されるので、パーシャルレスポンス処理に対応できる。また、非線形等化の係数が収束されるまで、非線形等化信号をビタビ復号部へ出力しないので、仮判定信号の精度の悪化を抑制できる。また、非線形等化の係数が収束されるまでの仮判定信号の精度の悪化が抑制されるので、処理の初期段階であっても、等化処理の精度の悪化を抑制できる。また、非線形等化の係数が収束されるまで、線形等化のための係数を導出するために、非線形等化信号を使用しないので、当該係数の導出精度の悪化を抑制できる。また、非線形等化の係数が収束されるまでの線形等化のための係数の導出精度の悪化が抑制されるので、処理の初期段階であっても、等化処理の精度の悪化を抑制できる。また、非線形等化用誤差信号の発散を検出した場合に複数の係数を新たに導出するので、等化特性の悪化を抑制できる。また、非線形等化部の出力と線形等化部の出力を最適な比率で混合することにより特性をさらに改善できる。また、非線形等化の係数が収束してから、加算比率の変更を開始するので、処理の安定性が損なわれることを抑制できる。また、処理の安定性が損なわれることが抑制されるので、安定な動作で特性を改善できる。

（実施例２）
本発明の実施例２は、実施例１と同様に、線形波形等化器と非線形波形等化器とを並列に配置した再生装置に関する。線形波形等化器と非線形波形等化器とは、いずれも多段タップを備える。実施例２に係る再生装置では、回路規模を減少させるために、線形波形等化器と非線形波形等化器とにおいて、多段タップが共通化される。実施例２に係る再生装置１００、処理部２４は、図１、図２と同様のタイプである。ここでは、実施例１との差異を中心に説明する。

図１７は、本発明の実施例２に係る等化処理部３０の構成を示す。等化処理部３０は、線形処理部５２、非線形処理部７２、多段タップ１３０を含む。多段タップ１３０は、遅延タップ１３２と総称される第１遅延タップ１３２ａ、第２遅延タップ１３２ｂ、第３遅延タップ１３２ｃ、第Ｎ遅延タップ１３２ｎを含む。

多段タップ１３０は、図４の線形等化部４４に含まれる多段タップ５０、図５の非線形等化部４６に含まれる多段タップ７０と同様に構成されており、複数の遅延タップ１３２がシリアルに接続されている。つまり、多段タップ１３０は、線形等化部と非線形等化部とにおいて共通化されている。多段タップ１３０からの出力は、線形処理部５２へ出力されるとともに非線形処理部７２へも出力されている。線形処理部５２は、図４に示された構成と同様であり、非線形処理部７２は、図５に示された構成と同様である。ここでは、これらの説明を省略する。

本発明の実施例によれば、線形等化と非線形等化とにおいて、多段タップが共通化されるので、回路規模の増加を抑制できる。また、線形等化と非線形等化とにおいて同一の処理を実行している多段タップを共通化しているので、線形等化と非線形等化とに対する処理精度の悪化を抑制できる。また、等化処理の精度を抑制させながら、回路規模を低減できる。

以上、本発明を実施例をもとに説明した。この実施例は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

本発明の実施例１と２において、線形等化部４４および非線形等化部４６は、いずれも複数のタップ係数を使用しており、複数のタップ係数を適応的に導出している。しかしながらこれに限らず例えば、非線形等化部４６は、複数のタップ係数を適応的に導出し、線形等化部４４は、複数のタップ係数として固定値を使用してもよい。つまり、線形等化部４４は、複数のタップ係数を適応的に導出しなくてもよい。図１８は、本発明の変形例に係る処理部２４の構成を示す。処理部２４は、図２と比較して遅延部１４０を備える。ここでは、図２との差異を中心に説明する。加算部３６は、線形等化部４４からの線形等化信号と非線形等化部４６からの非線形等化信号とを加算する。その際、可変ゲイン部６２では、等化誤差生成部４０において導出された非線形等化用誤差信号３０２をもとに、ゲインが調節される。遅延部１４０は、等化誤差生成部４０から出力した信号を遅延させる。ここで、遅延部１４０は、ビタビ復号部３８における処理遅延に応じた期間にわたって遅延を実行する。また、等化誤差生成部４０は、遅延部１４０において遅延した信号と、ビタビ復号部３８からの仮判定信号３０６との差異をもとに非線形等化用誤差信号３０２を生成し、非線形等化部４６は、非線形等化用誤差信号３０２をもとに複数の係数を導出する。本変形例によれば、線形等化のための係数を固定値とするので、等化処理の安定性を向上できる。また、線形等化のための係数を固定値とするので、処理を簡易にできる。

１０ 光ディスク、 １２ 光ディスク駆動装置、 １４ 光ピックアップ、 １６ プリアンプ部、 １８ ＡＧＣ部、 ２０ ＰＬＬ部、 ２２ Ａ／Ｄ変換部、 ２４ 処理部、 ２６ 制御部、 ３０ 等化処理部、 ３２ 第１遅延部、 ３４ 第２遅延部、 ３６ 加算部、 ３８ ビタビ復号部、 ４０ 等化誤差生成部、 ４２ 判定部、 ４４ 線形等化部、 ４６ 非線形等化部、 ４８ 適応非線形等化部、 ６２ 可変ゲイン部、 ６４ 実行部、 １００ 再生装置。

Claims (3)

1. 処理対象の信号を順次入力する入力部と、
   前記入力部において入力した信号を順次線形等化する線形等化部と、
   前記線形等化部における線形等化に並行して、前記入力部において入力した信号を順次非線形等化する適応非線形等化部と、
   前記適応非線形等化部において非線形等化した信号と、前記線形等化部において線形等化した信号とを、変更可能な加算比率で加算する加算部と、
   前記加算部において加算した信号を順次仮判定する仮判定部とを備え、
   前記適応非線形等化部は、前記仮判定部において仮判定した信号を教師信号として複数の係数を導出するとともに、複数の係数をもとに、非線形等化を実行し、
   前記複数の係数の収束を判定する判定部をさらに備え、
   前記加算部は、前記判定部において収束が判定されるまでの間、前記線形等化部において線形等化した信号を前記仮判定部へ出力し、前記判定部において収束が判定された後、加算した信号を前記仮判定部へ出力するとともに、前記判定部において収束が判定されてからの期間が経過するほど、前記線形等化部において線形等化した信号の加算比率が小さくなるように、加算比率の調節を実行することを特徴とする等化器。
2. 入力した信号を順次線形等化する線形等化ステップと、
   線形等化に並行して、入力した信号を順次非線形等化する適応非線形等化ステップと、
   非線形等化した信号と線形等化した信号とを、変更可能な加算比率で加算する加算ステップと、
   加算した信号を順次仮判定する仮判定ステップとを備え、
   前記適応非線形等化ステップは、仮判定した信号を教師信号として複数の係数を導出するとともに、複数の係数をもとに、非線形等化を実行し、
   前記複数の係数の収束を判定する判定ステップをさらに備え、
   前記加算ステップは、前記判定ステップにおいて収束が判定されるまでの間、線形等化した信号を前記仮判定ステップへ出力し、前記判定ステップにおいて収束が判定された後、加算した信号を前記仮判定ステップへ出力するとともに、前記判定ステップにおいて収束が判定されてからの期間が経過するほど、線形等化した信号の加算比率が小さくなるように、加算比率の調節を実行することを特徴とする等化方法。
3. 入力した信号を順次線形等化する線形等化ステップと、
   線形等化に並行して、入力した信号を順次非線形等化する適応非線形等化ステップと、
   非線形等化した信号と線形等化した信号とを、変更可能な加算比率で加算する加算ステップと、
   加算した信号を順次仮判定する仮判定ステップと、をコンピュータに実行させるためのプログラムであり、
   前記適応非線形等化ステップは、仮判定した信号を教師信号として複数の係数を導出するとともに、複数の係数をもとに、非線形等化を実行し、
   前記複数の係数の収束を判定する判定ステップをさらにコンピュータに実行させ、
   前記加算ステップは、前記判定ステップにおいて収束が判定されるまでの間、線形等化した信号を前記仮判定ステップへ出力し、前記判定ステップにおいて収束が判定された後、加算した信号を前記仮判定ステップへ出力するとともに、前記判定ステップにおいて収束が判定されてからの期間が経過するほど、線形等化した信号の加算比率が小さくなるように、加算比率の調節を実行することを特徴とするプログラム。

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