JP4216259B2 - データ格納のための高速混成アナログ／デジタルｐｒｍｌデータ検出及びクロック復元装置及び方法 - Google Patents

データ格納のための高速混成アナログ／デジタルｐｒｍｌデータ検出及びクロック復元装置及び方法 Download PDF

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Description

本発明は、ＰＲＭＬ(Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ)データ検出及びクロック復元装置及び方法、特に少ない面積を占め、電力消費を低減でき、かつ動作速度が改善されたデータ格納のための高速混成デジタル/アナログＰＲＭＬデータ検出及びクロック復元装置及び方法に関する。
ＰＲＭＬ技術は、コンピュータハードディスクと光ディスクの読み出しチャネルの信号処理方式の１つであって、高い格納密度と伝送率とが得られるため、最近広く用いられている。また、ＰＲＭＬ関連技術が進展しており、多くの具体化手段が提案されている。
図１は、一般的な光ディスクシステムの一部分を示しているブロック図である。図１に示しているように、一般的な光ディスクシステムは、デジタル多機能ディスク(Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ：ＤＶＤ)やコンパクトディスク(Ｃｏｍｐａｃｔ Ｄｉｓｋ：ＣＤ)などのような光ディスク１０に記録されたデータを読み出すピックアップ２０、ピックアップ２０が読み出した信号をＲＦ信号に変換させるＲＦブロック３０、ＲＦブロックが出力するＲＦ信号を処理するためのデータ処理ＤＰブロック９０、及びＲＦブロックから出力されるＲＦ信号のビットエラー率(Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ：ＢＥＲ)を改善して、データ処理ブロック９０に伝達するＰＲＭＬ(Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ)ブロック８０を有している。
図２は、従来のＰＲＭＬブロックの構成図である。図２に示しているように、従来のＰＲＭＬブロックは、アナログ増幅及び等化部５０、Ａ/Ｄコンバータ５２、ＤＣオフセット除去部５４、クロック回復回路部７０、適応型デジタル等化器５６、レベル誤差探知器５８及びビタビデコーダ６０を備える。
アナログ増幅及び等化部５０は、複数のＤ/Ａコンバータ４１、４２、可変利得増幅器４４、アナログ等化器４６及びアナログ利得調節コントローラ４８を備える。
可変利得増幅器(Ｖａｒｉａｂｌｅ Ｇａｉｎ Ａｍｐｌｉｆｉｅｒ：ＶＧＡ)４４は、ＲＦ入力信号を増幅し、アナログ自動利得調節(Ａｎａｌｏｇ Ｇａｉｎ Ｃｏｎｔｒｏｌ：ＡＧＣ)コントローラ４８は、アナログ等化器４６から出力される出力信号のレベルを一定に維持する。アナログ等化器４６は、ローパスフィルタを使用して可変利得増幅器４４で増幅されたＲＦ信号を等化する。
ローパスフィルタの帯域幅と上昇利得(ｂｏｏｓｔｉｎｇ ｇａｉｎ)は、固定された入力媒介変数(Ｆｉｘｅｄ Ｐａｒａｍｅｔｅｒｓ)によって調節される。アナログ等化器４６で等化されて出力された信号は、Ａ/Ｄコンバータ５２を経てサンプリングされて、デジタルＲＦ信号に変換される。ＤＣオフセット除去部５４は、サンプリングされたデジタルＲＦ信号を受け取って、直流オフセット成分を除去する。ＤＣオフセット除去部５４から出力された信号は、クロック回復回路部７０及び適応型デジタル等化器５６に入力される。
クロック回路回復部７０は、周波数及び位相誤差検出器７２、デジタルループフィルタ７４、第３Ｄ/Ａコンバータ７６及び電圧制御オシレ−タ７８を含む。
適応型デジタル等化器５６は、ＦＩＲフィルタを使用して直流オフセット成分が除去されたデジタルＲＦ信号を所望の形態に等化する。このように等化されたデジタルＲＦ信号は、ビタビデコーダ６０及びレベル誤差探知器５８に入力される。
レベル誤差探知器５８は、所望のチャネルレベルと適応型デジタル等化器５６から入力された実際のデジタルＲＦ信号レベルの差から誤差信号を計算して、ビタビデコーダ６０及び適応型デジタル等化器５６に提供する。ビタビデコーダ６０は、適応型デジタル等化器５６で等化された信号をデコードしてデータを復元した後、データ処理ブロック９０に伝達する。
上述した通り、従来のＰＲＭＬデータ検出装置は、典型的な動作速度条件である４２０ＭＨｚの最大速度で動作し、適応型デジタル等化器５６の内部にＦＩＲフィルタを使用することによって、ＲＦ信号を等化する。しかし、このようなＦＩＲフィルタは、一連の加算器(ａｄｄｅｒ)と乗算器(ｍｕｌｔｉｐｌｉｅｒ)とを備えるため、チップ面積を小型化することができず、動作速度が極めて制約的であるという問題点がある。
また、クロック回復回路部７０のデジタルループフィルタ７４は、適応型デジタル等化器５６のように、複数の加算器と乗算器を利用するため、チップ面積を小型化することができず、動作速度が極めて制約的であるという問題点がある。
特に、最近にはバッテリーで動作するノートブックの使用が増加するにつれて、電力消費を減らすことが重要な問題となっているのにもかかわらず、従来のＰＲＭＬデータ検出装置ではこれを解決できないという問題点がある。
本発明は、上述した従来の問題点を解決するためになされたものであって、その目的とするところは、従来のＰＲＭＬデータ検出装置において、デジタルＦＩＲフィルタ及びデジタルループフィルタに代わって、チップ面積を減らし、システムの動作速度を向上し、電力消費を低減できる高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置及び方法を提供することにある。
また、本発明の他の目的は、可変利得増幅器(ＶＧＡ)及びアナログ等化器の利得を調節して、所望のターゲットチャネルモデルに実際のチャネルデータを等化するための、データ格納のための高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置及び方法を提供することである。
前記目的を達成するため、本発明に係るデータ格納のための高速混成デジタル/アナログＰＲＭＬデータ検出及びクロック復元装置は、入力アナログＲＦ信号の利得を増幅して提供する可変利得増幅器と、アナログＲＦ信号を等化して出力するアナログ等化器と、等化されたアナログＲＦ信号をサンプリングしてデジタルＲＦ信号に転換し出力するＡ/Ｄコンバータと、Ａ/Ｄコンバータから出力されたデジタルＲＦ信号のうち、ＤＣオフセット成分を除去して、ＤＣオフセット除去信号を出力するＤＣオフセット除去部と、ＤＣオフセット除去信号から所望のチャネル特性モデルで要求される基準レベルのうち、いずれかの値を有するように、ＤＣオフセット除去信号の判別レベルを検出し、判別レベルとＤＣオフセット除去信号の実際レベルとの間の差であるレベル誤差値を算出するレベル誤差探知器と、ＤＣオフセット除去信号をデコードしてデータを復元するビタビデコーダと、及び所定の周波数別にレベル誤差値を異にして格納し、レベル誤差値に基づいて、各周波数成分別に所定の係数値を算出し、算出された所定の係数値をＤ/Ａコンバーティングして、可変利得増幅器及びアナログ等化器に提供する適応型デジタルコントローラを含むことが好ましい。
前記可変利得増幅器に提供される所定の係数値の周波数成分は、低周波数であることが好ましい。前記アナログ等化器に提供される所定の係数値の周波数成分は、高周波数であることが好ましい。
前記適応型デジタルコントローラは、前記レベル誤差探知器から基準レベルのうち、いずれかの値を有するように、判別レベルが検出された判別信号を受け取って、前記判別信号の周波数と所定のしきい周波数とを比較して前記判別信号の周波数成分を算出する周波数探知部と、前記判別信号の算出された周波数成分に関する情報に基づいて、前記判別信号の周波数成分が高周波数である場合、前記レベル誤差探知器からレベル誤差値を受け取って第１累算器に格納し、前記判別信号の周波数成分が低周波数である場合、前記レベル誤差探知器からレベル誤差値を受け取って第２累算器に格納するスケジューラと、前記第１累算器に格納されたレベル誤差値(ｅH)に基づいて、前記アナログ等化器の利得を調整するための所定の第１係数を算出し、前記第２累算器に格納されたレベル誤差値(ｅL)に基づいて、前記可変利得増幅器の利得を調整するための所定の第２係数を算出する係数算出部と、を備えることを特徴とする高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置を提供する。
前記適応型デジタルコントローラは、前記所定の第１係数及び前記所定の第２係数が安定した値に初期化され得るように再初期化する係数再初期化部をさらに備えることを特徴とする高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置を提供する。
前記スケジューラは、同時モードと分離モードの動作モードを備えることを特徴とする高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置が好ましい。
前記同時モードは、前記周波数成分に関係なく前記レベル誤差探知器から前記第１及び第２累算器にレベル誤差値が同時に入力されるように制御されることを特徴とする高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置。
前記分離モードは、前記周波数成分のうち、いずれかの周波数成分に対して、前記レベル誤差探知器から前記第１及び第２累算器にレベル誤差値が入力されるように制御した後、残りのいずれかの周波数成分に対して、前記レベル誤差探知器から前記第１及び第２累算器にレベル誤差値が入力されるように、周波数成分別にレベル誤差値の入力を分離して制御することを特徴とする高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置を提供する。
前記ＤＣオフセット除去部から出力されたＤＣオフセット除去信号を受け取って、周波数誤差及び位相誤差を検出し、検出された誤差を補正してシステムクロックを生成するクロック回復回路部をさらに備えることを特徴とする高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置を提供する。
前記クロック回復回路部は、ＤＣオフセット除去信号の周波数誤差及び位相誤差を検出して、周波数誤差信号及び位相誤差信号を生成し出力する周波数及び位相誤差検出器と、受け取った前記周波数誤差信号及び位相誤差信号のうち、いずれかの信号に応答して、第１ポンプ信号と第２ポンプ信号のうち、いずれかの信号を選択的に出力する電荷ポンプと、前記第１ポンプ信号と第２ポンプ信号のうち、いずれかの信号に応答して、フィルタ信号を出力するアナログループフィルタと、前記フィルタ信号に応答して、周波数誤差及び位相誤差が補正された所定の周波数のシステムクロックを生成する電圧制御オシレ−タとを備えることを特徴とする高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置を提供する。
記録媒体からデータを読み出すための光ピックアップと、前記光ピックアップからアナログＲＦ信号を受け取る高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置とを備えることを特徴とする再生/記録装置を提供する。
入力ＲＦアナログ信号の利得を増幅するステップと、増幅されたアナログＲＦ信号を等化するステップと、等化されたアナログＲＦ信号をデジタル信号にコンバーティングしてサンプリングするステップと、デジタルＲＦ信号からＤＣオフセット成分を除去して、ＤＣオフセット成分が除去された信号を出力するステップと、所望のチャネル特性モデルにおいて要求される基準レベルのうち、いずれかの値を有するように、ＤＣオフセット除去信号からＤＣオフセット除去信号の判別レベルを検出し、ＤＣオフセット除去信号の判別レベルと実際レベルとの間の差値であるレベル誤差値を算出するステップと、ＤＣオフセット除去信号をデコードし、データを復元するステップと、所定の周波数別に前記レベル誤差値を異にして格納し、前記レベル誤差値に基づいて、各周波数成分別に所定の係数値を算出し、算出された前記所定の係数値をＤ/Ａコンバーティングして、増幅ステップ及び等化ステップに適用する適応的デジタル制御ステップとを含むことを特徴とする高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元方法を提供する。
可変利得増幅器に印加される所定の係数値の周波数成分は、低周波数であることを特徴とする高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元方法を提供する。
アナログ等化に適用される所定の係数値の周波数成分は、高周波数であることを特徴とする高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元方法を提供する。
上述したように構成された本発明のデータ格納のための高速混成アナログ/デジタルＰＲＭＬデータ検出装置によれば、従来のＰＲＭＬデータ検出装置と比較して、所望のチップサイズ及び電力消費を達成でき、動作速度を改善することができる。
また、データ探知システムの信号処理速度を大きく増加させることができ、回路の複雑性を減らし、価格を下げることができるため、製品の信頼度を向上させ得るという効果が得られる。
また、本発明によれば、一連の乗算器及び加算器を含むデジタルＦＩＲフィルタを除去することによって、チップの大きさが小さくなり、電力消費が小さく、さらに高い動作速度を提供するという効果が得られる。
また、本発明によれば、データ格納、通信、チャネルデータの適応型等化及び探知を要求する分野などに多様な応用が可能であるという長所がある。
以下では、添付した図面に基づいて本発明に対して詳細に説明する。
図３は、本発明に係るデータ格納のための高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置９００のブロック図である。
図３に示されているように、本データ格納のための高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置９００は、複数のＤ/Ａコンバータ８２０、８４０、可変利得増幅器１００、アナログ等化器２００、Ａ/Ｄコンバータ３００、ＤＣオフセット除去部４００、クロック回復回路部５００、適応型デジタルコントローラ６００、レベル誤差探知器７００及びビタビデコーダ８００を含む。
Ａ/Ｄコンバータ３００は、アナログ等化器２００で等化されて入力されるＲＦ信号をデジタル信号に変換して、ＤＣオフセット除去部４００に入力する。ＤＣオフセット除去部４００は、等化されたＲＦ信号のＤＣオフセット成分を除去した後、クロック回復回路部５００、レベル誤差探知器７００、及びビタビデコーダ８００に入力する。
適応型デジタルコントローラ６００は、所望のターゲットチャネルモデルに実際チャネルデータを等化するために、可変利得増幅器１００の低周波数利得及びアナログ等化器２００の高周波数上昇利得を調節する。
アナログ等化器２００は、入力されたＲＦ信号をビタビデコーダ８００が要求する信号レベルを有する出力信号に等化させる。
図４は、適応型デジタルコントローラの構成を示した図面である。図４に示されているように、適応型デジタルコントローラ６００は、周波数探知部６１０、スケジューラ６２０、複数の累算器６３０、６４０、係数算出部６５０、係数再初期化部６６０を含む。
スケジューラ６２０は、低周波数及び高周波数成分からエラー信号を同時に計算して、アナログ等化器２００及び可変利得増幅器１００の利得を調節したり、分離したりして利得を調節する。
クロック回復回路部５００は、位相及び周波数誤差探知器５１０、電荷ポンプ５２０、アナログループフィルタ５３０、及び電圧制御オシレ−タ(ＶＣＯ)５４０を含む。クロック回復回復部５００は、ＤＣオフセット除去部４００から入力されるＲＦ信号の周波数誤差及び位相誤差を検出して、誤差部分だけ補償する。
周波数及び位相誤差検出器５１０は、ＤＣオフセット除去信号の周波数誤差及び位相誤差を検出して、周波数誤差信号及び位相誤差信号を生成し出力する。
電荷ポンプ５２０は、受け取った周波数誤差信号及び位相誤差信号のうち、いずれかの信号に応答して、第１ポンプ信号と第２ポンプ信号とのうち、いずれかの信号を選択的に出力する。アナログループフィルタ５３０は、第１ポンプ信号と第２ポンプ信号とのうち、いずれかの信号に応答して、フィルタ信号を出力する。電圧制御オシレ−タ５４０は、フィルタ信号に応答して、周波数誤差及び位相誤差が補正された所定の周波数のシステムクロックを生成して、Ａ/Ｄコンバータ３００に提供する。
適応型デジタルコントローラ６００は、図５のような特性を有する入力信号(ＤＶＤのＲＦ信号)を、図６に示されているようなビタビデコーダ８００が要求する形態である光学的モデルＰＲ(ａ，ｂ，ｂ，ａ)でのＲＦ信号に変換して、低いエラー率で入力ＲＦ信号をデジタル信号に変換させる。これを詳細に説明すれば、次の通りである。
ＤＶＤプレーヤー内のピックアップにより読まれて適応型デジタルコントローラ６００に入力される入力信号は、図５のような形態を有する。図５から分かるように、入力信号は、その値によって信号レベルが互いに異なり、この時その信号レベルは、ディスクの物理的な特性により決定される。
図６は、ビタビデコーダ８００が要求する信号の特性を示している。ビタビデコーダ８００が要求する信号レベルは、その特性によって数学的にモデリングされ、図６は、光学的チャネルモデルＰＲ(ａ，ｂ，ｂ，ａ)にともなう基準レベルを示したものである。チャネルモデルＰＲ(ａ，ｂ，ｂ，ａ)は、次の数式で表されることができる。
Figure 0004216259
 数１において、ａとｂは定数である。
図６から分かるように、ビタビデコーダ８００が要求する信号レベルは、＋ＭＡＸ、＋ＭＩＤ、ＺＥＲＯ、−ＭＩＤ、−ＭＡＸの５つの基準レベルで構成される。この時、ＭＩＤレベルとＭＡＸレベルの大きさを各々ｘとｙとすれば、ｘ：ｙ＝ｂ：(ａ＋ｂ)の関係がある。
図７は、入力されるＤＶＤ・ＲＦ信号とチャネルモデルＰＲ(ａ，ｂ，ｂ，ａ)でのＲＦ信号の特性差を周波数領域で比較したグラフである。本適応型デジタルコントローラ６００の機能は、図７において、実線で表現されているＲＦ信号の特性を、点線で表現されているチャネルモデルＰＲ(ａ，ｂ，ｂ，ａ)でのＲＦ信号の特性に変化され得るように、可変利得増幅器１００及びアナログ等化器２００の利得を調整するためのものである。このようなチャネルモデルＰＲ(ａ，ｂ，ｂ，ａ)は、ユーザが所望する形態によって、ユーザにより予め設定される。
レベル誤差探知器７００は、ＤＣオフセット除去部４００から入力された信号のレベルが５つの信号レベル(＋ＭＡＸ、＋ＭＩＤ、ＺＥＲＯ、−ＭＩＤ、−ＭＡＸ)のうち、どのレベルに該当するかを判断した後、これに関する情報を周波数探知部６１０に提供する。
周波数探知部６１０は、零点交差周波数探知方法を利用して、入力信号が高周波数信号であるか、低周波数信号であるかを判断する。図８は、周波数探知部６１０で零点交差周波数探知方法を利用して周波数成分を探知する方法を説明するための図面である。
図８を参照すれば、周波数探知部６１０は、入力信号が＋レベルから−レベルに変わる時点において、零点と交差する地点の周波数(以下、「零点周波数」と記す)と所定のしきい周波数(ｔｈｒｅｓｈｏｌｄ ｆｒｅｑｕｅｎｃｙ)とを比較する。所定のしきい周波数は、ユーザの操作によって変更可能である。
比較結果、入力信号の零点周波数が所定のしきい周波数より高い場合、入力信号を高周波数信号と判断し、入力信号の零点周波数が所定のしきい周波数より低い場合、入力信号を低周波数信号と判断する。このように判断された周波数情報は、スケジューラ６２０に入力される。
また、レベル誤差探知器７００は、ユーザが所望するチャネルモデルＰＲ(ａ，ｂ，ｂ，ａ)の信号レベルと実際ＤＣオフセット除去部４００から入力された信号のレベルとの差に基づいて、毎データのレベル誤差を求める。
図９は、レベル誤差探知器７００においてレベル誤差を求める方法を説明するための図面である。図９を参照すれば、レベルエラー探知器７００は、所望するチャネルモデルの信号レベルから実際信号レベルを減算してエラー信号を計算する。ｕiは、ユーザが所望する信号レベルであり、ｘiは、ＤＣオフセット除去部４００から入力された信号レベルである。
図９Ａは、ｕi>０、ｘi>０の場合において、レベル誤差(ｅi)を算出する数式を示す。
ここで、ｅi＝│ｕi│−│ｘi│＝ｕi−ｘi＝(ｕi−ｘi)・ｓｉｇｎ(ｘi)である。
図９Ｂは、ｕi>０、ｘi<０の場合において、レベル誤差(ｅi)を算出する数式を示す。
ここで、ｅi＝−(│ｕi│＋│ｘi│)＝−(ｕi＋(−ｘi))＝−ｕi＋ｘi
＝(ｕi−ｘi)・ｓｉｇｎ(ｘi)である。
図９Ｃは、ｕi<０、ｘi<０である場合において、レベル誤差(ｅi)を算出する数式を示す。
ここで、ｅi＝│ｕi│−│ｘi│＝(−ｕi)−(−ｘi)＝−(ｕi−ｘi)＝(ｕi−ｘi)・ｓｉｇｎ(ｘi)である。
図９Ｄは、ｕi<０、ｘi>０の場合において、レベル誤差(ｅi)を算出する数式を示す。
ここで、ｅi＝−(│ｕi│＋│ｘi│)＝−((−ｕi)＋ｘi)＝ｕi−ｘi=(ｕi−ｘi)・ｓｉｇｎ(ｘi)である。
このような方式によりレベル誤差ｅi＝(ｕi−ｘi)ｓｉｇｎ(ｘi)を算出でき、算出されたレベル誤差から誤差修正値の方向と大きさに対する情報が分かる。このようにレベル誤差探知器７００から算出されたレベル誤差値は、ビタビデコーダ８００及び複数の累算器６３０、６４０に転送される。複数の累算器６３０、６４０に入力されるレベル誤差値は、スケジューラ６２０の制御下で各々第１累算器６３０及び第２累算器６４０に入力される。
スケジューラ６２０は、同時モードと分離モードの２つのモードで動作する。同時モード(ｓｉｍｕｌｔａｎｅｏｕｓ ｍｏｄｅ)において、スケジューラ６２０の動作に対して説明すれば、次の通りである。
スケジューラ６２０は、周波数探知器６１０で判断された周波数情報によって、入力信号が高周波数であると判断された場合、レベル誤差探知器７００で算出されたレベル誤差(ｅH)値が第１累算器６３０に格納されるように制御する。また、入力信号が低周波数であると判断された場合、レベル誤差探知器７００で算出されたレベル誤差(ｅL)値が第２累算器６４０に格納されるように制御する。
また、スケジューラ６２０は、複数の累算器６３０、６４０に累算されたレベル誤差値の個数をカウントして、累算されたレベル誤差値の個数が予め設定された所定個数(Ｎ)に到達するまで、累算器６３０、６４０にレベル誤差値が格納されるように制御する。
累算されたレベル誤差値の個数が所定個数(Ｎ)に到達すれば、累算器６３０、６４０に格納された所定個数(Ｎ)のレベル誤差値(ｅi)が係数算出部６５０に入力されるように累算器を制御する。
また、新しい累算サイクル(ｎｅｗ ａｃｃｕｍｕｌａｔｅｄ ｃｙｃｌｅ）が開始するまで、累算器６３０、６４０を再初期化(ｒｅｓｅｔ)及びディセーブル(ｄｉｓａｂｌｅ)させて、これ以上累算器６３０、６４０にレベル誤差値が格納されないようにする。
分離モードの場合には、高周波数信号に対応するレベル誤差値(ｅH)だけを優先的に第１累算器６３０に格納した後、格納されたエラー値を係数算出部６５０に入力する。これに伴い、係数算出部６５０で算出された係数値がアナログ等化器２００に入力されて、アナログ等化器２００の利得を調節する。
その後、低周波数信号に対応するレベル誤差値(ｅL)を第２累算器６４０に格納した後、格納されたエラー値を係数算出部６５０に入力する。これに伴い、係数算出部６５０で算出された係数値が可変利得増幅器１００に入力されて、可変利得増幅器１００の利得を調節する。
一方、これと反対に、低周波数信号に対応するレベル誤差値(ｅL)を先に処理した後、その後に高周波数信号に対応するレベル誤差値(ｅH)を処理することも好ましい。
第１及び第２累算器６３０、６４０から入力されたレベル誤差(ｅi)は、次の数式で表現されるＬＭＳ(Ｌｅａｓｔ Ｍｅａｎ Ｓｑｕａｒｅ)適応型等化アルゴリズム(Ａｄａｐｔｉｖｅ Ｅｑｕａｌｉｚａｔｉｏｎ Ａｌｇｏｒｉｔｈｍ)により、係数算出部６５０で新しい係数値を求める場合に利用される。
Figure 0004216259
 数２において、Ｃt+1は、適応型デジタルコントローラの新しい係数値、Ｃtは、適応型デジタルコントローラの現在の係数値、ｅは、レベル誤差値、μは定数(ｃｏｎｓｔａｎｔ)である。
このアルゴリズムを行なうのに非常に単純なデジタル回路が利用されることができる。任意のμを選択して乗算をする代わりに、μ=２-K(Ｋは、整数)を選択できる。この場合、乗算作業は、Ｋ−ビット変換に代替される。したがって、乗算器の代りに変換器のみが要求される。このような接近方式を利用して高速利得を得ることができる。
一方、数１から算出された係数値は、係数再初期化部６６０に入力される同時に、第１Ｄ/Ａコンバータ８２０及び第２Ｄ/Ａコンバータ８４０を経て、各々可変利得増幅器１００及びアナログ等化器２００に入力される。
係数再初期化部６６０は、算出された全ての係数を検査して、係数が許容された範囲を超過する場合には、適応型デジタルコントローラ６００が収斂できず発散すると見なす。これにともない、係数再初期化部６６０は、適応型デジタルコントローラ６００の係数が安定した値に初期化できるように再初期化し、これにともない全体システムの不安定性が解消される。
一方、係数算出部６５０で算出された係数値はデジタル値であるため、第１、第２Ｄ/Ａコンバータ８２０、８４０を経てアナログ形態に変換された後、各々可変利得増幅器１００及びアナログ等化器２００に入力される。
アナログ形態に変換された係数値は、電圧や電流の形態で入力され、これに伴い可変利得増幅器１００及びアナログ等化器２００の利得(ｇａｉｎ)を調整する。この時、係数値が正数であれば、大きい電圧や電流が発生し、係数値が小さいか負数であれば、小さな電圧や電流が発生する。
このような方式で可変利得増幅器１００及びアナログ等化器２００の利得を調節することによって、所望のターゲットチャネルモデルに実際チャネルデータを等化できるようになる。すなわち、可変利得増幅器１００及びアナログ等化器２００は、高周波数及び低周波数成分で累算される誤差値を最小化するために、適応型デジタルコントローラ６００により適応的に調節される。
図１０は、本発明に係るデータ格納のための高速混成デジタル/アナログＰＲＭＬデータ検出装置と従来のＰＲＭＬデータ検出装置及びスライサー(ｓｌｉｃｅｒ)との信号対雑音比(ＳＮＲ)の変化にともなうビットエラー率（ＢＥＲ）の変化を示すグラフである。図１０に示されているように、システムのビットエラー率(Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ：ＢＥＲ)限界値(１０-4)において、従来のＰＲＭＬデータ検出装置と本発明に係るデータ格納のための高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置は、０.３ｄＢだけの差が現れる。これは本発明に係るデータ格納のための高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置と従来のＰＲＭＬデータ検出装置とは、信号対雑音比(ＳＮＲ)の変化にともなうビットエラー率(ＢＥＲ)の変化に大差がないことを意味する。
また、図１０において、信号対雑音比(ＳＮＲ)が１０ｄＢから２５ｄＢまで変わる時、本発明に係るデータ格納のための高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置は、従来のスライサーと比較して、８.３ｄＢの利得余裕を有することが分かる。
図１１は、本発明に係るデータ格納のための高速混成デジタル/アナログＰＲＭＬデータ検出及びクロック復元装置とデジタル等化器及びスライサーとの信号対雑音比(ＳＮＲ)の変化にともなう、ビットエラー率の変化を示すグラフである。図１１は、図１０の場合と類似の利得余裕差を示している。
図１２は、チャネルモデルＰＲ(１，２，２，１)に対するチャネル周波数応答を示すグラフであり、図１３は、チャネルモデルＰＲ(１，２，２，１)に対する各々の等化器周波数応答を示すグラフである。
図１４は、所望のターゲットチャネルに漸進的に補償される等化チャネルを示すグラフである。図１４を参考すれば、多様なチャネルモデルに等化されたチャネルが所望のターゲットチャネルに漸進的に補償されることを確認することができる。また、従来のＰＲＭＬデータ検出装置及び本発明に係るデータ格納のための混成デジタル/アナログＰＲＭＬデータ検出及びクロック復元装置がほぼ同じ特性の役割を果たしていることが分かる。
図１５は、アナログ等化器の上昇利得補償の漸進的段階を示すグラフであり、図１６は、アナログ等化器の遮断周波数利得補償の漸進的段階を示すグラフである。図１５及び図１６を参照すれば、上昇利得のみを制御する本発明に係るデータ格納のための高速混成デジタル/アナログＰＲＭＬデータ検出及びクロック復元装置は、遮断周波数を制御することのように、等化器の補償に満足するほどの影響を及ぼしていることを示している。
本発明に係るデータ格納のための高速混成デジタル/アナログＰＲＭＬデータ検出及びクロック復元装置と従来のＰＲＭＬデータ検出装置との間の各々のアナログ素子部分を比較すると、次の通りである。
Figure 0004216259
 表１から分かるように、本発明に係る高速混成デジタル/アナログＰＲＭＬビット検出装置のアナログ素子部分を従来のＰＲＭＬビット検出装置のアナログ素子部分と比較した場合、電流は従来の電流の３１％が削減され、チップ面積は従来のサイズの３８％に減少した。
また、本発明に係る高速混成デジタル/アナログＰＲＭＬビット検出装置と従来のＰＲＭＬビット検出装置との間の各々のデジタル素子を比較すると、次の通りである。
Figure 0004216259
 表２から分かるように、本発明に係るデータ格納のための混成デジタル/アナログＰＲＭＬデータ検出及びクロック復元装置のデジタル素子部分を従来のＰＲＭＬビット検出装置のデジタル素子部分と比較した場合、ゲート数は従来のゲート数の３３％が削減され、動作速度は従来の速度より６７％上がった。
以上から本発明に係るデータ格納のための高速混成アナログ/デジタルＰＲＭＬデータ検出装置は、従来のＰＲＭＬデータ検出装置に比べて、チップの大きさ及び電力消費が減少し、動作速度が向上したことが分かる。
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
図１は、一般的な光ディスクシステムの一部分を示すブロック図である。 図１のＰＲＭＬデータ検出装置の詳細ブロック図である。 本発明に係るデータ格納のための高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置のブロック図である。 図３の構成部分である適応型デジタルコントローラの構成を示すブロック図である。 ＤＶＤ ＲＦ信号の開眼図(Ｅｙｅ Ｄｉａｇｒａｍ)である。 光学的チャネルモデルＰＲ(ａ，ｂ，ｂ，ａ)でのＲＦ信号の開眼図(Ｅｙｅ Ｄｉａｇｒａｍ)である。 図５と図６に示された各信号の周波数領域での特性を示す正規化グラフである。 図４に示された周波数探知部において、零点交差周波数探知方法を利用して周波数成分を探知する方法を説明するための図面である。 図３に示されたレベル誤差探知器において、レベル誤差を算出する方法を説明するための図である。 本発明に係るデータ格納のための高速混成デジタル/アナログＰＲＭＬデータ検出及びクロック復元装置と従来のＰＲＭＬデータ検出装置及びスライサーとの信号対雑音比(ＳＮＲ)の変化にともなうビットエラー率の変化を示すグラフである。 本発明に係るデータ格納のための高速混成デジタル/アナログＰＲＭＬデータ検出及びクロック復元装置とデジタル等化器及びスライサーとの信号対雑音比(ＳＮＲ)の変化にともなうビットエラー率の変化を示すグラフである。 ＰＲ(１，２，２，１)チャネルに対するチャネル周波数応答を示すグラフである。 ＰＲ(１，２，２，１)チャネルに対する各々の等化器周波数応答を示すグラフである。 所望のターゲットチャネルに漸進的に補償される等化チャネルを示すグラフである。 アナログ等化器の上昇利得補償の漸進的段階を示すグラフである。 アナログ等化器の遮断周波数利得補償の漸進的段階を示すグラフである。
符号の説明
１００ 可変利得増幅器(ＶＧＡ)
２００ アナログ等化器
３００ Ａ/Ｄコンバータ
４００ ＤＣオフセット除去部
５００ クロック回復回路部
５１０ 周波数及び位相誤差検出器
５２０ 電荷ポンプ
５３０ アナログループフィルタ
５４０ 電圧制御オシレ−タ(ＶＣＯ)
６００ 適応型デジタルコントローラ
６１０ 周波数探知部
６２０ スケジューラ
６３０ 第１累算器
６４０ 第２累算器
６５０ 係数算出部
６６０ 係数再初期化部
７００ レベル誤差探知器
８００ ビタビデコーダ
８２０ 第１Ｄ/Ａコンバータ
８４０ 第２Ｄ/Ａコンバータ
９００ データ格納のための高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置

Claims (20)

  1. 入力されたアナログＲＦ信号を所定の利得で増幅する可変利得増幅器と、
    前記可変利得増幅器によって増幅されたアナログＲＦ信号を等化するアナログ等化器と、
    前記アナログ等化器によって等化されたアナログＲＦ信号をサンプリングしてデジタルＲＦ信号に転換するＡ／Ｄコンバーターと、
    前記デジタルＲＦ信号からＤＣオフセット成分を除去してＤＣオフセット除去信号として出力するＤＣオフセット除去部と、
    前記ＤＣオフセット除去信号を所定のチャネルモデルと比較することによって前記ＤＣオフセット除去信号からデータを解読するビタビデコーダと、
    前記チャネルモデルで決まる基準レベルの中から前記ＤＣオフセット除去信号の実際のレベルに該当する基準レベルを判別し、判別された基準レベルと前記ＤＣオフセット除去信号の実際のレベルとの間の差をレベル誤差値として算出するレベル誤差探知器と、
    前記ＤＣオフセット除去信号の周波数別に前記レベル誤差値を格納し、前記可変利得増幅器及び前記アナログ等化器の各利得を調節するための係数を異なる場所に格納されたレベル誤差値から算出し、算出された各係数を前記可変利得増幅器及び前記アナログ等化器に提供する適応型デジタルコントローラと
    を備えている装置であり、
    前記適応型デジタルコントローラは、
    前記ＤＣオフセット除去信号のレベルが所定の基準レベルに該当することを前記レベル誤差探知器が判別するごとに所定の判別信号を前記レベル誤差探知器から受け、前記判別信号の周波数と所定のしきい値周波数とを比較する周波数探知部と、
    前記判別信号の周波数が前記しきい値周波数より高いことを前記周波数探知部が判別した場合は前記レベル誤差探知器からレベル誤差値を受け取って第１累算器に格納し、前記判別信号の周波数が前記しきい値周波数より低いことを前記周波数探知部が判別した場合は前記レベル誤差探知器からレベル誤差値を受け取って第２累算器に格納するスケジューラと、
    前記第１累算器に格納されたレベル誤差値に基づいて、前記アナログ等化器の利得を調整するための第１係数を算出し、前記第２累算器に格納されたレベル誤差値に基づいて、前記可変利得増幅器の利得を調整するための第２係数を算出する係数算出部と、
    を含むことを特徴とする高速混成アナログ／デジタルＰＲＭＬデータ検出及びクロック復元装置。
  2. 前記適応型デジタルコントローラは、前記ＤＣオフセット除去信号の周波数が所定のしきい値周波数より低いとき、前記可変利得増幅器に係数を提供することを特徴とする請求項１に記載の高速混成アナログ／デジタルＰＲＭＬデータ検出及びクロック復元装置。
  3. 前記適応型デジタルコントローラは、前記ＤＣオフセット除去信号の周波数が所定のしきい値周波数より高いとき、前記アナログ等化器に係数を提供することを特徴とする、請求項１に記載の高速混成アナログ／デジタルＰＲＭＬデータ検出及びクロック復元装置。
  4. 前記適応型デジタルコントローラは、前記第１係数及び前記第２係数を初期化する係数初期化部をさらに備えていることを特徴とする、請求項１に記載の高速混成アナログ／デジタルＰＲＭＬデータ検出及びクロック復元装置。
  5. 前記スケジューラが前記第１累算器及び前記第２累算器へのレベル誤差値の格納を同じ期間に並行させ、前記係数算出部が前記第１係数と前記第２係数との算出を同じ期間に並行させることを特徴とする、請求項１に記載の高速混成アナログ／デジタルＰＲＭＬデータ検出及びクロック復元装置。
  6. 前記スケジューラによる前記第１累算器へのレベル誤差値の格納から前記係数算出部による前記第１係数の算出までの期間が、前記スケジューラによる前記第２累算器へのレベル誤差値の格納から前記係数算出部による前記第２係数の算出までの期間から分離されていることを特徴とする、請求項１に記載の高速混成アナログ／デジタルＰＲＭＬデータ検出及びクロック復元装置。
  7. 前記ＤＣオフセット除去部からＤＣオフセット除去信号を受け取って周波数誤差及び位相誤差を検出し、検出された周波数誤差及び位相誤差を補正してシステムクロックを生成するクロック回復回路部をさらに備えていることを特徴とする、請求項１に記載の高速混成アナログ／デジタルＰＲＭＬデータ検出及びクロック復元装置。
  8. 前記クロック回復回路部は、
    ＤＣオフセット除去信号から周波数誤差及び位相誤差を検出し、検出された周波数誤差及び位相誤差を示す周波数誤差信号及び位相誤差信号を生成する周波数及び位相誤差検出器と、
    前記周波数誤差信号及び前記位相誤差信号に応じて第１ポンプ信号と第２ポンプ信号とのいずれかを選択して出力する電荷ポンプと、
    前記第１ポンプ信号と前記第２ポンプ信号とのいずれかに応じてフィルタ信号を出力するアナログループフィルタと、
    前記フィルタ信号に応じて前記システムクロックを生成する電圧制御オシレータと
    を備えていることを特徴とする、請求項７に記載の高速混成アナログ／デジタルＰＲＭＬデータ検出及びクロック復元装置。
  9. 記録媒体からデータを読み出すための光ピックアップと、
    前記光ピックアップからアナログＲＦ信号を受け取る、請求項１に記載の高速混成アナログ／デジタルＰＲＭＬデータ検出及びクロック復元装置と
    を備えていることを特徴とする再生／記録装置。
  10. 記録媒体からデータを読み出すための光ピックアップと、
    前記光ピックアップからアナログＲＦ信号を受け取る、請求項８に記載の高速混成アナログ／デジタルＰＲＭＬデータ検出及びクロック復元装置と
    を備えていることを特徴とする再生／記録装置。
  11. アナログＲＦ信号を入力して所定の利得で増幅するステップと、
    増幅されたアナログＲＦ信号を等化するステップと、
    等化されたアナログＲＦ信号をサンプリングしてデジタルＲＦ信号に変換するステップと、
    前記デジタルＲＦ信号からＤＣオフセット成分を除去してＤＣオフセット除去信号として出力するステップと、
    所望のチャネルモデルで決まる基準レベルの中から前記ＤＣオフセット除去信号の実際のレベルに該当する基準レベルを判別し、判別された基準レベルと前記ＤＣオフセット除去信号の実際のレベルとの間の差をレベル誤差値として算出するステップと、
    前記ＤＣオフセット除去信号を前記チャネルモデルと比較することによって前記ＤＣオフセット除去信号からデータを解読するステップと、
    前記ＤＣオフセット除去信号の周波数別に前記レベル誤差値を格納し、前記アナログＲＦ信号を増幅するステップ及び前記アナログＲＦ信号を等化するステップでの各利得を調節するための係数を異なる場所に格納されたレベル誤差値から算出するステップと
    を含む方法であり、
    前記係数を算出するステップは、
    前記ＤＣオフセット除去信号のレベルが所定の基準レベルに該当することを判別するごとに所定の判別信号を生成し、前記判別信号の周波数と所定のしきい値周波数とを比較するステップと、
    前記判別信号の周波数が前記しきい値周波数より高い場合は第１累算器にレベル誤差値を格納し、前記判別信号の周波数が前記しきい値周波数より低い場合は第２累算器にレベル誤差値を格納するステップと、
    前記第１累算器に格納されたレベル誤差値に基づいて、前記アナログＲＦ信号を等化するステップでの利得を調整するための第１係数を算出し、前記第２累算器に格納されたレベル誤差値に基づいて、前記アナログＲＦ信号を増幅するステップでの利得を調整するための第２係数を算出するステップと、
    をさらに含むことを特徴とする高速混成アナログ／デジタルＰＲＭＬデータ検出及びクロック復元方法。
  12. 前記ＤＣオフセット除去信号の周波数が所定のしきい値周波数より低いとき、前記アナログＲＦ信号を増幅するステップでの利得を調節するための係数を算出することを特徴とする、請求項１１に記載の高速混成アナログ／デジタルＰＲＭＬデータ検出及びクロック復元方法。
  13. 前記ＤＣオフセット除去信号の周波数が所定のしきい値周波数より高いとき、前記アナログＲＦ信号を等化するステップでの利得を調節するための係数を算出することを特徴とする、請求項１１に記載の高速混成アナログ／デジタルＰＲＭＬデータ検出及びクロック復元方法。
  14. 前記係数を算出するステップは、前記第１係数及び前記第２係数を初期化するステップをさらに含むことを特徴とする、請求項１１に記載の高速混成アナログ／デジタルＰＲＭＬデータ検出及びクロック復元方法。
  15. 前記第１累算器及び前記第２累算器へのレベル誤差値の格納を同じ期間に並行させ、前記第１係数と前記第２係数との算出を同じ期間に並行させることを特徴とする、請求項１１に記載の高速混成アナログ／デジタルＰＲＭＬデータ検出及びクロック復元方法。
  16. 前記第１累算器へのレベル誤差値の格納から前記第１係数の算出までの期間が、前記第２累算器へのレベル誤差値の格納から前記第２係数の算出までの期間から分離されていることを特徴とする、請求項１１に記載の高速混成アナログ／デジタルＰＲＭＬデータ検出及びクロック復元方法。
  17. ＤＣオフセット除去信号から周波数誤差及び位相誤差を検出し、検出された周波数誤差及び位相誤差を補正してシステムクロックを生成するステップをさらに含むことを特徴とする、請求項１１に記載の高速混成アナログ／デジタルＰＲＭＬデータ検出及びクロック復元方法。
  18. 前記システムクロックを生成するステップは、
    ＤＣオフセット除去信号から周波数誤差及び位相誤差を検出し、検出された周波数誤差及び位相誤差を示す周波数誤差信号及び位相誤差信号を生成するステップと、
    前記周波数誤差信号及び前記位相誤差信号に応じて第１ポンプ信号と第２ポンプ信号とのいずれかを選択して出力するステップと、
    前記第１ポンプ信号と前記第２ポンプ信号とのいずれかに応じてフィルタ信号を出力するステップと、
    前記フィルタ信号に応じて前記システムクロックを生成するステップと
    を含むことを特徴とする、請求項１７に記載の高速混成アナログ／デジタルＰＲＭＬデータ検出及びクロック復元方法。
  19. 光ピックアップによって記録媒体からデータを読み出し、又は記録媒体にデータを書き込むステップと、
    前記光ピックアップからアナログＲＦ信号を受け、請求項１１に記載の方法で前記アナログＲＦ信号からデータ及びクロックを復元するステップと
    を含むことを特徴とする再生及び／または記録方法。
  20. 光ピックアップによって記録媒体からデータを読み出し、又は記録媒体にデータを書き込むステップと、
    前記光ピックアップからアナログＲＦ信号を受け、請求項１８に記載の方法で前記アナログＲＦ信号からデータ及びクロックを復元するステップと
    を含むことを特徴とする再生及び／または記録方法。
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