KR20230057573A - 디지털 cdr 회로 및 그것을 포함하는 피드백 루프 회로 - Google Patents
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Abstract
본 개시는 디지털 CDR(Clock and Data Recovery) 회로 및 그것을 포함하는 피드백 루프 회로에 관한 것으로, 본 개시의 실시 예에 따른 디지털 CDR 회로는 입력 신호를 수신하고, 입력 신호에 기반하여 샘플링 시점에 대한 판단 결과와 대응하는 위상 검출 결과 신호를 출력하는 위상 검출기, 상기 위상 검출 결과 신호를 수신하고, 상기 위상 검출 결과 신호에 이득을 곱한 증폭 신호를 출력하는 차지 펌프, 상기 증폭 신호를 수신하고, 상기 증폭 신호를 필터링하여 필터링된 신호를 출력하는 루프 필터 및 상기 필터링된 신호에 기반하여 신호의 위상을 제어하기 위한 제어 신호를 생성하는 위상 시프트 제어 코드 생성기를 포함하되, 상기 입력 신호는 복수의 데이터 신호들 및 적어도 하나의 에러 신호를 포함하고, 상기 복수의 데이터 신호들 및 적어도 하나의 에러 신호는 신호의 크기에 기반하여 양자화된 디지털 신호이다.
Description
본 개시는 데이터 통신 기술에 관한 것으로, 좀 더 상세하게는 신호 크기의 양자화를 이용하는 디지털 CDR(CLOCK AND DATA RECOVERY) 회로 및 그것을 포함하는 피드백 루프 회로에 관한 것이다.
클럭 및 데이터 복원 회로(CLOCK AND DATA RECOVERY 회로, 이하 CDR 회로)는 수신 직렬 데이터 스트림에서 적절한 클럭을 추출하고, 추출된 클럭에 기반하여 다시 수신 데이터를 샘플링하고, 수신 데이터를 시간적으로 정확히 재구성하는데 사용되는 수신측 회로이다. 데이터 통신에 있어서, 송신측의 심볼 전송률과 수신측 샘플링 표본화율을 정확하게 맞추기에 어려움이 있으므로, CDR 회로는 원 신호의 정확한 재생 및 복원을 위하여 클럭 동기를 정확하게 유지시키는 역할을 수행한다. 다시 말하면, CDR 호로는 추출된 클럭과 데이터 스트림의 위상 차이를 줄이는 역할을 수행한다.
CDR 회로는 아날로그 CDR 회로 또는 디지털 CDR 회로로 구현될 수 있다. 예로서, 아날로그 CDR 회로는 저항, 커패시터, 전파 정류기, 대역 필터(Band Pass Filter) 및 리미터(Limiter)를 포함할 수 있다. 아날로그 CDR 회로는 입력부를 통하여 데이터를 수신하고, 출력부를 통하여 사인파 형태의 클럭을 출력할 수 있다. 예로서, 디지털 CDR 회로는 위상 동기 회로(Phase-Locked Loop Circuit, 이하 PLL 회로) 및 D 플립플롭(D Flip-Flop) 회로를 포함할 수 있다. 디지털 CDR 회로는 입력부를 통하여 데이터를 수신하고, 출력부를 통하여 디지털 신호 형태의 클럭 및 타이밍이 재구성된 데이터를 출력할 수 있다.
본 개시는 신호 크기의 양자화를 이용하는 디지털 CDR(CLOCK AND DATA RECOVERY) 회로 및 그것을 포함하는 피드백 루프 회로를 제공하는 것을 목적으로 한다.
본 개시의 실시 예에 따른 디지털 CDR 회로는 입력 신호를 수신하고, 입력 신호에 기반하여 샘플링 시점에 대한 판단 결과와 대응하는 위상 검출 결과 신호를 출력하는 위상 검출기, 상기 위상 검출 결과 신호를 수신하고, 상기 위상 검출 결과 신호에 이득을 곱한 증폭 신호를 출력하는 차지 펌프, 상기 증폭 신호를 수신하고, 상기 증폭 신호를 필터링하여 필터링된 신호를 출력하는 루프 필터 및 상기 필터링된 신호에 기반하여 신호의 위상을 제어하기 위한 제어 신호를 생성하는 위상 시프트 제어 코드 생성기를 포함하되, 상기 입력 신호는 복수의 데이터 신호들 및 복수의 에러 신호들을 포함하고, 상기 복수의 데이터 신호들 및 상기 복수의 에러 신호들은 신호의 크기에 기반하여 양자화된 디지털 신호이다.
예로서, 상기 위상 검출기는 상기 복수의 데이터 신호들 및 상기 복수의 에러 신호들에 기반하여 샘플링 시점에 대한 판단 신호를 출력하는 복수의 위상 검출 유닛들 및 상기 복수의 위상 검출 유닛들로부터 출력되는 각각의 판단 신호들을 더하는 합산기를 포함한다.
예로서, 상기 복수의 위상 검출 유닛들 각각은 3개의 데이터 신호들 및 하나의 에러 신호를 수신하고, 상기 3개의 데이터 신호들은 현재 시점 이전의 샘플링 데이터인 제 1 입력 데이터, 현재 시점의 샘플링 데이터인 제 2 입력 데이터 및 현재 시점 이후의 샘플링 데이터인 제 3 입력 데이터를 포함하고, 상기 하나의 에러 신호는 상기 현재 시점에 추출된다.
예로서, 상기 제 1 입력 데이터, 상기 제 2 입력 데이터 및 상기 제 3 입력 데이터는 2bit이고, 상기 하나의 에러 신호는 1bit이다.
예로서, 상기 복수의 위상 검출 유닛들 각각은 상기 제 1 입력 데이터, 상기 제 2 입력 데이터 및 상기 제 3 입력 데이터 중 두 개의 입력 데이터 값의 차이를 연산하는 복수의 제 1 구성요소들, 상기 복수의 제 1 구성요소들 중 어느 하나의 연산 결과를 수신하고, 상기 수신된 복수의 제 1 구성 요소들 중 어느 하나의 연산 결과가 주어진 값과 같으면 1의 결과 값을 출력하고, 상기 주어진 값과 다르면 0의 결과 값을 출력하는 복수의 제 2 구성요소들, 상기 현재 시점의 상기 하나의 에러 신호에 대한 NOT 연산을 수행하는 복수의 제 3 구성요소들, 상기 복수의 제 2 구성요소들 중 어느 하나의 연산 결과 값 및 상기 하나의 에러 신호를 수신하고, 상기 수신된 복수의 제 2 구성요소들 중 어느 하나의 연산 결과 값 및 상기 하나의 에러 신호에 대한 AND 연산을 수행하는 복수의 제 4 구성요소들, 상기 복수의 제 2 구성요소들 중 어느 하나의 연산 결과 값 및 상기 복수의 제 3 구성요소들 중 어느 하나의 연산 결과 값을 수신하고, 상기 수신된 복수의 제 2 구성요소들 중 어느 하나의 연산 결과 값 및 상기 복수의 제 3 구성요소들 중 어느 하나의 연산 결과 값에 대한 AND 연산을 수행하는 복수의 제 5 구성요소들, 상기 복수의 제 3 구성요소들 중 어느 하나의 연산 결과 값 및 상기 복수의 제 5 구성요소들 중 어느 하나의 연산 결과 값을 수신하고, 상기 수신된 복수의 제 3 구성요소들 중 어느 하나의 연산 결과 값 및 상기 수신된 복수의 제 5 구성요소들 중 어느 하나의 연산 결과 값에 대한 OR 연산을 수행하는 복수의 제 6 구성요소들, 상기 복수의 제 6 구성요소들 중 제 1 그룹의 연산 결과 값들을 수신하고, 상기 수신된 제 1 그룹의 연산 결과 값들에 기반하여 OR 연산을 수행하고, 상기 샘플링 시점에 대응하는 제 1 신호를 출력하는 제 7 구성요소, 상기 복수의 제 6 구성요소들 중 제 2 그룹의 연산 결과 값들을 수신하고, 상기 제 2 그룹의 연산 결과 값들에 기반하여 OR 연산을 수행하고, 상기 샘플링 시점에 대응하는 제 2 신호를 출력하는 제 8 구성요소 및 상기 제 1 신호 및 상기 제 2 신호를 수신하고, 상기 제 1 신호 및 상기 제 2 신호의 차에 기반하여 상기 판단 신호를 출력하는 제 9 구성요소를 포함한다.
예로서, 상기 복수의 제 2 구성요소들 각각은 상기 수신된 복수의 제 1 구성요소들 중 어느 하나의 연산 결과가 1, 2 또는 3과 동일한지 여부를 판단하고, 상기 수신된 복수의 제 1 구성요소들 중 어느 하나의 연산 결과가 1, 2 또는 3과 동일한 경우 상기 1의 연산 결과 값을 출력하고, 상기 수신된 복수의 제 1 구성요소들 중 어느 하나의 연산 결과가 1, 2 또는 3과 동일하지 않은 경우 상기 0의 연산 결과 값을 출력한다.
예로서, 상기 샘플링 시점에 대한 상기 각각의 판단 신호는 상기 샘플링 시점이 이상적인 샘플링 시점 이전에 있음을 의미하는 얼리 판단 신호, 상기 샘플링 시점이 이상적인 샘플링 시점임을 의미하는 이상 판단 신호 및 상기 샘플링 시점이 이상적인 샘플링 시점 이후에 있음을 의미하는 레이트 판단 신호 중 어느 하나이다.
본 개시의 실시 예에 따른 피드백 루프 회로는 외부로부터 입력 신호를 수신하고, 임계 값 이상의 주파수에 해당하는 신호의 크기를 증폭하는 CTLE&VGA(Continuous Time Linear Equalizer & Variable Gain Amplifier) 회로, 상기 증폭된 신호를 수신하고, 상기 증폭된 신호를 양자화하여 디지털 신호로 변환하는 아날로그 디지털 변환기, 상기 변환된 디지털 신호를 수신하고, 상기 변환된 디지털 신호를 병렬화하는 디시리얼라이저(Deserializer) 회로, 상기 병렬화된 디지털 신호를 수신하고, 상기 병렬화된 디지털 신호에 기반하여 상기 입력 신호의 샘플링 시점을 제어하기 위한 제어 코드를 생성하는 디지털 CDR(Clock and Data Recovery) 회로, 발진기로부터 클럭 신호를 수신하고, 상기 클럭 신호의 주파수를 조절하고, 주파수가 조절된 출력 클럭 신호를 출력하는 PLL(Phase-Locked Loop) 회로 및 상기 제어 코드 및 상기 출력 클럭 신호를 수신하고, 상기 제어 코드에 기반하여 상기 출력 클럭 신호의 위상을 제어하는 PS(Phase Shifter) 회로를 포함하되, 상기 PS 회로는 상기 위상이 제어된 출력 클럭 신호를 상기 아날로그 디지털 변환기로 전달하고, 상기 아날로그 디지털 변환기는 상기 위상이 제어된 출력 클럭 신호에 기반하여 상기 입력 신호에 대한 샘플링을 수행한다.
예로서, 상기 디지털 CDR 회로는 상기 병렬화된 디지털 신호를 수신하고, 상기 병렬화된 디지털 신호에 기반하여 샘플링 시점에 대한 판단 결과와 대응하는 위상 검출 결과 신호를 출력하는 위상 검출기, 상기 위상 검출 결과 신호를 수신하고, 상기 위상 검출 결과 신호에 이득을 곱한 증폭 신호를 출력하는 차지 펌프, 상기 증폭 신호를 수신하고, 상기 증폭 신호를 필터링하여 필터링된 신호를 출력하는 루프 필터 및 상기 필터링된 신호에 기반하여 상기 출력 클럭 신호의 위상을 제어하기 위한 제어 신호를 생성하는 위상 시프트 제어 코드 생성기를 포함하되, 상기 병렬화된 디지털 신호는 복수의 데이터 신호들 및 복수의 에러 신호들을 포함한다.
예로서, 상기 위상 검출기는 상기 복수의 데이터 신호들 및 상기 복수의 에러 신호들에 기반하여 샘플링 시점에 대한 판단 신호를 출력하는 복수의 위상 검출 유닛들 및 상기 복수의 위상 검출 유닛들로부터 출력되는 각각의 판단 신호들을 더하는 합산기를 포함한다.
예로서, 상기 복수의 위상 검출 유닛들 각각은 3개의 데이터 신호들 및 하나의 에러 신호를 수신하고, 상기 3개의 데이터 신호들은 현재 시점 이전의 샘플링 데이터인 제 1 입력 데이터, 현재 시점의 샘플링 데이터인 제 2 입력 데이터 및 현재 시점 이후의 샘플링 데이터인 제 3 입력 데이터를 포함하고, 상기 하나의 에러 신호는 상기 현재 시점에 추출되는 에러 신호이다.
예로서, 상기 제 1 입력 데이터, 상기 제 2 입력 데이터 및 상기 제 3 입력 데이터는 2bit이고, 상기 하나의 에러 신호는 1bit이다.
예로서, 상기 복수의 위상 검출 유닛들 각각은 상기 제 1 입력 데이터, 상기 제 2 입력 데이터 및 상기 제 3 입력 데이터 중 두 개의 입력 데이터 값의 차이를 연산하는 복수의 제 1 구성요소들, 상기 복수의 제 1 구성요소들 중 어느 하나의 연산 결과를 수신하고, 상기 수신된 복수의 제 1 구성요소들 중 어느 하나의 연산 결과가 주어진 값과 같으면 1의 결과 값을 출력하고, 상기 주어진 값과 다르면 0의 결과 값을 출력하는 복수의 제 2 구성요소들, 상기 현재 시점의 상기 하나의 에러 신호에 대한 NOT 연산을 수행하는 복수의 제 3 구성요소들, 상기 복수의 제 2 구성요소들 중 어느 하나의 연산 결과 값 및 상기 하나의 에러 신호를 수신하고, 상기 수신된 복수의 제 2 구성요소들 중 어느 하나의 연산 결과 값 및 상기 하나의 에러 신호에 대한 AND 연산을 수행하는 복수의 제 4 구성요소들, 상기 복수의 제 2 구성요소들 중 어느 하나의 연산 결과 값 및 상기 복수의 제 3 구성요소들 중 어느 하나의 연산 결과 값을 수신하고, 상기 수신된 복수의 제 2 구성요소들 중 어느 하나의 연산 결과 값 및 상기 수신된 복수의 제 3 구성요소들 중 어느 하나의 연산 결과 값에 대한 AND 연산을 수행하는 복수의 제 5 구성요소들 및 상기 복수의 제 3 구성요소들 중 어느 하나의 연산 결과 값 및 상기 복수의 제 5 구성요소들 중 어느 하나의 연산 결과 값을 수신하고, 상기 수신된 복수의 제 3 구성요소들 중 어느 하나의 연산 결과 값 및 상기 수신된 복수의 제 5 구성요소들 중 어느 하나의 연산 결과 값에 대한 OR 연산을 수행하는 복수의 제 6 구성요소들, 상기 복수의 제 6 구성요소들 중 제 1 그룹의 연산 결과 값들을 수신하고, 상기 수신된 제 1 그룹의 연산 결과 값들에 기반하여 OR 연산을 수행하고, 상기 샘플링 시점에 대응하는 제 1 신호를 출력하는 제 7 구성요소, 상기 복수의 제 6 구성요소들 중 제 2 그룹의 연산 결과 값들을 수신하고, 상기 수신된 제 2 그룹의 연산 결과 값들에 기반하여 OR 연산을 수행하고, 상기 샘플링 시점에 대응하는 제 2 신호를 출력하는 제 8 구성요소 및 상기 제 1 신호 및 상기 제 2 신호의 차에 기반하여 상기 판단 신호를 출력하는 제 9 구성요소를 포함한다.
예로서, 상기 복수의 제 2 구성요소들 각각은 상기 수신된 복수의 제 1 구성요소들 중 어느 하나의 연산 결과가 1, 2 또는 3과 동일한지 여부를 판단하고, 상기 수신된 복수의 제 1 구성요소들 중 어느 하나의 연산 결과가 1, 2 또는 3과 동일한 경우 상기 1의 연산 결과 값을 출력하고, 상기 수신된 복수의 제 1 구성요소들 중 어느 하나의 연산 결과가 1, 2 또는 3과 동일하지 않은 경우 상기 0의 연산 결과 값을 출력한다.
예로서, 상기 샘플링 시점에 대한 상기 각각의 판단 신호는 상기 샘플링 시점이 이상적인 샘플링 시점 이전에 있음을 의미하는 얼리 판단 신호, 상기 샘플링 시점이 이상적인 샘플링 시점임을 의미하는 이상 판단 신호 및 상기 샘플링 시점이 이상적인 샘플링 시점 이후에 있음을 의미하는 레이트 판단 신호 중 어느 하나이다.
본 개시에 따른 디지털 CDR(CLOCK AND DATA RECOVERY) 회로 및 그것을 포함하는 피드백 루프 회로에 의하면, ADC(Analog-to-Digital Converter) 샘플링 클럭의 최적의 위상 값을 도출할 수 있다.
본 개시에 따른 디지털 CDR 회로 및 그것을 포함하는 피드백 루프 회로에 의하면, 보다 단순한 형태의 회로를 설계할 수 있다.
도 1은 본 개시의 실시 예에 따른 디지털 CDR(CLOCK AND DATA RECOVERY, 이하 CDR) 회로를 나타내기 위한 블록도이다.
도 2는 본 개시의 실시 예에 따른 위상 검출기를 보다 상세히 나타내기 위한 블록도이다.
도 3은 신호 크기의 양자화를 이용하는 위상 검출기의 일반적인 원리를 설명하기 위한 도면이다.
도 4는 본 개시의 실시 예에 따른 제 1 위상 검출 유닛의 세부 구성 및 동작 원리를 설명하기 위한 회로도이다.
도 5는 본 개시에 따른 디지털 CDR 회로를 포함하는 피드백 루프 회로를 나타내기 위한 블록도이다.
도 2는 본 개시의 실시 예에 따른 위상 검출기를 보다 상세히 나타내기 위한 블록도이다.
도 3은 신호 크기의 양자화를 이용하는 위상 검출기의 일반적인 원리를 설명하기 위한 도면이다.
도 4는 본 개시의 실시 예에 따른 제 1 위상 검출 유닛의 세부 구성 및 동작 원리를 설명하기 위한 회로도이다.
도 5는 본 개시에 따른 디지털 CDR 회로를 포함하는 피드백 루프 회로를 나타내기 위한 블록도이다.
이하에서, 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 개시를 용이하게 실시할 수 있을 정도로, 본 개시의 실시 예들은 명확하고 상세하게 기재될 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며, 본 개시를 제한하고자 하는 것은 아니다. 본 명세서에서 사용된 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises) 및/또는 포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자에 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 사용되는 "제 1 및/또는 제 2" 등의 용어는 다양한 구성요소들을 설명하기 위하여 사용될 수 있으나, 이는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 목적으로만 사용될 뿐, 해당 용어로 지칭되는 구성요소를 한정하기 위한 것은 아니다. 예를 들어, 본 개시의 권리 범위를 벗어나지 않는 한, 제 1 구성요소는 제 2 구성요소로 명명될 수 있으며, 제 2 구성요소 또한 제 1 구성요소로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 잇는 의미로 사용될 수 있을 것이다. 또한, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다. 본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
도 1은 본 개시의 실시 예에 따른 디지털 CDR(CLOCK AND DATA RECOVERY, 이하 CDR) 회로(100)를 나타내기 위한 블록도이다. 도 1을 참조하면, 본 개시의 실시 예에 따른 디지털 CDR 회로(100)는 위상 검출기(110), 차지 펌프(Charge Pump, 120), 루프 필터(Loop Filter, 130) 및 위상 시프트 제어 코드 생성기(140)를 포함할 수 있다.
위상 검출기(110)는 입력 신호(S0)를 수신하고, 입력 신호(S0)에 기반하여 입력 신호(S0)에 대한 위상 검출 결과 신호(S1)를 출력할 수 있다. 본 개시에 따른 실시 예에서, 입력 신호(S0)는 복수의 데이터 신호들 및 복수의 에러 신호들을 포함할 수 있다. 입력 신호(S0)에 포함된 복수의 데이터 신호들 및 복수의 에러 신호들은 신호의 크기에 기반하여 양자화된 디지털 신호일 수 있다. 에러 신호란, 이상적인 샘플링 시점과 샘플링 시점에서의 신호 레벨의 차를 나타내기 위한 신호를 의미한다. 에러 신호에 대한 상세한 설명은 후술할 도 3에서 보다 상세히 설명될 것이다. 위상 검출기(110)는 입력 신호(S0)에 기반한 논리 연산을 수행하여 위상 검출 결과 신호(S1)를 차지 펌프(120)로 출력할 수 있다. 위상 검출기(110)의 구체적인 동작 방법은 후술할 도 2 및 도 4에서 보다 상세히 설명될 것이다.
차지 펌프(120)는 위상 검출기(110)로부터 위상 검출 결과 신호(S1)를 수신할 수 있다. 차지 펌프(120)는 수신된 위상 검출 결과 신호(S1)에 이득을 곱하여 증폭시킬 수 있다. 차지 펌프(120)는 위상 검출 결과 신호(S1)에 이득이 곱해진 증폭 신호(S2)를 루프 필터(130)로 출력할 수 있다.
루프 필터(130)는 차지 펌프(120)로부터 출력된 증폭 신호(S2)를 수신할 수 있다. 루프 필터(130)는 루프를 통하여 출력 주파수 정보와 기준 주파수 정보를 비교하여 불필요한 신호를 필터링할 수 있다. 루프 필터(130)는 필터링된 신호(S3)를 위상 시프트 제어 코드 생성기(140)로 출력할 수 있다.
위상 시프트 제어 코드 생성기(140)는 필터링된 신호(S3)를 수신할 수 있다. 위상 시프트 제어 코드 생성기(140)는 수신된 필터링된 신호(S3)에 기반하여 신호의 위상을 제어하기 위한 제어 코드(S4)를 생성할 수 있다. 위상 시프트 제어 코드 생성기(140)는 생성된 제어 코드(S4)를 출력할 수 있다.
본 개시에 따른 디지털 CDR 회로(100)는 신호 크기의 양자화를 이용하여 샘플링 클럭의 최적의 위상 값을 자동으로 도출할 수 있다. 또한, 논리 회로를 통하여 디지털 CDR 회로(100)를 설계함으로써, 보다 단순한 형태의 디지털 CDR 회로(100)를 구현할 수 있다.
도 2는 본 개시의 실시 예에 따른 위상 검출기(110)를 보다 상세히 나타내기 위한 블록도이다. 도 2를 참조하면, 본 개시의 실시 예에 따른 위상 검출기(110)는 복수의 위상 검출 유닛들(111_1, 111_2, …, 111_n) 및 합산기(112)를 포함할 수 있다.
제 1 위상 검출 유닛(111_1)은 3개의 입력 데이터(Data_1(-1), Data_1(0), Data_1(+1)) 및 하나의 에러 신호(Error_1)를 수신할 수 있다. 3개의 입력 데이터(Data_1(-1), Data_1(0), Data_1(+1)) 및 하나의 에러 신호(Error_1)는 도 1에 개시된 입력 신호(S0, 도 1 참조)에 포함될 수 있다. 3개의 입력 데이터(Data_1(-1), Data_1(0), Data_1(+1))는 각각 2bit의 데이터일 수 있으며, 하나의 에러 신호(Error_1)는 1bit의 데이터일 수 있다. 제 1 위상 검출 유닛(111_1)은 수신된 신호들(Data_1(-1), Data_1(0), Data_1(+1), Error_1)에 기반하여 샘플링 시점에 대한 제 1 판단 신호(Sign_1)를 출력할 수 있다.
제 2 위상 검출 유닛(111_2) 또한 3개의 입력 데이터(Data_2(-1), Data_2(0), Data_2(+1)) 및 하나의 에러 신호(Error_2)를 수신하고, 수신된 신호들(Data_2(-1), Data_2(0), Data_2(+1), Error_2)에 기반하여 샘플링 시점에 대한 제 2 판단 신호(Sign_2)를 출력할 수 있다. 제 n 위상 검출 유닛(111_n) 또한 3개의 입력 데이터(Data_n(-1), Data_n(0), Data_n(+1)) 및 하나의 에러 신호(Error_n)를 수신하고, 수신된 신호들(Data_n(-1), Data_n(0), Data_n(+1), Error_n)에 기반하여 샘플링 시점에 대한 제 n 판단 신호(Sign_n)를 출력할 수 있다.
제 1 내지 제 n 위상 검출 유닛(111_1, 111_2, …, 111_n)에 대한 제 1 입력 데이터(Data_1(-1), Data_2(-1), …, Data_n(-1))는 현재 시점 이전의 데이터를 의미한다. 제 1 내지 제 n 위상 검출 유닛(111_1, 111_2, …, 111_n)에 대한 제 2 입력 데이터(Data_1(0), Data_2(0), …, Data_n(0))는 현재 시점의 데이터를 의미한다. 제 1 내지 제 n 위상 검출 유닛(111_1, 111_2, …, 111_n)에 대한 제 3 입력 데이터(Data_1(+1), Data_2(+1), …, Data_n(+1))는 현재 시점 이후의 데이터를 의미한다. 제 1 내지 제 n 위상 검출 유닛(111_1, 111_2, …, 111_n)에 대한 에러 신호(Error_1, Error_2, …, Error_n)는 제 1 내지 제 n 위상 검출 유닛(111_1, 111_2, …, 111_n)에 대한 제 2 입력 데이터(Data_1(0), Data_2(0), …, Data_n(0))와 동일한 시점에 샘플링될 수 있다.
제 1 내지 제 n 판단 신호(Sign_1, Sign_2, …, Sign_n) 각각은 샘플링 시점이 이상적인 샘플링 시점보다 이전에 있음을 의미하는 얼리(Early) 판단 신호, 샘플링 시점이 이상적인 샘플링 시점에 있음을 의미하는 이상(Ideal) 판단 신호 및 샘플링 시점이 이상적인 샘플링 시점보다 이후에 있음을 의미하는 레이트(Late) 판단 신호 중 어느 하나일 수 있다. 제 1 내지 제 n 위상 검출 유닛(111_1, 111_2, …, 111_n)으로부터 제 1 내지 제 n 판단 신호(Sign_1, Sign_2, …, Sign_n)가 도출되는 원리는 후술할 도 4에서 상세히 설명할 것이다.
합산기(112)는 제 1 내지 제 n 위상 검출 유닛(111_1, 111_2, …, 111_n)으로부터 제 1 내지 제 n 판단 신호(Sign_1, Sign_2, …, Sign_n)를 수신할 수 있다. 합산기(112)는 수신된 제 1 내지 제 n 판단 신호(Sign_1, Sign_2, …, Sign_n)를 합산할 수 있다. 합산기(112)는 제 1 내지 제 n 판단 신호(Sign_1, Sign_2, …, Sign_n)를 모두 더한 결과 값을 위상 검출 결과 신호(S1)로 출력할 수 있다.
도 3은 신호 크기의 양자화를 이용하는 위상 검출기의 일반적인 원리를 설명하기 위한 도면이다. 좀 더 상세하게, 도 3은 일반적으로 신호 크기의 양자화를 이용한 PAM(Pulse-Amplitude Modulation)4 위상 검출기에서의 샘플링 시점 판단 원리를 설명하기 위한 도면이다. 도 3에 도시된 아이다이어그램(Eye diagram)에서, 3개의 수평 점선은 2bit로 신호를 양자화하는 레벨(level)을 의미한다. 도 3에 도시된 아이다이어그램에서, 4개의 수평 실선은 1bit로 에러 신호를 양자화하는 레벨을 의미한다.
아이다이어그램 상에서, 이상적인 샘플링 시점은 t2 시점이고, t2 시점을 기준으로 에러 신호의 값이 결정될 수 있다. 예로서, A 지점 및 B지점에서, 신호의 레벨은 t2 시점의 신호 레벨보다 크기 때문에 에러 신호 값은 1로 결정될 수 있다. 또한, C지점 및 D지점에서, 신호의 레벨은 t2 시점의 신호 레벨보다 작기 때문에 에러 신호 값은 -1로 결정될 수 있다.
도 3의 A 지점에서 신호의 샘플링이 이루어지는 경우, 데이터 기울기는 하강이 되고, 에러 신호의 값은 1이므로 위상 검출기는 A 지점의 신호 샘플링이 얼리(Early) 구간에서 이루어진 것으로 판단할 수 있다. 얼리 구간이란, 샘플링 시점이 이상적인 샘플링 시점보다 이전에 있음을 의미한다.
도 3의 B 지점에서 신호의 샘플링이 이루어지는 경우, 데이터 기울기는 상승이 되고, 에러 신호의 값은 1이므로 위상 검출기는 B 지점의 신호 샘플링이 레이트(late) 구간에서 이루어진 것으로 판단할 수 있다. 레이트 구간이란, 샘플링 시점이 이상적인 샘플링 시점보다 이후에 있음을 의미한다.
도 3의 C 지점에서 신호의 샘플링이 이루어지는 경우, 데이터 기울기는 하강이 되고, 에러 신호의 값은 -1이므로 위상 검출기는 C 지점의 신호 샘플링이 레이트 구간에서 이루어진 것으로 판단할 수 있고, D 지점에서 신호의 샘플링이 이루어지는 경우, 데이터 기울기는 상승이 되고, 에러 신호의 값은 -1이므로 위상 검출기는 D 지점의 신호 샘플링이 얼리 구간에서 이루어진 것으로 판단할 수 있다.
도 4는 본 개시의 실시 예에 따른 제 1 위상 검출 유닛(111_1, 도 2 참조)의 세부 구성 및 동작 원리를 설명하기 위한 회로도이다. 본 개시의 실시 예에 따른 신호의 위상 검출 원리는 도 4에 개시된 논리 회로도를 통하여 상세히 설명될 것이다. 설명의 편의를 위하여, 도 4의 일부 영역(R1)을 기준으로 논리 회로도의 구성 및 동작 원리를 구체적으로 설명하며, 일부 영역(R1)에 포함되는 구성요소와 동일 또는 유사한 기능을 수행하는 구성요소에 대한 중복되는 설명은 생략할 것이다.
도 4에 개시된 제 1 구성요소(E1)는 입력되는 데이터의 차이 값을 도출할 수 있다. 데이터의 차이 값은 제 1 구성요소(E1)의 (+) 단자로 입력되는 데이터에서 제 1 구성 요소(E1)의 (-) 단자로 입력되는 데이터를 뺀 값을 의미한다. 제 2 구성요소들(E2_1, E2_2, E2_3)은 제 1 구성요소(E1)의 연산 결과를 출력으로 도출한다. 예로서, 제 2 구성요소(E2_1)는 제 1 구성요소(E1)의 연산 결과가 1과 같으면 1을 출력하고, 1과 같지 않으면 0을 출력한다. 예로서, 제 2 구성요소(E2_2)는 제 1 구성요소(E1)의 연산 결과가 2와 같으면 1을 출력하고, 2와 같지 않으면 0을 출력한다. 예로서, 제 2 구성요소(E2_3)는 제 1 구성요소(E1)의 연산 결과가 3과 같으면 1을 출력하고, 3과 같지 않으면 0을 출력한다.
제 3 구성요소(E3)는 입력되는 디지털 신호에 대한 NOT 연산을 수행할 수 있다. 예로서, 제 3 구성요소(E3)는 에러 신호(Error_1(0))에 대한 NOT 연산을 수행한다. 제 4 구성요소(E4) 및 제 5 구성요소(E5)는 AND 연산을 수행한다. 예로서, 제 4 구성요소(E4)는 제 2 구성요소(E2_1)의 연산 결과 값 및 에러 신호(Error_1(0))에 대한 AND 연산을 수행하고, 제 5 구성요소(E5)는 제 2 구성요소들(E2_1, E2_2, E2_3) 중 어느 하나의 연산 결과 값 및 제 3 구성요소(E3)의 연산 결과 값에 대한 AND 연산을 수행한다.
제 6 구성요소들(E6_1, E6_2, E6_3, E6_4, E6_5, E6_6)은 OR 연산을 수행한다. 예로서, 제 6 구성요소(E6_1)는 제 4 구성요소(E4)의 연산 결과 값 및 제 5 구성요소(E5)의 연산 결과 값에 대한 OR 연산을 수행한다. 제 6 구성요소들(E6_2, E6_3, E6_4, E6_5, E6_6)은 제 6 구성요소(E6_1)과 유사하므로 이에 대한 상세한 설명은 생략된다.
제 7 구성요소(E7) 및 제 8 구성요소(E8)는 OR 연산을 수행한다. 제 7 구성요소(E7)는 제 6 구성요소들(E6_1, E6_2, E6_3)의 연산 결과 값들에 대한 OR 연산을 수행한다. 제 6 구성요소들(E6_1, E6_2, E6_3)은 제 1 그룹으로 명명될 수 있다. 제 7 구성요소(E7)는 OR 연산 수행 결과 샘플링 시점에 대응하는 제 1 신호를 출력할 수 있다. 제 8 구성요소(E8)는 제 6 구성요소들(E6_4, E6_5, E6_6)의 연산 결과 값들에 대한 OR 연산을 수행한다. 제 6 구성요소들(E6_4, E6_5, E6_6)은 제 2 그룹으로 명명될 수 있다. 제 8 구성요소(E8)는 OR 연산 수행 결과 샘플링 시점에 대응하는 제 2 신호를 출력할 수 있다. 제 9 구성요소(E9)는 제 1 신호 및 제 2 신호의 차이를 연산한다. 제 9 구성요소(E9)는 제 1 신호 및 제 2 신호의 차에 기반하여 제 1 판단 신호(Sign_1)를 출력한다.도 4의 일부 영역(R1)에서, 제 1 위상 검출 유닛(111_1)은 제 1 위상 검출 유닛(111_1)에 대한 제 1 입력 데이터(Data_1(-1)), 제 1 위상 검출 유닛(111_1)에 대한 제 2 입력 데이터(Data_1(0)) 및 에러 신호(Error_1(0))에 대한 논리 연산을 수행할 수 있다. 에러 신호(Error_1(0)) 현재 시점의 에러 신호일 수 있다. 예로서, 제 1 위상 검출 유닛(111_1)에 대한 제 1 입력 데이터(Data_1(-1))가 1이고, 제 1 위상 검출 유닛(111_1)에 대한 제 2 입력 데이터(Data_1(0))가 0인 경우, 제 1 구성요소(E1)의 연산 결과는 1로 도출될 수 있고, 이에 따라 제 2 구성요소(E2)는 1을 결과 값으로 출력할 수 있다. 제 2 구성요소(E2_1)의 결과 값이 1인 경우, 데이터 신호가 하강 상태에 있음을 의미한다.
제 2 구성요소(E2_1)의 결과 값과 에러 신호(Error_1(0))의 AND 연산을 통해 샘플링 시점의 상태를 판단할 수 있다. 예로서, 제 2 구성요소(E2_1)의 결과 값이 1이고, 에러 신호(Error_1(0))가 1인 경우, AND 연산을 통하여 결과 값 1이 도출될 수 있고, 이는 샘플링 시점이 얼리 구간에 있음을 의미한다. 제 2 구성요소(E2_1)의 결과 값이 1이고, 에러 신호(Error_1(0))가 -1인 경우, AND 연산을 통하여 결과 값 -1이 도출될 수 있고, 이는 샘플링 시점이 레이트 구간에 있음을 의미한다.
상술한 원리에 따라, 제 1 위상 검출 유닛(111_1)은 제 1 전후 데이터의 차이가 1, 2, 3인 모든 경우에 대한 샘플링 시점 판단 결과를 도출하고, 모든 경우에 대한 샘플링 시점 판단 결과에 대하여 OR 연산을 수행하여 샘플링 시점에 대하여 얼리 최종 신호 및 레이트 최종 신호를 도출할 수 있다. OR 연산을 통하여 도출된 최종 결과 신호에 대하여, (얼리 최종 신호-레이트 최종 신호) 연산을 수행하고, 해당 결과를 제 1 판단 신호(Sign_1)로 출력할 수 있다.
예로서, (얼리 최종 신호-레이트 최종 신호)의 결과가 1인 경우, 현재 샘플링 시점이 이상적인 샘플링 시점보다 이전에 있음을 의미하고, 이 경우 제 1 판단 신호(Sign_1)는 얼리 판단 신호일 수 있다. (얼리 최종 신호-레이트 최종 신호)의 결과가 0인 경우, 현재 샘플링 시점이 이상적인 샘플링 시점에 있음을 의미하고, 이 경우 제 1 판단 신호(Sign_1)는 이상 판단 신호일 수 있다. (얼리 최종 신호-레이트 최종 신호)의 결과가 -1인 경우, 현재 샘플링 시점이 이상적인 샘플링 시점보다 이후에 있음을 의미하고, 이 경우 제 1 판단 신호(Sign_1)는 레이트 판단 신호일 수 있다.
도 4에서, 제 1 위상 검출 유닛(111_1)에 대하여 설명하였으나, 도 2에 개시된 제 2 내지 제 n 위상 검출 유닛(111_2, …, 111_n) 또한 도 4에 개시된 제 1 위상 검출 유닛(111_1)과 동일한 구성으로 구현될 수 있다. 도 2에 개시된 제 2 내지 제 n 위상 검출 유닛(111_2, …, 111_n)의 출력 신호인 제 2 내지 제 n 판단 신호(Sign_2, …, Sign_n) 또한 상술한 바와 같이 동일한 원리가 적용되어 도출될 수 있으며, 제 1 내지 제 n 위상 검출 유닛(111_1, 111_2, …, 111_n)으로부터 출력되는 제 1 내지 제 n 판단 신호(Sign_1, Sign_2, …, Sign_n)는 합산기(112, 도 2 참조)에서 수신되어 모두 더해질 수 있다.
도 5는 본 개시에 따른 디지털 CDR 회로(100)를 포함하는 피드백 루프 회로(10)를 나타내기 위한 블록도이다. 도 5를 참조하면, 피드백 루프 회로(10)는 디지털 CDR 회로(100), CTLE&VGA(Continuous Time Linear Equalizer & Variable Gain Amplifier) 회로(200), PLL(Phase-Locked Loop) 회로(300), PS(Phase Shifter) 회로(400) 및 아날로그 디지털 변환기(Analog-to-Digital Converter, 이하 ADC)(500) 및 디시리얼라이저(600)를 포함할 수 있다. 예로서, 피드백 루프 회로(10)는 통신 시스템의 수신측 설비에 포함되어 이용될 수 있다.
CTLE&VGA 회로(200)는 외부로부터 입력 신호(IN)를 수신할 수 있다. 입력 신호(IN)는 통신 시스템의 송신측으로부터 수신된 아날로그 신호일 수 있다. CTLE&VGA 회로(200)는 입력 신호(IN)의 높은 주파수를 가지는 신호의 크기를 증폭하여, 입력 신호(IN)의 모든 주파수 성분들을 비슷한 진폭으로 조절할 수 있다. 높은 주파수란, 미리 결정된 임계 값 이상의 주파수를 의미한다. 진폭 조절을 통하여, 입력 신호(IN)의 채널 손실이 보상될 수 있다.
진폭 조절된 입력 신호는 ADC(500)로 출력될 수 있다. ADC(500)는 진폭 조절된 입력 신호를 양자화할 수 있다. ADC(500)는 진폭 조절된 입력 신호를 M-bit로 양자화할 수 있다. ADC(500)에서 양자화된 디지털 신호는 디시리얼라이저(600)로 출력될 수 있다.
디시리얼라이저(600)는 수신된 M-bit의 디지털 신호를 n개의 M-bit인 디지털 신호로 병렬화할 수 있다. 여기서, n은 디지털 CDR 회로(100)에 포함되는 복수의 위상 검출 유닛들(111_1, 111_2, …, 111_n)의 개수를 의미한다. 디시리얼라이저(Deserializer, 600)로부터 병렬화된 디지털 신호는 디지털 CDR 회로(100)에 포함되는 복수의 위상 검출 유닛들(111_1, 111_2, …, 111_n) 각각에 출력될 수 있다. M-bit 디지털 신호에는 2bit의 현재 시점의 데이터 및 1bit의 에러 신호를 포함할 수 있으며, 경우에 따라 2bit의 현재 시점 이전의 데이터 및 2bit의 현재 시점 이후의 데이터를 포함할 수 있다.
디지털 CDR 회로(100)는 도 1, 도 2 및 도 4에서 설명된 바와 같이 입력 신호에 대한 위상을 검출하고, 그 결과에 기반하여 입력 신호의 샘플링 시점을 제어하기 위한 제어 코드를 PS 회로(400)로 출력할 수 있다. PLL 회로(300)는 발진기로부터 유입된 신호와 출력에서 되먹임된 신호와의 위상차를 이용하여 클럭 신호의 주파수를 조절할 수 있다. PLL 회로(300)는 주파수가 조절된 클럭 신호를 PS 회로(400)로 출력할 수 있다.
PS 회로(400)는 PLL 회로(300)로부터 수신한 클럭 신호 및 디지털 CDR 회로(100)로부터 수신한 제어 코드에 기반하여 출력 클럭 신호의 위상을 조절할 수 있다. PS 회로(400)는 위상이 조절된 출력 클럭 신호를 ADC(500) 및 디시리얼라이저(600)에 전달하여 데이터의 샘플링 시점을 조절할 수 있다. 이상적인 샘플링 시점에 추출된 데이터 신호(OUT)는 외부로 출력될 수 있다.
상술된 내용은 본 개시를 실시하기 위한 구체적인 실시 예들이다. 본 개시는 상술된 실시 예들 뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 개시에는 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 개시의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100 : 디지털 CDR(Clock and Data Recovery) 회로
110 : 위상 검출기
120 : 차지 펌프
130 : 루프 필터
140 : 위상 시프트 제어 코드 생성기
110 : 위상 검출기
120 : 차지 펌프
130 : 루프 필터
140 : 위상 시프트 제어 코드 생성기
Claims (15)
- 입력 신호를 수신하고, 입력 신호에 기반하여 샘플링 시점에 대한 판단 결과와 대응하는 위상 검출 결과 신호를 출력하는 위상 검출기;
상기 위상 검출 결과 신호를 수신하고, 상기 위상 검출 결과 신호에 이득을 곱한 증폭 신호를 출력하는 차지 펌프;
상기 증폭 신호를 수신하고, 상기 증폭 신호를 필터링하여 필터링된 신호를 출력하는 루프 필터; 및
상기 필터링된 신호에 기반하여 신호의 위상을 제어하기 위한 제어 신호를 생성하는 위상 시프트 제어 코드 생성기를 포함하되,
상기 입력 신호는 복수의 데이터 신호들 및 복수의 에러 신호들을 포함하고,
상기 복수의 데이터 신호들 및 상기 복수의 에러 신호들은 신호의 크기에 기반하여 양자화된 디지털 신호인 디지털 CDR(Clock and Data Recovery) 회로. - 제 1 항에 있어서,
상기 위상 검출기는:
상기 복수의 데이터 신호들 및 상기 복수의 에러 신호들에 기반하여 샘플링 시점에 대한 판단 신호를 출력하는 복수의 위상 검출 유닛들; 및
상기 복수의 위상 검출 유닛들로부터 출력되는 각각의 판단 신호들을 더하는 합산기를 포함하는 디지털 CDR 회로. - 제 2 항에 있어서,
상기 복수의 위상 검출 유닛들 각각은 3개의 데이터 신호들 및 하나의 에러 신호를 수신하고,
상기 3개의 데이터 신호들은 현재 시점 이전의 샘플링 데이터인 제 1 입력 데이터, 현재 시점의 샘플링 데이터인 제 2 입력 데이터 및 현재 시점 이후의 샘플링 데이터인 제 3 입력 데이터를 포함하고,
상기 하나의 에러 신호는 상기 현재 시점에 추출되는 에러 신호인 디지털 CDR 회로. - 제 3 항에 있어서,
상기 제 1 입력 데이터, 상기 제 2 입력 데이터 및 상기 제 3 입력 데이터는 2bit이고,
상기 하나의 에러 신호는 1bit인 디지털 CDR 회로. - 제 3 항에 있어서,
상기 복수의 위상 검출 유닛들 각각은:
상기 제 1 입력 데이터, 상기 제 2 입력 데이터 및 상기 제 3 입력 데이터 중 두 개의 입력 데이터 값의 차이를 연산하는 복수의 제 1 구성요소들;
상기 복수의 제 1 구성요소들 중 어느 하나의 연산 결과를 수신하고, 상기 수신된 복수의 제 1 구성 요소들 중 어느 하나의 연산 결과가 주어진 값과 같으면 1의 결과 값을 출력하고, 상기 주어진 값과 다르면 0의 결과 값을 출력하는 복수의 제 2 구성요소들;
상기 현재 시점의 상기 하나의 에러 신호에 대한 NOT 연산을 수행하는 복수의 제 3 구성요소들;
상기 복수의 제 2 구성요소들 중 어느 하나의 연산 결과 값 및 상기 하나의 에러 신호를 수신하고, 상기 수신된 복수의 제 2 구성요소들 중 어느 하나의 연산 결과 값 및 상기 하나의 에러 신호에 대한 AND 연산을 수행하는 복수의 제 4 구성요소들;
상기 복수의 제 2 구성요소들 중 어느 하나의 연산 결과 값 및 상기 복수의 제 3 구성요소들 중 어느 하나의 연산 결과 값을 수신하고, 상기 수신된 복수의 제 2 구성요소들 중 어느 하나의 연산 결과 값 및 상기 수신된 복수의 제 3 구성요소들 중 어느 하나의 연산 결과 값에 대한 AND 연산을 수행하는 복수의 제 5 구성요소들;
상기 복수의 제 4 구성요소들 중 어느 하나의 연산 결과 값 및 상기 복수의 제 5 구성요소들 중 어느 하나의 연산 결과 값을 수신하고, 상기 수신된 복수의 제 4 구성요소들 중 어느 하나의 연산 결과 값 및 상기 수신된 복수의 제 5 구성요소들 중 어느 하나의 연산 결과 값에 대한 OR 연산을 수행하는 복수의 제 6 구성요소들;
상기 복수의 제 6 구성요소들 중 제 1 그룹의 연산 결과 값들을 수신하고, 상기 수신된 제 1 그룹의 연산 결과 값들에 기반하여 OR 연산을 수행하고, 상기 샘플링 시점에 대응하는 제 1 신호를 출력하는 제 7 구성요소;
상기 복수의 제 6 구성요소들 중 제 2 그룹의 연산 결과 값들을 수신하고, 상기 수신된 제 2 그룹의 연산 결과 값들에 기반하여 OR 연산을 수행하고, 상기 샘플링 시점에 대응하는 제 2 신호를 출력하는 제 8 구성요소; 및
상기 제 1 신호 및 상기 제 2 신호를 수신하고, 상기 제 1 신호 및 상기 제 2 신호의 차에 기반하여 상기 판단 신호를 출력하는 제 9 구성요소를 포함하는 디지털 CDR 회로. - 제 5 항에 있어서,
상기 복수의 제 2 구성요소들 각각은:
상기 수신된 복수의 제 1 구성요소들 중 어느 하나의 연산 결과가 1, 2 또는 3과 동일한지 여부를 판단하고,
상기 수신된 복수의 제 1 구성요소들 중 어느 하나의 연산 결과가 1, 2 또는 3과 동일한 경우 상기 1의 연산 결과 값을 출력하고,
상기 수신된 복수의 제 1 구성요소들 중 어느 하나의 연산 결과가 1, 2 또는 3과 동일하지 않은 경우 상기 0의 연산 결과 값을 출력하는 디지털 CDR 회로. - 제 6 항에 있어서,
상기 샘플링 시점에 대한 상기 각각의 판단 신호는 상기 샘플링 시점이 이상적인 샘플링 시점 이전에 있음을 의미하는 얼리 판단 신호, 상기 샘플링 시점이 이상적인 샘플링 시점임을 의미하는 이상 판단 신호 및 상기 샘플링 시점이 이상적인 샘플링 시점 이후에 있음을 의미하는 레이트 판단 신호 중 어느 하나인 디지털 CDR 회로. - 외부로부터 입력 신호를 수신하고, 임계 값 이상의 주파수에 해당하는 신호의 크기를 증폭하는 CTLE&VGA(Continuous Time Linear Equalizer & Variable Gain Amplifier) 회로;
상기 증폭된 신호를 수신하고, 상기 증폭된 신호를 양자화하여 디지털 신호로 변환하는 아날로그 디지털 변환기;
상기 변환된 디지털 신호를 수신하고, 상기 변환된 디지털 신호를 병렬화하는 디시리얼라이저(Deserializer) 회로;
상기 병렬화된 디지털 신호를 수신하고, 상기 병렬화된 디지털 신호에 기반하여 상기 입력 신호의 샘플링 시점을 제어하기 위한 제어 코드를 생성하는 디지털 CDR(Clock and Data Recovery) 회로;
발진기로부터 클럭 신호를 수신하고, 상기 클럭 신호의 주파수를 조절하고, 주파수가 조절된 출력 클럭 신호를 출력하는 PLL(Phase-Locked Loop) 회로; 및
상기 제어 코드 및 상기 출력 클럭 신호를 수신하고, 상기 제어 코드에 기반하여 상기 출력 클럭 신호의 위상을 제어하는 PS(Phase Shifter) 회로를 포함하되,
상기 PS 회로는 상기 위상이 제어된 출력 클럭 신호를 상기 아날로그 디지털 변환기로 전달하고,
상기 아날로그 디지털 변환기는 상기 위상이 제어된 출력 클럭 신호에 기반하여 상기 입력 신호에 대한 샘플링을 수행하는 피드백 루프 회로. - 제 8 항에 있어서,
상기 디지털 CDR 회로는:
상기 병렬화된 디지털 신호를 수신하고, 상기 병렬화된 디지털 신호에 기반하여 샘플링 시점에 대한 판단 결과와 대응하는 위상 검출 결과 신호를 출력하는 위상 검출기;
상기 위상 검출 결과 신호를 수신하고, 상기 위상 검출 결과 신호에 이득을 곱한 증폭 신호를 출력하는 차지 펌프;
상기 증폭 신호를 수신하고, 상기 증폭 신호를 필터링하여 필터링된 신호를 출력하는 루프 필터; 및
상기 필터링된 신호에 기반하여 상기 출력 클럭 신호의 위상을 제어하기 위한 제어 신호를 생성하는 위상 시프트 제어 코드 생성기를 포함하되,
상기 병렬화된 디지털 신호는 복수의 데이터 신호들 및 복수의 에러 신호들을 포함하는 피드백 루프 회로. - 제 9 항에 있어서,
상기 위상 검출기는:
상기 복수의 데이터 신호들 및 상기 복수의 에러 신호들에 기반하여 샘플링 시점에 대한 판단 신호를 출력하는 복수의 위상 검출 유닛들; 및
상기 복수의 위상 검출 유닛들로부터 출력되는 각각의 판단 신호들을 더하는 합산기를 포함하는 피드백 루프 회로. - 제 10 항에 있어서,
상기 복수의 위상 검출 유닛들 각각은 3개의 데이터 신호들 및 하나의 에러 신호를 수신하고,
상기 3개의 데이터 신호들은 현재 시점 이전의 샘플링 데이터인 제 1 입력 데이터, 현재 시점의 샘플링 데이터인 제 2 입력 데이터 및 현재 시점 이후의 샘플링 데이터인 제 3 입력 데이터를 포함하고,
상기 하나의 에러 신호는 상기 현재 시점에 추출되는 에러 신호인 피드백 루프 회로. - 제 11 항에 있어서,
상기 제 1 입력 데이터, 상기 제 2 입력 데이터 및 상기 제 3 입력 데이터는 2bit이고,
상기 하나의 에러 신호는 1bit인 피드백 루프 회로. - 제 12 항에 있어서,
상기 복수의 위상 검출 유닛들 각각은:
상기 제 1 입력 데이터, 상기 제 2 입력 데이터 및 상기 제 3 입력 데이터 중 두 개의 입력 데이터 값의 차이를 연산하는 복수의 제 1 구성요소들;
상기 복수의 제 1 구성요소들 중 어느 하나의 연산 결과를 수신하고, 상기 수신된 제 1 구성 요소들 중 어느 하나의 연산 결과가 주어진 값과 값으면 1의 결과 값을 출력하고, 상기 주어진 값과 다르면 0의 결과 값을 출력하는 복수의 제 2 구성요소들;
상기 현재 시점의 상기 하나의 에러 신호에 대한 NOT 연산을 수행하는 복수의 제 3 구성요소들;
상기 복수의 제 2 구성요소들 중 어느 하나의 연산 결과 값 및 상기 하나의 에러 신호를 수신하고, 상기 수신된 복수의 제 2 구성요소들 중 어느 하나의 연산 결과 값 및 상기 하나의 에러 신호에 대한 AND 연산을 수행하는 복수의 제 4 구성요소들;
상기 복수의 제 2 구성요소들 중 어느 하나의 연산 결과 값 및 상기 복수의 제 3 구성요소들 중 어느 하나의 연산 결과 값을 수신하고, 상기 수신된 복수의 제 2 구성요소들 중 어느 하나의 연산 결과 값 및 상기 수신된 복수의 제 3 구성요소들 중 어느 하나의 연산 결과 값에 대한 AND 연산을 수행하는 복수의 제 5 구성요소들; 및
상기 복수의 제 3 구성요소들 중 어느 하나의 연산 결과 값 및 상기 복수의 제 5 구성요소들 중 어느 하나의 연산 결과 값을 수신하고, 상기 복수의 제 3 구성요소들 중 어느 하나의 연산 결과 값 및 상기 복수의 제 5 구성요소들 중 어느 하나의 연산 결과 값에 대한 OR 연산을 수행하는 복수의 제 6 구성요소들;
상기 복수의 제 6 구성요소들 중 제 1 그룹의 연산 결과 값들을 수신하고, 상기 수신된 제 1 그룹의 연산 결과 값들에 기반하여 OR 연산을 수행하고, 상기 샘플링 시점에 대응하는 제 1 신호를 출력하는 제 7 구성요소;
상기 복수의 제 6 구성요소들 중 제 2 그룹의 연산 결과 값들을 수신하고, 상기 수신된 제 2 그룹의 연산 결과 값들에 기반하여 OR 연산을 수행하고, 상기 샘플링 시점에 대응하는 제 2 신호를 출력하는 제 8 구성요소; 및
상기 제 1 신호 및 상기 제 2 신호를 수신하고, 상기 제 1 신호 및 상기 제 2 신호의 차에 기반하여 상기 판단 신호를 출력하는 제 9 구성요소를 포함하는 피드백 루프 회로. - 제 13 항에 있어서,
상기 복수의 제 2 구성요소들 각각은:
상기 수신된 복수의 제 1 구성요소들 중 어느 하나의 연산 결과가 1, 2 또는 3과 동일한지 여부를 판단하고,
상기 수신된 복수의 제 1 구성요소들 중 어느 하나의 연산 결과가 1, 2 또는 3과 동일한 경우 상기 1의 연산 결과 값을 출력하고,
상기 수신된 복수의 제 1 구성요소들 중 어느 하나의 연산 결과가 1, 2 또는 3과 동일하지 않은 경우 상기 0의 연산 결과 값을 출력하는 피드백 루프 회로. - 제 14 항에 있어서,
상기 샘플링 시점에 대한 상기 각각의 판단 신호는 상기 샘플링 시점이 이상적인 샘플링 시점 이전에 있음을 의미하는 얼리 판단 신호, 상기 샘플링 시점이 이상적인 샘플링 시점임을 의미하는 이상 판단 신호 및 상기 샘플링 시점이 이상적인 샘플링 시점 이후에 있음을 의미하는 레이트 판단 신호 중 어느 하나인 피드백 루프 회로.
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