KR100528878B1 - 데이터 저장을 위한 고속 혼성 아날로그/디지털 ｐｒｍｌ데이터 검출 및 클럭 복원 장치 - Google Patents

데이터 저장을 위한 고속 혼성 아날로그/디지털 ｐｒｍｌ데이터 검출 및 클럭 복원 장치 Download PDF

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Abstract

고속 혼성 아날로그/디지털 PRML 데이터 검출 및 클럭복원장치에 관하여 개시한다. 본 발명에 따른 고속 혼성 아날로그/디지털 PRML 데이터 검출 및 클럭복원 장치는 입력 아날로그 RF 신호의 이득을 증폭하여 제공하는 가변이득 증폭기, 가변이득 증폭기에서 제공된 아날로그 RF 신호를 등화하여 출력하는 아날로그 등화기, 아날로그 등화기에서 등화되어 출력된 아날로그 RF 신호를 샘플링하여 디지털 RF 신호로 전환, 출력하는 A/D 컨버터, A/D 컨버터에서 출력된 디지털 RF 신호 중 DC 오프셋 성분을 제거하여 DC 오프셋 제거신호를 출력하는 DC 오프셋 제거부, DC 오프셋 제거신호로부터 원하는 채널특성 모델에서 요구되는 기준레벨 중 어느 하나의 값을 갖도록 DC 오프셋 제거신호의 판별레벨을 검출하고, 판별레벨과 DC 오프셋 제거신호의 실제 레벨간의 차인 레벨 오차값을 산출하는 레벨오차 탐지기, DC 오프셋 제거신호를 디코딩하여 데이터를 복원하는 비터비 디코더, 및 소정 주파수 별로 레벨 오차값을 달리 저장하고, 레벨 오차값에 기초하여 각 주파수 성분 별로 소정 계수값을 산출하며, 산출된 소정 계수값을 D/A 컨버팅하여 가변이득 증폭기 및 아날로그 등화기에 제공하는 적응형 디지털 콘트롤러를 포함하는 것을 특징으로 한다.

Description

데이터 저장을 위한 고속 혼성 아날로그/디지털 ＰＲＭＬ 데이터 검출 및 클럭 복원 장치{High speed mixed analog/digital PRML data detecting and clock recovery device fot data storage}
본 발명은 PRML(Partial Response Maximum Likelihood) 데이터 검출 및 클럭 복원 장치에 관한 것으로, 특히 적은 면적을 차지하고, 전력 소모를 줄일 수 있으며, 동작속도가 개선된 데이터 저장을 위한 고속 혼성 디지털/아날로그 PRML 데이터 검출 및 클럭 복원 장치에 관한 것이다.
PRML 기술은 컴퓨터 하드디스크와 광디스크의 읽기 채널의 신호처리 방식 중 하나로 높은 저장밀도와 전송률을 얻을 수 있어 최근 널리 사용되고 있다. 또한, PRML 관련 기술이 진전되고, 많은 구체화 수단이 제안되고 있다.
도 1은 일반적인 광디스크 시스템의 일부분을 나타내는 블럭도이다. 도 1을 참조하면, 일반적인 광디스크 시스템은 디지털 다기능 디스크(Digital Versatile Disk:DVD)나 콤팩트 디스크(Compact Disk:CD) 등과 같은 광디스크(10)에 기록된 데이터를 읽어들이는 픽업(20), 픽업(20)이 읽어들인 신호를 RF신호로 변환시키는 RF블럭(40), RF블럭이 출력하는 RF신호를 처리하기 위한 데이터 처리(DP) 블럭(90), 및 RF블럭에서 출력되는 RF신호의 비트에러율(Bit Error Rate:BER)을 개선하여 데이터 처리 블럭(90)에 전달하는 PRML(Partial Response Maximum Likelihood) 블럭(70)을 가지고 있다.
도 2는 종래의 PRML 블럭의 구성도이다. 도 2를 참조하면, 종래의 PRML 블럭은 아날로그 증폭 및 등화부(50), A/D 컨버터(52), DC 오프셋 제거부(54), 클럭 회복 회로부(70), 적응형 디지털 등화기(56), 레벨 오차 탐지기(58) 및 비터비 디코더(60)를 포함한다.
아날로그 증폭 및 등화부(50)는 복수의 D/A 컨버터(41,42), 가변 이득 증폭기(44), 아날로그 등화기(46) 및 아날로그 이득 조절 컨트롤러(48)를 포함한다.
가변 이득 증폭기(Variable Gain Amplifier:VGA, 44)는 RF 입력신호를 증폭하며, 아날로그 자동 이득 조절(Analog Gain Control:AGC) 컨트롤러(48)는 아날로그 등화기(equalizer:EQ, 46)에서 출력되는 출력신호의 레벨을 일정하게 유지한다. 아날로그 등화기(46)는 로우-패스 필터를 사용하여 가변 이득 증폭기(VGA, 44)에서 증폭된 RF신호를 등화한다.
로우-패스 필터의 대역폭과 상승 이득(boosting gain)은 고정된 입력 매개변수(Fixed Parameters)에 따라 조절된다. 아날로그 등화기(46)에서 등화되어 출력된 신호는 A/D 컨버터(52)를 거쳐 샘플링되어 디지털 RF신호로 변환된다. DC 오프셋 제거부(54)는 샘플링된 디지털 RF신호를 입력받아, 직류 오프셋 성분을 제거한다. DC 오프셋 제거부(54)에서 출력된 신호는 클럭 회복 회로부(70) 및 적응형 디지털 등화기(56)에 입력된다.
클럭 회로 회복부(70)는 주파수 및 위상 오차 검출기(72), 디지털 루프 필터(74), 제3 D/A 컨버터(76) 및 전압 제어 오실레이터(78)를 포함한다.
적응형 디지털 등화기(56)는 FIR 필터를 사용하여 직류 오프셋 성분이 제거된 디지털 RF신호를 원하는 형태로 등화한다. 이와 같이 등화된 디지털 RF 신호는 비터비 디코더(60) 및 레벨 오차 탐지기(58)에 입력된다.
레벨 오차 탐지기(58)는 원하는 채널 레벨과 적응형 디지털 등화기(56)로부터 입력된 실제 디지털 RF 신호 레벨의 차이로부터 오차 신호를 계산하여, 비터비 디코더(60) 및 적응형 디지털 등화기(56)에 제공한다. 비터비 디코더(60)는 적응형 디지털 등화기(56)에서 등화된 신호를 디코딩하여 데이터를 복원한 후, 데이터 처리 블럭(90)에 전달한다.
상술한 바와 같이 종래의 PRML 데이터 검출장치는 전형적인 동작속도 조건인 420MHz의 최대 속도로 동작하며, 적응형 디지털 등화기(56) 내부에 FIR 필터를 사용함으로써 RF 신호를 등화한다. 그러나, 이러한 FIR 필터는 일련의 덧셈기(adder)와 곱셈기(multiplier)를 구비하므로, 칩 면적을 소형화할 수 없으며 동작속도가 매우 제한적인 문제점이 있다.
또한, 클럭 회복 회로부(70)의 디지털 루프 필터(74)는 적응형 디지털 등화기(56)와 같이 다수의 덧셈기(adder)와 곱셈기(multiplier)를 이용하기 때문에, 칩 면적을 소형화할 수 없으며, 동작속도가 매우 제한적인 문제점이 있다.
특히, 최근에는 배터리로 동작하는 노트북의 사용이 증가함에 따라 전력소모를 줄이는 것이 중요한 문제로 대두되고 있음에도 종래의 PRML 데이터 검출장치로는 이를 해결할 수 없는 문제점이 있다..
따라서, 본 발명의 목적은 종래의 PRML 데이터 검출장치에서 디지털 FIR 필터 및 디지털 루프 필터를 대체하여, 칩 면적을 줄이고, 시스템의 동작 속도를 향상하며, 전력소비를 줄일 뿐 아니라 가변이득 증폭기(VGA) 및 아날로그 등화기의 이득을 조절하여 원하는 타겟 채널 모델에 실제 채널 데이터를 등화하기 위한 데이터 저장을 위한 고속 혼성 아날로그/디지털 PRML 데이터 검출 및 클럭 복원 장치를 제공하기 위함이다.
상기 목적을 달성하기 위한 본 발명에 따른 데이터 저장을 위한 고속 혼성 디지털/아날로그 PRML 데이터 검출 및 클럭 복원 장치는 입력 아날로그 RF 신호의 이득을 증폭하여 제공하는 가변이득 증폭기, 가변이득 증폭기에서 제공된 아날로그 RF 신호를 등화하여 출력하는 아날로그 등화기, 아날로그 등화기에서 등화되어 출력된 아날로그 RF 신호를 샘플링하여 디지털 RF 신호로 전환, 출력하는 A/D 컨버터, A/D 컨버터에서 출력된 디지털 RF 신호 중 DC 오프셋 성분을 제거하여 DC 오프셋 제거신호를 출력하는 DC 오프셋 제거부, DC 오프셋 제거신호로부터 원하는 채널특성 모델에서 요구되는 기준레벨 중 어느 하나의 값을 갖도록 DC 오프셋 제거신호의 판별레벨을 검출하고, 판별레벨과 DC 오프셋 제거신호의 실제 레벨간의 차인 레벨 오차값을 산출하는 레벨오차 탐지기, DC 오프셋 제거신호를 디코딩하여 데이터를 복원하는 비터비 디코더, 및 소정 주파수 별로 레벨 오차값을 달리 저장하고, 레벨 오차값에 기초하여 각 주파수 성분 별로 소정 계수값을 산출하며, 산출된 소정 계수값을 D/A 컨버팅하여 가변이득 증폭기 및 아날로그 등화기에 제공하는 적응형 디지털 콘트롤러를 포함하는 것이 바람직하다.
여기서, 가변이득 증폭기에 제공되는 소정 계수값의 주파수 성분은 저주파수인 것이 바람직하다.
여기서, 아날로그 등화기에 제공되는 소정 계수값의 주파수 성분은 고주파수인 것이 바람직하다.
본 발명의 주요한 구성부분인 적응형 디지털 콘트롤러는 레벨오차 탐지기로부터 원하는 채널특성 모델에서 요구되는 기준레벨 중 어느 하나의 값을 갖도록 판별레벨이 검출된 판별신호를 입력받아 판별신호의 주파수와 소정 문턱 주파수를 비교하여 판별신호의 주파수 성분을 산출하는 주파수 탐지부, 판별신호의 주파수 성분이 고주파수인 경우, 레벨오차 탐지기로부터 레벨 오차값을 입력받아 저장하는 제1누산기, 판별신호의 주파수 성분이 저주파수인 경우, 레벨오차 탐지기로부터 레벨 오차값을 입력받아 저장하는 제2누산기, 주파수 탐지부로부터 입력받은 판별신호의 주파수 성분에 관한 정보에 기초하여, 판별신호의 주파수 성분이 고주파수인 경우 레벨 오차값(eH)을 제1누산기에 저장되도록 제어하고, 판별신호의 주파수 성분이 저주파수 성분인 경우 레벨 오차값(eL)을 제2누산기에 저장되도록 제어하는 스케쥴러, 및 제1누산기에 저장된 레벨 오차값에 기초하여 아날로그 등화기의 이득을 조정하기 위한 소정 제1계수를 산출하고, 제2누산기에 저장된 레벨 오차값에 기초하여 가변이득 증폭기의 이득을 조정하기 위한 소정 제2계수를 산출하는 계수산출부를 포함하는 것이 바람직하다.
또한, 본 발명의 주요한 구성부분인 적응형 디지털 콘트롤러는 소정 제1계수 및 소정 제2계수가 안정된 값으로 초기화될 수 있도록 재초기화하는 계수재초기화부를 더 포함하는 것이 바람직하다.
또한, 적응형 디지털 콘트롤러의 구성부분인 스케쥴러는 동시모드와 분리모드의 동작 모드를 포함하는 것이 바람직하다.
여기서, 동시모드는 주파수 성분에 관계없이 레벨 오차 탐지기로부터 제1 및 제2누산기에 레벨 오차값이 동시에 입력되도록 제어하는 것이 바람직하다.
여기서, 분리모드는 주파수 성분 중 어느 하나의 주파수 성분에 대하여 레벨 오차 탐지기로부터 제1 및 제2누산기에 레벨 오차값이 입력되도록 제어한 후, 나머지 다른 하나의 주파수 성분에 대하여 레벨 오차 탐지기로부터 제1 및 제2누산기에 레벨 오차값이 입력되도록 주파수 성분 별로 레벨 오차값의 입력을 분리하여 제어되는 것이 바람직하다.
또한, 본 발명에 따른 데이터 저장을 위한 고속 혼성 디지털/아날로그 PRML 데이터 검출 및 클럭 복원 장치는 DC 오프셋 제거부에서 출력된 DC 오프셋 제거신호를 입력받아 주파수 오차 및 위상 오차를 검출하고, 검출된 오차를 보정하여 시스템 클럭을 생성하는 클럭 회복 회로부를 더 포함하는 것이 바람직하다.
여기서, 클럭 회복 회로부는 DC 오프셋 제거신호의 주파수 오차 및 위상 오차를 검출하여 주파수 오차 신호 및 위상 오차 신호를 생성, 출력하는 주파수 및 위상 오차 검출기, 입력받은 주파수 오차 신호 및 위상 오차 신호 중 어느 하나의 신호에 응답하여 제1펌프신호와 제2펌프신호 중 어느 하나의 신호를 선택적으로 출력하는 전하 펌프, 제1펌프신호와 제2펌프신호 중 어느 하나의 신호에 응답하여 여과신호를 출력하는 아날로그 루프 필터, 및 여과신호에 응답하여 주파수 오차 및 위상 오차가 보정된 소정 주파수의 시스템 클럭을 생성하는 전압제어 오실레이터를 포함하는 것이 바람직하다.
이하에서는 예시된 첨부도면을 참조하여 본 발명에 대해 상세히 설명한다.
도 3은 본 발명에 따른 데이터 저장을 위한 고속 혼성 아날로그/디지털 PRML 데이터 검출 및 클럭 복원 장치의 블럭도이다.
도 3을 참조하면, 본 데이터 저장을 위한 고속 혼성 아날로그/디지털 PRML 데이터 검출 및 클럭 복원 장치(900)는 복수의 D/A 컨버터(820, 840), 가변이득 증폭기(100), 아날로그 등화기(200), A/D 컨버터 (300), DC 오프셋 제거부(400), 클럭 회복 회로부(500), 적응형 디지털 콘트롤러 (600), 레벨 오차 탐지기(700), 및 비터비 디코더(800)를 포함한다.
A/D 컨버터(300)는 아날로그 등화기(200)에서 등화되어 입력되는 RF 신호를 디지털 신호로 변환시켜 DC 오프셋 제거부(400)로 입력한다. DC 오프셋 제거부(400)는 등화된 RF 신호의 DC 오프셋 성분을 제거한 후, 클럭 회복 회로부(500), 레벨 오차 탐지기(700), 및 비터비 디코더(800)에 입력한다.
적응형 디지털 컨트롤러(600)는 원하는 타겟 채널 모델에 실제 채널 데이터를 등화하기 위해서 가변이득 증폭기(VGA,100)의 저주파수 이득 및 아날로그 등화기(200)의 고주파수 상승 이득을 조절한다.
아날로그 등화기(200)는 입력된 RF 신호를 비터비 디코더(800)가 요구하는 신호레벨을 갖는 출력신호로 등화시킨다.
도 4는 적응형 디지털 컨트롤러의 구성을 나타낸 도면이다. 도 4를 참조하면, 적응형 디지털 컨트롤러(600)는 주파수 탐지부(610), 스케쥴러(620), 복수의 누산기(630, 640), 계수 산출부(650), 계수재초기화부(660)를 포함한다.
스케쥴러(620)는 저주파수 및 고주파수 성분에서 에러신호를 동시에 계산하여 아날로그 등화기(200) 및 가변이득 증폭기(100)의 이득을 조절하거나, 분리하여 이득을 조절한다.
클럭 회복 회로부(500)는 위상 및 주파수 오차 탐지기(510), 전하 펌프(520), 아날로그 루프 필터(530), 및 전압제어 오실레이터(VCO, 540)를 포함한다. 클럭 회복 회복부(500)는 DC 오프셋 제거부(400)에서 입력되는 RF 신호의 주파수 오차 및 위상 오차를 검출하여 오차 부분만큼 보상해준다.
주파수 및 위상 오차 검출기(510)는 DC 오프셋 제거신호의 주파수 오차 및 위상 오차를 검출하여 주파수 오차 신호 및 위상 오차 신호를 생성, 출력한다. 전하 펌프(520)는 입력받은 주파수 오차 신호 및 위상 오차 신호 중 어느 하나의 신호에 응답하여 제1펌프신호와 제2펌프신호 중 어느 하나의 신호를 선택적으로 출력한다. 아날로그 루프 필터(530)는 제1펌프신호와 제2펌프신호 중 어느 하나의 신호에 응답하여 여과신호를 출력한다. 전압제어 오실레이터(540)는 여과신호에 응답하여 주파수 오차 및 위상 오차가 보정된 소정 주파수의 시스템 클럭을 생성하여 A/D 컨버터(300)에 제공한다.
적응형 디지털 콘트롤러(600)는 도 5와 같은 특성을 갖는 입력신호(DVD의 RF신호)를 도 6에 도시된 바와 같은 비터비 디코더(800)가 요구하는 형태인 광학적 모델 PR(a,b,b,a)에서의 RF신호로 변환하여, 낮은 오류율로 입력 RF신호를 디지털 신호로 변환시킨다. 이를 보다 상세히 설명하면 다음과 같다.
DVD 플레이어 내의 픽업에 의해 읽혀져 적응형 디지털 콘트롤러(600)에 입력되는 입력신호는 도 5와 같은 형태를 가진다. 도 5에서 알 수 있는 바와 같이, 입력신호는 그 값에 따라 신호레벨이 상이하며, 이 때 그 신호레벨은 디스크의 물리적인 특성에 의해 결정된다.
도 6은 비터비 디코더(800)가 요구하는 신호의 특성을 도시하고 있다. 비터비 디코더(800)가 요구하는 신호레벨은 그 특성에 따라 수학적으로 모델링되며, 도 6은 광학적 채널모델 PR(a,b,b,a)에 따른 기준레벨을 도시한 것이다. 채널모델 PR(a,b,b,a)은 다음의 수학식으로 표현될 수 있다.
F(z) = a + bz + bz2 + az3
수학식 1에서, a와 b는 상수이다.
도 6에서 알 수 있는 바와 같이, 비터비 디코더(800)가 요구하는 신호레벨은 +MAX, +MID, ZERO, -MID, -MAX의 다섯가지 종류의 기준레벨로 구성된다. 이 때, MID 레벨과 MAX 레벨의 크기를 각각 x와 y라 하면, x : y = b : (a+b)의 관계가 있다.
도 7은 입력되는 DVD RF신호와 PR(a,b,b,a) 모델에서의 RF신호의 특성차이를 주파수 영역에서 비교한 그래프이다. 본 적응형 디지털 콘트롤러(600)의 기능은, 도 7에서 실선으로 표현되어 있는 RF신호의 특성을 점선으로 표현되어 있는 PR(a,b,b,a) 모델에서의 RF 신호의 특성으로 변화될 수 있도록 가변이득 증폭기 (100) 및 아날로그 등화기(200)의 이득을 조정하기 위한 것이다. 이러한 PR(a,b,b,a)모델은 사용자가 원하는 형태에 따라, 사용자에 의해 미리 설정된다.
레벨 오차 탐지기(700)는 DC 오프셋 제거부(400)에서 입력된 신호의 레벨이 다섯 개의 신호 레벨(+MAX, +MID, ZERO, -MID, -MAX) 중 어느 레벨에 해당하는지를 판단한 후, 이에 관한 정보를 주파수 탐지부(610)에 제공한다.
주파수 탐지부(610)는 영점 교차 주파수 탐지방법을 이용하여 입력 신호가 고주파수 신호인지 저주파수 신호인지를 판단한다. 도 8은 주파수 탐지부(610)에서 영점 교차 주파수 탐지방법을 이용하여 주파수 성분을 탐지하는 방법을 설명하기 위한 도면이다.
도 8을 참조하면, 주파수 탐지부(610)는 입력 신호가 +레벨에서 -레벨로 변하는 시점에서 영점과 교차하는 지점의 주파수(이하, 영점 주파수라 한다)와 소정 문턱 주파수(threshold frequency)를 비교한다. 소정 문턱 주파수는 사용자의 조작에 의하여 변경가능하다.
비교결과 입력신호의 영점 주파수가 소정 문턱 주파수보다 높은 경우 입력신호를 고주파수 신호로 판단하며, 입력신호의 영점 주파수가 소정 문턱 주파수보다 낮은 경우 입력신호를 저주파수 신호로 판단한다. 이와 같이 판단된 주파수 정보는 스케쥴러(620)에 입력된다.
또한, 레벨오차 탐지기(700)는 사용자가 원하는 PR(a,b,b,a)모델의 신호레벨과 실제 DC 오프셋 제거부(400)에서 입력된 신호의 레벨 차이에 기초하여 매 데이터의 레벨 오차를 구한다.
도 9는 레벨오차 탐지기(700)에서 레벨 오차를 구하는 방법을 설명하기 위한 도면이다. 도 9를 참조하면, 레벨 에러 탐지기(700)는 원하는 채널모델의 신호 레벨로부터 실제 신호 레벨을 감산하여 에러 신호를 계산한다. ui는 사용자가 원하는 신호레벨이고, xi가 DC 오프셋 제거부(400)에서 입력된 신호레벨이다.
도 9a는 ui > 0, xi > 0 인 경우에 있어서, 레벨 오차(ei)를 산출하는 수식을 나타낸다.
여기서, ei = │ui│-│xi│= ui - xi = (u i - xi)ㆍsign(xi) 이다.
도 9b는 ui > 0, xi < 0 인 경우에 있어서, 레벨 오차(ei)를 산출하는 수식을 나타낸다.
여기서, ei = -(│ui│+│xi│) = -(ui +(-xi)) = -ui + xi
= (ui - xi )ㆍsign(xi) 이다.
도 9c는 ui < 0, xi < 0 인 경우에 있어서, 레벨 오차(ei)를 산출하는 수식을 나타낸다.
여기서, ei = │ui│-│xi│= (-ui) - (-x i) = -(ui - xi) = (ui - xi)ㆍsign(x i) 이다.
도 9d는 ui < 0, xi > 0 인 경우에 있어서, 레벨 오차(ei)를 산출하는 수식을 나타낸다.
여기서, ei = -(│ui│+│xi│) = -((-ui) + x i) = ui - xi = (ui - xi)ㆍsign(x i)이다.
이와 같은 방식에 의해 레벨 오차 ei = (ui - xi)sign(xi)를 산출할 수 있으며, 산출된 레벨 오차로부터 오차 수정값의 방향과 크기에 대한 정보를 알 수 있다. 이와 같이 레벨 오차 탐지기(700)에서 산출된 레벨 오차값들은 비터비 디코더(800) 및 복수의 누산기(630, 640)로 전송된다. 복수의 누산기(630, 640)에 입력되는 레벨 오차값은 스케쥴러(620)의 제어하에 각각 제1누산기(630) 및 제2누산기(640)로 입력된다.
스케쥴러(620)는 동시모드와 분리모드의 두 가지 모드에서 동작한다. 동시모드(simultaneous mode)에서 스케쥴러(620)의 동작에 대해 설명하면 다음과 같다.
스케쥴러(620)는 주파수 탐지기(610)에서 판단된 주파수 정보에 따라 입력신호가 고주파수로 판단된 경우, 레벨 오차 탐지기(700)에서 산출된 레벨 오차(eH)값이 제1누산기(accumulator,630)에 저장되도록 제어한다. 또한, 입력신호가 저주파수로 판단된 경우, 레벨 오차 탐지기(700)에서 산출된 레벨 오차(eL)값이 제2누산기(640)에 저장되도록 제어한다.
또한, 스케쥴러(620)는 복수의 누산기(630, 640)에 누산된 레벨 오차값의 개수를 카운팅하여, 누산된 레벨 오차값의 개수가 미리 설정된 소정 개수(N)에 도달할 때 까지 누산기(630, 640)에 레벨 오차값이 저장되도록 제어한다.
누산된 레벨 오차값의 개수가 소정 개수(N)에 도달하면, 누산기(630, 640)에 저장된 소정 개수(N)의 레벨 오차값(ei)들이 계수산출부(650)로 입력되도록 누산기를 제어한다.
또한, 새로운 누산 사이클(new accumulated cycle)이 시작될 때 까지 누산기(630, 640)를 재초기화(reset) 및 디스에이블(disable)시켜 더 이상 누산기(630, 640)에 레벨 오차값이 저장되지 않도록 한다.
분리모드(seperate mode)의 경우에는, 고주파수 신호에 대응하는 레벨 오차값(eH)들만 우선적으로 제1누산기(630)에 저장한 후, 저장된 에러값들을 계수산출부(650)로 입력한다. 이에 따라, 계수산출부(650)에서 산출된 계수값들이 아날로그 등화기(200)에 입력되어, 아날로그 등화기(200)의 이득을 조절한다.
그 후, 저주파수 신호에 대응하는 레벨 오차값(eL)들을 제2누산기(640)에 저장한 후, 저장된 에러값들을 계수산출부(650)로 입력한다. 이에 따라, 계수산출부 (650)에서 산출된 계수값들이 가변이득 증폭기(100)에 입력되어, 가변이득 증폭기(100)의 이득을 조절한다.
한편, 이와 반대로 저주파수 신호에 대응하는 레벨 오차값(eL)들을 먼저 처리한 후, 그 후에 고주파수 신호에 대응하는 레벨 오차값(eH)들을 처리하는 것도 바람직하다.
제1 및 제2누산기(630, 640)로 부터 입력된 레벨 오차(ei)는 다음의 수식으로 표현되는 LMS(Least Mean Square) 적응형 등화 알고리즘(Adaptive Equalization Algorithm)에 의해, 계수 산출부(650)에서 새로운 계수값을 구하는 경우에 이용된다.
수학식 2에서, Ct+1은 적응형 디지털 컨트롤러의 새로운 계수값, Ct는 적응형 디지털 컨트롤러의 현재의 계수값, e는 레벨 오차값, μ는 상수(constant)이다.
이 알고리즘을 수행하는데 매우 단순한 디지털 회로가 이용될 수 있다. 임의의 μ를 선택하여 곱셈을 하는 대신에, μ= 2-K (K는 정수)를 선택할 수 있다. 이 경우 곱셈 작업은 K-비트 변환으로 대체된다. 따라서, 곱셈기 대신에 변환기만이 요구된다. 이러한 접근 방식을 이용해서 고속 이득을 얻을 수 있다.
한편, 수학식 1로부터 산출된 계수값은 계수재초기화부(660)로 입력되는 동시에 제1 D/A 컨버터(820) 및 제2 D/A 컨버터(840)를 거쳐 각각 가변이득 증폭기 (100) 및 아날로그 등화기(200)에 입력된다.
계수재초기화부(660)는 산출된 모든 계수를 검사하여, 계수들이 허용된 범위를 초과하는 경우에는 적응형 디지털 콘트롤러(600)가 수렴하지 못하고 발산한다고 간주한다. 이에 따라, 계수재초기화부(660)는 적응형 디지털 컨트롤러(600)의 계수가 안정된 값으로 초기화될 수 있도록 재초기화하며, 이에 따라 전체 시스템의 불안정성이 극복된다.
한편, 계수산출부(650)에서 산출된 계수값들은 디지털 값이기 때문에 제1, 제2 D/A 컨버터(820, 840)를 거쳐 아날로그 형태로 변환된 후, 각각 가변이득 증폭기 (100) 및 아날로그 등화기(200)에 입력된다.
아날로그 형태로 변환된 계수값들은 전압이나 전류의 형태로 입력되며, 이에 따라 가변이득 증폭기(100) 및 아날로그 등화기(200)의 이득(GAIN)을 조정하게 된다. 이 때, 계수값이 양수이면 큰 전압이나 전류가 발생하며, 계수값이 작거나 음수이면 작은 전압이나 전류가 발생한다.
이와 같은 방식으로 가변이득 증폭기(100) 및 아날로그 등화기(200)의 이득을 조절함으로써 원하는 타겟 채널 모델에 실제 채널 데이터를 등화할 수 있게 된다. 즉, 가변이득 증폭기(100) 및 아날로그 등화기(200)는 고주파수 및 저주파수 성분에서 누산된 오차값들을 최소화하기 위해 적응형 디지털 컨트롤러(600)에 의해 적응적으로 조절된다.
도 10은 본 발명에 따른 데이터 저장을 위한 고속 혼성 디지털/아날로그 PRML 데이터 검출장치와 종래의 PRML 데이터 검출장치 및 슬라이서의 신호 대 잡음비(SNR)의 변화에 따른 비트 에러율의 변화를 도시한 그래프이다. 도 10을 참고하면, 시스템의 비트 에러율(Bit Error Rate: BER) 한계값(10-4)에서, 종래의 PRML 데이터 검출장치와 본 발명에 따른 데이터 저장을 위한 고속 혼성 아날로그/디지털 PRML 데이터 검출 및 클럭 복원 장치는 0.3 dB 만큼의 차이가 나타난다. 이는 본 발명에 따른 데이터 저장을 위한 고속 혼성 아날로그/디지털 PRML 데이터 검출 및 클럭 복원 장치와 종래의 PRML 데이터 검출장치는 신호 대 잡음비(SNR)의 변화에 따른 비트 에러율(BER)의 변화에 큰 차이가 없음을 의미한다.
또한, 도 10에서, 신호 대 잡음비(SNR)가 10dB에서 25dB까지 변할 때, 본 발명에 따른 데이터 저장을 위한 고속 혼성 아날로그/디지털 PRML 데이터 검출 및 클럭 복원 장치는 종래의 슬라이서 (slicer)와 비교해서 8.3dB의 이득여유를 가짐을 알 수 있다.
도 11은 본 발명에 따른 데이터 저장을 위한 고속 혼성 디지털/아날로그 PRML 데이터 검출 및 클럭 복원 장치와 디지털 등화기 및 슬라이서의 신호 대 잡음비(SNR)의 변화에 따른 비트 에러율의 변화를 도시한 그래프이다. 도 11은 도 10의 경우와 유사한 이득여유 차이를 보여준다.
도 12는 PR(1,2,2,1) 채널에 대한 채널 주파수 응답을 도시한 그래프이며, 도 13은 PR(1,2,2,1) 채널에 대한 각각의 등화기 주파수 응답을 도시한 그래프이다.
도 14는 원하는 타깃 채널에 점진적으로 보상되는 등화채널을 도시한 그래프이다. 도 14를 참고하면, 다양한 채널모델들에 등화된 채널들이 원하는 타깃 채널에 점진적으로 보상되는 것을 확인할 수 있다. 또한, 종래의 PRML 데이터 검출장치 및 본 발명에 따른 데이터 저장을 위한 혼성 디지털/아날로그 PRML 데이터 검출 및 클럭 복원 장치가 거의 동일한 특성의 역할을 함을 알 수 있다.
도 15는 아날로그 등화기의 상승 이득 보상의 점진적 단계를 도시한 그래프이며, 도 16은 아날로그 등화기의 차단 주파수 이득 보상의 점진적 단계를 도시한 그래프이다. 도 15 및 도 16을 참조하면, 상승 이득만을 제어하는 본 발명에 따른 데이터 저장을 위한 고속 혼성 디지털/아날로그 PRML 데이터 검출 및 클럭 복원 장치는 차단 주파수를 제어하는 것 처럼 등화기의 보상에 만족할만한 영향을 미치는 것을 보여준다.
본 발명에 따른 데이터 저장을 위한 고속 혼성 디지털/아날로그 PRML 데이터 검출 및 클럭 복원 장치와 종래의 PRML 데이터 검출장치 간의 각각의 아날로그 소자 부분을 비교하면 다음과 같다.
전류(CURRENT), mA 크기(SIZE), um
종래 PRML 본 PRML 종래 PRML 본 PRML
가변이득 증폭기(VGA) 6 6 300*300 300*300
아날로그 AGC 3 - 500*300 -
아날로그 등화기 33 33 380*890 380*890
전압제어 오실레이터(VCO) - 2 - 85*270
전하 펌프 - 5 - 210*835
전압제어 오실레이터 + D/A 컨버터 25 - 1700*640 -
아날로그 루프 필터 External Passive Device
TOTAL 67 46 1666200 626500
IMPROVEMENT 31 % 38 %
표 1에서 알 수 있듯이, 본 발명에 따른 고속 혼성 디지털/아날로그 PRML 비트 검출장치는 종래의 PRML 비트 검출장치와 비교할 때 전류 소비는 31% 감소하고, 칩 면적은 38% 감소한다.
또한, 본 발명에 따른 고속 혼성 디지털/아날로그 PRML 비트 검출장치와 종래의 PRML 비트 검출장치간의 각각의 디지털 소자를 비교하면 다음과 같다.
게이트 값(Gate Count) 동작 주파수, MHz
종래 PRML 본 PRML 종래 PRML 본 PRML
디지털 등화기 60657 - 420 700
디지털 루프 필터 6707 -
적응형 디지털 컨트롤러 - 10360
그 밖의 디지털 소자들 105560 105560
TOTAL 172924 115920
IMPROVEMENT 33 % 67 %
표 2에서 알 수 있듯이, 본 발명에 따른 데이터 저장을 위한 혼성 디지털/아날로그 PRML 데이터 검출 및 클럭 복원 장치는 디지털 소자와 관련하여 게이트 값에서 33% 향상되었고, 최대 동작속도가 67% 향상되었다. 즉, 디지털 소자 부분은 약 10K의 게이트 만을 제공하고, 약 700MHz의 동작속도를 제공한다.
위와 같이 살펴본 바에 의해, 본 발명에 따른 데이터 저장을 위한 고속 혼성 아날로그/디지털 PRML 데이터 검출 장치는 종래의 PRML 데이터 검출장치에 비하여 칩의 크기 및 전력 소비가 감소하였고, 동작 속도가 향상되었음을 알 수 있다.
상기와 같이 구성된 본 발명에 의하면 데이터 탐지 시스템의 신호 처리 속도를 크게 증가시킬 수 있으며, 회로의 복잡성을 줄이고 가격을 낮출 수 있어서 제품의 신뢰도를 향상시킬 수 있는 효과가 있다.
또한, 본 발명에 의하면 일련의 곱셈기 및 덧셈기를 포함하는 디지털 FIR 필터를 제거함으로써. 칩의 크기가 작아지고, 전력소비가 작으며, 더 높은 동작속도를 제공하는 효과가 있다.
또한, 본 발명에 의하면 데이터 저장, 통신, 채널 데이터의 적응형 등화 및 탐지를 요구하는 분야 등에 다양한 응용이 가능한 장점이 있다.
이상에서는 본 발명의 바람직한 실시예에 대해서 도시하고 설명하였으나, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위에 있게 된다.
도 1은 일반적인 광디스크 시스템의 일부분을 나타내는 블럭도,
도 2는 도 1의 PRML 데이터 검출장치의 상세 블럭도,
도 3은 본 발명에 따른 데이터 저장을 위한 고속 혼성 아날로그/디지털 PRML 데이터 검출 및 클럭 복원 장치의 블럭도,
도 4는 도 3의 구성부분인 적응형 디지털 콘트롤러의 구성을 나타내는 블럭도,
도 5는 DVD RF 신호의 개안도(Eye Diagram),
도 6은 광학적 채널모델 PR(a,b,b,a)에서의 RF 신호의 개안도(Eye Diagram),
도 7은 도 5와 도 6에 도시된 각 신호의 주파수 영역에서의 특성을 도시한 정규화 그래프,
도 8은 도 4에 도시된 주파수 탐지부에서 영점 교차 주파수 탐지방법을 이용하여 주파수 성분을 탐지하는 방법을 설명하기 위한 도면,
도 9는 도 3에 도시된 레벨 오차 탐지기에서 레벨 오차를 산출하는 방법을 설명하기 위한 도면,
도 10은 본 발명에 따른 데이터 저장을 위한 고속 혼성 디지털/아날로그 PRML 데이터 검출 및 클럭 복원 장치와 종래의 PRML 데이터 검출장치 및 슬라이서의 신호 대 잡음비(SNR)의 변화에 따른 비트 에러율의 변화를 도시한 그래프,
도 11은 본 발명에 따른 데이터 저장을 위한 고속 혼성 디지털/아날로그 PRML 데이터 검출 및 클럭 복원 장치와 디지털 등화기 및 슬라이서의 신호 대 잡음비(SNR)의 변화에 따른 비트 에러율의 변화를 도시한 그래프,
도 12는 PR(1,2,2,1) 채널에 대한 채널 주파수 응답을 도시한 그래프,
도 13은 PR(1,2,2,1) 채널에 대한 각각의 등화기 주파수 응답을 도시한 그래프,
도 14는 원하는 타깃 채널에 점진적으로 보상되는 등화채널을 도시한 그래프,
도 15는 아날로그 등화기의 상승 이득 보상의 점진적 단계를 도시한 그래프, 그리고
도 16은 아날로그 등화기의 차단 주파수 이득 보상의 점진적 단계를 도시한 그래프이다.
* 도면의 주요 부분에 대한 간단한 설명 *
100: 가변이득 증폭기(VGA) 200: 아날로그 등화기
300: A/D 컨버터 400: DC 오프셋 제거부
500: 클럭 회복 회로부 510: 주파수 및 위상 오차 검출기
520: 전하 펌프 530: 아날로그 루프 필터
540: 전압제어 오실레이터(VCO) 600: 적응형 디지털 컨트롤러
610: 주파수 탐지부 620: 스케쥴러
630: 제1누산기 640: 제2누산기
650: 계수 산출부 660: 계수재초기화부
700: 레벨 오차 탐지기 800: 비터비 디코더
820: 제1 D/A 컨버터 840: 제2 D/A 컨버터
900: 데이터 저장을 위한 고속 혼성 아날로그/디지털 PRML 데이터 검출 및 클럭 복원 장치

Claims (10)

  1. 입력 아날로그 RF 신호의 이득을 증폭하여 출력하는 가변이득 증폭기;
    상기 가변이득 증폭기에서 출력된 아날로그 RF 신호를 등화하여 출력하는 아날로그 등화기;
    상기 아날로그 등화기에서 등화되어 출력된 아날로그 RF 신호를 샘플링하여 디지털 RF 신호로 전환하여 출력하는 A/D 컨버터;
    상기 디지털 RF 신호 중 DC 오프셋 성분을 제거하여 DC 오프셋 제거신호를 출력하는 DC 오프셋 제거부;
    상기 DC 오프셋 제거신호로부터 원하는 채널특성 모델에서 요구되는 기준레벨 중 어느 하나의 값을 갖도록 상기 DC 오프셋 제거신호의 판별레벨을 검출하고, 상기 판별레벨과 상기 DC 오프셋 제거신호의 실제레벨간의 차인 레벨 오차값을 산출하는 레벨오차 탐지기;
    상기 DC 오프셋 제거신호를 디코딩하여 데이터를 복원하는 비터비 디코더; 및
    소정 주파수 별로 상기 레벨 오차값을 달리 저장하고, 상기 레벨 오차값에 기초하여 각 주파수 성분 별로 소정 계수값을 산출하며, 산출된 상기 소정 계수값을 D/A 컨버팅하여 상기 가변이득 증폭기 및 상기 아날로그 등화기에 제공하는 적응형 디지털 콘트롤러;를 포함하는 것을 특징으로 하는 데이터 저장을 위한 고속 혼성 아날로그/디지털 PRML 데이터 검출 및 클럭 복원 장치.
  2. 제1항에 있어서,
    상기 가변이득 증폭기에 제공되는 소정 계수값의 주파수 성분은,
    저주파수인 것을 특징으로 하는 데이터 저장을 위한 고속 혼성 아날로그/디지털 PRML 데이터 검출 및 클럭 복원 장치.
  3. 제1항에 있어서,
    상기 아날로그 등화기에 제공되는 소정 계수값의 주파수 성분은,
    고주파수인 것을 특징으로 하는 데이터 저장을 위한 고속 혼성 아날로그/디지털 PRML 데이터 검출 및 클럭 복원 장치.
  4. 제1항에 있어서, 상기 적응형 디지털 콘트롤러는,
    상기 레벨오차 탐지기로부터 원하는 채널특성 모델에서 요구되는 기준레벨 중 어느 하나의 값을 갖도록 판별레벨이 검출된 판별신호를 입력받아 상기 판별신호의 주파수와 소정 문턱 주파수를 비교하여 상기 판별신호의 주파수 성분을 산출하는 주파수 탐지부;
    상기 판별신호의 주파수 성분이 고주파수인 경우, 상기 레벨오차 탐지기로부터 레벨 오차값을 입력받아 저장하는 제1누산기;
    상기 판별신호의 주파수 성분이 저주파수인 경우, 상기 레벨오차 탐지기로부터 레벨 오차값을 입력받아 저장하는 제2누산기;
    상기 주파수 탐지부로부터 입력받은 상기 판별신호의 주파수 성분에 관한 정보에 기초하여, 상기 판별신호의 주파수 성분이 고주파수인 경우 상기 레벨 오차값(eH)이 상기 제1누산기에 저장되도록 제어하고, 상기 판별신호의 주파수 성분이 저주파수 성분인 경우 상기 레벨 오차값(eL)이 상기 제2누산기에 저장되도록 제어하는 스케쥴러; 및
    상기 제1누산기에 저장된 레벨 오차값에 기초하여 상기 아날로그 등화기의 이득을 조정하기 위한 소정 제1계수를 산출하고, 상기 제2누산기에 저장된 레벨 오차값에 기초하여 상기 가변이득 증폭기의 이득을 조정하기 위한 소정 제2계수를 산출하는 계수산출부;를 포함하는 것을 특징으로 하는 데이터 저장을 위한 고속 혼성 아날로그/디지털 PRML 데이터 검출 및 클럭 복원 장치.
  5. 제4항에 있어서, 상기 적응형 디지털 콘트롤러는,
    상기 소정 제1계수 및 상기 소정 제2계수가 안정된 값으로 초기화될 수 있도록 재초기화하는 계수재초기화부;를 더 포함하는 것을 특징으로 하는 데이터 저장을 위한 고속 혼성 아날로그/디지털 PRML 데이터 검출 및 클럭 복원 장치.
  6. 제4항에 있어서, 상기 스케쥴러는,
    동시모드와 분리모드의 동작 모드를 포함하는 것을 특징으로 하는 데이터 저장을 위한 고속 혼성 아날로그/디지털 PRML 데이터 검출 및 클럭 복원 장치.
  7. 제6항에 있어서, 상기 동시모드는,
    상기 주파수 성분에 관계없이 상기 레벨 오차 탐지기로부터 상기 제1 및 제2누산기에 레벨 오차값이 동시에 입력되도록 제어되는 것을 특징으로 하는 데이터 저장을 위한 고속 혼성 아날로그/디지털 PRML 데이터 검출 및 클럭 복원 장치.
  8. 제6항에 있어서, 상기 분리모드는,
    상기 주파수 성분 중 어느 하나의 주파수 성분에 대하여 상기 레벨 오차 탐지기로부터 상기 제1 및 제2누산기에 레벨 오차값이 입력되도록 제어한 후, 나머지 다른 하나의 주파수 성분에 대하여 상기 레벨 오차 탐지기로부터 상기 제1 및 제2누산기에 레벨 오차값이 입력되도록 주파수 성분 별로 레벨 오차값의 입력을 분리하여 제어되는 것을 특징으로 하는 데이터 저장을 위한 고속 혼성 아날로그/디지털 PRML 데이터 검출 및 클럭 복원 장치.
  9. 제1항에 있어서,
    상기 DC 오프셋 제거부에서 출력된 DC 오프셋 제거신호를 입력받아 주파수 오차 및 위상 오차를 검출하고, 검출된 오차를 보정하여 시스템 클럭을 생성하는 클럭 회복 회로부;를 더 포함하는 것을 특징으로 하는 데이터 저장을 위한 고속 혼성 아날로그/디지털 PRML 데이터 검출 및 클럭 복원 장치.
  10. 제9항에 있어서, 상기 클럭 회복 회로부는,
    DC 오프셋 제거신호의 주파수 오차 및 위상 오차를 검출하여 주파수 오차 신호 및 위상 오차 신호를 생성, 출력하는 주파수 및 위상 오차 검출기;
    입력받은 상기 주파수 오차 신호 및 위상 오차 신호 중 어느 하나의 신호에 응답하여 제1펌프신호와 제2펌프신호 중 어느 하나의 신호를 선택적으로 출력하는 전하 펌프;
    상기 제1펌프신호와 제2펌프신호 중 어느 하나의 신호에 응답하여 여과신호를 출력하는 아날로그 루프 필터; 및
    상기 여과신호에 응답하여 주파수 오차 및 위상 오차가 보정된 소정 주파수의 시스템 클럭을 생성하는 전압제어 오실레이터;를 포함하는 것을 특징으로 하는 데이터 저장을 위한 고속 혼성 아날로그/디지털 PRML 데이터 검출 및 클럭 복원 장치.
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