WO2005071680A1 - 信号処理装置、及び信号処理方法 - Google Patents

信号処理装置、及び信号処理方法 Download PDF

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Hiroki Mouri
Akira Yamamoto
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Matsushita Electric Industrial Co., Ltd.
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Definitions

  • the present invention relates to a signal processing device and a signal processing method, and more particularly to a signal processing device and a signal processing method for extracting information read out with high accuracy from a recording medium such as an optical disk, a magnetic disk, and a semiconductor memory.
  • a signal read from a recording medium is first subjected to removal and amplification of a signal in a specific band by an analog filter. This is because it is necessary to amplify a signal in a specific band because noise cannot be removed and the amplitude cannot be accurately obtained when reading a high-frequency signal.
  • FIG. 5 is a block diagram showing a conventional signal processing device.
  • a conventional signal processing device includes a recording medium 101, a variable gain amplifier (VGA: Variable Gain Amplifier) 102, a low-pass filter (LPF: Low Pass Filter) 103 which is an analog filter, and an AZD.
  • VGA Variable Gain Amplifier
  • LPF Low Pass Filter
  • a Viterbi decoder 109 that performs error correction using the Viterbi algorithm, an LMS (Least Mean Square) 110 that performs least mean square processing, and a timing that is a clock generation circuit for extracting a reproduction clock corresponding to a channel clock It consists of a recovery logic (TRL: Timing Recovery Logic) 111, ⁇ / ⁇ variable ⁇ 112, and a voltage controlled oscillator (VCO: Voltage Controlled Oscillator) 113. The operation will be described below.
  • TRL Timing Recovery Logic
  • VCO Voltage Controlled Oscillator
  • the signal read from the recording medium 101 is adjusted by a variable gain unit 102 and an automatic gain controller 105 so that its amplitude becomes a desired magnitude, and a low-noise filter 103 removes high-frequency noise. Is done.
  • the signal from which high-frequency noise has been removed by the low-pass filter 103 is converted into a digital signal by the AZD converter 104, and a specific band is amplified by the waveform equalizer 106.
  • the sampling timing in the A / D converter 104 is defined by the recovered clock extracted by the timing recovery logic 111, the DZA converter 112, and the voltage controlled oscillator 113.
  • Adaptive transversal filter 108 equalizes the signal amplified by waveform equalizer 106 to a PR (Partial Response) waveform.
  • the LMS 110 performs a least mean square calculation, calculates an equalization error, and adjusts the tap coefficient of the adaptive transversal filter 108 so that the error is reduced.
  • This PR waveform-equalized signal is decoded by the Viterbi decoder 109 (for example, see Patent Document 1).
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2003-85764
  • the optimization in the time axis direction and the optimization in the amplitude direction are simultaneously performed by one waveform equalizer, and the jitter value is improved satisfactorily. If the processing to increase the amplification level is performed in order to reduce noise, PR waveform equalization may be adversely affected by noise amplification, etc., and even if the jitter value reaches the optimum value, the error rate can be reduced in proportion to it. I wouldn't do it!
  • the present invention has been made to solve the above-described conventional problems, and a signal processing apparatus and a signal processing method capable of simultaneously reducing a jitter component and an error rate. It is intended to provide a processing method.
  • a signal processing device is a signal processing device for processing a signal according to a PRML method, comprising: an AZD converter that converts an analog signal into a digital signal; A first waveform equalizer that amplifies the specific band of the signal and optimizes the data of the clock extraction system, and is connected to the AZD converter to amplify the specific band of the signal A second waveform equalizer that performs waveform equalization and optimizes data of a data processing system, and a timing scan logic circuit that is connected to the first waveform equalizer and extracts a reproduced clock. And a decoder connected to the second waveform equalizer for decoding data.
  • the signal processing device includes a variable gain device that automatically adjusts the amplitude of a signal read from a recording medium to a desired magnitude, and the variable gain device.
  • a AZD converter connected to the AZD converter for removing a signal in a specific band, an AZD converter connected to the filter circuit for converting an analog signal to a digital signal, and a waveform of a reproduced signal connected to the AZD converter.
  • Adaptive transversal filter that amplifies signals in a specific band while performing equalization, an automatic gain controller connected to the AZD converter, and waveform equalization connected to the AZD converter to perform waveform equalization
  • a control circuit connected to the waveform equalizer and performing a baseline control; a detection circuit connected to the adaptive transversal filter and performing error detection and correction using an LMS algorithm; A decoder connected to the adaptive transversal filter and performing maximum likelihood decoding; and a timing logic circuit connected to the control circuit and extracting a recovered clock.
  • the signal processing device includes a variable gain device that automatically adjusts the amplitude of a signal read from a recording medium to a desired magnitude, and the variable gain device.
  • An AZD converter connected to the AZD converter for converting an analog signal into a digital signal; an adaptive transversal filter connected to the AZD converter for equalizing a waveform of a reproduced signal and amplifying a signal of a specific band;
  • An automatic gain controller connected to the AZD converter; a waveform equalizer connected to the AZD converter for waveform equalization; and a control connected to the waveform equalizer and performing baseline control.
  • a detection circuit connected to the adaptive transversal filter and performing error detection and correction using an LMS algorithm; and a decoder connected to the adaptive transversal filter and performing maximum likelihood decoding And a timing scan logic circuit connected to the control circuit and extracting a reproduced clock.
  • a signal processing device is a signal processing device according to claim 2.
  • the filter is a low-pass filter having a third or lower order.
  • the waveform equalizer is configured in the signal processing device according to any one of claims 1 to 3.
  • the filter is characterized in that the tap coefficient value of the filter is variable and the amplification degree can be freely set.
  • the signal processing device is the signal processing device according to claim 1, wherein the signal processing device includes the first waveform equalizer and the second waveform equalizer.
  • the equalizer is constituted by an adaptive transversal filter that performs a filter process on an input signal according to an equalization coefficient.
  • the signal processing device is the signal processing device according to any one of claims 1 to 3, wherein in the signal processing device, the vertical resolution of the AZD converter is: It is characterized by being 7 bits or less.
  • the decoder in the signal processing device according to any one of claims 1 to 3, in the signal processing device, includes a Viterbi algorithm. This is the decoding circuit used.
  • a signal processing device is the signal processing device according to any one of claims 1 to 3, wherein the signal processing device calculates a jitter value, and An adjustment circuit for automatically adjusting the degree of amplification of the waveform equalizer based on the obtained jitter value.
  • a signal processing device is the signal processing device according to any one of claims 2 and 3, wherein the recording medium is an optical disk medium. It is.
  • a signal processing device is characterized in that, in the signal processing device according to any one of claims 2 and 3, the recording medium is a magnetic disk medium. Things.
  • a signal processing device is characterized in that, in the signal processing device according to any one of claims 2 and 3, the recording medium is a semiconductor memory. Is what you do.
  • the channel clock extraction process in the clock extraction system and the reproduction signal extraction process in the data reproduction system are performed separately, the processes are performed without mutual interference between the jitter component and the error rate. As a result, it is possible to simultaneously reduce the jitter component and the error rate.
  • data at a stage before being amplified by the digital equalizer is treated as input data of a waveform equalization path, and a clock system path and a reproduction data equalization system path are separately subjected to parallel filtering processing. Therefore, noise amplification caused by passing through the digital equalizer can be avoided. In addition, it is performed by the conventional digital equalizer! / In addition, since amplification of a specific band is performed using FIR (Finite Impulse Response) and LMS (Least Mean Square), it is possible to optimize both the time axis direction and the amplitude direction.
  • FIR Finite Impulse Response
  • LMS Least Mean Square
  • FIG. 1 is a block diagram showing a signal processing device according to Embodiment 1 of the present invention.
  • FIG. 2 is a block diagram showing a signal processing device according to Embodiment 2 of the present invention.
  • FIG. 3 is a block diagram showing a signal processing device according to Embodiment 3 of the present invention.
  • FIG. 4 is a block diagram showing a signal processing device according to Embodiment 4 of the present invention.
  • FIG. 5 is a block diagram showing a conventional signal processing device.
  • FIG. 1 is a block diagram showing a signal processing device according to Embodiment 1 of the present invention.
  • the signal processing device includes an AZD converter 4, a first waveform equalizer 14, a second waveform equalizer 15, and a maximum likelihood decoding.
  • Maximum Likelihood (ML) 16, timing recovery logic (TRL) 11 which is a clock generation circuit for extracting a recovered clock corresponding to the channel clock, and DZA converter 12 And a voltage controlled oscillator (VCO: Voltage Controlled Oscillator) 13.
  • VCO Voltage Controlled Oscillator
  • the signal processing device converts digital information into a PRML (Partial Response Maximum Likelihood) system.
  • PRML Partial Response Maximum Likelihood
  • the signal converted into a digital signal by the AZD converter 4 is referred to by a first waveform equalizer 14 with reference to a desired boost value in a clock extraction system for optimizing data in the time axis direction.
  • the signal is amplified. This amplified data is reproduced in accordance with the channel clock. It is input to a timing logic circuit 11 which is a clock generation circuit for extracting a clock.
  • the timing recovery logic 11 that performs clock extraction includes a PLL (Phase Locked Loop) circuit, and uses the voltage-controlled oscillator 13 to generate a reproduction clock (channel clock) synchronized with the reproduction signal.
  • PLL Phase Locked Loop
  • Maximum likelihood decoder 16 performs maximum likelihood decoding.
  • the clock extraction system for optimizing data in the time axis direction and the data processing system for optimizing data in the amplitude direction use different waveform equalizers. Since signal amplification in a specific band or, further, waveform equalization is performed, it is possible to simultaneously reduce the jitter component and the error rate.
  • FIG. 2 is a block diagram showing a signal processing device according to Embodiment 2 of the present invention.
  • the signal processing device includes a recording medium 1 such as an optical disk medium, a magnetic disk medium, and a semiconductor memory, a variable gain device (VGA Variable Gain Amplifier) 2, A low-pass filter (LPF: Low Pass Filter) 3, an AZD variable ⁇ 4, an automatic gain controller (AGC: Auto Gain Control) 5, and a desired boost value
  • VGA Variable Gain Amplifier
  • LPF Low Pass Filter
  • AGC Automatic Gain Control
  • a waveform equalizer DEQ: Digital Equalizer
  • DEQ Digital Equalizer
  • baseline adjuster 7 an adaptive transversal filter
  • FIR Finite Impulse Response
  • LMS that performs least squares processing (Least Mean Square) 10
  • Viterbi decoder 9 that performs error correction using the Viterbi algorithm
  • a timing recovery logic a clock generation circuit for extracting a reproduced clock corresponding to the channel clock.
  • TRL Timing Recovery Logic
  • D / A change ⁇ and voltage control And an oscillator
  • VCO Voltage
  • the signal processing device reproduces digital information recorded on a recording medium by the PRML method.
  • the signal read from the recording medium 1 is automatically adjusted by the variable gain unit 2 and the automatic gain controller 5 so that the amplitude thereof becomes a desired value.
  • the high-frequency noise is removed by 3 and the waveform is shaped.
  • the signal whose high-frequency noise has been removed and whose waveform has been shaped is converted into digital data at a desired vertical resolution (for example, 7 bits or less) by AZD transposition 4.
  • the converted digital data is amplified by the waveform equalizer 6 with reference to a desired boost value. Further, the baseline adjuster 7 detects how much the center is deviated from the input signal, and corrects the DEQ output and the AZD variable output by the deviated values.
  • the amplified and corrected data is input to a timing logic circuit 11, which is a clock generation circuit for extracting a reproduced clock corresponding to the channel clock. Timing for Clock Extraction
  • the scanning logic 11 includes a PLL circuit, calculates a frequency error and a phase error, adjusts the frequency and phase, and generates a control signal to the voltage controlled oscillator 13.
  • the voltage control oscillator 13 outputs a reproduction clock (channel clock) synchronized with the reproduction signal based on the control signal.
  • a reproduction clock channel clock
  • signal amplification in a specific band is performed on the AZD conversion output value by the adaptive transversal filter 8 and the LMS 10.
  • the Viterbi decoder 9 performs error correction on the waveform-equalized signal.
  • data optimization in the time axis direction is performed using the digital equalizer output data
  • data optimization in the amplitude direction is performed using the AZD conversion output data. Since signal amplification in a specific band is performed using a filter and LMS, both the time axis direction and the amplitude direction can be optimized, thereby reducing the jitter component and the error rate. Can be done simultaneously. (Embodiment 3)
  • FIG. 3 is a block diagram showing a signal processing device according to Embodiment 3 of the present invention.
  • the signal processing device includes a recording medium 1 such as an optical disk medium, a magnetic disk medium, and a semiconductor memory, a variable gain device (VGA Variable Gain Amplifier) 2, An AZD converter 4, an automatic gain controller (AGC) 5, a waveform equalizer (DEQ: Digital Equalizer) 6 for amplifying a signal by referring to a desired boost value, and a baseline adjuster 7.
  • a recording medium 1 such as an optical disk medium, a magnetic disk medium, and a semiconductor memory
  • VGA Variable Gain Amplifier 2 variable gain device
  • An AZD converter 4 an automatic gain controller
  • DEQ Digital Equalizer
  • the signal processing device reproduces digital information recorded on a recording medium by the PRML method.
  • the signal read from the recording medium 1 is automatically adjusted by the variable gain unit 2 and the automatic gain controller 5 so that the amplitude becomes a desired magnitude. It is converted into digital data with a vertical resolution of less than one bit.
  • the converted digital data is amplified by the waveform equalizer 6 with reference to a desired boost value. Further, the baseline adjuster 7 detects how much the center is deviated from the input signal, and corrects the DEQ output and the AZD variable output by the deviated value.
  • the amplified and corrected data is input to a timing logic circuit 11, which is a clock generation circuit for extracting a reproduction clock corresponding to the channel clock.
  • the timing logic logic 11 that performs clock extraction includes a PLL circuit, calculates a frequency error and a phase error, adjusts the frequency and phase, and generates a control signal to the voltage-controlled oscillator 13.
  • the voltage control oscillator 13 generates a reproduction clock (synchronized with the reproduction signal) based on the control signal. Channel clock).
  • the AZD conversion output value is amplified in a specific band by the adaptive transversal filter 8 and the LMS 10.
  • the waveform-equalized signal is subjected to error correction by a Viterbi decoder 9.
  • data optimization in the time axis direction is performed using digital equalizer output data
  • data optimization in the amplitude direction is performed using FIR using AZD conversion output data. Since signal amplification in a specific band is performed using a filter and LMS, both the time axis direction and the amplitude direction can be optimized, thereby reducing the jitter component and the error rate. Can be done simultaneously.
  • FIG. 4 is a block diagram showing a signal processing device according to Embodiment 4 of the present invention.
  • the signal processing device includes a recording medium 1 such as an optical disk medium, a magnetic disk medium, and a semiconductor memory, a variable gain device (VGA Variable Gain Amplifier) 2, Lowpass filter (LPF: Low Pass Filter) 3, an AZD variable ⁇ 4, automatic gain controller (AGC: Auto Gain Control) 5, and desired boost value Waveform equalizer (DEQ: Digital Equalizer) 6, Baseline adjuster 7, Adaptive transversal filter (FIR: Finite Impulse Response) 8, and LMS for least squares processing (Least Mean Square) 10, a Viterbi decoder 9 that performs error correction using the Viterbi algorithm, and a timing recovery logic that is a clock generation circuit for extracting a recovered clock corresponding to the channel clock TRL: Timing Recovery Logic) 11, DZA transformation ⁇ 12, Voltage Controlled Oscillator (VCO) 13, and tap coefficient values stored in a table provided in a memory (not shown).
  • the signal processing device reproduces digital information recorded on a recording medium by a PRML method.
  • the signal read from the recording medium 1 is automatically adjusted by the variable gain unit 2 and the automatic gain controller 5 so that the amplitude thereof becomes a desired amplitude, and is a Lonos filter which is an analog filter.
  • the high-frequency noise is removed and the waveform is shaped.
  • the signal whose high-frequency noise has been removed and whose waveform has been shaped is converted into digital data with a desired vertical resolution (for example, 7 bits or less) by AZD transposition 4.
  • the converted digital data is amplified by the waveform equalizer 6 with reference to a desired boost value. Further, the baseline adjuster 7 detects how much the center is deviated from the input signal, and corrects the DEQ output and the AZD variable output by the deviated value.
  • the amplified and corrected data is input to a timing scanning logic 11 which is a clock generation circuit for extracting a reproduction clock corresponding to the channel clock.
  • the adjuster 17 calculates a jitter value based on the DEQ output corrected by the baseline adjuster 7, and automatically updates the tap coefficient of the waveform equalizer 6 so that the jitter value is minimized. .
  • a table is prepared in a memory or the like, and the table is referred to. Further, the output value of the waveform equalizer 6 is also inputted to a timing logic circuit 11 which is a clock generation circuit for extracting a reproduced clock corresponding to the channel clock based on the amplified and corrected data.
  • the timing logic 11 for extracting a clock includes a PLL circuit, calculates a frequency error and a phase error, adjusts the frequency and phase, and generates a control signal to the voltage controlled oscillator 13.
  • the voltage controlled oscillator 13 outputs a reproduction clock (channel clock) synchronized with the reproduction signal based on the control signal.
  • the adaptive transversal filter 8 and the LMS 10 use the adaptive transversal filter 8 and the LMS 10 to output the AZD variable ⁇ .
  • the signal whose waveform has been equalized is subjected to error correction by a Viterbi decoder 9.
  • data optimization in the time axis direction is performed using digital equalizer output data
  • data optimization in the amplitude direction is performed using A / D conversion output data.
  • the FIR filter and LMS are used to amplify the signal in a specific band, so that it is possible to optimize both the time axis direction and the amplitude direction, thereby reducing the jitter component and the error rate. Can be performed simultaneously.
  • the adjuster 17 calculates a jitter value based on the DEQ output corrected by the baseline adjuster 7, and automatically adjusts the tap coefficient of the waveform equalizer 6 so that the jitter value is minimized. Since it is decided that the frequency is updated, it is possible to extract the channel clock accurately by reducing the jitter component.
  • the signal processing device and the signal processing method according to the present invention can reduce the jitter component and the error rate at the same time, and are therefore useful, for example, as a DVD playback device. It can also be applied to applications such as magnetic recording devices and semiconductor memories.

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Abstract

　ジッタ成分の低減と、エラー率の低減とを同時に行なうことのできる信号処理装置、及び信号処理方法を提供する。 　ＰＲＭＬ方式で信号を処理する信号処理装置において、アナログ信号をディジタル信号に変換するＡ／Ｄ変換器（４）と、Ａ／Ｄ変換器（４）に接続され、信号の特定帯域を増幅しクロック抽出系のデータを最適化する第１の波形等化器（１４）と、Ａ／Ｄ変換器（４）に接続され、信号の特定帯域を増幅するとともに波形等化を行ないデータ処理系のデータを最適化する第２の波形等化器（１５）と、第１の波形等化器（１４）に接続された、再生クロックを抽出するタイミングリカバリロジック回路（１１）と、第２の波形等化器（１５）に接続され、データを復号する復号器（１６）とを備える。

Description

明 細 書
信号処理装置、及び信号処理方法
技術分野
[0001] 本発明は、信号処理装置、及び信号処理方法に関し、特に、光ディスク、磁気ディ スク、半導体メモリなどの記録媒体力 読み出された情報を、高精度に抽出するもの に関するものである。
背景技術
[0002] 近年、光ディスク記憶装置、磁気記録記憶装置、半導体メモリ記憶装置など、ディ ジタル情報を記録する記憶装置が広く活用され、記録密度が年々高密度化してきて いる。このような記録媒体に記録された情報を誤ることなく再生するために、現在まで 様々な信号処理技術の検討がなされており、例えば PRML (Partial Response Maximum Likelihood)方式がよく知られて！/、る。
[0003] これら PRML方式では、記録媒体から読み出した信号に対し、まずアナログフィル タにより特定帯域の信号の除去と増幅とを行なっていた。これは、雑音を除去するとと もに、高周波信号の読み出しには正確に振幅を得ることができないため特定帯域の 信号を増幅する必要があつたためである。
図 5は、従来の信号処理装置を示すブロック図である。
[0004] 図 5に示されるように、従来の信号処理装置は、記録媒体 101、可変利得器 (VGA ： Variable Gain Amplifier) 102、アナログフィルタであるローパスフィルタ（LPF : Low Pass Filter) 103、 AZD変換器 104、自動利得制御器 ( AGC : Auto Gain Control) 1 05、波形等化器（DEQ : Digital Equalizer) 106、ベースライン調整器 107、適応型ト ランスバーサルフィルタ（FIR: Finite Impulse Response) 108、ビタビアルゴリズムを用 V、て誤り訂正を行なうビタビ復号器 109、最小自乗平均処理を行なう LMS (Least Mean Square) 110、チャネルクロックに対応した再生クロックを抽出するためのクロッ ク生成回路であるタイミングリカバリロジック（TRL : Timing Recovery Logic) 111、 Ό/ Α変^^ 112、及び電圧制御発振器 (VCO : Voltage Controlled Oscillator) 113から 構成される。 以下に、動作について説明する。
[0005] 記録媒体 101から読み出された信号は、可変利得器 102、自動利得制御器 105に よってその振幅が所望の大きさになるように調節され、ローノ スフィルタ 103にて高域 雑音除去される。ローパスフィルタ 103にて高域雑音を除去された信号は、 AZD変 l04でディジタル信号に変換され、波形等化器 106で特定帯域が増幅される。 A/D変換器 104におけるサンプリングのタイミングは、タイミングリカバリロジック 111 、 DZA変換器 112、及び電圧制御発振器 113で抽出された再生クロックにより規定 される。適応型トランスバーサルフィルタ 108は、波形等化器 106で増幅された信号 を PR (Partial Response)波形等化する。このとき LMS110は、最小自乗平均演算を 行ない、等化誤差を算出して誤差が小さくなるように適応型トランスバーサルフィルタ 108のタップ係数を調節する。この PR波形等化された信号は、ビタビ復号器 109〖こ て復号される (例えば特許文献 1参照。 ) o
特許文献 1：特開 2003— 85764号公報
発明の開示
発明が解決しょうとする課題
[0006] 上述のような従来の信号処理装置、及び信号処理方法は、一つの波形等化器で 時間軸方向の最適化と振幅方向の最適化とを同時に行なっており、ジッタ値を良好 にするために増幅度を上げる処理を行なうと、雑音増幅等により PR波形等化に悪影 響を及ぼす場合があり、ジッタ値が最適値になってもそれに比例してエラー率を低減 することができな 、ことがあると!/、う問題があった。
[0007] 本発明は、上記のような従来の問題点を解決するためになされたものであり、ジッタ 成分の低減と、エラー率の低減とを同時に行なうことのできる信号処理装置、及び信 号処理方法を提供することを目的とする。
課題を解決するための手段
[0008] 本発明の請求項 1に記載の信号処理装置は、 PRML方式で信号を処理する信号 処理装置において、アナログ信号をディジタル信号に変換する AZD変換器と、前記 AZD変 に接続され、信号の特定帯域を増幅しクロック抽出系のデータを最適 化する第 1の波形等化器と、前記 AZD変換器に接続され、信号の特定帯域を増幅 するとともに波形等化を行ないデータ処理系のデータを最適化する第 2の波形等化 器と、前記第 1の波形等化器に接続された、再生クロックを抽出するタイミングリカノリ ロジック回路と、前記第 2の波形等化器に接続され、データを復号する復号器とを備 えるものである。
[0009] また、本発明の請求項 2に記載の信号処理装置は、記録媒体から読み出された信 号の振幅が所望の大きさになるように自動調節する可変利得器と、前記可変利得器 に接続され、特定帯域の信号を除去するフィルタ回路と、前記フィルタ回路に接続さ れ、アナログ信号をディジタル信号に変換する AZD変換器と、前記 AZD変換器に 接続され、再生信号の波形等化を行なうとともに特定帯域の信号を増幅する適応型 トランスバーサルフィルタと、前記 AZD変^^に接続される自動利得制御器と、前 記 AZD変換器に接続され、波形等化を行なう波形等化器と、前記波形等化器に接 続され、ベースライン制御を行なう制御回路と、前記適応型トランスバーサルフィルタ に接続され、 LMSアルゴリズムを用いて誤差検出及び補正を行なう検出回路と、前 記適応型トランスバーサルフィルタに接続され、最尤復号を行なう復号器と、前記制 御回路に接続され、再生クロックを抽出するタイミングリカノリロジック回路とを備える ものである。
[0010] また、本発明の請求項 3に記載の信号処理装置は、記録媒体から読み出された信 号の振幅が所望の大きさになるように自動調節する可変利得器と、前記可変利得器 に接続され、アナログ信号をディジタル信号に変換する AZD変換器と、前記 AZD 変換器に接続され、再生信号の波形等化を行なうとともに特定帯域の信号を増幅す る適応型トランスバーサルフィルタと、前記 AZD変^^に接続される自動利得制御 器と、前記 AZD変換器に接続され、波形等化を行なう波形等化器と、前記波形等 ィ匕器に接続され、ベースライン制御を行なう制御回路と、前記適応型トランスバーサ ルフィルタに接続され、 LMSアルゴリズムを用いて誤差検出及び補正を行なう検出 回路と、前記適応型トランスバーサルフィルタに接続され、最尤復号を行なう復号器 と、前記制御回路に接続され、再生クロックを抽出するタイミングリカノリロジック回路 とを備免るちのである。
[0011] また、本発明の請求項 4に記載の信号処理装置は、請求項 2に記載の信号処理装 置において、前記フィルタが、 3次以下の次数で構成されたローパスフィルタであるも のとしたものである。
[0012] また、本発明の請求項 5に記載の信号処理装置は、請求項 1ないし 3のいずれかに 記載の信号処理装置において、前記信号処理装置において、前記波形等化器が、 構成するフィルタのタップ係数値が可変で、その増幅度を自由に細力べ設定可能なも のであることを特徴とするものである。
[0013] また、本発明の請求項 6に記載の信号処理装置は、請求項 1に記載の信号処理装 置において、前記信号処理装置において、前記第 1の波形等化器及び第 2の波形 等化器が、入力信号に対して等化係数に応じたフィルタ処理を行なう適応型トランス バーサルフィルタで構成されることを特徴とするものである。
[0014] また、本発明の請求項 7に記載の信号処理装置は、請求項 1ないし 3のいずれかに 記載の信号処理装置において、前記信号処理装置において、前記 AZD変換器の 垂直分解能が、 7ビット以下であることを特徴とするものである。
[0015] また、本発明の請求項 8に記載の信号処理装置は、請求項 1ないし 3のいずれかに 記載の信号処理装置において、前記信号処理装置において、前記復号器が、ビタ ビアルゴリズムを用いた復号回路であるものとしたものである。
[0016] また、本発明の請求項 9に記載の信号処理装置は、請求項 1ないし 3のいずれかに 記載の信号処理装置において、前記信号処理装置において、ジッタ値を算出し、前 記算出されたジッタ値に基づいて、前記波形等化器の増幅度合いを自動的に調整 する調整回路を備えるものものである。
[0017] また、本発明の請求項 10に記載の信号処理装置は、請求項 2または 3のいずれか に記載の信号処理装置において、前記記録媒体が、光ディスクメディアであることを 特徴とするものである。
[0018] また、本発明の請求項 11に記載の信号処理装置は、請求項 2または 3のいずれか に記載の信号処理装置において、前記記録媒体が、磁気ディスクメディアであること を特徴とするものである。
[0019] また、本発明の請求項 12に記載の信号処理装置は、請求項 2または 3のいずれか に記載の信号処理装置において、前記記録媒体が、半導体メモリであることを特徴と するものである。
[0020] また、本発明の請求項 13に記載の信号処理方法は、 PRML方式を用いる信号処 理方法において、時間軸方向のデータ最適化と、振幅方向のデータ最適化とを、そ れぞれ異なる波形等化器を用いて行なうことを特徴とするものである。
発明の効果
[0021] 本発明によれば、クロック抽出系統におけるチャネルクロック抽出処理とデータ再生 系統における再生信号の抽出処理を別々に行うこととしたので、ジッタ成分とエラー 率がそれぞれ相互干渉することなく処理することができ、これにより、ジッタ成分の低 減と、エラー率の低減とを同時に行なうことが可能となる。
[0022] また、ディジタルイコライザで増幅される前段階でのデータを波形等化経路の入力 データとして扱い、クロック系統の経路と再生データの等化系統の経路を別々に並列 フィルタリング処理することとしたので、ディジタルィコライザを通すことにより生じる雑 音増幅を回避することができる。また従来ディジタルイコライザにお 、て行われて！/、た 特定帯域の増幅を FIR (Finite Impulse Response)と LMS (Least Mean Square)とで 行うこととしたので、時間軸方向と振幅方向の両方を最適化することが可能となる。 図面の簡単な説明
[0023] [図 1]図 1は本発明の実施の形態 1における信号処理装置を示すブロック図である。
[図 2]図 2は本発明の実施の形態 2における信号処理装置を示すブロック図である。
[図 3]図 3は本発明の実施の形態 3における信号処理装置を示すブロック図である。
[図 4]図 4は本発明の実施の形態 4における信号処理装置を示すブロック図である。
[図 5]図 5は従来の信号処理装置を示すブロック図である。
符号の説明
1, 101 記録媒体
2, 102 可変利得器
3, 103 ローパスフィルタ
4, 104 AZD変
5, 105 自動利得制御器
6, 106 波形等化器 7, 107 ベースライン調整器
8, 108 適応型トランスバーサルフィルタ
9, 109 ビタビ復号器
10, 110 LMS
11, 111 タイミングリカノ リロジック
12, 112 DZA変
13, 113 電圧制御発振器
14 第 1の波形等化器
15 第 2の波形等化器
16 最尤復号器
17 調整器
発明を実施するための最良の形態
[0025] 以下、本発明の実施の形態を、図面を参照しながら説明する。
[0026] (実施の形態 1)
図 1は、本発明の実施の形態 1における信号処理装置を示すブロック図である。
[0027] 図 1に示すように、本実施の形態 1における信号処理装置は、 AZD変換器 4、第 1 の波形等化器 14と、第 2の波形等化器 15と、最尤復号を行なう最尤復号器 (ML : Maximum Likelihood) 16と、チャネルクロックに対応した再生クロックを抽出するため のクロック生成回路であるタイミングリカバリロジック（TRL : Timing Recovery Logic) 1 1と、 DZ A変換器 12と、電圧制御発振器 (VCO : Voltage Controlled Oscillator) 13 とを有している。
[0028] 次に、以上のように構成される信号処理装置における信号処理方法について説明 する。
本実施の形態 1による信号処理装置は、ディジタル情報を PRML (Partial Response Maximum Likelihood)方式に飞冉生する。
[0029] AZD変換器 4によりディジタル信号に変換された信号は、時間軸方向のデータ最 適化を行なうクロック抽出系では、第 1の波形等化器 14により所望のブースト値を参 照して信号が増幅される。この増幅されたデータは、チャネルクロックに対応した再生 クロックを抽出するためのクロック生成回路であるタイミングリカノくリロジック 11に入力 される。クロック抽出を行なうタイミングリカバリロジック 11は PLL (Phase Locked Loop )回路を含んでおり、電圧制御発振器 13を用いて再生信号に同期した再生クロック（ チャネルクロック）を生成する。また、もう 1つのループであるデータ処理系統、即ち振 幅方向のデータ最適化を行なうデータ処理系では、第 2の波形等化器 15により特定 帯域の信号増幅と波形等化とが行なわれ、最尤復号器 16にて最尤復号が行なわれ る。
[0030] 例えば DVDに記録されて!、るディジタル信号は RLL (2, 10) t 、うある制約をもつ ている（RLL : Run Length Limited) 0これは 1と 1との間にある 0の数が最大で 10個連 続し、最小では 2個連続することを意味している。このような最小個数の場合、信号振 幅が小さく読み取りにくい現象が発生するので、第 1の波形等化器 14及び第 2の波 形等化器 15で信号を増幅および補正して波形等化を行なう。
[0031] このように、本実施の形態 1では、時間軸方向のデータ最適化を行なうクロック抽出 系と、振幅方向のデータ最適化を行なうデータ処理系とにおいて、それぞれ異なる 波形等化器により、特定帯域の信号増幅、あるいは、さらには波形等化を行うこととし たので、ジッタ成分の低減と、エラー率の低減とを同時に行なうことができる。
[0032] (実施の形態 2)
図 2は、本発明の実施の形態 2における信号処理装置を示すブロック図である。
[0033] 図 2に示すように、本実施の形態 2における信号処理装置は、光ディスクメディアや 、磁気ディスクメディア、半導体メモリ等の記録媒体 1と、可変利得器 (VGA Variable Gain Amplifier) 2と、 3次以下の次数で構成されたアナログフィルタであるローパスフ ィルタ（LPF： Low Pass Filter) 3と、 AZD変^^ 4と、自動利得制御器 (AGC： Auto Gain Control) 5と、所望のブースト値を参照して信号増幅する波形等化器 (DEQ : Digital Equalizer) 6と、ベースライン調整器 7と、適応型トランスバーサルフィルタ（FI R : Finite Impulse Response) 8と、最小自乗平均処理を行なう LMS (Least Mean Square) 10と、ビタビアルゴリズムを用いて誤り訂正を行なうビタビ復号器 9と、チヤネ ルクロックに対応した再生クロックを抽出するためのクロック生成回路であるタイミング リカバリロジック（TRL : Timing Recovery Logic) 11と、 D/ A変^^ 12と、電圧制御 発振器（VCO : Voltage Controlled Oscillator) 13とを有している。
[0034] 次に、以上のように構成される信号処理装置における信号処理方法について説明 する。
本実施の形態 2による信号処理装置は、記録媒体に記録されて!、るディジタル情 報を PRML方式にて再生する。
[0035] 記録媒体 1から読み出された信号は、その振幅が所望の大きさになるように可変利 得器 2、自動利得制御器 5により自動的に調節され、アナログフィルタであるローノ ス フィルタ 3により高域雑音除去を行い波形整形される。該高域雑音除去され、波形整 形された信号は、 AZD変翻 4にて所望の垂直分解能 (例えば、 7ビット以下）にて ディジタルデータ化される。
[0036] 時間軸方向のデータ最適化を行なうクロック抽出系では、変換されたディジタルデ ータは波形等化器 6にて所望のブースト値を参照して増幅される。また、ベースライン 調整器 7は、入力された信号に対してどのくらい中心がずれているのかを検知し、ず れている値だけ DEQ出力と AZD変 出力とが補正される。この増幅及び補正さ れたデータがチャネルクロックに対応した再生クロックを抽出するためのクロック生成 回路であるタイミングリカノくリロジック 11に入力される。クロック抽出を行なうタイミング リカノリロジック 11は PLL回路を含んでおり、周波数誤差及び位相誤差を算出して 周波数及び位相の調整を行ない、電圧制御発振器 13への制御信号を生成する。電 圧制御発振器 13は、この制御信号に基づいて再生信号に同期した再生クロック (チ ャネルクロック）を出力する。また、もう一つのループであるデータ処理系統、即ち振 幅方向のデータ最適化を行なうデータ処理系では、 AZD変換出力値に対し、適応 型トランスバーサルフィルタ 8と LMS10とにより特定帯域の信号増幅を行い、波形等 化された信号はビタビ復号器 9によって誤り訂正が行なわれる。
[0037] このように、本実施の形態 2によれば、時間軸方向のデータ最適化はディジタルィコ ライザ出力データを用いて行い、振幅方向のデータ最適化は AZD変換出力データ を用いて FIRフィルタと LMSにて特定帯域の信号増幅を行うこととしたので、時間軸方 向と振幅方向の両方を最適化することができ、これにより、ジッタ成分の低減と、エラ 一率の低減とを同時に行なうことができる。 [0038] (実施の形態 3)
図 3は、本発明の実施の形態 3における信号処理装置を示すブロック図である。
[0039] 図 3に示すように、本実施の形態 3における信号処理装置は、光ディスクメディアや 、磁気ディスクメディア、半導体メモリ等の記録媒体 1と、可変利得器 (VGA Variable Gain Amplifier) 2と、 AZD変換器 4と、自動利得制御器 ( AGC： Auto Gain Control) 5と、所望のブースト値を参照して信号増幅する波形等化器 (DEQ : Digital Equalizer ) 6と、ベースライン調整器 7と、適応型トランスバーサルフィルタ（FIR : Finite Impulse Response) 8と、最小自乗平均処理を行なう LMS (Least Mean Square) 10と、ビタビ アルゴリズムを用いて誤り訂正を行なうビタビ復号器 9と、チャネルクロックに対応した 再生クロックを抽出するためのクロック生成回路であるタイミングリカノリロジック (TRL ： Timing Recovery Logic) 11と、 D,A変^^ 12と、電圧制御発振器（VCO： Voltage Controlled Oscillator) 13とを有して!/ヽる。
[0040] 次に、以上のように構成される信号処理装置における信号処理方法について説明 する。
本実施の形態 3による信号処理装置は、記録媒体に記録されて!、るディジタル情 報を PRML方式にて再生する。
[0041] 記録媒体 1から読み出された信号は、その振幅が所望の大きさになるように可変利 得器 2、自動利得制御器 5により自動的に調節され、 AZD変換器 4にて 7ビット以下 の垂直分解能でディジタルデータ化される。
[0042] 時間軸方向のデータ最適化を行なうクロック抽出系では、変換されたディジタルデ ータは波形等化器 6にて所望のブースト値を参照して信号増幅される。またベースラ イン調整器 7は、入力された信号に対してどのくらい中心がずれているのかを検知し 、ずれている値だけ DEQ出力と AZD変 出力とが補正される。この増幅及び補 正されたデータがチャネルクロックに対応した再生クロックを抽出するためのクロック 生成回路であるタイミングリカノリロジック 11に入力される。クロック抽出を行なうタイミ ングリカノリロジック 11は PLL回路を含んでおり、周波数誤差及び位相誤差を算出し て周波数及び位相の調整を行な!ヽ、電圧制御発振器 13への制御信号を生成する。 電圧制御発振器 13は、この制御信号に基づいて再生信号に同期した再生クロック（ チャネルクロック）を出力する。また、もう一つのループであるデータ処理系統、即ち 振幅方向のデータ最適化を行なうデータ処理系では、 AZD変換出力値に対し、適 応型トランスバーサルフィルタ 8と LMS10とにより特定帯域の信号増幅を行ない、波 形等化された信号はビタビ復号器 9によって誤り訂正が行なわれる。
[0043] このように、本実施の形態 3によれば、時間軸方向のデータ最適化はディジタルィコ ライザ出力データを用いて行い、振幅方向のデータ最適化は AZD変換出力データ を用いて FIRフィルタと LMSにて特定帯域の信号増幅を行うこととしたので、時間軸方 向と振幅方向の両方を最適化することができ、これにより、ジッタ成分の低減と、エラ 一率の低減とを同時に行なうことができる。
[0044] また、 AZD変 4にお 、て低 、垂直分解能でディジタルデータ化を行うこととし たので、高域雑音を除去するためのローノ スフィルタ (LPF)を設ける必要がなぐ回 路規模の縮小を図ることが可能となる。
[0045] (実施の形態 4)
図 4は、本発明の実施の形態 4における信号処理装置を示すブロック図である。
[0046] 図 4に示すように、本実施の形態 4における信号処理装置は、光ディスクメディアや 、磁気ディスクメディア、半導体メモリ等の記録媒体 1と、可変利得器 (VGA Variable Gain Amplifier) 2と、 3次以下の次数で構成されたアナログフィルタであるローパスフ ィルタ（LPF： Low Pass Filter) 3と、 AZD変^^ 4と、 自動利得制御器 (AGC： Auto Gain Control) 5と、所望のブースト値を参照して信号増幅する波形等化器 (DEQ : Digital Equalizer) 6と、ベースライン調整器 7と、適応型トランスバーサルフィルタ（FI R : Finite Impulse Response) 8と、最小自乗平均処理を行なう LMS (Least Mean Square) 10と、ビタビアルゴリズムを用いて誤り訂正を行なうビタビ復号器 9と、チヤネ ルクロックに対応した再生クロックを抽出するためのクロック生成回路であるタイミング リカバリロジック（TRL : Timing Recovery Logic) 11と、 DZA変^^ 12と、及び電圧 制御発振器 (VCO : Voltage Controlled Oscillator) 13と、図示しないメモリ等に用意 されるテーブルに格納されたタップ係数値を参照して波形等化器 6のタップ係数を更 新する調整器 17とを有している。
[0047] 次に、以上のように構成される信号処理装置における信号処理方法について説明 する。 本実施の形態 4による信号処理装置は、記録媒体に記録されているディジタ ル情報を PRML方式にて再生する。
[0048] 記録媒体 1から読み出された信号は、その振幅が所望の大きさになるように可変利 得器 2、自動利得制御器 5により自動的に調節され、アナログフィルタであるローノ ス フィルタ 3にて高域雑音除去を行ない波形整形される。高域雑音除去され、波形整 形された信号は、 AZD変翻 4にて所望の垂直分解能 (例えば、 7ビット以下）にて ディジタルデータ化される。
[0049] 時間軸方向のデータ最適化を行なうクロック抽出系では、変換されたディジタルデ ータは波形等化器 6にて所望のブースト値を参照して信号増幅される。またベースラ イン調整器 7は、入力された信号に対してどのくらい中心がずれているのかを検知し 、ずれている値だけ DEQ出力と AZD変 出力とが補正される。この増幅及び補 正されたデータがチャネルクロックに対応した再生クロックを抽出するためのクロック 生成回路であるタイミングリカノリロジック 11に入力される。また調整器 17は、ベース ライン調整器 7にて補正された DEQ出力に基づいてジッタ値を算出し、そのジッタ値 が最小になるように波形等化器 6のタップ係数を自動的に更新する。波形等化器 6の タップ係数値はメモリなどにテーブルが用意されているので、それを参照する。また 波形等化器 6の出力値は増幅および補正されたデータを元にチャネルクロックに対 応した再生クロックを抽出するためのクロック生成回路であるタイミングリカノリロジック 11にも入って 、る。クロック抽出を行なうタイミングリカノくリロジック 11は PLL回路を含 んでおり、周波数誤差及び位相誤差を算出して周波数及び位相の調整を行ない、 電圧制御発振器 13への制御信号を生成する。電圧制御発振器 13は、この制御信 号に基づいて再生信号に同期した再生クロック (チャネルクロック）を出力する。また、 もう一つのループであるデータ処理系統、即ち振幅方向のデータ最適化を行なうデ ータ処理系では、 AZD変 ^^出力値に対し、適応型トランスバーサルフィルタ 8と L MS10とにより特定帯域の信号増幅を行ない、波形等化された信号はビタビ復号器 9によって誤り訂正が行なわれる。
[0050] このように、本実施の形態 4では、時間軸方向のデータ最適化はディジタルィコライ ザ出力データを用いて行い、振幅方向のデータ最適化は A/D変 出力データを 用いて FIRフィルタと LMSにて特定帯域の信号増幅を行うこととしたので、時間軸方向 と振幅方向の両方を最適化することができ、これにより、ジッタ成分の低減と、エラー 率の低減とを同時に行なうことができる。
[0051] また、調整器 17により、ベースライン調整器 7にて補正された DEQ出力に基づいて ジッタ値を算出し、そのジッタ値が最小になるように波形等化器 6のタップ係数を自動 的に更新することとしたので、ジッタ成分を低減してチャネルクロックを正確に抽出す ることがでさる。
産業上の利用可能性
[0052] 本発明に係る信号処理装置、及び信号処理方法は、ジッタ成分の低減と、エラー 率の低減とを同時に行なうことができるので、例えば DVDの再生装置等として有用 である。また磁気記録装置や半導体メモリ等の用途にも応用できる。

Claims

請求の範囲
[1] PRML (Partial Response Maximum Likelihood)方式を用いて信号を処理する信号 処理装置において、
アナログ信号をディジタル信号に変換する AZD変換器と、
前記 AZD変^^に接続され、信号の特定帯域を増幅しクロック抽出系のデータの 最適化を行なう第 1の波形等化器と、
前記 AZD変翻に接続され、信号の特定帯域を増幅するとともに、波形等化を行 ないデータ処理系のデータの最適化を行なう第 2の波形等化器と、
前記第 1の波形等化器に接続された、再生クロックを抽出するタイミングリカノリロジ ック回路と、
前記第 2の波形等化器に接続され、データを復号する復号器とを備える、 ことを特徴とする信号処理装置。
[2] 記録媒体力 読み出された信号の振幅が所望の大きさになるように自動調節する 可変利得器と、
前記可変利得器に接続され、特定帯域の信号を除去するフィルタ回路と、 前記フィルタ回路に接続され、アナログ信号をディジタル信号に変換する AZD変 翻と、
前記 AZD変翻に接続され、再生信号の波形等化を行なうとともに、特定帯域の 信号を増幅する適応型トランスバーサルフィルタと、
前記 AZD変^^に接続される自動利得制御器と、
前記 AZD変翻に接続され、波形等化を行なう波形等化器と、
前記波形等化器に接続され、ベースライン制御を行なう制御回路と、
前記適応型トランスバーサルフィルタに接続され、 LMS (Least Mean Square)アル ゴリズムを用 、て誤差検出及び補正を行なう検出回路と、
前記適応型トランスバーサルフィルタに接続され、最尤復号を行なう復号器と、 前記制御回路に接続され、再生クロックを抽出するタイミングリカノリロジック回路と を備える、
ことを特徴とする信号処理装置。
[3] 記録媒体力 読み出された信号の振幅が所望の大きさになるように自動調節する 可変利得器と、
前記可変利得器に接続され、アナログ信号をディジタル信号に変換する AZD変 翻と、
前記 AZD変翻に接続され、再生信号の波形等化を行なうとともに特定帯域の 信号を増幅する適応型トランスバーサルフィルタと、
前記 AZD変^^に接続される自動利得制御器と、
前記 AZD変翻に接続され、波形等化を行なう波形等化器と、
前記波形等化器に接続され、ベースライン制御を行なう制御回路と、
前記適応型トランスバーサルフィルタに接続され、 LMS (Least Mean Square)アル ゴリズムを用 、て誤差検出及び補正を行なう検出回路と、
前記適応型トランスバーサルフィルタに接続され、最尤復号を行なう復号器と、 前記制御回路に接続され、再生クロックを抽出するタイミングリカノリロジック回路と を備える、
ことを特徴とする信号処理装置。
[4] 請求項 2に記載の信号処理装置において、
前記フィルタ回路は、 3次以下の次数で構成されたローパスフィルタである、 ことを特徴とする。
[5] 請求項 1な!、し 3の 、ずれかに記載の信号処理装置にお!、て、
前記波形等化器は、構成するフィルタのタップ係数値が可変で、その増幅度を自 由に細力べ設定可能なものである、
ことを特徴とする。
[6] 請求項 1に記載の信号処理装置において、
前記第 1の波形等化器及び第 2の波形等化器は、入力信号に対して等化係数に 応じたフィルタ処理を行なう適応型トランスバーサルフィルタで構成される、
ことを特徴とする。
[7] 請求項 1な!、し 3の 、ずれかに記載の信号処理装置にお!、て、
前記 AZD変換器の垂直分解能は、 7ビット以下である、 ことを特徴とする。
[8] 請求項 1な!、し 3の 、ずれかに記載の信号処理装置にお!、て、
前記復号器は、ビタビアルゴリズムを用いた復号回路である、
ことを特徴とする。
[9] 請求項 3に記載の信号処理装置において、
前記ベースライン制御回路により補正された前記波形等化器の出力に基づいてジ ッタ値を算出し、前記算出されたジッタ値に基づいて、前記波形等化器の増幅度合 を自動的に調整する調整回路を備える、
ことを特徴とする。
[10] 請求項 2または 3のいずれかに記載の信号処理装置において、
前記記録媒体は、光ディスクメディアである、
ことを特徴とする。
[11] 請求項 2または 3のいずれかに記載の信号処理装置において、
前記記録媒体は、磁気ディスクメディアである、
ことを特徴とする。
[12] 請求項 2または 3のいずれかに記載の信号処理装置において、
前記記録媒体は、半導体メモリである、
ことを特徴とする。
[13] PRML (Partial Response Maximum Likelihood)方式を用いて信号を処理する信号 処理方法において、
上記信号に対する時間軸方向のデータ最適化と、上記信号に対する振幅方向の データ最適化を、それぞれ異なる波形等化器を用いて行なう、
ことを特徴とする信号処理方法。
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