JP2000243034A - 等化・位相制御システム，およびそれを備えるディスク記憶装置 - Google Patents
等化・位相制御システム，およびそれを備えるディスク記憶装置Info
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Abstract
(57)【要約】
【課題】 サンプラにより離散化された信号を目的の波
形に等化するシステムにおいて，ＦＩＲフィルタのタッ
プ係数のトレーニングの際に，非対称な入力信号の場合
でもＰＬＬの位相調整との干渉を防ぐ。 【解決手段】 対称ＦＩＲフィルタ２と非対称ＦＩＲフ
ィルタ３とをサンプラ１の出力に並列に接続する。ＰＬ
Ｌ回路４は，対称ＦＩＲフィルタ２の出力のみを用いて
位相調整を行い，等化処理は，非対称ＦＩＲフィルタ３
によって行う。
形に等化するシステムにおいて，ＦＩＲフィルタのタッ
プ係数のトレーニングの際に，非対称な入力信号の場合
でもＰＬＬの位相調整との干渉を防ぐ。 【解決手段】 対称ＦＩＲフィルタ２と非対称ＦＩＲフ
ィルタ３とをサンプラ１の出力に並列に接続する。ＰＬ
Ｌ回路４は，対称ＦＩＲフィルタ２の出力のみを用いて
位相調整を行い，等化処理は，非対称ＦＩＲフィルタ３
によって行う。
Description
【０００１】
【発明の属する技術分野】本発明は，磁気記録や通信に
用いられる信号処理方式であって，特に非対称な信号に
対して，ＰＬＬ(phase-locked loop) と干渉しないよう
にすることにより，安定した等化処理を可能とした等化
・位相制御システムに関する。
用いられる信号処理方式であって，特に非対称な信号に
対して，ＰＬＬ(phase-locked loop) と干渉しないよう
にすることにより，安定した等化処理を可能とした等化
・位相制御システムに関する。
【０００２】
【従来の技術】従来技術における，ＰＬＬによるサンプ
ル位置の調整について説明する。図９は従来技術の等化
・位相制御システムの構成例を示す図である。図９に示
すように，磁気ヘッド等のヘッド媒体９６から入力され
た信号は，プレフィルタ９７を通してサンプラ９１に入
力され，サンプラ９１によりサンプリングされた再生信
号ｍk がＦＩＲフィルタ９２に入力される。ＦＩＲフィ
ルタ９２により目的の波形に等化された信号ｙk は，検
出器９５に出力される。また，この信号ｙk は，ＰＬＬ
回路９４に入力され，サンプリング誤差が求められて，
サンプラ９１によるサンプリング位置の再調整が行われ
る。
ル位置の調整について説明する。図９は従来技術の等化
・位相制御システムの構成例を示す図である。図９に示
すように，磁気ヘッド等のヘッド媒体９６から入力され
た信号は，プレフィルタ９７を通してサンプラ９１に入
力され，サンプラ９１によりサンプリングされた再生信
号ｍk がＦＩＲフィルタ９２に入力される。ＦＩＲフィ
ルタ９２により目的の波形に等化された信号ｙk は，検
出器９５に出力される。また，この信号ｙk は，ＰＬＬ
回路９４に入力され，サンプリング誤差が求められて，
サンプラ９１によるサンプリング位置の再調整が行われ
る。
【０００３】次に，ＦＩＲフィルタによる等化の例を説
明する。図１０は，従来技術のＦＩＲフィルタの構成例
を示す図である。ＦＩＲフィルタ９２には，サンプラ９
１によりサンプリングされた再生信号ｍk が入力され
る。図１０に示すように，遅延回路を通った信号と，そ
れぞれの時刻でのタップ係数Ｃ1 〜Ｃ3 を掛け合わせた
ものの和が，ＦＩＲフィルタ出力としての信号ｙk とな
る。図１０で，９２１，９２２は，１ビット周期の遅延
回路（Ｄ）を表す。この出力信号ｙk は，ＦＩＲフィル
タ９２に入力され，等化誤差が求められ，タップ係数Ｃ
1 〜Ｃ3 の再調整が行なわれる。
明する。図１０は，従来技術のＦＩＲフィルタの構成例
を示す図である。ＦＩＲフィルタ９２には，サンプラ９
１によりサンプリングされた再生信号ｍk が入力され
る。図１０に示すように，遅延回路を通った信号と，そ
れぞれの時刻でのタップ係数Ｃ1 〜Ｃ3 を掛け合わせた
ものの和が，ＦＩＲフィルタ出力としての信号ｙk とな
る。図１０で，９２１，９２２は，１ビット周期の遅延
回路（Ｄ）を表す。この出力信号ｙk は，ＦＩＲフィル
タ９２に入力され，等化誤差が求められ，タップ係数Ｃ
1 〜Ｃ3 の再調整が行なわれる。
【０００４】
【発明が解決しようとする課題】ヘッドからの再生信号
をＦＩＲフィルタによって等化し，その出力信号を用い
てＦＩＲフィルタのタップ係数の再調整を行う。また，
ＰＬＬ回路も同じくＦＩＲフィルタの出力信号を用いて
位相調整を行う。ここでＦＩＲフィルタ入力信号が歪ん
でいる場合には，ＦＩＲフィルタはタップ係数を調整し
て歪みをとろうとするため，タップ係数Ｃ1 〜Ｃ3 が非
対称に調整される。このため，ＦＩＲフィルタによって
位相調整も行われることになり，ＰＬＬ回路による位相
調整と干渉し合い，タップ係数が定まらず，等化できな
い場合が生じる。
をＦＩＲフィルタによって等化し，その出力信号を用い
てＦＩＲフィルタのタップ係数の再調整を行う。また，
ＰＬＬ回路も同じくＦＩＲフィルタの出力信号を用いて
位相調整を行う。ここでＦＩＲフィルタ入力信号が歪ん
でいる場合には，ＦＩＲフィルタはタップ係数を調整し
て歪みをとろうとするため，タップ係数Ｃ1 〜Ｃ3 が非
対称に調整される。このため，ＦＩＲフィルタによって
位相調整も行われることになり，ＰＬＬ回路による位相
調整と干渉し合い，タップ係数が定まらず，等化できな
い場合が生じる。
【０００５】本発明は上記問題点の解決を図り，ＦＩＲ
フィルタ入力信号に歪みがあるような非対称な信号に対
しても安定して等化を行うことができる手段を提供する
ことを目的とする。
フィルタ入力信号に歪みがあるような非対称な信号に対
しても安定して等化を行うことができる手段を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】従来の方法では，ＦＩＲ
フィルタが非対称な入力信号に対しても適用しようとす
るために，ＰＬＬ回路と干渉が起こる。そこで，本発明
では，ＦＩＲフィルタを対称なものにしてＰＬＬ回路と
の干渉を防ぎ，ＰＬＬ回路による位相調整を行う。ただ
し，そのままでは十分な等化が行われないため，ＰＬＬ
回路とは独立したＦＩＲフィルタをさらに用意し，そこ
で非対称に対応したＦＩＲフィルタのタップ係数の調整
を行うようにする。
フィルタが非対称な入力信号に対しても適用しようとす
るために，ＰＬＬ回路と干渉が起こる。そこで，本発明
では，ＦＩＲフィルタを対称なものにしてＰＬＬ回路と
の干渉を防ぎ，ＰＬＬ回路による位相調整を行う。ただ
し，そのままでは十分な等化が行われないため，ＰＬＬ
回路とは独立したＦＩＲフィルタをさらに用意し，そこ
で非対称に対応したＦＩＲフィルタのタップ係数の調整
を行うようにする。
【０００７】図１は，本発明のブロック構成例を示す図
である。対称ＦＩＲフィルタ２と非対称ＦＩＲフィルタ
３とをサンプラ１の出力に並列に接続し，対称ＦＩＲフ
ィルタ２の出力を用いてＰＬＬ回路４で位相調整を行
い，非対称ＦＩＲフィルタ３の出力を検出器５の入力に
用いる。
である。対称ＦＩＲフィルタ２と非対称ＦＩＲフィルタ
３とをサンプラ１の出力に並列に接続し，対称ＦＩＲフ
ィルタ２の出力を用いてＰＬＬ回路４で位相調整を行
い，非対称ＦＩＲフィルタ３の出力を検出器５の入力に
用いる。
【０００８】これにより，非対称ＦＩＲフィルタ３とＰ
ＬＬ回路４とが干渉しないこととなるため，非対称な信
号に対しても安定した等化を行うことが可能となる。
ＬＬ回路４とが干渉しないこととなるため，非対称な信
号に対しても安定した等化を行うことが可能となる。
【０００９】なお，ヘッド媒体６は，磁気ヘッド等の信
号読み取り媒体，プレフィルタ７は，ローパスフィルタ
等のノイズ除去フィルタである。
号読み取り媒体，プレフィルタ７は，ローパスフィルタ
等のノイズ除去フィルタである。
【００１０】図１に示す等化・位相制御システムは，磁
気ディスク装置に代表されるようなディスク記憶装置に
組み込むことができ，安定した信号の読み取りが可能な
装置を実現することができる。
気ディスク装置に代表されるようなディスク記憶装置に
組み込むことができ，安定した信号の読み取りが可能な
装置を実現することができる。
【００１１】
【発明の実施の形態】〔第１の実施の形態〕図２は，第
１の実施の形態における，対称ＦＩＲフィルタおよび非
対称ＦＩＲフィルタの構成例を示す図である。
１の実施の形態における，対称ＦＩＲフィルタおよび非
対称ＦＩＲフィルタの構成例を示す図である。
【００１２】対称ＦＩＲフィルタ１２０において，入力
信号は遅延回路（Ｄ）１２１，１２２により１ビット周
期ずつ遅れたものが３サンプル保持される。乗算器１２
３，１２４により，サンプルｘi に１が掛けられ，ｘ
i+1 ，ｘi-1 にタップ係数Ｃが掛けられ，加算器１２５
で，その和が出力信号ｙaiとなる。タップ係数制御部１
２６により，出力信号ｙaiをもとに等化誤差が求めら
れ，タップ係数Ｃが再計算される。また，出力信号ｙai
はＰＬＬ回路１４０に入力され，位相が再計算されサン
プラ１１０に反映される。
信号は遅延回路（Ｄ）１２１，１２２により１ビット周
期ずつ遅れたものが３サンプル保持される。乗算器１２
３，１２４により，サンプルｘi に１が掛けられ，ｘ
i+1 ，ｘi-1 にタップ係数Ｃが掛けられ，加算器１２５
で，その和が出力信号ｙaiとなる。タップ係数制御部１
２６により，出力信号ｙaiをもとに等化誤差が求めら
れ，タップ係数Ｃが再計算される。また，出力信号ｙai
はＰＬＬ回路１４０に入力され，位相が再計算されサン
プラ１１０に反映される。
【００１３】非対称ＦＩＲフィルタ１３０において，入
力信号は遅延回路（Ｄ）１３１，１３２により１ビット
周期ずつ遅れたものが３サンプル保持される。乗算器１
３３，１３４において，サンプルｘi に１が，ｘi+1 に
タップ係数Ｃ3 が，ｘi-1 にタップ係数Ｃ1 がそれぞれ
掛けられ，加算器１３５で，その和が計算され出力信号
ｙbiとなる。タップ係数制御部１３６により，出力信号
ｙbiをもとに等化誤差が求められ，タップ係数Ｃ1 ，Ｃ
3 が再計算される。
力信号は遅延回路（Ｄ）１３１，１３２により１ビット
周期ずつ遅れたものが３サンプル保持される。乗算器１
３３，１３４において，サンプルｘi に１が，ｘi+1 に
タップ係数Ｃ3 が，ｘi-1 にタップ係数Ｃ1 がそれぞれ
掛けられ，加算器１３５で，その和が計算され出力信号
ｙbiとなる。タップ係数制御部１３６により，出力信号
ｙbiをもとに等化誤差が求められ，タップ係数Ｃ1 ，Ｃ
3 が再計算される。
【００１４】〔第２の実施の形態〕図３は，第２の実施
の形態における，対称ＦＩＲフィルタおよび非対称ＦＩ
Ｒフィルタの構成例を示す図である。第２の実施の形態
は，第１の実施の形態に示す非対称ＦＩＲフィルタの回
路構成を，差分回路の利用により簡略化したものであ
る。
の形態における，対称ＦＩＲフィルタおよび非対称ＦＩ
Ｒフィルタの構成例を示す図である。第２の実施の形態
は，第１の実施の形態に示す非対称ＦＩＲフィルタの回
路構成を，差分回路の利用により簡略化したものであ
る。
【００１５】ＦＩＲフィルタの出力信号ｙi は， ｙi ＝ｘi-1 Ｃ1 ＋ｘi Ｃ2 ＋ｘi+1 Ｃ3 と表される。ここで，対称ＦＩＲフィルタ２２０の出力
信号をｙaiとすると， ｙai＝ｘi-1 Ｃ＋ｘi ＋ｘi+1 Ｃ ＝（ｘi-1 ＋ｘi+1 ）Ｃ＋ｘi と表すことができる。
信号をｙaiとすると， ｙai＝ｘi-1 Ｃ＋ｘi ＋ｘi+1 Ｃ ＝（ｘi-1 ＋ｘi+1 ）Ｃ＋ｘi と表すことができる。
【００１６】非対称ＦＩＲフィルタ２３０の出力信号を
ｙbi，係数をＣ1 ＝Ｃ＋α，Ｃ3 ＝Ｃ−αとすると， ｙbi＝ｘi-1 （Ｃ＋α）＋ｘi ＋ｘi+1 （Ｃ−α） ＝（ｘi-1 ＋ｘi+1 ）Ｃ＋（ｘi-1 −ｘi+1 ）α＋ｘi となる。よって， ｙbi＝ｙai＋（ｘi-1 −ｘi+1 ）α となる。したがって，（ｘi-1 −ｘi+1 ）αを計算する
差分回路を設け，対称ＦＩＲフィルタ２２０の出力信号
に，図３に示すような差分回路の出力を付け加えること
によって，簡単な回路構成で非対称ＦＩＲフィルタ２３
０を構成することができる。係数制御部２３１は，本回
路の出力信号ｙbiをもとに等化誤差を求めて係数αを制
御するが，この係数の制御については，通常のタップ係
数の調整と同様であり，既知の技術を用いることができ
るため，ここでの詳細な説明は省略する。
ｙbi，係数をＣ1 ＝Ｃ＋α，Ｃ3 ＝Ｃ−αとすると， ｙbi＝ｘi-1 （Ｃ＋α）＋ｘi ＋ｘi+1 （Ｃ−α） ＝（ｘi-1 ＋ｘi+1 ）Ｃ＋（ｘi-1 −ｘi+1 ）α＋ｘi となる。よって， ｙbi＝ｙai＋（ｘi-1 −ｘi+1 ）α となる。したがって，（ｘi-1 −ｘi+1 ）αを計算する
差分回路を設け，対称ＦＩＲフィルタ２２０の出力信号
に，図３に示すような差分回路の出力を付け加えること
によって，簡単な回路構成で非対称ＦＩＲフィルタ２３
０を構成することができる。係数制御部２３１は，本回
路の出力信号ｙbiをもとに等化誤差を求めて係数αを制
御するが，この係数の制御については，通常のタップ係
数の調整と同様であり，既知の技術を用いることができ
るため，ここでの詳細な説明は省略する。
【００１７】〔第３の実施の形態〕図４は，第３の実施
の形態における，対称ＦＩＲフィルタおよび非対称ＦＩ
Ｒフィルタの構成例を示す図である。第３の実施の形態
は，ＦＩＲフィルタのタップ係数の個数が任意である場
合の例である。タップ係数の個数が３より大きい場合に
も，図４に示すように，対称ＦＩＲフィルタ３２０の出
力ｙaiを，ＰＬＬ回路３４０の位相調整に用い，非対称
ＦＩＲフィルタ３３０によって等化処理を行なわせるこ
とによって，安定した等化システムを実現することがで
きる。
の形態における，対称ＦＩＲフィルタおよび非対称ＦＩ
Ｒフィルタの構成例を示す図である。第３の実施の形態
は，ＦＩＲフィルタのタップ係数の個数が任意である場
合の例である。タップ係数の個数が３より大きい場合に
も，図４に示すように，対称ＦＩＲフィルタ３２０の出
力ｙaiを，ＰＬＬ回路３４０の位相調整に用い，非対称
ＦＩＲフィルタ３３０によって等化処理を行なわせるこ
とによって，安定した等化システムを実現することがで
きる。
【００１８】〔第４の実施の形態〕図５は，第４の実施
の形態における，対称ＦＩＲフィルタおよび非対称ＦＩ
Ｒフィルタの構成例を示す図である。第４の実施の形態
は，第３の実施の形態に示す非対称ＦＩＲフィルタ３３
０の構成を，差分回路を利用することにより非対称ＦＩ
Ｒフィルタ４３０のように簡略化したものである。
の形態における，対称ＦＩＲフィルタおよび非対称ＦＩ
Ｒフィルタの構成例を示す図である。第４の実施の形態
は，第３の実施の形態に示す非対称ＦＩＲフィルタ３３
０の構成を，差分回路を利用することにより非対称ＦＩ
Ｒフィルタ４３０のように簡略化したものである。
【００１９】タップ数をｎとした場合に， ｙi ＝ｘi-(n-1)/2 Ｃ1 ＋…＋ｘi Ｃ(n+1)/2 ＋…＋ｘ
i+(n-1)/2 Ｃn（ｎ＝奇数） ｙi ＝ｘi-n/2 Ｃ1 ＋…＋ｘi Ｃn/2+1 ＋…＋ｘ
i+n/2-1 Ｃn（ｎ＝偶数） と表されると，対称ＦＩＲフィルタ４２０は， ｙai＝ｘi-(n-1)/2 Ｃan-1＋… ＋ｘi-1 Ｃa1＋ｘi ＋ｘi+1 Ｃa1＋… ＋ｘi+(n-1)/2 Ｃan-1 （ｎ＝奇数） ｙai＝ｘi-n/2 Ｃan/2＋…＋ｘi-1 Ｃa1＋ｘi Ｃa1＋… ＋ｘi+n/2-1 Ｃan/2 （ｎ＝偶数） と表される。
i+(n-1)/2 Ｃn（ｎ＝奇数） ｙi ＝ｘi-n/2 Ｃ1 ＋…＋ｘi Ｃn/2+1 ＋…＋ｘ
i+n/2-1 Ｃn（ｎ＝偶数） と表されると，対称ＦＩＲフィルタ４２０は， ｙai＝ｘi-(n-1)/2 Ｃan-1＋… ＋ｘi-1 Ｃa1＋ｘi ＋ｘi+1 Ｃa1＋… ＋ｘi+(n-1)/2 Ｃan-1 （ｎ＝奇数） ｙai＝ｘi-n/2 Ｃan/2＋…＋ｘi-1 Ｃa1＋ｘi Ｃa1＋… ＋ｘi+n/2-1 Ｃan/2 （ｎ＝偶数） と表される。
【００２０】また，非対称ＦＩＲフィルタ４３０につい
ては， Ｃ(n+1)/2-1 ＝Ｃa1＋α1 ，Ｃ(n+1)/2+1 ＝Ｃa1−
α1 ， Ｃ(n+1)/2-2 ＝Ｃa2＋α2 ，Ｃ(n+1)/2+2 ＝Ｃa2−
α2 ，…（ｎ＝奇数） Ｃn/2-1 ＝Ｃa1＋α1 ，Ｃn/2 ＝Ｃa1−α1 ， Ｃn/2-2 ＝Ｃa2＋α2 ，Ｃn/2+2 ＝Ｃa2−α2 ，…
（ｎ＝偶数） とすると， ｙbi＝ｙai＋（ｘi-1 −ｘi+1 ）αa1＋（ｘi-2 −ｘ
i+2 ）αa2＋…＋（ｘi-(n-1)/2 −ｘi+(n-1)/2 ）α
a(n-1)/2 （ｎ＝奇数） ｙbi＝ｙai＋（ｘi-1 −ｘi ）αa1＋（ｘi-2 −
ｘi+1 ）αa2＋…＋（ｘi-n/2 −ｘi+n/2-1 ）αan/2
（ｎ＝偶数） となり，対称ＦＩＲフィルタ４２０の出力に差分回路を
付け加えることにより，非対称ＦＩＲフィルタ４３０を
構成することができる。
ては， Ｃ(n+1)/2-1 ＝Ｃa1＋α1 ，Ｃ(n+1)/2+1 ＝Ｃa1−
α1 ， Ｃ(n+1)/2-2 ＝Ｃa2＋α2 ，Ｃ(n+1)/2+2 ＝Ｃa2−
α2 ，…（ｎ＝奇数） Ｃn/2-1 ＝Ｃa1＋α1 ，Ｃn/2 ＝Ｃa1−α1 ， Ｃn/2-2 ＝Ｃa2＋α2 ，Ｃn/2+2 ＝Ｃa2−α2 ，…
（ｎ＝偶数） とすると， ｙbi＝ｙai＋（ｘi-1 −ｘi+1 ）αa1＋（ｘi-2 −ｘ
i+2 ）αa2＋…＋（ｘi-(n-1)/2 −ｘi+(n-1)/2 ）α
a(n-1)/2 （ｎ＝奇数） ｙbi＝ｙai＋（ｘi-1 −ｘi ）αa1＋（ｘi-2 −
ｘi+1 ）αa2＋…＋（ｘi-n/2 −ｘi+n/2-1 ）αan/2
（ｎ＝偶数） となり，対称ＦＩＲフィルタ４２０の出力に差分回路を
付け加えることにより，非対称ＦＩＲフィルタ４３０を
構成することができる。
【００２１】次に，ＰＲ４等化またはＥＰＲ４等化波形
を実現する場合の構成例について説明する。図６は，Ｆ
ＩＲフィルタの出力信号がＰＲ４等化となるようにタッ
プ係数のトレーニングを行う場合における，ＰＰ４等化
のための回路の構成例を示す。また，図７は，ＦＩＲフ
ィルタの出力信号がＥＰＲ４等化となるようにタップ係
数のトレーニングを行う場合における，ＥＰＲ４等化の
ための回路の構成例を示す。
を実現する場合の構成例について説明する。図６は，Ｆ
ＩＲフィルタの出力信号がＰＲ４等化となるようにタッ
プ係数のトレーニングを行う場合における，ＰＰ４等化
のための回路の構成例を示す。また，図７は，ＦＩＲフ
ィルタの出力信号がＥＰＲ４等化となるようにタップ係
数のトレーニングを行う場合における，ＥＰＲ４等化の
ための回路の構成例を示す。
【００２２】ＰＲ４等化とは，図８（Ａ）の記録信号，
図８（Ｂ）のＰＲ４等化後の信号に示すように，記録・
再生系が（１−Ｄ）（１＋Ｄ）相当の特性を持つような
等化をいいう。ＥＰＲ４等化とは，図８（Ｃ）の記録信
号，図８（Ｄ）のＥＰＲ４等化後の信号に示すように，
記録・再生系が（１−Ｄ）（１＋Ｄ）2 相当の特性を持
つような等化をいう。ここで，Ｄは１サンプル前のデー
タを意味し，（１−Ｄ）は，現サンプルと１サンプル前
のデータの差であり，（１＋Ｄ）は，現サンプルと１サ
ンプル前のデータの和であり，（１＋Ｄ）2 は，（１＋
Ｄ）したものをさらに（１＋Ｄ）するものである。
図８（Ｂ）のＰＲ４等化後の信号に示すように，記録・
再生系が（１−Ｄ）（１＋Ｄ）相当の特性を持つような
等化をいいう。ＥＰＲ４等化とは，図８（Ｃ）の記録信
号，図８（Ｄ）のＥＰＲ４等化後の信号に示すように，
記録・再生系が（１−Ｄ）（１＋Ｄ）2 相当の特性を持
つような等化をいう。ここで，Ｄは１サンプル前のデー
タを意味し，（１−Ｄ）は，現サンプルと１サンプル前
のデータの差であり，（１＋Ｄ）は，現サンプルと１サ
ンプル前のデータの和であり，（１＋Ｄ）2 は，（１＋
Ｄ）したものをさらに（１＋Ｄ）するものである。
【００２３】
【発明の効果】本発明によれば非対称な入力信号による
ＦＩＲフィルタとＰＬＬの干渉を防ぎ，装置からのデー
タの読み出しを容易にすることができる。また，それに
よって記録密度を向上させることが可能となり，記録装
置の高密度化に寄与する。
ＦＩＲフィルタとＰＬＬの干渉を防ぎ，装置からのデー
タの読み出しを容易にすることができる。また，それに
よって記録密度を向上させることが可能となり，記録装
置の高密度化に寄与する。
【図１】本発明のブロック構成例を示す図である。
【図２】第１の実施の形態における，対称ＦＩＲフィル
タおよび非対称ＦＩＲフィルタの構成例を示す図であ
る。
タおよび非対称ＦＩＲフィルタの構成例を示す図であ
る。
【図３】第２の実施の形態における，対称ＦＩＲフィル
タおよび非対称ＦＩＲフィルタの構成例を示す図であ
る。
タおよび非対称ＦＩＲフィルタの構成例を示す図であ
る。
【図４】第３の実施の形態における，対称ＦＩＲフィル
タおよび非対称ＦＩＲフィルタの構成例を示す図であ
る。
タおよび非対称ＦＩＲフィルタの構成例を示す図であ
る。
【図５】第４の実施の形態における，対称ＦＩＲフィル
タおよび非対称ＦＩＲフィルタの構成例を示す図であ
る。
タおよび非対称ＦＩＲフィルタの構成例を示す図であ
る。
【図６】ＰＲ４等化のための回路の構成例を示す図であ
る。
る。
【図７】ＥＰＲ４等化のための回路の構成例を示す図で
ある。
ある。
【図８】ＰＲ４等化信号波形およびＥＰＲ４等化信号波
形の例を示す図である。
形の例を示す図である。
【図９】従来技術の等化・位相制御システムの構成例を
示す図である。
示す図である。
【図１０】従来技術のＦＩＲフィルタの構成例を示す図
である。
である。
１ サンプラ ２ 対称ＦＩＲフィルタ ３ 非対称ＦＩＲフィルタ ４ ＰＬＬ回路 ５ 検出器 ６ ヘッド媒体 ７ プレフィルタ
Claims (4)
- 【請求項１】 サンプラにより離散化された信号を目的
の波形に等化するＦＩＲフィルタによる等化処理回路
と，位相誤差を検出しサンプラのサンプリングのタイミ
ングを制御するＰＬＬ回路とを有する波形処理回路から
なる等化・位相制御システムにおいて，タップ係数の値
が左右対称となる対称ＦＩＲフィルタと，タップ係数の
値が左右対称とならない非対称ＦＩＲフィルタとをサン
プラ出力に並列に接続し，前記ＰＬＬ回路は，前記対称
ＦＩＲフィルタの出力を用いて位相調整し，前記等化処
理回路は，前記非対称ＦＩＲフィルタの出力を用いてタ
ップ係数をトレーニングし目的の波形に等化するように
したことを特徴とする等化・位相制御システム。 - 【請求項２】 請求項１に記載する等化・位相制御シス
テムにおいて，前記非対称ＦＩＲフィルタが，前記対称
ＦＩＲフィルタに非対称となる入力信号要素の差分回路
を加えたものによって構成されることを特徴とする等化
・位相制御システム。 - 【請求項３】 請求項１または請求項２記載の等化・位
相制御システムにおいて，前記非対称ＦＩＲフィルタの
出力がＰＲ４等化またはＥＰＲ４等化となることを特徴
とする等化・位相制御システム。 - 【請求項４】 ヘッド媒体から入力され，サンプラによ
り離散化された信号を目的の波形に等化するＦＩＲフィ
ルタによる等化処理回路と，位相誤差を検出しサンプラ
のサンプリングのタイミングを制御するＰＬＬ回路とを
有する波形処理回路からなる等化・位相制御システムを
備えるディスク記憶装置であって，前記等化・位相制御
システムが，タップ係数の値が左右対称となる対称ＦＩ
Ｒフィルタと，タップ係数の値が左右対称とならない非
対称ＦＩＲフィルタとをサンプラ出力に並列に接続し，
前記ＰＬＬ回路は，前記対称ＦＩＲフィルタの出力を用
いて位相調整し，前記等化処理回路は，前記非対称ＦＩ
Ｒフィルタの出力を用いてタップ係数をトレーニングし
目的の波形に等化するものによって構成されることを特
徴とする等化・位相制御システムを備えるディスク記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04247999A JP3917317B2 (ja) | 1999-02-22 | 1999-02-22 | 等化・位相制御システム，およびそれを備えるディスク記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04247999A JP3917317B2 (ja) | 1999-02-22 | 1999-02-22 | 等化・位相制御システム，およびそれを備えるディスク記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000243034A true JP2000243034A (ja) | 2000-09-08 |
| JP3917317B2 JP3917317B2 (ja) | 2007-05-23 |
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ID=12637211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04247999A Expired - Fee Related JP3917317B2 (ja) | 1999-02-22 | 1999-02-22 | 等化・位相制御システム，およびそれを備えるディスク記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3917317B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005071680A1 (ja) * | 2004-01-23 | 2005-08-04 | Matsushita Electric Industrial Co., Ltd. | 信号処理装置、及び信号処理方法 |
| US7924522B2 (en) | 2006-05-26 | 2011-04-12 | Samsung Electronics Co., Ltd. | Apparatus and method of detecting error symbol, and disk drive apparatus using the same |
-
1999
- 1999-02-22 JP JP04247999A patent/JP3917317B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005071680A1 (ja) * | 2004-01-23 | 2005-08-04 | Matsushita Electric Industrial Co., Ltd. | 信号処理装置、及び信号処理方法 |
| US7924522B2 (en) | 2006-05-26 | 2011-04-12 | Samsung Electronics Co., Ltd. | Apparatus and method of detecting error symbol, and disk drive apparatus using the same |
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| Publication number | Publication date |
|---|---|
| JP3917317B2 (ja) | 2007-05-23 |
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