JP2001297534A - 増幅した信号のサンプルの和に基づいて増幅器の利得を制御する回路及び方法 - Google Patents
増幅した信号のサンプルの和に基づいて増幅器の利得を制御する回路及び方法Info
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Abstract
(57)【要約】
【課題】 増幅した信号のサンプルの和に基づいて増幅
器の利得を制御する技術を提供する。 【解決手段】 本発明回路は情報信号を増幅する増幅器
の利得を制御する。本回路は、増幅された情報信号の第
一及び第二サンプルを格納するバッファ、及び該バッフ
ァへ結合されている利得決定回路を有している。該利得
決定回路は第一及び第二サンプルの和に基づいて利得調
節を発生し、該利得調節は、増幅器をして、増幅された
情報信号の振幅を所定の振幅へ又はそれに向かって変化
させる。このような回路は、ディスクドライブ読取チャ
ンネルにおける読取信号増幅器に対する初期的粗利得調
節を与えることが可能である。従来の読取チャンネルと
比較して、この初期的調節はデータセクタの始めにおい
て増幅器の利得のより迅速な安定化を促進させる。この
より迅速な安定化は、データセクタがより短いプリアン
ブルを有することを可能とし、従ってディスクがより高
いデータ格納（記憶）密度を有することを可能とする。
器の利得を制御する技術を提供する。 【解決手段】 本発明回路は情報信号を増幅する増幅器
の利得を制御する。本回路は、増幅された情報信号の第
一及び第二サンプルを格納するバッファ、及び該バッフ
ァへ結合されている利得決定回路を有している。該利得
決定回路は第一及び第二サンプルの和に基づいて利得調
節を発生し、該利得調節は、増幅器をして、増幅された
情報信号の振幅を所定の振幅へ又はそれに向かって変化
させる。このような回路は、ディスクドライブ読取チャ
ンネルにおける読取信号増幅器に対する初期的粗利得調
節を与えることが可能である。従来の読取チャンネルと
比較して、この初期的調節はデータセクタの始めにおい
て増幅器の利得のより迅速な安定化を促進させる。この
より迅速な安定化は、データセクタがより短いプリアン
ブルを有することを可能とし、従ってディスクがより高
いデータ格納（記憶）密度を有することを可能とする。
Description
【０００１】
【発明の属する技術分野】本発明は、大略、電子回路に
関するものであって、更に詳細には、増幅した信号サン
プルの和に基づいて増幅器の利得を制御する回路及び方
法に関するものである。１つの適用例においては、本発
明に基づく回路は、ディスクドライブ読取チャンネルに
おける読取信号増幅器に対して初期的利得調節を与え
る。この初期的調節は、増幅器利得調節回路がディスク
データセクタの始めにおいて適切な増幅器利得をより迅
速に決定し且つ設定することを可能とする。このより迅
速な決定及び設定は、データセクタプリアンブルの長さ
を減少させることを可能とし、従って、ディスクデータ
格納密度を増加させることを可能とする。更に、サンプ
ルクロックとプリアンブルシヌソイドとの間の位相角度
はデータセクタの始めにおいては不知の場合があるの
で、本回路はこの位相角度とは独立的に初期的利得調節
を決定することが可能である。
関するものであって、更に詳細には、増幅した信号サン
プルの和に基づいて増幅器の利得を制御する回路及び方
法に関するものである。１つの適用例においては、本発
明に基づく回路は、ディスクドライブ読取チャンネルに
おける読取信号増幅器に対して初期的利得調節を与え
る。この初期的調節は、増幅器利得調節回路がディスク
データセクタの始めにおいて適切な増幅器利得をより迅
速に決定し且つ設定することを可能とする。このより迅
速な決定及び設定は、データセクタプリアンブルの長さ
を減少させることを可能とし、従って、ディスクデータ
格納密度を増加させることを可能とする。更に、サンプ
ルクロックとプリアンブルシヌソイドとの間の位相角度
はデータセクタの始めにおいては不知の場合があるの
で、本回路はこの位相角度とは独立的に初期的利得調節
を決定することが可能である。
【０００２】本発明は、２０００年２月１４日付で出願
した「増幅器の利得を制御する回路及び方法（Ａ ＣＩ
ＲＣＵＩＴ ＡＮＤ ＭＥＴＨＯＤ ＦＯＲ ＣＯＮＴ
ＲＯＬＬＩＮＧ ＴＨＥ ＧＡＩＮ ＯＦ ＡＮ ＡＭ
ＰＬＩＦＩＥＲ）」という名称の米国特許出願第０９／
５０３，３９９号、代理人ドケット番号９９−Ｓ−１８
８（１６７８−１９）及びそれに基づいて本日同日付で
出願される特許出願（整理番号ＳＴ７１８）に記載され
ている発明に関連しており、それらの記載内容を引用に
よって本明細書に取り込む。
した「増幅器の利得を制御する回路及び方法（Ａ ＣＩ
ＲＣＵＩＴ ＡＮＤ ＭＥＴＨＯＤ ＦＯＲ ＣＯＮＴ
ＲＯＬＬＩＮＧ ＴＨＥ ＧＡＩＮ ＯＦ ＡＮ ＡＭ
ＰＬＩＦＩＥＲ）」という名称の米国特許出願第０９／
５０３，３９９号、代理人ドケット番号９９−Ｓ−１８
８（１６７８−１９）及びそれに基づいて本日同日付で
出願される特許出願（整理番号ＳＴ７１８）に記載され
ている発明に関連しており、それらの記載内容を引用に
よって本明細書に取り込む。
【０００３】
【従来の技術】図１は、読取経路１２と利得制御回路１
４とを有している従来のディスクドライブ読取チャンネ
ル１０のブロック図である。読取経路１２はデータを格
納即ち記憶するためのディスク１６と、ディスク１６か
らデータを読取り且つ対応する読取信号を発生する読取
ヘッド１８と、該読取信号を増幅するための信号制御型
増幅器２０と、増幅した読取信号をサンプリングし且つ
デジタル化するアナログ・デジタル（Ａ／Ｄ）変換器２
２と、デジタルサンプルを等化させる有限インパルス応
答（ＦＩＲ）フィルタ２４と、等化されたサンプルから
読取データを回復するビタビ（Ｖｉｔｅｒｂｉ）検知器
２６とを有している。単一のＡ／Ｄ変換器２２を有する
ものとして示してあるが、読取経路１２は、公知の如
く、２個又はそれ以上の並列Ａ／Ｄ変換器を有すること
が可能である。利得制御回路１４は、デジタル利得制御
信号を発生するための利得決定回路２８と、該デジタル
利得制御信号をアナログ利得制御信号（電圧又は電流）
ヘ変換するためのデジタル・アナログ変換器（Ｄ／Ａ）
３０とを有している。
４とを有している従来のディスクドライブ読取チャンネ
ル１０のブロック図である。読取経路１２はデータを格
納即ち記憶するためのディスク１６と、ディスク１６か
らデータを読取り且つ対応する読取信号を発生する読取
ヘッド１８と、該読取信号を増幅するための信号制御型
増幅器２０と、増幅した読取信号をサンプリングし且つ
デジタル化するアナログ・デジタル（Ａ／Ｄ）変換器２
２と、デジタルサンプルを等化させる有限インパルス応
答（ＦＩＲ）フィルタ２４と、等化されたサンプルから
読取データを回復するビタビ（Ｖｉｔｅｒｂｉ）検知器
２６とを有している。単一のＡ／Ｄ変換器２２を有する
ものとして示してあるが、読取経路１２は、公知の如
く、２個又はそれ以上の並列Ａ／Ｄ変換器を有すること
が可能である。利得制御回路１４は、デジタル利得制御
信号を発生するための利得決定回路２８と、該デジタル
利得制御信号をアナログ利得制御信号（電圧又は電流）
ヘ変換するためのデジタル・アナログ変換器（Ｄ／Ａ）
３０とを有している。
【０００４】図２は図１の増幅器２０によって発生され
且つピーク振幅Ａを有しているプリアンブルシヌソイド
即ちプリアンブル正弦曲線の概略図である。プリアンブ
ルはディスク１６の各データセクタ（不図示）の始めに
おいて格納即ち記憶されるビットパターンである。この
ビットパターンは、読取ヘッド１８がプリアンブルを読
取っている間、ヘッド１８からの読取信号及び増幅器２
０からの増幅された読取信号がシヌソイド（正弦曲線）
又は近似的なシヌソイドであるように指定される。以下
に説明するように、読取チャンネル１０はヘッド１８が
プリアンブルに続くデータを読取るための準備としてそ
れ自身較正するためにプルアンブルを使用する。プリア
ンブルはそうでなければデータを格納（記憶）するため
に使用することが可能な格納（記憶）位置を占有するの
で、通常、プルアンブルは可及的に短いものであること
が所望される。然しながら、プルアンブルが短すぎる場
合には、読取チャンネル１０が不適切に較正を行う場合
があり、従って格納即ち記憶されているデータを誤って
読取る場合がある。従って、読取チャンネル１０のキャ
リブレーション（較正）時間は、典型的に、プリアンブ
ルの最小長さを制限する。
且つピーク振幅Ａを有しているプリアンブルシヌソイド
即ちプリアンブル正弦曲線の概略図である。プリアンブ
ルはディスク１６の各データセクタ（不図示）の始めに
おいて格納即ち記憶されるビットパターンである。この
ビットパターンは、読取ヘッド１８がプリアンブルを読
取っている間、ヘッド１８からの読取信号及び増幅器２
０からの増幅された読取信号がシヌソイド（正弦曲線）
又は近似的なシヌソイドであるように指定される。以下
に説明するように、読取チャンネル１０はヘッド１８が
プリアンブルに続くデータを読取るための準備としてそ
れ自身較正するためにプルアンブルを使用する。プリア
ンブルはそうでなければデータを格納（記憶）するため
に使用することが可能な格納（記憶）位置を占有するの
で、通常、プルアンブルは可及的に短いものであること
が所望される。然しながら、プルアンブルが短すぎる場
合には、読取チャンネル１０が不適切に較正を行う場合
があり、従って格納即ち記憶されているデータを誤って
読取る場合がある。従って、読取チャンネル１０のキャ
リブレーション（較正）時間は、典型的に、プリアンブ
ルの最小長さを制限する。
【０００５】図１及び２を参照すると、利得制御回路１
４はＦＩＲフィルタ２４からのプリアンブルシヌソイド
の等化したサンプルを使用して増幅器２０の利得をキャ
リブレイション即ち較正する。ビタビ検知器２６は、所
定の値の範囲内にあるサンプルを処理するように構成さ
れており、この範囲は所定の最大値と所定の最小値とを
有している。更に、該プリアンブルシヌソイドの正及び
負のピークのＦＩＲサンプルは、夫々、最大及び最小サ
ンプル値に対応している。従って、ヘッド１８がプリア
ンブルを読取っている間に、利得制御回路１４はフィー
ドバック（増幅器２０と、Ａ／Ｄ変換器２２と、ＦＩＲ
２４と、制御回路１４とがフィードバックループを形成
している）を使用して増幅器２０の利得を調節し、従っ
てＦＩＲ２４の出力において、正のピーク及び負のピー
クのサンプルは、ヘッド１８がデータの読取を開始する
前に、夫々、所定の最大値及び最小値と等しい。
４はＦＩＲフィルタ２４からのプリアンブルシヌソイド
の等化したサンプルを使用して増幅器２０の利得をキャ
リブレイション即ち較正する。ビタビ検知器２６は、所
定の値の範囲内にあるサンプルを処理するように構成さ
れており、この範囲は所定の最大値と所定の最小値とを
有している。更に、該プリアンブルシヌソイドの正及び
負のピークのＦＩＲサンプルは、夫々、最大及び最小サ
ンプル値に対応している。従って、ヘッド１８がプリア
ンブルを読取っている間に、利得制御回路１４はフィー
ドバック（増幅器２０と、Ａ／Ｄ変換器２２と、ＦＩＲ
２４と、制御回路１４とがフィードバックループを形成
している）を使用して増幅器２０の利得を調節し、従っ
てＦＩＲ２４の出力において、正のピーク及び負のピー
クのサンプルは、ヘッド１８がデータの読取を開始する
前に、夫々、所定の最大値及び最小値と等しい。
【０００６】然しながら、利得制御回路１４は、しばし
ば、ディスク１６の記憶（格納）密度を制限する。利得
調節フィードバックループが安定であり且つ増幅器２０
の利得を微細に調節することが可能であることを確保す
るために、回路１４は、典型的に、比較的長い時定数を
有しており、即ち比較的ゆっくりと動作する。従って、
回路１４は、しばしば、増幅器２０の利得が許容可能な
レベルへ安定する前に、ＦＩＲ２４からの比較的多数の
プリアンブル・ピークサンプルを処理せねばならない。
その結果、読取ヘッド１８がプリアンブルに続くデータ
の読取を開始する前に、増幅器の利得が許容可能なレベ
ルへ安定化することを確保するために回路１４はディス
ク１６が各データセクタにおいて比較的長いプリアンブ
ルを格納即ち記憶することを必要とする。然しながら、
このような条件は各データセクタが記憶即ち格納するこ
とが可能なデータビット数を制限し、従ってディスク１
６が記憶即ち格納することが可能なデータビットの総数
を制限することとなる。
ば、ディスク１６の記憶（格納）密度を制限する。利得
調節フィードバックループが安定であり且つ増幅器２０
の利得を微細に調節することが可能であることを確保す
るために、回路１４は、典型的に、比較的長い時定数を
有しており、即ち比較的ゆっくりと動作する。従って、
回路１４は、しばしば、増幅器２０の利得が許容可能な
レベルへ安定する前に、ＦＩＲ２４からの比較的多数の
プリアンブル・ピークサンプルを処理せねばならない。
その結果、読取ヘッド１８がプリアンブルに続くデータ
の読取を開始する前に、増幅器の利得が許容可能なレベ
ルへ安定化することを確保するために回路１４はディス
ク１６が各データセクタにおいて比較的長いプリアンブ
ルを格納即ち記憶することを必要とする。然しながら、
このような条件は各データセクタが記憶即ち格納するこ
とが可能なデータビット数を制限し、従ってディスク１
６が記憶即ち格納することが可能なデータビットの総数
を制限することとなる。
【０００７】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、増幅した信号のサンプルの和に基づいて増
幅器の利得を制御する回路及び方法を提供することを目
的とする。本発明の別の目的とするところは、記録媒体
上に記録されるプリアンブルを短くし、記憶密度を増加
させる技術を提供することである。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、増幅した信号のサンプルの和に基づいて増
幅器の利得を制御する回路及び方法を提供することを目
的とする。本発明の別の目的とするところは、記録媒体
上に記録されるプリアンブルを短くし、記憶密度を増加
させる技術を提供することである。
【０００８】
【課題を解決するための手段】本発明の１つの側面によ
れば、情報信号を増幅する増幅器の利得を制御する回路
が提供される。本回路は、増幅された情報信号の第一及
び第二サンプルを格納するバッファ、及び該バッファに
結合されている利得決定回路を有している。該利得決定
回路は、第一及び第二サンプルの和に基づいて利得調節
を発生し、且つ該利得調節は、増幅器をして、増幅され
た情報の振幅を所定の振幅へ又はそれに向かって変化さ
せる。
れば、情報信号を増幅する増幅器の利得を制御する回路
が提供される。本回路は、増幅された情報信号の第一及
び第二サンプルを格納するバッファ、及び該バッファに
結合されている利得決定回路を有している。該利得決定
回路は、第一及び第二サンプルの和に基づいて利得調節
を発生し、且つ該利得調節は、増幅器をして、増幅され
た情報の振幅を所定の振幅へ又はそれに向かって変化さ
せる。
【０００９】このような回路は、ディスクドライブ読取
チャンネルにおける読取信号増幅器に対して初期的な粗
利得調節を与えることが可能である。従来の読取チャン
ネルと比較して、この初期的調節はデータセクタの始め
において増幅器利得のより迅速な安定化を促進させる。
このより迅速な安定化は、データセクタがより短いプリ
アンブルを有することを可能とし、従ってディスクがよ
り高いデータ格納（記憶）密度を有することを可能とす
る。更に、サンプルクロックとプリアブルシヌソイドと
の間の位相角度はデータセクタの始めにおいては不知で
ある場合があるので、本回路はこの位相角度とは独立的
に初期的利得調節を決定することが可能である。
チャンネルにおける読取信号増幅器に対して初期的な粗
利得調節を与えることが可能である。従来の読取チャン
ネルと比較して、この初期的調節はデータセクタの始め
において増幅器利得のより迅速な安定化を促進させる。
このより迅速な安定化は、データセクタがより短いプリ
アンブルを有することを可能とし、従ってディスクがよ
り高いデータ格納（記憶）密度を有することを可能とす
る。更に、サンプルクロックとプリアブルシヌソイドと
の間の位相角度はデータセクタの始めにおいては不知で
ある場合があるので、本回路はこの位相角度とは独立的
に初期的利得調節を決定することが可能である。
【００１０】
【発明の実施の形態】図３は本発明の１実施例に基づく
読取チャンネル３４の概略ブロック図である。読取チャ
ンネル３４は図１の読取チャンネル１０と類似してお
り、従って図１及び３において同様の参照番号は同様の
コンポーネントを参照している。然しながら、読取チャ
ンネル１０と異なり、読取チャンネル３４は初期的利得
決定回路３６を有しており、それは従来のＤ／Ａ変換器
３８を介して、読取増幅器２０に対して初期的な粗利得
調節を供給する。読取チャンネル１０と比較して、この
初期的な調節は各データセクタの始めにおいての増幅器
の利得のより迅速な安定化を促進させる。このより迅速
な安定化は、各データセクタがより短いプリアンブルを
格納することを可能とし、従ってディスク１６がより高
いデータ記憶（格納）密度を有することを可能とする。
読取チャンネル３４の概略ブロック図である。読取チャ
ンネル３４は図１の読取チャンネル１０と類似してお
り、従って図１及び３において同様の参照番号は同様の
コンポーネントを参照している。然しながら、読取チャ
ンネル１０と異なり、読取チャンネル３４は初期的利得
決定回路３６を有しており、それは従来のＤ／Ａ変換器
３８を介して、読取増幅器２０に対して初期的な粗利得
調節を供給する。読取チャンネル１０と比較して、この
初期的な調節は各データセクタの始めにおいての増幅器
の利得のより迅速な安定化を促進させる。このより迅速
な安定化は、各データセクタがより短いプリアンブルを
格納することを可能とし、従ってディスク１６がより高
いデータ記憶（格納）密度を有することを可能とする。
【００１１】より詳細に説明すると、読取チャンネル３
４は読取経路３９を有しており、読取経路３９は、デジ
タルタイミング回復を使用しており、従ってＦＩＲフィ
ルタ２４とビタビ検知器２６との間に結合されているサ
ンプル補間器４１を有しているという点を除いて、図１
の読取経路１２と類似している。簡単に説明すると、デ
ジタルタイミング回復は、Ａ／Ｄサンプリングクロック
（不図示）と読取信号との間の位相角を決定する技術で
ある。インタポレータ即ち補間器４１はこの位相角に基
づいてサンプル値を調節する。デジタルタイミング回復
及び補間器４１は、１９９９年８月３１日付で出願され
た「ボーレイトサンプリングを使用したデジタルタイミ
ング回復（Ｄｉｇｉｔａｌ Ｔｉｍｉｎｇ Ｒｅｃｏｖ
ｅｒｙＵｓｉｎｇ Ｂａｕｄ Ｒａｔｅ Ｓａｍｐｌｉ
ｎｇ）」という名称の米国特許出願第０９／３８７，１
４６号、２０００年２月１４日付で出願された「サンプ
ルクロックとサンプルされた信号との間の位相差を決定
する回路及び方法（Ｃｉｒｃｕｉｔ Ａｎｄ Ｍｅｔｈ
ｏｄ Ｆｏｒ Ｄｅｔｅｒｍｉｎｉｎｇ ＴｈｅＰｈａ
ｓｅ Ｄｉｆｆｅｒｅｎｃｅ Ｂｅｔｗｅｅｎ Ａ Ｓ
ａｍｐｌｅ Ｃｌｏｃｋ Ａｎｄ Ａ Ｓａｍｐｌｅｄ
Ｓｉｇｎａｌ）」という名称の米国特許出願第０９／
５０３，４５３号、代理人ドケット番号９９−Ｓ−１６
３（１６７８−１５）及びそれに基づいて本日同日付で
出願される特許出願（整理番号ＳＴ７２１）、２０００
年２月１４日付で出願された「直線近似によるサンプル
クロックとサンプルされた信号との間の位相差を決定す
る回路及び方法（Ｃｉｒｃｕｉｔ Ａｎｄ Ｍｅｔｈｏ
ｄ Ｆｏｒ Ｄｅｔｅｒｍｉｎｇ Ｔｈｅ Ｐｈａｓｅ
Ｄｉｆｆｅｒｅｎｃｅ Ｂｅｔｗｅｅｎ Ａ Ｓａｍ
ｐｌｅ ＣｌｏｃｋＡｎｄ Ａ Ｓａｍｐｌｅｄ Ｓｉ
ｇｎａｌ Ｂｙ Ｌｉｎｅａｒ Ａｐｐｒｏｘｉｍａｔ
ｉｏｎ）」という名称の米国特許出願第０９／５０３，
９２９号、代理人ドケット番号９９−Ｓ−１６４（１６
７８−１６）及びそれに基づいて本日同日付で出願され
る特許出願（整理番号ＳＴ７１９）に記載されており、
それらを引用によって本明細書に取込む。読取チャンネ
ル３４は、更に、利得制御回路４０を有しており、それ
は、本発明の１実施例によれば、利得回路２８と、初期
的利得回路３６と、Ｄ／Ａ変換器３８とを有している。
４は読取経路３９を有しており、読取経路３９は、デジ
タルタイミング回復を使用しており、従ってＦＩＲフィ
ルタ２４とビタビ検知器２６との間に結合されているサ
ンプル補間器４１を有しているという点を除いて、図１
の読取経路１２と類似している。簡単に説明すると、デ
ジタルタイミング回復は、Ａ／Ｄサンプリングクロック
（不図示）と読取信号との間の位相角を決定する技術で
ある。インタポレータ即ち補間器４１はこの位相角に基
づいてサンプル値を調節する。デジタルタイミング回復
及び補間器４１は、１９９９年８月３１日付で出願され
た「ボーレイトサンプリングを使用したデジタルタイミ
ング回復（Ｄｉｇｉｔａｌ Ｔｉｍｉｎｇ Ｒｅｃｏｖ
ｅｒｙＵｓｉｎｇ Ｂａｕｄ Ｒａｔｅ Ｓａｍｐｌｉ
ｎｇ）」という名称の米国特許出願第０９／３８７，１
４６号、２０００年２月１４日付で出願された「サンプ
ルクロックとサンプルされた信号との間の位相差を決定
する回路及び方法（Ｃｉｒｃｕｉｔ Ａｎｄ Ｍｅｔｈ
ｏｄ Ｆｏｒ Ｄｅｔｅｒｍｉｎｉｎｇ ＴｈｅＰｈａ
ｓｅ Ｄｉｆｆｅｒｅｎｃｅ Ｂｅｔｗｅｅｎ Ａ Ｓ
ａｍｐｌｅ Ｃｌｏｃｋ Ａｎｄ Ａ Ｓａｍｐｌｅｄ
Ｓｉｇｎａｌ）」という名称の米国特許出願第０９／
５０３，４５３号、代理人ドケット番号９９−Ｓ−１６
３（１６７８−１５）及びそれに基づいて本日同日付で
出願される特許出願（整理番号ＳＴ７２１）、２０００
年２月１４日付で出願された「直線近似によるサンプル
クロックとサンプルされた信号との間の位相差を決定す
る回路及び方法（Ｃｉｒｃｕｉｔ Ａｎｄ Ｍｅｔｈｏ
ｄ Ｆｏｒ Ｄｅｔｅｒｍｉｎｇ Ｔｈｅ Ｐｈａｓｅ
Ｄｉｆｆｅｒｅｎｃｅ Ｂｅｔｗｅｅｎ Ａ Ｓａｍ
ｐｌｅ ＣｌｏｃｋＡｎｄ Ａ Ｓａｍｐｌｅｄ Ｓｉ
ｇｎａｌ Ｂｙ Ｌｉｎｅａｒ Ａｐｐｒｏｘｉｍａｔ
ｉｏｎ）」という名称の米国特許出願第０９／５０３，
９２９号、代理人ドケット番号９９−Ｓ−１６４（１６
７８−１６）及びそれに基づいて本日同日付で出願され
る特許出願（整理番号ＳＴ７１９）に記載されており、
それらを引用によって本明細書に取込む。読取チャンネ
ル３４は、更に、利得制御回路４０を有しており、それ
は、本発明の１実施例によれば、利得回路２８と、初期
的利得回路３６と、Ｄ／Ａ変換器３８とを有している。
【００１２】利得決定回路２８は補間器４１からのサン
プルをモニタし且つ、ヘッド１８が読取信号のデータ部
分を読取っている間に、増幅器２０に対する１つ又はそ
れ以上の微細利得調節を決定し且つ供給することによっ
て該サンプルの大きさを所定の範囲内に設定し且つ維持
する。幾つかの実施例においては、回路２８は、又、ヘ
ッド１８がプリアンブルシヌソイドを読取っている間に
これらの機能を実施する。
プルをモニタし且つ、ヘッド１８が読取信号のデータ部
分を読取っている間に、増幅器２０に対する１つ又はそ
れ以上の微細利得調節を決定し且つ供給することによっ
て該サンプルの大きさを所定の範囲内に設定し且つ維持
する。幾つかの実施例においては、回路２８は、又、ヘ
ッド１８がプリアンブルシヌソイドを読取っている間に
これらの機能を実施する。
【００１３】然しながら、初期的利得決定回路３６はＡ
／Ｄ変換器２２からのサンプルをモニタし、且つ、ヘッ
ド１８がプリアンブルシヌソイドを読取っている間に、
増幅器２０に対して初期的な粗利得調節を決定し且つ供
給することによって、これらのサンプルの大きさを所定
の範囲へ向かって又は所定の範囲内へ駆動する。回路３
６は補間されたサンプルの代わりにＡ／Ｄサンプルをモ
ニタする。何故ならば、Ａ／Ｄ変換器２２は、典型的
に、補間器４１よりも一層迅速にサンプルを発生するか
らである。従って、回路３６は初期的な利得調節をより
迅速に且つそうでない場合に必要とされるよりもより短
いプリアンブルで供給することが可能である。１実施例
においては、回路３６は、サンプルクロック（不図示）
とプリアンブルシヌソイドとの間の位相とは独立的に初
期的利得調節を決定する。別の実施例においては、回路
３６は、利得回路２８が微細利得調節を供給する前に、
初期的利得調節を増幅器２０へ供給する。更に別の実施
例においては、回路３６はその初期的利得調節の決定
を、Ａ／Ｄサンプルばかりでなく、該サンプルがＡ／Ｄ
変換器２２を去った後読取経路１４内にサンプルによっ
て経験される利得にも基づいて行う。例えば、１実施例
においては、初期的利得調節はビタビ検知器２６の入力
において補間されたサンプルの初期的な大きさをより正
確に設定するためにＦＩＲフィルタ２４の利得を考慮す
る。
／Ｄ変換器２２からのサンプルをモニタし、且つ、ヘッ
ド１８がプリアンブルシヌソイドを読取っている間に、
増幅器２０に対して初期的な粗利得調節を決定し且つ供
給することによって、これらのサンプルの大きさを所定
の範囲へ向かって又は所定の範囲内へ駆動する。回路３
６は補間されたサンプルの代わりにＡ／Ｄサンプルをモ
ニタする。何故ならば、Ａ／Ｄ変換器２２は、典型的
に、補間器４１よりも一層迅速にサンプルを発生するか
らである。従って、回路３６は初期的な利得調節をより
迅速に且つそうでない場合に必要とされるよりもより短
いプリアンブルで供給することが可能である。１実施例
においては、回路３６は、サンプルクロック（不図示）
とプリアンブルシヌソイドとの間の位相とは独立的に初
期的利得調節を決定する。別の実施例においては、回路
３６は、利得回路２８が微細利得調節を供給する前に、
初期的利得調節を増幅器２０へ供給する。更に別の実施
例においては、回路３６はその初期的利得調節の決定
を、Ａ／Ｄサンプルばかりでなく、該サンプルがＡ／Ｄ
変換器２２を去った後読取経路１４内にサンプルによっ
て経験される利得にも基づいて行う。例えば、１実施例
においては、初期的利得調節はビタビ検知器２６の入力
において補間されたサンプルの初期的な大きさをより正
確に設定するためにＦＩＲフィルタ２４の利得を考慮す
る。
【００１４】Ｄ／Ａ変換器３８は、回路２８からの微細
利得調節及び回路３４からの粗利得調節をアナログ利得
制御信号（電圧又は電流）の夫々の部分へ変換し、該ア
ナログ利得制御信号は増幅器２０の利得を夫々の利得調
節に対応するレベルへ設定する。１実施例においては、
該利得制御信号は対数的に又はそうでない場合には指数
的にスケーリングされる。別の実施例においては、該利
得制御信号は線形的にスケーリングされる。スケーリン
グのタイプは増幅器２０の条件に依存し、且つ回路２８
及び３６、変換器３８又はその他の回路（不図示）が従
来の態様でそのスケーリングを実施することが可能であ
る。
利得調節及び回路３４からの粗利得調節をアナログ利得
制御信号（電圧又は電流）の夫々の部分へ変換し、該ア
ナログ利得制御信号は増幅器２０の利得を夫々の利得調
節に対応するレベルへ設定する。１実施例においては、
該利得制御信号は対数的に又はそうでない場合には指数
的にスケーリングされる。別の実施例においては、該利
得制御信号は線形的にスケーリングされる。スケーリン
グのタイプは増幅器２０の条件に依存し、且つ回路２８
及び３６、変換器３８又はその他の回路（不図示）が従
来の態様でそのスケーリングを実施することが可能であ
る。
【００１５】図３を参照すると、読取ヘッド１８がデー
タセクタの始めにおいてプリアンブルシヌソイドを読取
っている間に、初期的利得決定回路３６は、Ａ／Ｄサン
プルの大きさに基づいて、且つ、幾つかの実施例におい
ては、読取経路３９内の予定されたポストサンプリング
（即ち、サンプリングの後）利得に基づいて初期的な粗
利得調節を決定する。回路３６は、Ｄ／Ａ変換器３８を
介して増幅器２０へ初期的な調節を与え、次いで、ヘッ
ド１８が次のデータセクタの読取を開始するまで不活性
状態となる。この初期的調節は補間したサンプルの大き
さを所望の範囲に向かってかなりの量移動させ、且つ、
幾つかの場合においては、所望の範囲内に移動させる。
その後に、利得回路２８が活性状態となり且つ一連の微
細利得調節を介して、補間したサンプルの大きさを所望
の範囲内へ移動させ、及び／又は、ヘッド１８がセクタ
内のデータを読取っている間に、所望の範囲内に維持さ
せる。
タセクタの始めにおいてプリアンブルシヌソイドを読取
っている間に、初期的利得決定回路３６は、Ａ／Ｄサン
プルの大きさに基づいて、且つ、幾つかの実施例におい
ては、読取経路３９内の予定されたポストサンプリング
（即ち、サンプリングの後）利得に基づいて初期的な粗
利得調節を決定する。回路３６は、Ｄ／Ａ変換器３８を
介して増幅器２０へ初期的な調節を与え、次いで、ヘッ
ド１８が次のデータセクタの読取を開始するまで不活性
状態となる。この初期的調節は補間したサンプルの大き
さを所望の範囲に向かってかなりの量移動させ、且つ、
幾つかの場合においては、所望の範囲内に移動させる。
その後に、利得回路２８が活性状態となり且つ一連の微
細利得調節を介して、補間したサンプルの大きさを所望
の範囲内へ移動させ、及び／又は、ヘッド１８がセクタ
内のデータを読取っている間に、所望の範囲内に維持さ
せる。
【００１６】図４は本発明の１実施例に基づく図３の初
期的利得決定回路３６の概略ブロック図である。回路３
６は、Ａ／Ｄ変換器２２（図３）からのサンプルを受取
り且つ格納するためのバッファ４２と、該サンプルをフ
ィルタするためのフィルタ４４と、初期的利得調節を決
定するための初期的利得調節回路４６とを有している。
回路４６は、プリアンブルシヌソイドＡ／Ｄサンプルの
大きさから初期的利得調節の第一コンポーネント（成
分）を派生するための回路４８と、読取信号によって経
験されるポストサンプリング利得からの初期的利得調節
の第二コンポーネントを派生するための回路５０と、該
第一及び第二コンポーネントから初期的利得調節を発生
するための回路５２とを有している。その他の実施例に
おいては、フィルタ４４が直接的にサンプルを受取るよ
うにバッファ４２を省略することが可能であり、又は回
路４６が直接的にサンプルを受取るようにバッファ４２
とフィルタ４４の両方を省略することが可能である。更
にその他の実施例においては、回路４６がバッファ動作
又はフィルタ動作を実施することが可能である。更に、
幾つかの実施例においては、回路４６はポストサンプリ
ング利得を考慮することは必要ではなく、従って、回路
５０を省略することが可能である。このような実施例に
おいては、回路４８は初期的利得調節を発生することが
可能であり、従って発生器５２も省略することが可能で
ある。
期的利得決定回路３６の概略ブロック図である。回路３
６は、Ａ／Ｄ変換器２２（図３）からのサンプルを受取
り且つ格納するためのバッファ４２と、該サンプルをフ
ィルタするためのフィルタ４４と、初期的利得調節を決
定するための初期的利得調節回路４６とを有している。
回路４６は、プリアンブルシヌソイドＡ／Ｄサンプルの
大きさから初期的利得調節の第一コンポーネント（成
分）を派生するための回路４８と、読取信号によって経
験されるポストサンプリング利得からの初期的利得調節
の第二コンポーネントを派生するための回路５０と、該
第一及び第二コンポーネントから初期的利得調節を発生
するための回路５２とを有している。その他の実施例に
おいては、フィルタ４４が直接的にサンプルを受取るよ
うにバッファ４２を省略することが可能であり、又は回
路４６が直接的にサンプルを受取るようにバッファ４２
とフィルタ４４の両方を省略することが可能である。更
にその他の実施例においては、回路４６がバッファ動作
又はフィルタ動作を実施することが可能である。更に、
幾つかの実施例においては、回路４６はポストサンプリ
ング利得を考慮することは必要ではなく、従って、回路
５０を省略することが可能である。このような実施例に
おいては、回路４８は初期的利得調節を発生することが
可能であり、従って発生器５２も省略することが可能で
ある。
【００１７】図４を参照して、回路３６及びその副回路
の動作についてより詳細に説明する。バッファ４２はＡ
／Ｄ変換器２２（図３）からの読取信号の第一及び第二
生サンプルを受取り且つ格納する。１実施例において
は、バッファ４２は、サンプルクロック（不図示）の８
個の夫々の上昇エッジに対応する８個の第一生サンプル
を受取り、且つサンプルクロックの８個の夫々の下降エ
ッジに対応している８個の第二生サンプルを受取る。単
一のＡ／Ｄ変換器２２から第一及び第二生サンプルを受
取るものとして説明するが、バッファ４２はＡ／Ｄ変換
器２２から第一生サンプルを受取り且つ第二Ａ／Ｄ変換
器（不図示）から第二生サンプルを受取ることが可能で
ある。
の動作についてより詳細に説明する。バッファ４２はＡ
／Ｄ変換器２２（図３）からの読取信号の第一及び第二
生サンプルを受取り且つ格納する。１実施例において
は、バッファ４２は、サンプルクロック（不図示）の８
個の夫々の上昇エッジに対応する８個の第一生サンプル
を受取り、且つサンプルクロックの８個の夫々の下降エ
ッジに対応している８個の第二生サンプルを受取る。単
一のＡ／Ｄ変換器２２から第一及び第二生サンプルを受
取るものとして説明するが、バッファ４２はＡ／Ｄ変換
器２２から第一生サンプルを受取り且つ第二Ａ／Ｄ変換
器（不図示）から第二生サンプルを受取ることが可能で
ある。
【００１８】フィルタ４４はバッファ４０から第一及び
第二生サンプルを受取り且つ該生サンプルをフィルタし
て第一フィルタ済サンプル及び第二フィルタ済サンプル
を発生する。１実施例においては、フィルタ４４は第一
フィルタ済サンプルを第一生サンプルの平均と等しく設
定し、且つ第二フィルタ済サンプルを第二生サンプルの
平均と等しく設定する。この平均化は典型的に、読取信
号上に重畳されるノイズの殆ど又全てを除去する。
第二生サンプルを受取り且つ該生サンプルをフィルタし
て第一フィルタ済サンプル及び第二フィルタ済サンプル
を発生する。１実施例においては、フィルタ４４は第一
フィルタ済サンプルを第一生サンプルの平均と等しく設
定し、且つ第二フィルタ済サンプルを第二生サンプルの
平均と等しく設定する。この平均化は典型的に、読取信
号上に重畳されるノイズの殆ど又全てを除去する。
【００１９】回路４６は第一及び第二フィルタ済サンプ
ルの大きさに基づいて初期的利得調節を決定する。特
に、回路４８は第一及び第二フィルタ済サンプルの大き
さが与えられた場合に増幅器２０の利得が変化されるべ
き利得に基づいて初期的利得調節の第一コンポーネント
を決定する。この決定の詳細については図５及び６を参
照して後に説明する。回路５０はポストサンプリング利
得を考慮に入れるためにどのような係数で第一コンポー
ネントをスケーリングすることが必要であるかに基づい
て初期的利得調節の第二コンポーネントを決定する。例
えば、図３を参照して、サンプル補間器４１の出力にお
ける所望の最大サンプル大きさがＭであり、且つ回路４
８がＡ／Ｄ変換器２２の出力における最大サンプル大き
さが２Ｍであることを決定するものと仮定する。従っ
て、回路４８は増幅器２０の利得を半分だけ減少させる
ために第一コンポーネントを発生し、従って、Ａ／Ｄ変
換器２２の出力における最大サンプル大きさは、その後
に、所望の大きさＭとなる。然しながら、サンプルの大
きさは、ビタビ検知器２６が受取る前にＦＩＲフィルタ
２４の利得によって変更される（補間器４１は単位利得
を有しているものと仮定する）。従って、この場合にお
いては、ビタビ検知器２６の入力における最大サンプル
大きさはＭ×（ＦＩＲ利得）に等しい。ＦＩＲ利得＝１
でない限り、最大サンプル大きさはビタビ検知器２６の
入力においてＭに等しいものではない。従って、回路５
０は、従来、ＦＩＲフィルタ２４の係数からＦＩＲ利得
を決定し、次いで増幅器の利得を１／（ＦＩＲ利得）だ
け減少させるために第二利得コンポーネントを発生す
る。従って、回路５２は初期的利得調節を発生し、それ
が増幅器２０の利得において対応する変化を発生させる
と、Ａ／Ｄ変換器２２の出力における最大サンプル大き
さはＭ／（ＦＩＲ利得）に等しく、且つビタビ検知器２
６の入力における最大サンプル大きさは、所望の最大サ
ンプル大きさである｛Ｍ／（ＦＩＲ利得）｝×（ＦＩＲ
利得）＝Ｍと等しい。
ルの大きさに基づいて初期的利得調節を決定する。特
に、回路４８は第一及び第二フィルタ済サンプルの大き
さが与えられた場合に増幅器２０の利得が変化されるべ
き利得に基づいて初期的利得調節の第一コンポーネント
を決定する。この決定の詳細については図５及び６を参
照して後に説明する。回路５０はポストサンプリング利
得を考慮に入れるためにどのような係数で第一コンポー
ネントをスケーリングすることが必要であるかに基づい
て初期的利得調節の第二コンポーネントを決定する。例
えば、図３を参照して、サンプル補間器４１の出力にお
ける所望の最大サンプル大きさがＭであり、且つ回路４
８がＡ／Ｄ変換器２２の出力における最大サンプル大き
さが２Ｍであることを決定するものと仮定する。従っ
て、回路４８は増幅器２０の利得を半分だけ減少させる
ために第一コンポーネントを発生し、従って、Ａ／Ｄ変
換器２２の出力における最大サンプル大きさは、その後
に、所望の大きさＭとなる。然しながら、サンプルの大
きさは、ビタビ検知器２６が受取る前にＦＩＲフィルタ
２４の利得によって変更される（補間器４１は単位利得
を有しているものと仮定する）。従って、この場合にお
いては、ビタビ検知器２６の入力における最大サンプル
大きさはＭ×（ＦＩＲ利得）に等しい。ＦＩＲ利得＝１
でない限り、最大サンプル大きさはビタビ検知器２６の
入力においてＭに等しいものではない。従って、回路５
０は、従来、ＦＩＲフィルタ２４の係数からＦＩＲ利得
を決定し、次いで増幅器の利得を１／（ＦＩＲ利得）だ
け減少させるために第二利得コンポーネントを発生す
る。従って、回路５２は初期的利得調節を発生し、それ
が増幅器２０の利得において対応する変化を発生させる
と、Ａ／Ｄ変換器２２の出力における最大サンプル大き
さはＭ／（ＦＩＲ利得）に等しく、且つビタビ検知器２
６の入力における最大サンプル大きさは、所望の最大サ
ンプル大きさである｛Ｍ／（ＦＩＲ利得）｝×（ＦＩＲ
利得）＝Ｍと等しい。
【００２０】図５は図２のプリアンブルシヌソイドの正
の半周期の位相線図である。該位相線図は、第一及び第
二フィルタ済サンプル５６及び５８が４分の１周期、即
ち９０゜離れている場合（それらが、典型的に、読取チ
ャンネル３９（図３）にある場合）、ピーク振幅Ａ2＝
（第一フィルタ済サンプル）2＋（第二フィルタ済サン
プル）2であり、従ってＡ＝｛（第一フィルタ済サンプ
ル）2＋（第二フィルタ済サンプル）2｝の平方根である
ことを示している。特に、第一サンプルが角度αだけ第
一ゼロ交差点６０から遅れているものと仮定する。従っ
て、第一サンプル５６の大きさはＡｓｉｎαと等しい。
更に、第一サンプル５６は９０゜だけ第二サンプル５８
に先行しているので、第二サンプル５８はαだけピーク
６２から遅れており且つ９０゜−αだけ第二ゼロ交差点
６４に先行している。従って、第二サンプル５８の大き
さはＡｓｉｎ（９０゜−α）＝Ａｃｏｓαと等しい。更
に、ｓｉｎ2α＋ｃｏｓ2α＝１であり、従ってＡ2ｓｉ
ｎ2α＋Ａ2ｃｏｓ2α＝Ａ2（ｓｉｎ2α＋ｃｏｓ2α）＝
Ａ2＝（第一フィルタ済サンプル５６）2＋（第二フィル
タ済サンプル５８）2、及びＡ＝｛（第一フィルタ済サ
ンプル５６）2＋（第二フィルタ済サンプル５８）2｝の
平方根である。従って、第一及び第二フィルタサンプル
５６及び５８が９０゜又はほぼ９０゜だけ離隔している
限り、これらのサンプルがプリアンブルシヌソイド上の
どこに位置しているかに拘わらず、即ちサンプルクロッ
ク（不図示）とプリアンブルシヌソイドとの間の位相角
とは無関係に、第一及び第二フィルタ済サンプル５６及
び６８から振幅Ａを計算することが可能である。
の半周期の位相線図である。該位相線図は、第一及び第
二フィルタ済サンプル５６及び５８が４分の１周期、即
ち９０゜離れている場合（それらが、典型的に、読取チ
ャンネル３９（図３）にある場合）、ピーク振幅Ａ2＝
（第一フィルタ済サンプル）2＋（第二フィルタ済サン
プル）2であり、従ってＡ＝｛（第一フィルタ済サンプ
ル）2＋（第二フィルタ済サンプル）2｝の平方根である
ことを示している。特に、第一サンプルが角度αだけ第
一ゼロ交差点６０から遅れているものと仮定する。従っ
て、第一サンプル５６の大きさはＡｓｉｎαと等しい。
更に、第一サンプル５６は９０゜だけ第二サンプル５８
に先行しているので、第二サンプル５８はαだけピーク
６２から遅れており且つ９０゜−αだけ第二ゼロ交差点
６４に先行している。従って、第二サンプル５８の大き
さはＡｓｉｎ（９０゜−α）＝Ａｃｏｓαと等しい。更
に、ｓｉｎ2α＋ｃｏｓ2α＝１であり、従ってＡ2ｓｉ
ｎ2α＋Ａ2ｃｏｓ2α＝Ａ2（ｓｉｎ2α＋ｃｏｓ2α）＝
Ａ2＝（第一フィルタ済サンプル５６）2＋（第二フィル
タ済サンプル５８）2、及びＡ＝｛（第一フィルタ済サ
ンプル５６）2＋（第二フィルタ済サンプル５８）2｝の
平方根である。従って、第一及び第二フィルタサンプル
５６及び５８が９０゜又はほぼ９０゜だけ離隔している
限り、これらのサンプルがプリアンブルシヌソイド上の
どこに位置しているかに拘わらず、即ちサンプルクロッ
ク（不図示）とプリアンブルシヌソイドとの間の位相角
とは無関係に、第一及び第二フィルタ済サンプル５６及
び６８から振幅Ａを計算することが可能である。
【００２１】再度図４を参照すると、本発明の１実施例
においては、回路４８は第一利得コンポーネントの位相
と独立した決定を行うために図５に関して上述した技術
を使用している。この決定はサンプルクロックとプリア
ンブルシヌソイドとの間の位相に依存するものではない
ので、回路４８はプリアンブルの始めにおいてこの決定
を行うことが可能であり、且つ別の回路（不図示）が位
相を決定することを待機することは必要ではない。この
ことはそうでない場合に必要であるよりもより短いプリ
アンブルとすることを可能としている。
においては、回路４８は第一利得コンポーネントの位相
と独立した決定を行うために図５に関して上述した技術
を使用している。この決定はサンプルクロックとプリア
ンブルシヌソイドとの間の位相に依存するものではない
ので、回路４８はプリアンブルの始めにおいてこの決定
を行うことが可能であり、且つ別の回路（不図示）が位
相を決定することを待機することは必要ではない。この
ことはそうでない場合に必要であるよりもより短いプリ
アンブルとすることを可能としている。
【００２２】特に、回路４８は、図５に関連して上述し
たように、サンプルの最大、即ちピークの大きさを決定
する。このピークの大きさから、回路４８は、ビタビ検
知器２６（図３）への入力におけるピークの大きさが、
その後に、上述した如く、所望のピークの大きさにより
近いか又は等しいように、増幅器２０の利得を変化させ
るために初期的利得調節の第一コンポーネント（成分）
を発生する。例えば、所望のピークの大きさがＭであり
且つ決定されたピークの大きさが２Ｍである場合には、
回路４８は、しばらくの間第二コンポーネントの影響を
無視して、それが増幅器２０（図３）の利得を半分に減
少させるように第一コンポーネントを発生する。勿論、
上述した如く、回路５０はＡ／Ｄサンプルによって経験
されたポストサンプリング利得に対応する量だけ第一コ
ンポーネントの影響をスケーリングするために第二コン
ポーネントを発生する。
たように、サンプルの最大、即ちピークの大きさを決定
する。このピークの大きさから、回路４８は、ビタビ検
知器２６（図３）への入力におけるピークの大きさが、
その後に、上述した如く、所望のピークの大きさにより
近いか又は等しいように、増幅器２０の利得を変化させ
るために初期的利得調節の第一コンポーネント（成分）
を発生する。例えば、所望のピークの大きさがＭであり
且つ決定されたピークの大きさが２Ｍである場合には、
回路４８は、しばらくの間第二コンポーネントの影響を
無視して、それが増幅器２０（図３）の利得を半分に減
少させるように第一コンポーネントを発生する。勿論、
上述した如く、回路５０はＡ／Ｄサンプルによって経験
されたポストサンプリング利得に対応する量だけ第一コ
ンポーネントの影響をスケーリングするために第二コン
ポーネントを発生する。
【００２３】図６は図５に示したプリアンブルシヌソイ
ドの正の半周期の部分の直線近似の概略図である。この
場合には、プリアンブルシヌソイドの正の半周期は三角
形として近似してある。三角形に対して適用される公知
の幾何学的原理によれば、プリアンブルシヌソイドが三
角波である場合には、ピーク振幅Ａ＝Ｂ＋Ｃ＝第一フィ
ルタ済サンプル５６＋第二フィルタ済サンプル５８であ
る。然しながら、第一及び第二サンプル５６及び５８は
シヌソイドの点であり且つ三角波の点ではないので、Ａ
≒Ｂ＋Ｃであり、且つＡの精度はサンプル５６と５８と
の間、即ちサンプルクロック（不図示）とプリアンブル
シヌソイドとの間の位相に依存する。
ドの正の半周期の部分の直線近似の概略図である。この
場合には、プリアンブルシヌソイドの正の半周期は三角
形として近似してある。三角形に対して適用される公知
の幾何学的原理によれば、プリアンブルシヌソイドが三
角波である場合には、ピーク振幅Ａ＝Ｂ＋Ｃ＝第一フィ
ルタ済サンプル５６＋第二フィルタ済サンプル５８であ
る。然しながら、第一及び第二サンプル５６及び５８は
シヌソイドの点であり且つ三角波の点ではないので、Ａ
≒Ｂ＋Ｃであり、且つＡの精度はサンプル５６と５８と
の間、即ちサンプルクロック（不図示）とプリアンブル
シヌソイドとの間の位相に依存する。
【００２４】再度図４を参照すると、本発明の幾つかの
実施例においては、回路４８は第１利得コンポーネント
の決定を行うために図５に関連して上述した直線近似技
術を使用する。これらの実施例の各々において、回路４
８が振幅Ａを決定すると、それは図４及び５に関連して
上述した態様において初期的利得調節の第一コンポーネ
ントを発生する。
実施例においては、回路４８は第１利得コンポーネント
の決定を行うために図５に関連して上述した直線近似技
術を使用する。これらの実施例の各々において、回路４
８が振幅Ａを決定すると、それは図４及び５に関連して
上述した態様において初期的利得調節の第一コンポーネ
ントを発生する。
【００２５】これらの実施例のうちの最初のものにおい
て、回路４８は単にＡ＝Ｂ＋Ｃを計算する。この計算は
比較的不正確なものである場合があるが、回路４８はこ
の計算を行うためにサンプルクロックとプリアンブルシ
ヌソイドとの間の位相角を必要とするものではない。更
に、Ａに対する比較的不正確な値であっても、しばし
ば、利得決定回路４６が初期的利得調節を発生しない場
合と比較して、利得安定化時間を著しく減少させる初期
的利得調節を発生することを可能とさせることがしばし
ばである。
て、回路４８は単にＡ＝Ｂ＋Ｃを計算する。この計算は
比較的不正確なものである場合があるが、回路４８はこ
の計算を行うためにサンプルクロックとプリアンブルシ
ヌソイドとの間の位相角を必要とするものではない。更
に、Ａに対する比較的不正確な値であっても、しばし
ば、利得決定回路４６が初期的利得調節を発生しない場
合と比較して、利得安定化時間を著しく減少させる初期
的利得調節を発生することを可能とさせることがしばし
ばである。
【００２６】これらの実施例の２番目のものにおいて
は、回路４８がＡの精度を増加させるためにサンプル５
６及び５８の一方又は両方のスケーリングを行う。例え
ば、１つの適用例においては、回路４８は、最初に、サ
ンプル５６及び５８のうちのいずれが最も小さな大きさ
を有しているかを決定する。両方のサンプルの大きさが
等しい場合には、回路４８はいずれかのサンプルの大き
さを最も小さいものとして選択することが可能である。
次いで、回路４８はスケーリング係数、即ち（２−ＳＱ
ＲＴ（２）÷（ＳＱＲＴ（２））＝０．４１４によって
該最も小さいサンプルの大きさをスケーリングする。
尚、ＳＱＲＴは平方根の略号である。次いで、回路４８
はピークの大きさＡ＝（スケーリング係数）×（最小サ
ンプル大きさ）＋最大サンプル大きさを計算する。この
特定の技術はＡに対して±１０％以内の精度を発生し、
その場合に、該精度はＡ／Ｄ変換器２２がサンプル５６
及び５８を発生する時間期間中におけるサンプルクロッ
クとプリアンブルシヌソイドとの間の位相角に依存す
る。
は、回路４８がＡの精度を増加させるためにサンプル５
６及び５８の一方又は両方のスケーリングを行う。例え
ば、１つの適用例においては、回路４８は、最初に、サ
ンプル５６及び５８のうちのいずれが最も小さな大きさ
を有しているかを決定する。両方のサンプルの大きさが
等しい場合には、回路４８はいずれかのサンプルの大き
さを最も小さいものとして選択することが可能である。
次いで、回路４８はスケーリング係数、即ち（２−ＳＱ
ＲＴ（２）÷（ＳＱＲＴ（２））＝０．４１４によって
該最も小さいサンプルの大きさをスケーリングする。
尚、ＳＱＲＴは平方根の略号である。次いで、回路４８
はピークの大きさＡ＝（スケーリング係数）×（最小サ
ンプル大きさ）＋最大サンプル大きさを計算する。この
特定の技術はＡに対して±１０％以内の精度を発生し、
その場合に、該精度はＡ／Ｄ変換器２２がサンプル５６
及び５８を発生する時間期間中におけるサンプルクロッ
クとプリアンブルシヌソイドとの間の位相角に依存す
る。
【００２７】これらの実施例のうちの３番目のものにお
いては、回路４８は一方又は両方のサンプルをスケーリ
ングし且つ第二実施例について上述した技術に従ってＡ
に対する生の値（Ｒａｗ Ａ）を計算し、次いでサンプ
ルクロックとプリアンブルシヌソイドとの間の位相角の
関数である相関係数ＣＦでＲａｗ Ａをスケーリングす
る。例えば、１つの適用例においては、別の位相回路
（不図示）がサンプルクロックとプリアンブルシヌソイ
ドとの間の５ビット相対的位相角α′を計算する。この
ような位相回路の例は、例えば、前述した米国特許出願
第０９／５３０，４５３及び第０９／５０３，９２９号
に記載されている。以下の表１はα′の夫々の範囲に対
してのＣＦ及びピーク振幅Ａの値を示している。
いては、回路４８は一方又は両方のサンプルをスケーリ
ングし且つ第二実施例について上述した技術に従ってＡ
に対する生の値（Ｒａｗ Ａ）を計算し、次いでサンプ
ルクロックとプリアンブルシヌソイドとの間の位相角の
関数である相関係数ＣＦでＲａｗ Ａをスケーリングす
る。例えば、１つの適用例においては、別の位相回路
（不図示）がサンプルクロックとプリアンブルシヌソイ
ドとの間の５ビット相対的位相角α′を計算する。この
ような位相回路の例は、例えば、前述した米国特許出願
第０９／５３０，４５３及び第０９／５０３，９２９号
に記載されている。以下の表１はα′の夫々の範囲に対
してのＣＦ及びピーク振幅Ａの値を示している。
【００２８】
【表１】
【００２９】回路４８は、位相回路がα′を計算してい
る間にＲａｗ Ａを計算することが可能であるので、こ
の技術を使用してピークの大きさＡを計算する回路４８
に対して時間上の犠牲は又は全く存在せず、従ってプリ
アンブルは、典型的に、図５に関連して上述した実施例
及び図６に関連して上述した第一及び第二実施例に関し
て長くさせることは必要ではない。
る間にＲａｗ Ａを計算することが可能であるので、こ
の技術を使用してピークの大きさＡを計算する回路４８
に対して時間上の犠牲は又は全く存在せず、従ってプリ
アンブルは、典型的に、図５に関連して上述した実施例
及び図６に関連して上述した第一及び第二実施例に関し
て長くさせることは必要ではない。
【００３０】図７は図４の回路４８及び５０の別の実施
例の概略ブロック図である。この実施例においては、回
路４８及び５０の各々は１つ又はそれ以上の夫々のルッ
クアップメモリ（テーブル）を有している。特に、回路
４８は回路４８に対して上述した計算技術のうちの１つ
に従って予め決定された多数の値を格納している。従っ
て、回路４８は第一及び第二フィルタ済サンプルの大き
さに対応するこれらの値のうちの１つを検索し、且つこ
の値を初期的利得調節の第一コンポーネントとして発生
器５２（図４）ヘ供給する。同様に、回路５０は、夫
々、潜在的なポストサンプリング利得に対応する多数の
所定の値を格納している。従って、回路５０は、受取っ
たポストサンプリング利得情報に対応するこれらの値の
うちの１つを検索し、且つこの値を初期的利得調節の第
二コンポーネントとして発生器５２へ供給する。１つの
適用例においては、回路４８及び５０は、各々、それら
のルックアップメモリを計算の夫々の部分に対する中間
値を格納する夫々のセクションへ区画化し、次いでこれ
らの中間値から最終的な値を計算することが可能であ
る。例えば、図４及び５を参照すると、回路４８は（第
一サンプル５６）2の所定値を格納する第一セクション
と、（第二サンプル５８）2の所定値を格納する第二セ
クションと、これらの値から初期的利得調節の第一コン
ポーネントを計算する計算回路（不図示）とを有するこ
とが可能である。
例の概略ブロック図である。この実施例においては、回
路４８及び５０の各々は１つ又はそれ以上の夫々のルッ
クアップメモリ（テーブル）を有している。特に、回路
４８は回路４８に対して上述した計算技術のうちの１つ
に従って予め決定された多数の値を格納している。従っ
て、回路４８は第一及び第二フィルタ済サンプルの大き
さに対応するこれらの値のうちの１つを検索し、且つこ
の値を初期的利得調節の第一コンポーネントとして発生
器５２（図４）ヘ供給する。同様に、回路５０は、夫
々、潜在的なポストサンプリング利得に対応する多数の
所定の値を格納している。従って、回路５０は、受取っ
たポストサンプリング利得情報に対応するこれらの値の
うちの１つを検索し、且つこの値を初期的利得調節の第
二コンポーネントとして発生器５２へ供給する。１つの
適用例においては、回路４８及び５０は、各々、それら
のルックアップメモリを計算の夫々の部分に対する中間
値を格納する夫々のセクションへ区画化し、次いでこれ
らの中間値から最終的な値を計算することが可能であ
る。例えば、図４及び５を参照すると、回路４８は（第
一サンプル５６）2の所定値を格納する第一セクション
と、（第二サンプル５８）2の所定値を格納する第二セ
クションと、これらの値から初期的利得調節の第一コン
ポーネントを計算する計算回路（不図示）とを有するこ
とが可能である。
【００３１】この変形実施例の利点としては、それが、
典型的に、上述した実施例よりも一層高速だということ
である。何故ならば、回路４８及び５０はこれらの値を
計算する場合よりも、メモリ位置からより高速に所定値
を検索することが可能だからである。逆に、この実施例
の欠点としては、ルックアップメモリの寸法は、しばし
ば、回路４８及び５０を上述した実施例におけるよりも
著しく大きなものとさせる場合があるということであ
る。
典型的に、上述した実施例よりも一層高速だということ
である。何故ならば、回路４８及び５０はこれらの値を
計算する場合よりも、メモリ位置からより高速に所定値
を検索することが可能だからである。逆に、この実施例
の欠点としては、ルックアップメモリの寸法は、しばし
ば、回路４８及び５０を上述した実施例におけるよりも
著しく大きなものとさせる場合があるということであ
る。
【００３２】図８は、本発明の１実施例に基づくディス
クドライブ１０２を包含しているディスクドライブシス
テム１００の概略ブロック図である。ディスクドライブ
１０２は読取回路１０３を組込んでおり、該読取回路１
０３は、増幅器２０と、Ａ／Ｄ変換器２２と、ＦＩＲフ
ィルタ２４と、サンプル補間器４１と、ビタビ検知器２
６と、図３の利得制御回路４０とを有している。ディス
クドライブ１０２は、典型的に結合型書込／読取ヘッド
である読取ヘッド１８と、書込信号を発生し且つヘッド
１０４を書込信号で駆動する書込回路１０６と、書込デ
ータを書込回路１０６とインターフェース処理する書込
制御器１０８とを有している。ディスクドライブ１０２
は、又、ヘッド１８からの読取信号を受取り且つ該読取
信号からデータを回復する読取回路１０３を有してお
り、且つ読取データを処理する読取制御器１１４を有し
ている。ディスクドライブ１０２は、更に、例えば、各
々が片側及び両側にデータを格納即ち記憶することが可
能な１つ又はそれ以上のディスク１６等のような格納
（記憶）媒体を包含している。読取／書込ヘッド１８は
ディスク１６上に記憶されているデータを書込／読取、
且つ可動支持アーム１１８へ接続されている。位置決め
システム１２０がボイスコイルモータ（ＶＣＭ）１２２
へ制御信号を供給し、該ＶＣＭは夫々のディスク１６上
の所望のデータに向かってヘッド１８を半径方向に移動
／位置を維持するためにアーム１１８を移動／位置を維
持する。スピンドルモータ（ＳＰＭ）１２４及びＳＰＭ
制御回路１２６は、夫々、ディスク１６を回転させ且つ
適切な回転速度に維持する。
クドライブ１０２を包含しているディスクドライブシス
テム１００の概略ブロック図である。ディスクドライブ
１０２は読取回路１０３を組込んでおり、該読取回路１
０３は、増幅器２０と、Ａ／Ｄ変換器２２と、ＦＩＲフ
ィルタ２４と、サンプル補間器４１と、ビタビ検知器２
６と、図３の利得制御回路４０とを有している。ディス
クドライブ１０２は、典型的に結合型書込／読取ヘッド
である読取ヘッド１８と、書込信号を発生し且つヘッド
１０４を書込信号で駆動する書込回路１０６と、書込デ
ータを書込回路１０６とインターフェース処理する書込
制御器１０８とを有している。ディスクドライブ１０２
は、又、ヘッド１８からの読取信号を受取り且つ該読取
信号からデータを回復する読取回路１０３を有してお
り、且つ読取データを処理する読取制御器１１４を有し
ている。ディスクドライブ１０２は、更に、例えば、各
々が片側及び両側にデータを格納即ち記憶することが可
能な１つ又はそれ以上のディスク１６等のような格納
（記憶）媒体を包含している。読取／書込ヘッド１８は
ディスク１６上に記憶されているデータを書込／読取、
且つ可動支持アーム１１８へ接続されている。位置決め
システム１２０がボイスコイルモータ（ＶＣＭ）１２２
へ制御信号を供給し、該ＶＣＭは夫々のディスク１６上
の所望のデータに向かってヘッド１８を半径方向に移動
／位置を維持するためにアーム１１８を移動／位置を維
持する。スピンドルモータ（ＳＰＭ）１２４及びＳＰＭ
制御回路１２６は、夫々、ディスク１６を回転させ且つ
適切な回転速度に維持する。
【００３３】ディスクドライブシステム１００は、更
に、書込及び読取制御器１０８及び１１４を使用されて
いるシステムに対して特定的なシステムバス１３２に対
して夫々インターフェースするための書込及び読み取り
インターフェースアダプタ１２８及び１３０を有してい
る。典型的なシステムバスとしてはＩＳＡ、ＰＣＩ、Ｓ
−Ｂｕｓ、Ｎｕ−Ｂｕｓ等がある。システム１００は、
又は、典型的に、例えばランダムアクセスメモリ（ＲＡ
Ｍ）１３４及びバス１３２に接続されている中央処理装
置（ＣＰＵ）１３６等のその他の装置を有している。
に、書込及び読取制御器１０８及び１１４を使用されて
いるシステムに対して特定的なシステムバス１３２に対
して夫々インターフェースするための書込及び読み取り
インターフェースアダプタ１２８及び１３０を有してい
る。典型的なシステムバスとしてはＩＳＡ、ＰＣＩ、Ｓ
−Ｂｕｓ、Ｎｕ−Ｂｕｓ等がある。システム１００は、
又は、典型的に、例えばランダムアクセスメモリ（ＲＡ
Ｍ）１３４及びバス１３２に接続されている中央処理装
置（ＣＰＵ）１３６等のその他の装置を有している。
【００３４】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、図３，４，７の回路は個別の回路ブロック
を有するものとして説明したが、これらのブロックの幾
つか又は全ての機能は１個又はそれ以上のプロセッサに
よって実施することが可能である。
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、図３，４，７の回路は個別の回路ブロック
を有するものとして説明したが、これらのブロックの幾
つか又は全ての機能は１個又はそれ以上のプロセッサに
よって実施することが可能である。
【図１】 従来のディスクドライブ読取チャンネルを示
した概略ブロック図。
した概略ブロック図。
【図２】 ディスクデータセクタのプリアンブルを読取
っている間に図１の読取増幅器によって発生されるシヌ
ソイド即ち正弦曲線を示した概略図。
っている間に図１の読取増幅器によって発生されるシヌ
ソイド即ち正弦曲線を示した概略図。
【図３】 本発明の１実施例に基づくディスクドライブ
読取チャンネルを示した概略ブロック図。
読取チャンネルを示した概略ブロック図。
【図４】 本発明の１実施例に基づく図３の初期的利得
決定回路を示した概略ブロック図。
決定回路を示した概略ブロック図。
【図５】 本発明の１実施例に基づくプリアンブルシヌ
ソイドの一部を示した位相線図。
ソイドの一部を示した位相線図。
【図６】 本発明の１実施例に基づくプリアンブルシヌ
ソイドの直線近似を示した概略図。
ソイドの直線近似を示した概略図。
【図７】 本発明の１実施例に基づく図４の振幅をベー
スとした及びポストサンプリングをベースとした利得コ
ンポーネント回路を夫々構成するルックアップメモリを
示した概略ブロック図。
スとした及びポストサンプリングをベースとした利得コ
ンポーネント回路を夫々構成するルックアップメモリを
示した概略ブロック図。
【図８】 本発明の１実施例に基づく図３の読取チャン
ネルの一部を組込んだディスクドライブシステムを示し
た概略ブロック図。
ネルの一部を組込んだディスクドライブシステムを示し
た概略ブロック図。
２４ ＦＩＲフィルタ ２６ ビタビ検知器 ３４ 読取チャンネル ３６ 初期的利得決定回路 ３８ Ｄ／Ａ変換器 ３９ 読取チャンネル ４１ サンプル補間器
Claims (30)
- 【請求項１】 情報信号を増幅するために動作可能な増
幅器の利得を制御する回路において、 前記増幅した情報信号の第一及び第二サンプルを格納す
べく動作可能なバッファ、 前記バッファへ結合されており、前記第一及び第二サン
プルの和に基づいて利得調節を発生すべく動作可能な利
得決定回路、を有しており、前記利得調節が前記増幅器
をして前記増幅された情報信号の振幅を所定の振幅へ又
はそれに向かって変化させるべく動作可能であることを
特徴とする回路。 - 【請求項２】 請求項１において、前記利得決定回路
が、前記サンプルのうちの１つ及び他方のサンプルと所
定のスケールファクタの積の和に基づいて前記利得調節
を発生すべく動作可能であることを特徴とする回路。 - 【請求項３】 請求項１において、前記利得決定回路
が、前記サンプルのうちのより小さいもの及びより大き
なサンプルと所定のスケールファクタとの積の和に基づ
いて前記利得調節を発生すべく動作可能であることを特
徴とする回路。 - 【請求項４】 請求項１において、前記利得決定回路
が、前記第一及び第二サンプルのスケーリングした和に
基づいて前記利得調節を発生すべく動作可能であること
を特徴とする回路。 - 【請求項５】 請求項１において、前記利得決定回路
が、前記サンプルのうちの１つと前記情報信号の所定の
点との間の位相差に基づくスケールファクタと前記第一
及び第二サンプルの和の積に基づいて前記利得調節を発
生すべく動作可能であることを特徴とする回路。 - 【請求項６】 請求項１において、前記利得調節が前記
第一及び第二サンプルの和に対する前記所定の振幅の比
に対して比例していることを特徴とする回路。 - 【請求項７】 請求項１において、前記利得決定回路
が、 前記第一及び第二サンプルの和に基づいて第一利得コン
ポーネント信号を発生すべく動作可能な第一利得コンポ
ーネント回路、 前記増幅した情報信号によって経験されたポストサンプ
リング利得に基づいて第二利得コンポーネント信号を発
生すべく動作可能な第二利得コンポーネント回路、 前記第一及び第二利得コンポーネント回路へ結合されて
おり、前記第一及び第二利得コンポーネント信号から前
記利得調節を発生すべく動作可能な利得調節発生器、を
有していることを特徴とする回路。 - 【請求項８】 請求項１において、前記利得決定回路
が、 第一利得コンポーネント値を格納し且つ前記第一及び第
二サンプルの和に対応する格納されている第一利得コン
ポーネント値を供給すべく動作可能な第一利得コンポー
ネントルックアップメモリ、 第二利得コンポーネント値を格納し且つ前記増幅した情
報信号によって経験されたポストサンプリング利得に対
応する格納されている第二利得コンポーネント値を供給
すべく動作可能な第二利得コンポーネントルックアップ
メモリ、 前記第一及び第二利得コンポーネントルックアップテー
ブルへ結合されており、前記第一及び第二利得コンポー
ネント値から前記利得調節を発生すべく動作可能な利得
調節発生器、を有していることを特徴とする回路。 - 【請求項９】 請求項１において、前記利得決定回路が
前記利得調節を対数的にスケーリングすべく動作可能で
あることを特徴とする回路。 - 【請求項１０】 請求項１において、前記利得決定回路
が、前記利得調節を直線的にスケーリングすべく動作可
能であることを特徴とする回路。 - 【請求項１１】 請求項１において、前記情報信号が周
期的信号を有しており、且つ前記第一サンプルが前記周
期的信号の９０゜又はほぼ９０゜だけ前記第二サンプル
をリードすることを特徴とする回路。 - 【請求項１２】 情報信号を増幅すべく動作可能な増幅
器の利得を制御する回路において、 前記増幅した情報信号の第一及び第二生サンプルを受取
り且つそれから夫々の第一及び第二フィルタ済サンプル
を発生すべく動作可能なフィルタ、 前記フィルタへ結合されており、前記第一及び第二サン
プルの和に基づいて利得調節を発生すべく動作可能な利
得決定回路、を有しており、前記利得調節が前記増幅し
た情報信号の振幅を所定の振幅へ又はそれに向かって変
化させるべく動作可能であることを特徴とする回路。 - 【請求項１３】 請求項１２において、前記情報信号が
周期的信号を有しており、且つ前記フィルタが、 前記増幅した情報信号の周期の半分又はほぼ半分だけ互
いに離隔されている第一生サンプルを受取り、 前記信号の周期の半分又はほぼ半分だけ互いに離隔され
ており且つ、夫々、前記信号の４分の１周期又はほぼ４
分の１周期だけ前記第一サンプルから離隔されている第
二生サンプルを受取り、 前記第一生サンプルの平均に等しい前記第一フィルタ済
サンプルを発生し、 前記第二生サンプルの平均に等しい前記第二フィルタ済
サンプルを発生すべく、動作可能であることを特徴とす
る回路。 - 【請求項１４】 読取回路において、 調節可能な利得を有しており、且つプリアンブル部分と
データ部分とを有している読取信号を受取り且つ増幅す
べく動作可能な増幅器、 前記増幅器へ結合されており増幅された読取信号のサン
プルを発生すべく動作可能なアナログ・デジタル変換
器、 前記増幅器及び前記変換器へ結合されており、前記読取
信号のデータ部分期間中に前記増幅器の利得を制御すべ
く動作可能な第一利得決定回路、 前記増幅器及び前記変換器へ結合されており、前記増幅
した読取信号の第一及び第二サンプルの和に応答して前
記読取信号のプリアンブル部分期間中に前記増幅器の利
得を制御すべく動作可能な第二利得決定回路、を有して
いることを特徴とする読取回路。 - 【請求項１５】 請求項１４において、前記第二利得決
定回路が、前記第一利得決定回路が前記利得を制御する
前に、前記増幅器の利得を制御すべく動作可能であるこ
とを特徴とする読取回路。 - 【請求項１６】 請求項１４において、前記第二利得決
定回路が、前記第一利得決定回路が前記増幅器の利得を
制御する前に、前記増幅器利得の粗調節を与えるべく動
作可能であることを特徴とする読取回路。 - 【請求項１７】 請求項１４において、更に、前記変換
器へ結合されており、利得を有しており、前記読取信号
のサンプルを処理すべく動作可能な有限インパルス応答
フィルタを有しており、前記第二利得決定回路が、更
に、前記フィルタの利得に応答して前記増幅器の利得を
制御すべく動作可能であることを特徴とする読取回路。 - 【請求項１８】 ディスクドライブシステムにおいて、 一表面を具備しており且つプリアンブル及びデータ値を
格納すべく動作可能なデータ格納ディスク、 前記ディスクへ結合されており且つ前記ディスクを回転
すべく動作可能なモータ、 プリアンブルとそれに続くデータ値とを包含している読
取信号を発生すべく動作可能な読取ヘッド、 前記読取ヘッドを前記ディスクの前記表面上にわたって
移動させるべく動作可能な読取ヘッド位置決め組立体、 前記読取ヘッドへ結合されている読取回路、を有してお
り、前記読取回路が、 調節可能な利得を有しており且つプリアンブル部分とデ
ータ部分とを有している読取信号を受取り且つ増幅すべ
く動作可能な増幅器、 前記増幅器へ結合されており、増幅された読取信号のサ
ンプルを発生すべく動作可能なアナログ・デジタル変換
器、 前記増幅器及び前記変換器へ結合されており、前記読取
信号のデータ部分期間中に前記増幅器の利得を制御すべ
く動作可能な第一利得決定回路、 前記増幅器及び前記変換器へ結合されており、増幅され
た読取信号の第一及び第二サンプルの和に応答して前記
読取信号のプリアンブル部分期間中に前記増幅器の利得
を制御すべく動作可能な第二利得決定回路、を有してい
ることを特徴とするディスクドライブシステム。 - 【請求項１９】 振幅を有している信号の第一及び第二
サンプルを発生し、 前記第一及び第二サンプルの和に応答して前記信号の振
幅を制御する、ことを特徴とする方法。 - 【請求項２０】 請求項１９において、前記制御する場
合に、前記サンプルのうちの１つ及び他方のサンプルと
所定のスケールファクタとの積の和に応答して前記信号
の振幅を制御することを特徴とする方法。 - 【請求項２１】 請求項１９において、前記制御する場
合に、前記サンプルのうちの小さいもの及びより大きな
サンプルと所定のスケールファクタとの積の和に応答し
て前記信号の振幅を制御することを特徴とする方法。 - 【請求項２２】 請求項１９において、前記制御する場
合に、前記第一及び第二サンプルのスケーリングした和
に応答して前記信号の振幅を制御することを特徴とする
方法。 - 【請求項２３】 請求項１９において、前記制御する場
合に、前記第一及び第二サンプルの和及び前記サンプル
のうちの１つと前記情報信号の所定の点との間の位相差
に基づいているスケールファクタの積に応答して前記信
号の振幅を制御することを特徴とする方法。 - 【請求項２４】 請求項１９において、前記制御する場
合に、前記信号の振幅を所定の振幅へ又はそれに向かっ
て変化させることを特徴とする方法。 - 【請求項２５】 請求項１９において、更に、 前記信号の周期の半分又はほぼ半分だけ互いに離隔され
ている第一生サンプルを受取り、 前記信号の周期の半分又はほぼ半分だけ互いに離隔され
ており且つ、夫々、前記信号の４分の１周期又はほぼ４
分の１周期だけ前記第一サンプルから離隔されている第
二生サンプルを受取り、 前記第一生サンプルの平均に等しい前記第一サンプルを
発生し、 前記第二生サンプルの平均に等しい前記第二サンプルを
発生する、ことを特徴とする方法。 - 【請求項２６】 請求項１９において、前記制御する場
合に、前記第一及び第二サンプルを発生した後に、前記
信号に対して適用した所定の振幅変化に応答して前記信
号の振幅を制御することを特徴とする方法。 - 【請求項２７】 請求項１９において、前記制御する場
合に、 前記第一及び第二サンプルの和に対応する値をメモリか
ら検索し、 前記検索した値に応答して前記信号の振幅を制御する、
ことを特徴とする方法。 - 【請求項２８】 請求項１９において、前記制御する場
合に、前記信号の振幅を指数的に制御することを特徴と
する方法。 - 【請求項２９】 請求項１９において、前記制御する場
合に、前記信号の振幅を直線的に制御することを特徴と
する方法。 - 【請求項３０】 請求項１９において、前記信号が周期
を有しており、且つ前記発生する場合に、前記第二サン
プルを発生する前に前記振幅の４分の１又はほぼ４分の
１において前記第一サンプルを発生する、ことを特徴と
する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/503,949 US6867941B1 (en) | 2000-02-14 | 2000-02-14 | Circuit and method for controlling the gain of an amplifier based on the sum of samples of the amplified signal |
| US09/503949 | 2000-02-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001297534A true JP2001297534A (ja) | 2001-10-26 |
Family
ID=24004197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001036767A Pending JP2001297534A (ja) | 2000-02-14 | 2001-02-14 | 増幅した信号のサンプルの和に基づいて増幅器の利得を制御する回路及び方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6867941B1 (ja) |
| EP (1) | EP1126456A3 (ja) |
| JP (1) | JP2001297534A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005071680A1 (ja) * | 2004-01-23 | 2005-08-04 | Matsushita Electric Industrial Co., Ltd. | 信号処理装置、及び信号処理方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7839594B2 (en) * | 2001-06-28 | 2010-11-23 | Stmicroelectronics, Inc. | Data-storage disk having few or no spin-up wedges and method for writing servo wedges onto the disk |
| US7830630B2 (en) | 2001-06-28 | 2010-11-09 | Stmicroelectronics, Inc. | Circuit and method for detecting the phase of a servo signal |
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