KR20110021701A - 데이터 검출기 피드백 루프에서 레이턴시를 완화하는 시스템들 및 방법들 - Google Patents

데이터 검출기 피드백 루프에서 레이턴시를 완화하는 시스템들 및 방법들 Download PDF

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Abstract

본 발명의 다양한 실시예들은 데이터 검출기 피드백 루프에서 레이턴시를 완화하는 시스템들 및 방법들을 제공한다. 예를 들면, 에러 보정된 데이터 검색 시스템에서 레이턴시를 감소시키는 방법이 개시된다. 상기 방법은, 디지털 샘플을 생성하기 위해 샘플링 인스턴트에서 아날로그-디지털 변환을 수행하고, 검출된 출력을 생성하기 위해 디지털 샘플에 대한 데이터 검출을 수행하는 단계를 포함한다. 검출된 출력은 위상 에러를 결정하기 위해 디지털 샘플과 비교된다. 중간 기간 동안에, 디지털 샘플은 조정된 디지털 샘플을 생성하기 위해 위상 에러를 반영하도록 조정된다. 중간 기간 후에, 샘플링 인스턴트는 위상 에러를 반영하도록 조정된다.

Description

데이터 검출기 피드백 루프에서 레이턴시를 완화하는 시스템들 및 방법들{SYSTEMS AND METHODS FOR MITIGATING LATENCY IN A DATA DETECTOR FEEDBACK LOOP}
본 발명은 정보를 전송하는 시스템들 및 방법들에 관한 것이며, 보다 상세하게는, 데이터 검출 프로세스들에서 레이턴시(latency)의 영향들을 감소시키는 시스템들 및 방법들에 관한 것이다.
하드 디스크 드라이브들을 포함하는 다양한 제품들은 통상적으로, 하나의 포맷의 매체로부터 정보를 검색하는 기능을 제공하는 판독 채널 장치를 활용하고, 정보를 디지털 데이터 포맷으로 수신인에게 제공한다. 그러한 판독 채널 장치들은, 데이터 종속들(data dependencies)이 수신된 정보를 프로세싱하는데 사용되도록 구현된 데이터 검출기 회로와 함께 아날로그-디지털 변환기를 포함한다. 예를 들면, 데이터 검출기로부터 제공된 정보는 아날로그-디지털 변환기의 샘플링 포인트들을 결정하는데 사용될 수 있다. 도 1로 돌아가서, 나중에 수신된 정보에 관련된 샘플링 프로세스들을 제어하기 위해 이전 검출된 정보를 활용하는 예시적인 판독 채널 장치(100)가 도시된다. 판독 채널 장치(100)는, 연속 시간 필터(continuous time filter)(105)를 이용하여 프로세싱되는 아날로그 입력(103)을 수신한다. 필터링된 출력(107)은, 아날로그 입력(103)을 디지털 유한 임펄스 응답 필터(digital finite impulse response filter)(120)를 이용하여 필터링된 디지털 입력(115)으로 변환하는 아날로그-디지털 변환기(110)에 제공된다. 필터링된 디지털 출력(122)은, 필터링된 디지털 출력(122)을 프로세싱하고 데이터 출력(127)을 나타내는 결정들을 제공하는 데이터 검출기(125)에 제공된다. 에러 레이트가 상당히 낮을 때, 데이터 출력(127)은, 데이터 입력(103)이 유도되는 저장 매체에 원래 제공된 데이터를 반영한다.
또한, 필터링된 디지털 출력(122)은, 데이터 검출기(125)를 통해 전달함으로써 발생된 지연을 반영하기 위해 디지털 필터링된 출력(122)을 지연시키도록 동작하는 지연 요소(160)에 제공된다. 지연 요소(160)의 출력은 실제로 아날로그-디지털 변환기(110)의 출력의 필터링된 버전이다. 데이터 검출기(125)로부터의 출력(127)은 이퀄라이징 타겟 필터(equalization target filter)(130)에 제공된다. 이퀄라이징 타겟 필터(130)의 출력은 실제로, 채널 결함들이 없는 아날로그-디지털 변환기(110)의 필터링된 출력이다. 수신하고자 하는 것(즉, 이퀄라이징 타겟 필터(130)의 출력)과 수신한 것(즉, 지연 블록(160)의 출력) 간의 차이는 합산 회로(summation circuit)(135)를 이용하여 생성된다. 합산 회로(135)의 출력은 에러 신호(137)이다. 또한, 슬로프 검출 회로(140)는 출력(127)을 수신하고 슬로프 신호(142)를 결정한다. 타이밍 에러 검출기 회로(145)는, 타이밍 에러 신호(147)에 반영되는 위상 에러 조정(phase error adjustment)을 계산하기 위해 슬로프 신호(142)와 에러 신호(137)를 조합한다. 타이밍 에러 신호(147)는 루프 필터(150)에 의해 필터링되고, 필터링된 값은 위상 혼합기 회로(155)에 제공된다. 위상 혼합기 회로(155)는 루프 필터(150)의 출력을 수신하고, 아날로그-디지털 변환기(110)의 샘플링 위상을 제어하는 신호를 제공한다.
데이터 검출기(125)에서 아날로그-디지털 변환기(110)로의 정보의 피드백은 더 정확한 데이터 검출 프로세스들을 위해 제공하지만, 피드백 루프는 약간의 레벨의 레이턴시를 초래한다. 저장 애플리케이션의 밀도가 계속해서 증가함에 따라, 피드백 루프로 인해 초래된 레이턴시가 중요해질 수 있고 판독 채널 장치의 에러 레이트 성능을 감소시킬 수 있다는 잠재성이 있다. 또한, 피드백 루프 레이턴시는, 증가된 데이터 밀도 및/또는 더 낮은 신호 대 노이즈 비를 갖는 저장 애플리케이션들을 개발하는데 게이팅 요인(gating factor)이 될 수 있다.
그러나, 적어도 상술된 이유들에 대해, 당기술 분야에서 데이터 검출 프로세스들을 수행하는 개선된 시스템들 및 방법들에 대한 필요성이 존재한다.
본 발명들은 정보를 전송하는 시스템들 및 방법들에 관한 것이며, 보다 상세하게는, 데이터 검출 프로세스들에서 레이턴시의 효과들을 감소시키는 시스템들 및 방법들에 관한 것이다.
본 발명의 다양한 실시예들은 데이터 검색 시스템들을 제공한다. 그러한 데이터 검색 시스템들은 아날로그-디지털 변환기, 데이터 검출기, 에러 결정 회로, 제 1 피드백 루프 및 제 2 피드백 루프를 포함한다. 아날로그-디지털 변환기는 아날로그 신호를 수신하고, 제 1 샘플링 인스턴트(sampling instant)에서 아날로그 신호에 대응하는 제 1 디지털 신호를 제공하도록 동작 가능하다. 데이터 검출기는, 수정된 데이터 신호를 제공하기 위해 제 1 디지털 신호에 대해 데이터 검출 프로세스를 수행하도록 동작 가능하고, 에러 결정 회로는 제 1 에러 표시를 결정하기 위해 수정된 데이터 신호와 제 1 디지털 신호의 유도체(derivative)를 비교하도록 동작 가능하다. 제 1 피드백 루프는 제 1 에러 표시를 수신하고, 아날로그-디지털 변환기로 하여금 제 2 샘플링 인스턴트에서 아날로그 신호에 대응하는 제 2 디지털 신호를 제공하도록 한다. 제 2 샘플링 인스턴트는 제 1 에러 표시를 반영하도록 조정된다. 제 2 피드백 루프는 제 1 에러 표시를 수신하고 제 1 디지털 신호의 유도체를 조정하여, 에러 결정 회로가 조정된 제 1 디지털 신호의 유도체에 적어도 부분적으로 기초하여 제 2 에러 표시를 결정한다.
상술된 실시예들의 일부 예들에서, 제 2 피드백 루프는 제 1 디지털 신호의 유도체를 생성하기 위해 제 1 디지털 신호를 보간하는 보간기(interpolator)를 포함하여, 보간기가 중간 기간(interim period) 동안에 제 1 에러 표시를 보상한다. 일부 경우들에서, 제 2 피드백 루프는 합산 요소 및 지연 요소를 더 포함한다. 합산 요소 및 지연 요소 모두는 제 1 에러 표시를 수신하고, 합산 요소는 제 1 에러 표시의 지연된 버전에서 제 1 에러 표시를 감산하도록 동작 가능하다. 그러한 경우들에서, 합산 요소의 출력은 보간기에 의해 보간된 시간의 양을 관리하는데 사용된다. 지연 요소에 의해 적용된 지연은, 제 1 에러 표시가 제 1 피드백 루프에 반영되는데 요구된 시간 기간에 대응한다. 이러한 시간 기간은 중간 기간일 수 있다. 지연을 이용함으로써, 제 1 디지털 신호의 유도체는 중간 기간 후의 제 2 디지털 신호에 대응한다. 따라서, 중간 보정 신호는, 제 2 디지털 신호가 이용 가능할 때까지 제 1 에러 표시가 이용 가능한 시간 기간 동안 사용된다.
상술된 실시예들의 다양한 예들에서, 에러 결정 회로는 수정된 데이터 신호를 이퀄라이징하는 이퀄라이징 타겟 필터를 포함한다. 그러한 예들에서, 에러 결정 회로는, 제 1 디지털 신호의 유도체와 이퀄라이징된 수정된 데이터 신호 간의 차이를 제공하는 합산 요소를 포함한다. 제 1 에러 표시는 상기 차이에 대응한다. 상술된 실시예들의 다른 예들에서, 에러 결정 회로는 수정된 데이터 신호를 이퀄라이징하는 이퀄라이징 타겟 필터를 포함한다. 에러 결정 회로는 합산 요소 및 슬로프 검출 회로를 더 포함한다. 합산 요소는 제 1 디지털 신호의 유도체와 이퀄라이징된 수정된 데이터 신호 간의 차이를 제공하고, 슬로프 검출 회로는 상기 수정된 데이터 신호에 적어도 부분적으로 기초하여 슬로프 신호를 결정한다. 에러 결정 회로는, 상기 차이 및 슬로프 신호에 적어도 부분적으로 기초하여 제 1 에러 표시를 생성하는 타이밍 에러 검출 회로를 더 포함한다. 상술된 실시예들의 또 다른 예들에서, 제 1 에러 표시는 위상 에러 표시 및 주파수 에러 표시를 포함한다. 그러한 예들에서, 위상 에러 표시 및 주파수 에러 표시의 합산은 제 1 피드백 루프에서 제 1 에러 표시로서 사용될 수 있고, 위상 에러 표시는 제 2 피드백 루프에서 제 1 에러 표시로서 사용될 수 있다.
본 발명의 다른 실시예들은, 에러 보정된 데이터 검색 시스템에서 레이턴시를 감소시키는 방법들을 제공한다. 상기 방법은, 디지털 샘플을 생성하기 위해 샘플링 인스턴트에서 아날로그-디지털 변환을 수행하고, 검출된 출력을 생성하기 위해 디지털 샘플에 대한 데이터 검출을 수행하는 단계를 포함한다. 검출된 출력은 위상 에러를 결정하기 위해 디지털 샘플과 비교된다. 중간 기간 동안에, 디지털 샘플은 조정된 디지털 샘플을 생성하기 위해 위상 에러를 반영하도록 조정된다. 중간 기간 후에, 샘플링 인스턴트는 위상 에러를 반영하도록 조정된다.
이러한 요약은 본 발명의 일부 실시예들의 일반적인 개요만을 제공한다. 본 발명의 많은 다른 목적들,특징들, 이점들 및 다른 실시예들은 다음의 상세한 설명, 첨부한 특허청구범위 및 첨부한 도면들로부터 더욱 명백해질 것이다.
명세서의 나머지 부분들에서 기재된 도면들을 참조하여 본 발명의 다양한 실시예들의 부가적인 이해가 실현될 수 있다. 도면들에서, 동일한 참조 번호들은 동일한 구성요소들을 지칭하기 위해 몇몇 도면들에 걸쳐 사용된다. 일부 예들에서, 소문자로 구성된 서브 레벨은 다중의 유사한 구성요소들 중 하나를 표기하기 위한 참조 번호와 연관된다. 기존의 서브 레벨에 대한 지정 없이 참조 번호에 대해 참조가 이루어질 때, 이는 모든 그러한 다중의 유사한 구성요소들을 지칭하도록 의도된다.
도 1은 종래 기술의 판독 채널 장치를 도시한 도면.
도 2는 본 발명의 다양한 실시예들에 따른 에러 피드백 레이턴시 감소를 포함하는 데이터 검색 장치를 도시한 도면.
도 3은 본 발명의 일부 실시예들에 따른 감소된 레이턴시 에러 보정을 위한 방법을 도시한 흐름도.
도 4는 본 발명의 다른 실시예들에 따른 에러 피드백 레이턴시 감소를 포함하는 또 다른 데이터 검색 장치를 도시한 도면.
도 5는 본 발명의 다양한 실시예들에 따른 감소된 레이턴시 데이터 검색 시스템을 포함하는 저장 시스템을 도시한 도면.
도 6은 본 발명의 하나 이상의 실시예들에 따른 감소된 레이턴시 데이터 검색 시스템을 포함하는 통신 시스템을 도시한 도면.
본 발명들은 정보를 전송하는 시스템들 및 방법들에 관한 것이며, 보다 상세하게는, 데이터 검출 프로세스들에서 레이턴시의 영향들을 감소시키는 시스템들 및 방법들에 관한 것이다.
본 발명의 다양한 실시예들은 데이터 검색 시스템에서 에러 보정 피드백 정보의 애플리케이션에서 레이턴시 감소를 제공한다. 레이턴시 감소는, 외부의 에러 보정 피드백 루프를 반드시 간섭하지 않으면서, 에러 보정 피드백 정보의 중간 통합을 허용하는 중간 피드백 루프의 이용을 통해 성취된다. 상술된 실시예들의 일부 예들에서, 데이터 검색 시스템은, 저장 매체 또는 데이터 전송 채널로부터 수신된 정보를 재구성하도록 설계된 판독 채널 장치이다. 본원에 제공된 개시에 기초하여, 당업자는, 본 발명의 실시예들에 따라 중간 피드백 루프를 포함하는 에러 보정 시스템의 통합을 통해 이로울 수 있는 다양한 데이터 검색 및 다른 시스템들을 인식할 것이다.
본 발명의 일부 실시예들에서, 타이밍 루프는 인입하는 아날로그 신호에 임베딩된 데이터를 검출하는데 사용된다. 타이밍 루프는 아날로그-디지털 변환기, 데이터 검출기, 및 외부의 에러 피드백 루프를 포함한다. 또한, 타이밍 루프는, 외부의 에러 피드백 경로를 통해 전달된 후, 달리 이용 가능하기 전에 에러 보정 정보를 이용하도록 허용하는 중간 피드백 루프를 포함한다. 중간 피드백 루프는, 에러 보정 정보가 완전히 프로세싱되면, 외부의 에러 피드백 루프로부터 이용 가능한 신호를 예측하도록 허용하는 신호 보간기를 포함한다. 에러 보정이 완전히 프로세싱되고 외부의 피드백 루프에서 설명되면, 중간 피드백 루프는 에러에 기초하여 임의의 사전 보정을 무효화한다. 본 발명의 그러한 실시예들은 에러 보정 정보를 미래의 계산들에 포함할 때 감소된 레이턴시를 제공한다. 에러 보정 레이턴시에서의 그러한 감소는 증가된 루프 안정도 및 비트 에러 레이트에서 대응하는 감소를 허용한다. 또한, 에러 보정 정보가 외부의 피드백 루프를 통해 프로세싱되도록 허용함으로써, 아날로그 입력 신호를 수신하는 아날로그-디지털 변환기에 의한 샘플링은, 외부의 피드백 루프에 의해 발생되는 레이턴시를 요구하지 않고 나중 시간에서 조정될 수 있다.
도 2로 돌아가서, 본 발명의 다양한 실시예들에 따른 에러 피드백 레이턴시 감소를 포함하는 데이터 검색 장치(200)가 도시된다. 데이터 검색 장치(200)는 입력(203)을 수신한다. 입력(203)은 아날로그 신호 영역으로부터 디지털 신호 영역으로 변환될 수 있는 정보를 운반하는 임의의 데이터 신호일 수 있다. 본 발명의 일부 구현들에서, 입력(203)은 자기 저장 매체로부터 유도될 수 있고, 자기 저장 매체에 이전에 기록된 데이터의 아날로그 표현이다. 대안으로, 입력(203)은, 예를 들면, 무선 데이터 전송 채널과 같은 채널로부터 유도될 수 있고, 상기 채널을 통해 이전에 전송된 데이터의 아날로그 표현이다. 본원에 제공된 개시에 기초하여, 당업자는 다양한 입력 신호들이 본 발명의 실시예들에 따른 데이터 검색 장치들을 이용하여 프로세싱될 수 있다는 것을 인식할 것이다. 입력(203)은, 필터링된 출력(207)을 아날로그-디지털 변환기(210)에 제공하는 연속 시간 필터(205)에 제공된다. 연속 시간 필터(205)는 당분야에 공지된 임의의 연속 시간 필터일 수 있거나, 아날로그-디지털 변환기(210)에 의한 샘플링을 위해 입력(203)을 준비할 수 있는 일부 다른 필터로 대체될 수 있다. 본원에 제공된 개시에 기초하여, 당업자는, 아날로그-디지털 변환기(210)에 의한 샘플링을 위해 입력(203)을 준비하는데 사용될 수 있는 다양한 필터들을 인식할 것이다. 아날로그-디지털 변환기(210)는 아날로그 전기 신호를 그의 디지털 표현으로 변환할 수 있는 임의의 회로일 수 있다. 따라서, 예를 들면, 아날로그-디지털 변환기(210)는 당분야에 공지된 바와 같이, 정적 범위, 플래시 아날로그-디지털 변환기 또는 동적 범위 아날로그-디지털 변환기일 수 있지만, 이에 제한되지 않는다. 본원에 제공된 개시에 기초하여, 당업자는 본 발명의 상이한 실시예들에 관련하여 사용될 수 있는 다양한 아날로그-디지털 변환기들을 인식할 것이다.
아날로그-디지털 변환기(210)는 필터링된 출력(207)을 디지털 입력(215)으로 변환한다. 디지털 입력(215)은 당분야에 공지된 바와 같은 디지털 유한 임펄스 응답(DFIR) 필터(220)에 의해 필터링된다. 디지털 유한 임펄스 응답 필터(220)는 필터링된 디지털 출력(222)을 데이터 검출기(225)에 제공한다. 데이터 검출기(225)는, 잠재적으로 오류가 발생하는 데이터 스트림을 수신하고 데이터 스트림 내의 하나 이상의 에러들을 보정할 수 있는 당분야 공지된 임의의 검출기일 수 있다. 따라서, 데이터 검출기(225)는 소프트 및 하드 양자의 출력들을 제공할 수 있는 비터비 데이터 검출기(Viterbi data detector), 소프트 및 하드 양자의 출력들 제공할 수 있는 MAP(Maximum A Posteriori) 데이터 검출기일 수 있지만, 이에 제한되지 않는다. 본원에 제공된 개시에 기초하여, 당업자는 본 발명의 실시예들에 관련하여 사용될 수 있는 다양한 데이터 검출기들을 인식할 것이다. 데이터 검출기(225)는, 입력(203)이 유도되는 원 데이터와 비교될 때, 필터링된 디지털 출력(222) 내의 에러들을 검출 및 보정하도록 동작한다. 데이터 검출기(225)는 궁극적으로, 입력(203)이 유도되는 원 데이터를 나타내는 출력(227)을 제공한다. 데이터 검출기(225)가 필터링된 디지털 입력(225) 내의 임의의 에러들을 분해하는 상기 또 다른 방법에서, 데이터 출력(227)은 아날로그-디지털 변환기(210)로부터 수신되어야 하는 것을 나타낸다. 이것은, 아날로그-디지털 변환기(210)로부터 실제 수신된 것을 나타내는 필터링된 디지털 출력(222)과 대조적이다.
출력(227)은 데이터 검색 장치(200)에서 수행되는 다양한 샘플링 프로세스들 및 검출 프로세스들의 타이밍을 조절하는데 사용된다. 특히, 출력(227)은, 재구성된 출력(232)을 합산 회로(235)에 제공하는 이퀄라이징 타겟 필터(230)에 제공된다. 재구성된 출력(232)은 심볼 간 간섭(Inter-Symbol Interference)의 제거 후의 출력(227)이다. 상기 또 다른 방법에서, 출력(232)은 실질적으로, 데이터 검출기(225)에 의해 분해되지 않은 임의의 신호 변형(signal corruption)을 제외한, 데이터 검출기(225)로부터 예측되는 것(즉, 재구성된 데이터 샘플들)이다. 신호 변형은 전자 노이즈, 입력(203)이 유도되는 결함이 있는 매체 등으로 인한 것일 수 있다. 이퀄라이징 타겟 필터(230)는 당분야에 공지된 임의의 이퀄라이징 필터일 수 있으며, 본원에 제공된 개시에 기초하여, 당업자는 본 발명의 실시예들에 관련하여 사용될 수 있는 다양한 이퀄라이징 필터들을 인식할 것이다. 또한, 출력(227)은, 당분야에 공지된 바와 같이, 주어진 출력(227)과 연관된 슬로프 신호(242)를 결정하는 슬로프 검출 회로(240)에 제공된다. 슬로프 신호(242)는 주어진 출력(227)이 유도되는 정현 파형 상의 주어진 출력(227)이 존재하는 위치를 나타낸다. 슬로프 신호(242)는 정현 신호의 교차하는 0에서 최대를 나타내고, 정현 신호의 최대들 및 최소들에서 슬로프 신호(242)는 최소이다. 슬로프 신호(242)는 얼마나 많은 신뢰성이 에러 신호(237)에 주어질 수 있는지를 나타내는데 사용된다. 또한, 필터링된 디지털 출력(222)은 다음의 수학식에서 제시된 바와 같이, 데이터 검출기(225)를 통한 지연을 이퀄라이징 타겟 필터(230)를 통한 지연과 더하고 신호 보간기(250)를 통한 지연을 제한 것을 반영하는 지연의 적용을 유발하는 지연 요소(245)에 제공된다.
지연245 = 지연225 + 지연230 - 지연250
이러한 방법에서, 필터링된 디지털 출력(222)의 보간된 버전(즉, 보간된 출력(252))은, 이퀄라이징 타겟 필터(230)를 통과한 후에 대응하는 출력(227)과 시간 상으로 정렬된다.
지연 요소(245)의 출력은 아날로그-디지털 변환기(210)로부터 수신된 것을 나타내고, 신호 보간기(250)에 의해 제공된 보간된 출력(252)은 출력(227)에 기초하여 위상 시프팅된 아날로그-디지털 변환기(210)로부터 수신된 것을 나타낸다. 신호 보간기(250)로부터의 출력은, 그와 이퀄라이징 타겟 필터(230)의 출력 간의 차이가 생성되는 합산 요소(235)에 제공된다. 이퀄라이징 타겟 필터(230)의 출력과 신호 보간기(250)의 출력 간의 차이가 에러 신호(237)이다. 에러 신호(237) 및 슬로프 신호(242)는, 타이밍 에러 신호(277)에 반영되는 위상 에러 조정을 계산하기 위해 에러 신호(237) 및 슬로프 신호(242)를 결합하는 타이밍 에러 검출기 회로(270)에 제공된다. 타이밍 에러 신호(277)는 루프 필터(275)에 의해 필터링되고, 필터링된 값은 위상 혼합기 회로(phase mixer circuit)(285)에 제공된다. 위상 혼합기 회로(285)는 루프 필터(275)의 출력을 수신하고, 아날로그-디지털 변환기(210)의 샘플링 위상(즉, ADC 샘플링 인스턴트들)을 제어하는 피드백 신호(287)를 제공한다. 이러한 방법에서, 데이터 검색 장치(200)는, 에러 항들에서 에너지를 최소화하기 위해 타이밍 에러 신호(277)에 직접 기초하여 아날로그-디지털 변환기(210)의 샘플링 위상을 조정할 수 있다.
정보를 다시 아날로그-디지털 변환기(210)에 전달하는 상술된 피드백 루프를 통해 타이밍 에러 신호(277)에 기초하여 출력(227)을 보정하는데 수반되는 레이턴시를 감소시키기 위해, 중간 피드백 루프(290)(점선들로 도시됨)가 구현된다. 중간 피드백 루프(290)는, 보정 정보가 아날로그-디지털 변환기(210)의 샘플링 위상에 통합될 때까지 보정 신호가 가용하지 않은 기존의 접근 방법들보다 더욱 빠르게 준비되고 타이밍 에러 신호(277)에 통합된 위상 보정된 정보를 획득하는 기능을 제공한다. 동작 시에, 중간 피드백 루프(290)는 합산 요소(260)에서 타이밍 에러 신호(277)를 수신한다. 합산 요소(260)로부터의 출력은 계수 계산 회로(255)에 제공된다. 계수 계산 회로(255)는 계수 세트(257)를 신호 보간기(250)에 제공한다. 계수 세트(257)는 타이밍 에러 신호(277)에 대응하는 양만큼 필터링된 디지털 입력(222)을 신호 보간기(250)에 의해 위상 시프팅하는데 사용된다. 이러한 방법에서, 에러 신호(237)는 이전에 생성된 타이밍 에러 신호(277)에 기초하여 더욱 빠르게 조정될 수 있다. 본 발명의 일부 실시예들에서, 신호 보간기(250)는 디지털 유한 임펄스 응답(DFIR) 필터이고, 계수 세트(257)는 디지털 필터를 구동시키는 탭들의 세트이다. 일부 예들에서, 계수 세트(257)의 계산은, 룩업 테이블을 어드레싱하기 위해 합산 요소(260)의 출력의 유도체를 이용하여 룩업 테이블을 통해 이루어진다. 다른 예들에서, 계수 계산 회로(255)는 합산 요소(260)의 출력에 기초하여 계수 세트(257)를 직접 계산한다. 일부 경우들에서, 중간 피드백 루프(290)는 마스터 루프(즉, 신호 보간기(250)에서 타이밍 에러 검출기 회로(270)를 통해 다시 신호 보간기(250)로의 루프)로 고려될 수 있고, 외부의 에러 보정 피드백 루프는 슬레이브 루프(즉, 아날로그-디지털 변환기(210)에서 데이터 검출기(225), 타이밍 에러 검출 회로(270)를 통해 다시 아날로그-디지털 변환기(210)로의 루프)로 고려될 수 있다.
사실상, 중간 피드백 루프(290)를 통해 보정된 에러는 아날로그-디지털 변환기(210)의 출력에 반영된다. 따라서, 타이밍 에러 신호(277)는 지연 요소(265)를 통해 지연되고, 지연 요소(265)의 출력은 합산 요소(260)에 의해 비지연된 타이밍 에러 신호로부터 감산된다. 지연 요소(265)에 의해 부과된 지연은, 다음의 수학식에서 제시된 바와 같이, 타이밍 에러 신호(277)가 아날로그-디지털 변환기(210)에 의한 이용을 위해 변환되고 아날로그-디지털 변환기(210)의 출력이 필터링된 디지털 신호(222)로 변환되는데 요구되는 시간을 반영한다.
지연265 = 지연235 + 지연210 + 지연220 + 지연245
이러한 방법에서, 중간 피드백 루프(290)를 통해 도입된 에러 보정은, 동일한 에러 보정이 위상 혼합기 회로(285), 아날로그-디지털 변환기(210), 및 DFIR(220)를 통해 최종적으로 전파될 때 무효화된다. 에러 신호가 궁극적으로 슬레이브 루프를 통해 다시 반영될 때, 에러 신호를 무효화함으로써, 타이밍 에러 신호(277)에 나타나는 에러는 중복 계수되지 않는다.
본원에 제공된 개시에 기초하여, 당업자는 본 발명의 상이한 실시예들에 따른 중간 에러 피드백을 포함하는 데이터 검색 시스템들의 구현들을 통해 가질 수 있는 다양한 이점들을 인식할 것이다. 예를 들면, 루프 안정성은, 아날로그-디지털 변환기(210)의 샘플링 인스턴트들이 최적화되는 것을 슬레이브 루프가 보장하는 것을 유지하면서, 중간 피드백 루프에 의해 제공된 피드백 레이턴시 감소에 의해 증가될 수 있다.
도 3으로 돌아가서, 흐름도(300)는 본 발명의 일부 실시예들에 따른 감소된 레이턴시 에러 보정을 위한 방법을 도시한다. 다음의 흐름도(300)에서, 수신된 아날로그 신호에 대한 아날로그-디지털 변환이 수행된다(블록 305). 이러한 프로세스는 주어진 샘플링 인스턴트에서 아날로그-디지털 신호에 대응하는 디지털 출력을 야기한다. 디지털 출력은 데이터 검출 프로세스(블록 310)가 수행되는 데이터 검출기에 제공된다. 데이터 검출기의 출력은, 손상된 입력 신호로 기인한 에러들이 감소되거나 제거된 후에 아날로그-디지털 변환기의 출력을 나타낸다. 또한, 이전 비트들을 프로세싱할 때 결정된 위상 에러가 아날로그-디지털 변환 프로세스를 구동시키는 샘플링 인스턴트에 이미 반영되었는지가 결정된다(블록 315). 위상 에러가 샘플링 인스턴트에 이미 포함되어있는 경우에, 아날로그-디지털 변환 프로세스로부터 유도된 디지털 데이터는 데이터 검출 프로세스로부터 유도된 데이터와 비교된다(블록 325). 또한, 위상 에러가 샘플링 인스턴트에 이미 포함되어 있지 않은 경우에, 아날로그-디지털 변환 프로세스로부터 유도된 디지털 데이터는 보간된다(블록 320). 보간은 이전에 결정된 위상 에러를 반영하기 위해 아날로그-디지털 변환 프로세스로부터 출력된 디지털 데이터를 업데이트한다. 위상 에러가 샘플링 인스턴트에 이미 포함되어 있지 않은 경우에, 아날로그-디지털 변환 프로세스로부터 유도된 보간된 디지털 데이터는 데이터 검출 프로세스로부터 유도된 데이터와 비교된다(블록 325). 어느 한 경우에서, 상기 비교(블록 325)는 위상 에러를 계산하는데 사용되고(블록 330), 위상 에러는 아날로그-디지털 변환 프로세스와 연관된 샘플링 인스턴트를 조정하는데 사용된다(블록 335). 현재 계산된 위상 에러는, 현재 계산된 위상 에러가 아날로그-디지털 변환 프로세스(블록 305)에 포함될 때까지 중간 기간 동안에 보간 프로세스들(블록 315-320)에서 사용된다.
도 4로 돌아가서, 본 발명의 다른 실시예들에 따른 에러 피드백 레이턴시 감소를 포함하는 데이터 검색 장치(400)가 도시된다. 특히, 데이터 검색 장치(400)는, 외부의 피드백 경로에서 제공된 에러 신호가 중간 피드백 경로의 에러 신호와 상이한 구성을 제외하고, 데이터 검색 장치(200)와 유사하다. 데이터 검색 장치(400)는, 아날로그 신호 영역에서 디지털 신호 영역으로 변환될 수 있는 정보를 운반하는 아날로그 데이터 신호일 수 있는 입력(403)을 수신한다. 본 발명의 일부 구현들에서, 입력(403)은 자기 저장 매체로부터 유도될 수 있고, 자기 저장 매체에 이전에 기록된 데이터의 아날로그 표현이다. 또한, 입력(403)은, 예를 들면, 무선 데이터 전송 채널과 같은 채널로부터 유도될 수 있고, 상기 채널을 통해 이전에 전송된 데이터의 아날로그 표현이다. 본원에 제공된 개시에 기초하여, 당업자는 본 발명의 실시예들에 따른 데이터 검색 장치들을 이용하여 프로세싱될 수 있는 다양한 입력 신호들을 인식할 것이다. 입력(403)은, 필터링된 출력(407)을 아날로그-디지털 변환기(410)에 제공하는 연속 시간 필터(405)에 제공된다. 연속 시간 필터(405)는 당분야에 공지된 임의의 연속 시간 필터일 수 있거나, 아날로그-디지털 변환기(410)에 의한 샘플링을 위해 입력(403)을 준비할 수 있는 일부 다른 필터로 대체될 수 있다. 본원에 제공된 개시에 기초하여, 당업자는, 아날로그-디지털 변환기(410)에 의한 샘플링을 위해 입력(403)을 준비하는데 사용될 수 있는 다양한 필터들을 인식할 것이다. 아날로그-디지털 변환기(410)는 아날로그 전기 신호를 그의 디지털 표현으로 변환할 수 있는 임의의 회로일 수 있다. 따라서, 예를 들면, 아날로그-디지털 변환기(410)는 당분야에 공지된 바와 같이, 정적 범위, 플래시 아날로그-디지털 변환기 또는 동적 범위 아날로그-디지털 변환기일 수 있지만, 이에 제한되지 않는다. 본원에 제공된 개시에 기초하여, 당업자는 본 발명의 상이한 실시예들에 관련하여 사용될 수 있는 다양한 아날로그-디지털 변환기들을 인식할 것이다.
아날로그-디지털 변환기(410)는 필터링된 출력(407)을 디지털 입력(415)으로 변환한다. 디지털 입력(415)은 당분야에 공지된 바와 같은 디지털 유한 임펄스 응답(DFIR) 필터(420)에 의해 필터링된다. 디지털 유한 임펄스 응답 필터(420)는 필터링된 디지털 출력(422)을 데이터 검출기(425)에 제공한다. 데이터 검출기(425)는, 잠재적으로 오류가 발생하는 데이터 스트림을 수신하고 데이터 스트림 내의 하나 이상의 에러들을 보정할 수 있는 당분야 공지된 임의의 검출기일 수 있다. 따라서, 데이터 검출기(425)는 소프트 및 하드 양자의 출력들을 제공할 수 있는 비터비 데이터 검출기(Viterbi data detector), 소프트 및 하드 양자의 출력들을 제공할 수 있는 MAP(Maximum A Posteriori) 데이터 검출기일 수 있지만, 이에 제한되지 않는다. 본원에 제공된 개시에 기초하여, 당업자는 본 발명의 실시예들에 관련하여 사용될 수 있는 다양한 데이터 검출기들을 인식할 것이다. 데이터 검출기(425)는, 입력(403)이 유도되는 원 데이터와 비교될 때, 필터링된 디지털 출력(422) 내의 에러들을 검출 및 보정하도록 동작한다. 데이터 검출기(425)는 궁극적으로, 입력(403)이 유도되는 원 데이터를 나타내는 출력(427)을 제공한다. 데이터 검출기(425)가 필터링된 디지털 입력(425) 내의 임의의 에러들을 해결하는 상기 또 다른 방법에서, 데이터 출력(427)은 아날로그-디지털 변환기(410)로부터 수신되어야 하는 것을 나타낸다. 이것은, 아날로그-디지털 변환기(410)로부터 실제 수신된 것을 나타내는 필터링된 디지털 출력(422)과 대조적이다.
출력(427)은 데이터 검색 장치(400)에서 수행되는 다양한 샘플링 프로세스들 및 검출 프로세스들의 타이밍을 조절하는데 사용된다. 특히, 출력(427)은, 재구성된 출력(432)을 합산 회로(435)에 제공하는 이퀄라이징 타겟 필터(430)에 제공된다. 재구성된 출력(432)은 심볼 간 간섭(Inter-Symbol Interference)의 제거 후의 출력(427)이다. 상기 또 다른 방법에서, 출력(432)은 실질적으로, 데이터 검출기(425)에 의해 해결되지 않은 임의의 신호 변형(signal corruption)을 제외한, 데이터 검출기(425)로부터 예측되는 것(즉, 재구성된 데이터 샘플들)이다. 신호 변형은 전자 노이즈, 입력(403)이 유도되는 결함이 있는 매체 등으로 인한 것일 수 있다. 이퀄라이징 타겟 필터(430)는 당분야에 공지된 임의의 이퀄라이징 필터일 수 있으며, 본원에 제공된 개시에 기초하여, 당업자는 본 발명의 실시예들에 관련하여 사용될 수 있는 다양한 이퀄라이징 필터들을 인식할 것이다. 또한, 출력(427)은, 당분야에 공지된 바와 같이, 주어진 출력(427)과 연관된 슬로프 신호(442)를 결정하는 슬로프 검출 회로(440)에 제공된다. 슬로프 신호(442)는 주이진 출력(427)이 유도되는 정현 파형 상의 주어진 출력(427)이 존재하는 위치를 나타낸다. 슬로프 신호(442)는 정현 신호의 교차하는 0에서 최대를 나타내고, 정현 신호의 최대들 및 최소들에서 슬로프 신호(442)는 최소이다. 슬로프 신호(422)는 얼마나 많은 신뢰성이 에러 신호(437)에 주어질 수 있는지를 나타내는데 사용된다. 또한, 필터링된 디지털 출력(422)은 다음의 수학식에서 제시된 바와 같이, 데이터 검출기(425)를 통한 지연을 이퀄라이징 타겟 필터(430)를 통한 지연과 더하고 신호 보간기(450)를 통한 지연을 제한 것을 반영하는 지연의 적용을 유발하는 지연 요소(445)에 제공된다.
지연445 = 지연425 + 지연430 - 지연450
이러한 방법에서, 필터링된 디지털 출력(422)의 보간된 버전(즉, 보간된 출력(452))은, 이퀄라이징 타겟 필터(430)를 통과한 후에 대응하는 출력(427)과 시간 상으로 정렬된다.
지연 요소(445)의 출력은 아날로그-디지털 변환기(410)로부터 수신된 것을 나타내고, 신호 보간기(450)에 의해 제공된 보간된 출력(452)은 출력(427)에 기초하여 위상 시프팅된 아날로그-디지털 변환기(410)로부터 수신된 것을 나타낸다. 신호 보간기(450)로부터의 출력은, 그와 이퀄라이징 타겟 필터(430)의 출력 간의 차이가 생성되는 합산 요소(435)에 제공된다. 이퀄라이징 타겟 필터(430)의 출력과 신호 보간기(450)의 출력 간의 차이가 에러 신호(437)이다. 에러 신호(437) 및 슬로프 신호(442)는, 타이밍 에러 신호(477)에 반영되는 위상 에러 조정을 계산하기 위해 에러 신호(437) 및 슬로프 신호(442)를 결합하는 타이밍 에러 검출기 회로(470)에 제공된다. 타이밍 에러 신호(477)는 위상 보정 회로(480) 및 주파수 보정 회로(485)에 제공된다. 위상 보정 회로(480)로부터의 위상 에러 출력(482)은 합산 회로(489)를 사용하여 주파수 보정 회로(485)로부터의 주파수 에러 출력(487)에 부가된다. 주파수 에러 출력(487) 및 위상 에러 출력(482)의 합산(457)은 위상 혼합기 회로(495)에 제공된다. 위상 혼합기 회로(495)는 합산(457)을 수신하고, 아날로그-디지털 변환기(410)의 샘플링 위상(즉, ADC 샘플링 인스턴트들)을 제어하는 피드백 신호(459)를 제공한다. 이러한 방법에서, 데이터 검색 장치(400)는, 에러 항들에서 에너지를 최소화하기 위해 타이밍 에러 신호(477)에 직접 기초하여 아날로그-디지털 변환기(410)의 샘플링 위상을 조정할 수 있다.
정보를 다시 아날로그-디지털 변환기(410)에 전달하는 상술된 피드백 루프를 통해 타이밍 에러 신호(477)에 기초하여 출력(427)을 보정하는데 수반되는 레이턴시를 감소시키기 위해, 중간 피드백 루프(490)(점선들로 도시됨)가 구현된다. 중간 피드백 루프(490)는, 보정 정보가 아날로그-디지털 변환기(410)의 샘플링 위상에 통합될 때까지 보정 신호가 가용하지 않은 기존의 접근 방법들보다 더욱 빠르게 준비되고 타이밍 에러 신호(477)에 통합된 위상 보정된 정보를 획득하는 기능을 제공한다. 동작 시에, 중간 피드백 루프(490)는 위상 보정 회로(480)를 통해 합산 요소(460)에서 타이밍 에러 신호(477)를 수신한다. 합산 요소(460)로부터의 출력은 계수 계산 회로(455)에 제공된다. 계수 계산 회로(455)는 계수 세트(458)를 신호 보간기(450)에 제공한다. 계수 세트(458)는 타이밍 에러 신호(477)로부터 유도된 위상 에러 출력(482)에 대응하는 양만큼 필터링된 디지털 입력(422)을 신호 보간기(450)에 의해 위상 시프팅하는데 사용된다. 이러한 방법에서, 에러 신호(437)는 이전에 생성된 타이밍 에러 신호(477)에 기초하여 더욱 빠르게 조정될 수 있다. 본 발명의 일부 실시예들에서, 신호 보간기(450)는 디지털 유한 임펄스 응답(DFIR) 필터이고, 계수 세트(458)는 디지털 필터를 구동시키는 탭들의 세트이다. 일부 예들에서, 계수 세트(458)의 계산은, 룩업 테이블을 어드레싱하기 위해 합산 요소(460)의 출력의 유도체를 이용하여 룩업 테이블을 통해 이루어진다. 다른 예들에서, 계수 계산 회로(455)는 합산 요소(460)의 출력에 기초하여 계수 세트(458)를 직접 계산하다. 일부 경우들에서, 중간 피드백 루프(490)는 마스터 루프(즉, 신호 보간기(450)에서 타이밍 에러 검출기 회로(470)를 통해 다시 신호 보간기(450)로의 루프)로 고려될 수 있고, 외부의 에러 보정 피드백 루프는 슬레이브 루프(즉, 아날로그-디지털 변환기(410)에서 데이터 검출기(425), 타이밍 에러 검출 회로(470)를 통해 다시 아날로그-디지털 변환기(410)로의 루프)로 고려될 수 있다.
결국, 중간 피드백 루프(490)를 통해 보정된 에러는 아날로그-디지털 변환기(410)에 반영된다. 따라서, 타이밍 에러 신호(477)로부터 유도된 타이밍 에러 출력(482)은 지연 요소(465)를 통해 지연되고, 지연 요소(465)의 출력은 합산 요소(460)에 의해 비지연된 타이밍 에러 신호로부터 감산된다. 지연 요소(465)에 의해 부과된 지연은, 다음의 수학식에서 제시된 바와 같이, 타이밍 에러 신호(477)가 아날로그-디지털 변환기(410)에 의한 이용을 위해 변환되고 아날로그-디지털 변환기(410)의 출력이 필터링된 디지털 신호(422)로 변환되는데 요구되는 시간을 반영한다.
지연465 = 지연489 + 지연495 + 지연410 + 지연420
이러한 방법에서, 중간 피드백 루프(490)를 통해 도입된 에러 보정은, 동일한 에러 보정이 위상 혼합기 회로(495), 아날로그-디지털 변환기(410), 및 DFIR(420)를 통해 최종적으로 전파될 때 무효화된다. 에러 신호가 궁극적으로 슬레이브 루프를 통해 다시 반영될 때, 에러 신호를 무효화함으로써, 타이밍 에러 신호(477)에 나타나는 에러는 중복 계수되지 않는다.
에러 신호(477)는, 오류-이퀄라이징(mis-equalization), 위상 에러 및 주파수 에러의 레벨을 포함하는 위상 시프트 필터링된 디지털 입력(422)에서 다양한 결함들에 관한 정보를 포함한다. 타이밍 에러 검출기 회로(470)는 타이밍 에러 신호(477)에 포함되는 위상 및 주파수 에러 항들 모두를 추정하기 위해 슬로프 신호(442) 및 에러 신호(437)를 사용한다. 위상 혼합기 회로(495)는, 아날로그-디지털 변환기(410)가 선택적으로 샘플링된 디지털 데이터를 생성한다는 것을 보장하기 위해 두 성분들을 사용한다. 마스터 루프와 비교하여, 슬레이브 루프의 상이한 레이턴시들로 인해, 에러 신호(477)의 주파수 부분이 마스터 루프에서 활용되지 않을 수 있다는 성능 이점이 존재할 수 있다. 따라서, 본 발명의 일부 실시예들에서, 보간기에서 정상-상태 보간 위상이 사용되지 않고, 따라서, 데이터 검출기(425)의 입력에서 정상-상태 위상 에러가 존재하지 않는다. 예로서, 인입하는 샘플들이 1 %의 주파수 오프셋을 갖는다면, 마스터 루프와 슬레이브 루프 간의 레이턴시 차이는 40 개의 샘플들이고, 주파수 추정은 마스터 루프에 제공되고, 합산 요소(460)의 합산으로 인해, 현재 타이밍 추정에서 과거로 타이밍 추정 40 T(즉, 40 개의 샘플 기간들)의 감산이 구현될 것이다. 이것은 신호 보간기(450)에서 40 * 1% 또는 40 %의 위상을 유도할 것이다. 디지털 위상 고정 루프 회로가 에러 항들의 에너지를 0 으로 구동시키기 때문에, 신호 보간기(450)에서의 위상 에러는 대략 0 이다. 이것은, 보간기(450)의 입력(데이터 검출기(425)의 입력에서)에서의 위상 에러가 40 %이라는 것을 의미하고, 이는 데이터 검출기(425)의 성능에 해로울 수 있다.
본원에 제공된 개시에 기초하여, 당업자는 본 발명의 상이한 실시예들에 따른 중간 에러 피드백을 포함하는 데이터 검색 시스템들의 구현들을 통해 이루어질 수 있는 다양한 이점들을 인식할 것이다. 예를 들면, 루프 안정성은, 아날로그-디지털 변환기(410)의 샘플링 인스턴트들이 최적화되는 것을 슬레이브 루프가 보장하는 것을 유지하면서, 중간 피드백 루프에 의해 제공된 피드백 레이턴시 감소에 의해 증가될 수 있다.
도 5로 돌아가서, 본 발명의 다양한 실시예들에 따른, 감소된 레이턴시 데이터 검색 시스템을 포함하는 저장 시스템(500)이 도시된다. 저장 시스템(500)은, 예를 들면, 하드 디스크 드라이브일 수 있다. 저장 시스템(500)은 통합된 감소된 레이턴시 데이터 검색 시스템을 갖는 판독 채널(510)이다. 통합된 감소된 레이턴시 데이터 검색 시스템은, 에러 피드백의 애플리케이션에서 레이턴시를 감소시킬 수 있는 임의의 감소된 레이턴시 데이터 검색 시스템일 수 있다. 따라서, 예를 들면, 통합된 감소된 레이턴시 데이터 검색 시스템은 도 2 및 도 4에 관련하여 상술된 임의의 시스템일 수 있지만, 이에 제한되지 않는다. 또한, 저장 시스템(500)은 인터페이스 제어기(520), 전치 증폭기(preamp)(570), 하드 디스크 제어기(566), 모터 제어기(568), 스핀들 모터(572), 디스크 플래터(disk platter)(578), 및 판독/기록 헤드(576)를 포함한다. 인터페이스 제어기(520)는 디스크 플래터(578)로/로부터의 어드레싱 및 타이밍을 제어한다. 디스크 플래터(578) 상의 데이터는, 판독/기록 헤드 어셈블리(576)가 디스크 플래터(578) 상에 적절히 배치될 때, 상기 어셈블리에 의해 검출될 수 있는 자기 신호들의 그룹들로 구성된다. 통상적인 판독 동작 시에, 판독/기록 헤드 어셈블리(576)는 디스크 플래터(578) 상의 원하는 데이터 트랙 상에 모터 제어기(568)에 의해 정확하게 배치된다. 모터 제어기(568)는 디스크 플래터(578)에 관련하여 판독/기록 헤드 어셈블리(576)을 배치하고, 하드 디스크 제어기(566)의 지시 하에서 판독/기록 헤드 어셈블리를 디스크 플래터(578) 상의 적절한 데이터 트랙으로 이동시킴으로써 스핀들 모터(572)를 구동시킨다. 스핀들 모터(572)는 디스크 플래터(578)를 결정된 회전 레이트(RPM들)로 회전시킨다.
판독/기록 헤드 어셈블리(578)가 적절한 데이터 트랙에 인접하여 배치되면, 디스크 플래터(578)가 스핀들 모터(572)에 의해 회전됨에 따라, 디스크 플래터(578) 상의 데이터를 나타내는 자기 신호들이 판독/기록 헤드 어셈블리(576)에 의해 감지된다. 감지된 자기 신호들은 디스크 플래터(578) 상의 자기 신호들을 나타내는 연속, 미세한 아날로그 신호로서 제공된다. 이러한 미세한 아날로그 신호는 전치 증폭기(570)를 통해 판독/기록 헤드 어셈블리(576)로부터 판독 채널 모듈(564)로 전송된다. 전치 증폭기(570)는 디스크 플래터(578)로부터 액세스된 미세한 아날로그 신호들을 증폭하도록 동작 가능하다. 또한, 전치 증폭기(570)는, 디스크 플래터(578)에 기록되도록 예정된 판독 채널 모듈(510)로부터의 데이터를 증폭하도록 동작 가능하다. 차례로, 판독 채널 모듈(510)은 디스크 플래터(578)에 원래대로 기록된 정보를 재생성하기 위해 수신된 아날로그 신호를 디코딩 및 디지털화한다. 이러한 데이터는 판독 데이터(503)로서 수신 회로에 제공된다. 기록 동작은 실질적으로 이전의 판독 동작에 반대이고, 기록 데이터(501)는 판독 채널 모듈(510)에 제공된다. 이러한 데이터는 인코딩되고, 디스크 플래터(578)에 기록된다.
도 6으로 돌아가서, 본 발명의 하나 이상의 실시예들에 따른 감소된 레이턴시 데이터 검색 시스템을 갖는 수신기(620)를 포함하는 통신 시스템(600)이 도시된다. 통신 시스템(600)은, 당분야 공지된 바와 같이 인코딩된 정보를 전송 매체(630)를 통해 전송하도록 동작 가능한 전송기를 포함한다. 인코딩된 데이터는 수신기(620)에 의해 전송 매체(630)로부터 수신된다. 수신기(620)는 감소된 레이턴시 데이터 검색 시스템을 통합한다. 통합된 감소된 레이턴시 데이터 검색 시스템은 도 2 및 도 4에 관련하여 상술된 임의의 시스템일 수 있으며, 이에 제한되지 않는다.
결론적으로, 본 발명은 데이터 검출기 피드백 루프에서 레이턴시를 완화하는 신규한 시스템들, 디바이스들, 방법들 및 장치들을 제공한다. 본 발명의 하나 이상의 실시예들의 상세한 설명이 상기에 주어졌지만, 본 발명의 범위를 벗어나지 않고 다양한 대안들, 수정들, 및 동등물들이 당업자에게 명백할 것이다. 따라서, 상술된 기재는 첨부한 특허청구범위에 의해 규정된 본 발명의 범위를 제한하는 것으로 취해진 것이 아니다.
403-입력 425-검출기 427-출력
495-혼합기 445-지연 450-보간기
455-계수 계산 회로 465-지연 440-슬로프
480-위상 485-주파수 445-타이밍 에러 검출 회로

Claims (20)

  1. 데이터 검색 시스템에 있어서:
    아날로그-디지털 변환기로서, 아날로그 신호를 수신하고 제 1 샘플링 인스턴트(sampling instant)에서 상기 아날로그 신호에 대응하는 제 1 디지털 신호를 제공하도록 동작 가능한, 상기 아날로그-디지털 변환기;
    데이터 검출기로서, 수정된 데이터 신호를 제공하기 위해 상기 제 1 디지털 신호에 대한 데이터 검출 프로세스를 수행하도록 동작 가능한, 상기 데이터 검출기;
    에러 결정 회로로서, 제 1 에러 표시(error indication)를 결정하기 위해 상기 수정된 데이터 신호와 상기 제 1 디지털 신호의 유도체(derivative)를 비교하도록 동작 가능한, 상기 에러 결정 회로;
    제 1 피드백 루프로서, 상기 제 1 에러 표시를 수신하고, 상기 아날로그-디지털 변환기로 하여금 제 2 샘플링 인스턴트에서 상기 아날로그 신호에 대응하는 제 2 디지털 신호를 제공하도록 하고, 상기 제 2 샘플링 인스턴트는 상기 제 1 에러 표시를 반영하도록 조정되는, 상기 제 1 피드백 루프; 및
    제 2 피드백 루프로서, 상기 제 1 에러 표시를 수신하고, 상기 에러 결정 회로가 조정된 상기 제 1 디지털 신호의 상기 유도체에 적어도 부분적으로 기초하여 제 2 에러 표시를 결정하도록 상기 제 1 디지털 신호의 상기 유도체를 조정하는, 상기 제 2 피드백 루프를 포함하는, 데이터 검색 시스템.
  2. 제 1 항에 있어서, 상기 제 2 피드백 루프는 중간 기간(interim period) 동안에 상기 제 1 에러 표시를 보상하기 위해 상기 제 1 디지털 신호를 시간 상으로 보간하도록 동작 가능한 보간기(interpolator)를 포함하고, 상기 보간기는 상기 제 1 디지털 신호의 유도체를 제공하는, 데이터 검색 시스템.
  3. 제 2 항에 있어서, 상기 제 2 피드백 루프는 합산 요소(summation element) 및 지연 요소(delay element)를 더 포함하고, 상기 합산 요소 및 지연 요소 모두는 상기 제 1 에러 표시를 수신하고, 상기 합산 요소는 상기 제 1 에러 표시의 지연된 버전에서 상기 제 1 에러 표시를 감산하도록 동작 가능한, 데이터 검색 시스템.
  4. 제 3 항에 있어서, 상기 합산 요소의 출력은 상기 보간기에 의해 보간된 시간의 양을 관리하는데 이용되는, 데이터 검색 시스템.
  5. 제 3 항에 있어서, 상기 지연 요소에 의해 적용된 지연은 상기 제 1 에러 표시가 상기 제 1 피드백 루프에 반영되는데 요구되는 시간 기간에 대응하는, 데이터 검색 시스템.
  6. 제 2 항에 있어서, 상기 제 1 디지털 신호의 상기 유도체는 상기 중간 기간 후의 상기 제 2 디지털 신호에 대응하는, 데이터 검색 시스템.
  7. 제 3 항에 있어서, 상기 중간 기간은 상기 제 1 에러 표시가 이용 가능할 때부터 상기 제 2 디지털 신호가 이용 가능할 때까지 시간 기간을 반영하는, 데이터 검색 시스템.
  8. 제 1 항에 있어서, 상기 에러 결정 회로는 상기 수정된 데이터 신호를 이퀄라이징하는 이퀄라이징 타겟 필터(equalization target filter)를 포함하고, 상기 에러 결정 회로는 상기 제 1 디지털 신호의 상기 유도체와 상기 이퀄라이징된 수정된 데이터 신호 간의 차이를 제공하는 합산 요소를 포함하고, 상기 제 1 에러 표시는 상기 차이에 대응하는, 데이터 검색 시스템.
  9. 제 1 항에 있어서, 상기 에러 결정 회로는 상기 수정된 데이터 신호를 이퀄라이징하는 이퀄라이징 타겟 필터를 포함하고, 상기 에러 결정 회로는 상기 제 1 디지털 신호의 상기 유도체와 상기 이퀄라이징된 수정된 데이터 신호 간의 차이를 제공하는 합산 요소를 포함하고, 상기 에러 결정 회로는 상기 수정된 데이터 신호에 적어도 부분적으로 기초하여 슬로프 신호(slope signal)를 결정하는 슬로프 검출 회로를 포함하고, 상기 에러 결정 회로는 상기 차이와 상기 슬로프 신호에 적어도 부분적으로 기초하여 상기 제 1 에러 표시를 생성하는 타이밍 에러 검출 회로를 포함하는, 데이터 검색 시스템.
  10. 제 1 항에 있어서, 상기 제 1 에러 표시는 위상 에러 표시(phase error indication) 및 주파수 에러 표시(frequency error indication)를 포함하고, 상기 위상 에러 표시 및 상기 주파수 에러 표시의 합산은 상기 제 1 피드백 루프에서 상기 제 1 에러 표시로서 이용되고, 상기 위상 에러 표시는 상기 제 2 피드백 루프에서 상기 제 1 에러 표시로서 이용되는, 데이터 검색 시스템.
  11. 에러 보정된 데이터 검색 시스템에서 레이턴시(latency)를 감소시키는 방법에 있어서:
    디지털 샘플을 생성하기 위해 샘플링 인스턴트에서 아날로그-디지털 변환을 수행하는 단계;
    검출된 출력을 생성하기 위해 상기 디지털 샘플에 대한 데이터 검출을 수행하는 단계;
    위상 에러를 검출하기 위해 상기 검출된 출력과 상기 디지털 샘플을 비교하는 단계;
    중간 기간 동안에, 조정된 디지털 샘플을 생성하기 위해 상기 위상 에러를 반영하도록 상기 디지털 샘플을 조정하는 단계; 및
    상기 중간 기간 후에, 상기 위상 에러를 반영하기 위해 상기 샘플링 인스턴트를 조정하는 단계를 포함하는, 레이턴시 감소 방법.
  12. 제 11 항에 있어서, 상기 방법은,
    아날로그 입력 신호를 수신하는 단계를 더 포함하고, 상기 아날로그 입력 신호는 그 안에 통합된 데이터 스트림을 포함하는, 레이턴시 감소 방법.
  13. 제 11 항에 있어서, 상기 검출된 출력과 상기 디지털 샘플을 비교하는 단계는 상기 중간 기간 동안에 상기 검출된 출력과 상기 조정된 디지털 샘플을 비교하고, 상기 중간 기간 후에 상기 검출된 출력과 상기 디지털 샘플을 바로 비교하는 단계를 포함하는, 레이턴시 감소 방법.
  14. 제 11 항에 있어서, 상기 아날로그-디지털 변환은 제 1 아날로그-디지털 변환이고, 상기 샘플링 인스턴트는 제 1 샘플링 인스턴트이고, 상기 디지털 샘플은 제 1 디지털 샘플이고, 상기 위상 에러를 반영하기 위해 상기 샘플링 인스턴트를 조정하는 단계는 제 2 샘플링 인스턴트를 제공하고, 상기 데이터 검출은 제 1 데이터 검출이고, 상기 검출된 출력은 제 1 검출된 출력이고, 상기 위상 에러는 제 1 위상 에러이고, 상기 중간 기간은 제 1 중간 기간이고, 상기 조정된 디지털 샘플은 제 1 조정된 디지털 샘플이고, 상기 방법은:
    제 2 디지털 샘플을 생성하기 위해 제 2 샘플링 인스턴트에서 제 2 아날로그-디지털 변환을 수행하는 단계;
    제 2 검출된 출력을 생성하기 위해 상기 제 2 디지털 샘플에 대한 제 2 데이터 검출을 수행하는 단계;
    제 2 위상 에러를 결정하기 위해 상기 제 2 검출된 출력과 상기 제 2 디지털 샘플을 비교하는 단계;
    제 2 중간 기간 동안에, 제 2 조정된 디지털 샘플을 생성하기 위해 상기 제 2 위상 에러를 반영하도록 상기 제 2 디지털 샘플을 조정하는 단계; 및
    상기 제 2 중간 기간 후에, 상기 제 2 위상 에러를 반영하기 위해 상기 샘플링 인스턴트를 조정하는 단계를 더 포함하는, 레이턴시 감소 방법.
  15. 제 14 항에 있어서, 상기 제 1 중간 기간은 상기 제 2 중간 기간에 앞서고, 0이 아닌 시간 기간이 상기 제 1 중간 기간과 상기 제 2 중간 기간 사이에 배치되는, 레이턴시 감소 방법.
  16. 제 14 항에 있어서, 상기 제 2 검출된 출력과 상기 제 2 디지털 샘플을 비교하는 단계는 상기 제 2 중간 기간 동안에 상기 제 2 검출된 출력과 상기 제 2 조정된 디지털 샘플을 비교하고, 상기 제 2 중간 기간 후에 상기 제 2 검출된 출력과 상기 제 2 디지털 샘플을 바로 비교하는 단계를 포함하는, 레이턴시 감소 방법.
  17. 데이터 프로세싱 시스템에 있어서,
    데이터 수신 장치를 포함하고, 상기 데이터 수신 장치는 매체로부터 아날로그 신호를 유도하고, 상기 데이터 수신 장치는:
    아날로그-디지털 변환기로서, 상기 아날로그 신호를 수신하고 제 1 샘플링 인스턴트에서 상기 아날로그 신호에 대응하는 제 1 디지털 신호를 제공하도록 동작 가능한, 상기 아날로그-디지털 변환기;
    데이터 검출기로서, 수정된 데이터 신호를 제공하기 위해 상기 제 1 디지털 신호에 대한 데이터 검출 프로세스를 수행하도록 동작 가능한, 상기 데이터 검출기;
    에러 결정 회로로서, 제 1 에러 표시를 결정하기 위해 상기 수정된 데이터 신호와 상기 제 1 디지털 신호의 유도체를 비교하도록 동작 가능한, 상기 에러 결정 회로;
    제 1 피드백 루프로서, 상기 제 1 에러 표시를 수신하고, 상기 아날로그-디지털 변환기로 하여금 제 2 샘플링 인스턴트에서 상기 아날로그 신호에 대응하는 제 2 디지털 신호를 제공하도록 하고, 상기 제 2 샘플링 인스턴트는 상기 제 1 에러 표시를 반영하도록 조정되는, 상기 제 1 피드백 루프; 및
    제 2 피드백 루프로서, 상기 제 1 에러 표시를 수신하고, 상기 에러 결정 회로가 조정된 상기 제 1 디지털 신호의 상기 유도체에 적어도 부분적으로 기초하여 제 2 에러 표시를 결정하도록 상기 제 1 디지털 신호의 상기 유도체를 조정하는, 상기 제 2 피드백 루프를 포함하는, 데이터 프로세싱 시스템.
  18. 제 17 항에 있어서, 상기 제 2 피드백 루프는 보간기, 합산 요소 및 지연 요소를 포함하고, 상기 제 1 디지털 신호의 상기 유도체는 중간 기간 동안에 상기 제 1 에러 표시를 보상하기 위해 시간 상으로 보간된 상기 제 1 디지털 신호에 대응하고, 상기 합산 요소 및 상기 지연 요소 모두는 상기 제 1 에러 표시를 수신하고, 상기 합산 요소는 상기 제 1 에러 표시의 지연된 버전에서 상기 제 1 에러 표시를 감산하도록 동작 가능하고, 상기 합산 요소의 출력은 상기 보간기에 의해 보간된 시간의 양을 관리하는데 이용되는, 데이터 프로세싱 시스템.
  19. 제 17 항에 있어서, 상기 데이터 수신 장치는 무선 수신기이고, 상기 매체는 무선 전송 매체인, 데이터 프로세싱 시스템.
  20. 제 17 항에 있어서, 상기 데이터 프로세싱 시스템은 하드 디스크 시스템이고, 상기 매체는 자기 저장 매체인, 데이터 프로세싱 시스템.
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