JP4916691B2 - 信号処理装置および記憶システム - Google Patents

Description

本発明は、記憶媒体へのアクセス技術に関し、特に、信号処理装置、信号処理方法、および記憶システムに関する。

近年、ディスクドライブの分野では、記録密度の向上が可能な垂直磁気記録方式のディスク記憶装置が注目されている。従来の長手磁気記録方式のディスクドライブでは、２値の記録データに対応する磁化がディスク媒体の長手方向に形成される。これに対して、垂直磁気記録方式のディスクドライブでは、当該磁化がディスク媒体の深さ方向に形成される。

一般的に、ディスクドライブでは、データは、ＮＲＺ（ｎｏｎ ｒｅｔｕｒｎ ｔｏ ｚｅｒｏ）記録符号方法によりディスク媒体上に記録される。このディスク媒体上からヘッドにより記録データが読出された場合、長手磁気記録方式では、その再生信号（リード信号）はダイパルス信号列となる。一方、垂直磁気記録方式では、当該再生信号は、直流（ＤＣ）の低周波成分を含むパルス信号列となる。

一般的に、ディスクドライブのリードチャネル系（リードアンプを含む再生信号処理系）では、リードアンプやＡＣカップリングなどのアナログフロントエンド回路は、低域遮断特性を持っている。これは、再生信号から不要な低域ノイズ成分を除去して、再生信号のＳＮＲ（信号／ノイズレート）を改善するなどの理由からである。

垂直磁気記録方式では、再生信号には低周波成分が含まれるため、低域遮断特性を持つアナログフロントエンド回路により低域ノイズ成分がカットされると、再生信号のベースラインが変動する現象が確認されている。このような再生信号のベースライン変動が起きると、再生信号から記録データを復号化するときに、エラーレート（復号誤り率）が高くなるという問題が生じる。

これを改善するためには、リードチャネル系の低域遮断周波数を低下させることが考えられる。しかしながら、単に通過帯域を広げると、低域ノイズ成分をカットできないため、再生信号のＳＮＲ劣化を招く。また、特に、リードアンプは、一般的に１／ｆノイズなどの低周波ノイズに敏感であるため、一段とＳＮＲが劣化する。従って、垂直磁気記録方式では、単純にリードチャネル系の低域遮断周波数を低下させると、エラーレートが逆に高くなる。

従来のベースライン変動に対処する方法としては、ベースラインの理想値を求め、現実のベースラインの値と差分をとり、その値をＡＤ変換器の手前にフィードバックして補正する技術が提案されている（例えば、特許文献１を参照）。また、ベースラインの変動成分の逆特性を求め、変動したベースラインとの差分を求めることにより、変動のないベースラインを得る技術が提案されている（例えば、特許文献２を参照）。また、アナログ信号の直流成分を検出し、その合計値を使ってベースライン変動を補正する方法が提案されている（例えば、特許文献３を参照）。

特開２００４−１２７４０９号公報 特開平１１−１８５２０９号公報 特開平１１−２６６１８５号公報

本発明者はこうした状況下、以下の課題を認識するに至った。従来は、ベースラインを補正する補正量を計算し、前段にフィードバックして補正していたため、補正量の計算等による時間だけ、補正をする時期が遅くなってしまう。近年の記憶装置は、１Ｇ ｂｐｓを超える速度で読み書きのアクセスを行うことが要求されているため、この遅延は致命的となりうる。すなわち、ベースライン補正を行ったとしても、その補正に用いる補正量は、過去のデータに基づいて求めたものであるので、正確な補正ができないこととなる。したがって、より高速でアクセスすることが求められる場合は、このベースラインの変動がエラー訂正などの後段の回路に悪影響を与えてしまうといった点が課題となる。

本発明はこうした状況に鑑みてなされたものであり、その目的は、高速でアクセスすることが求められる記憶装置において、効率良くベースラインの変動を補正することのできる記憶装置を提供することにある。

上記課題を解決するために、本発明のある態様の信号処理装置は、入力信号に所定の処理が施される処理経路中に設けられた複数のベースライン変動補正部を有し、ベースライン変動補正部の少なくとも１つは、補正の許否を制御する補正許可制御部を有し、ベースライン変動補正部のそれぞれにより、補正許可制御部の制御に基づいて、信号のベースライン変動の補正を順次実施する。

この態様によると、ベースラインの補正をすべきか否かを判断して、ベースライン変動の補正を行うので、効率的にベースライン変動の補正ができる。なお、「所定の処理が施される処理経路」とは、入力信号に対しアナログデジタル変換を行うアナログデジタル変化器や、フィルタ処理を行うフィルタなどの処理を含む処理経路をいう。

本発明の別の態様もまた、信号処理装置である。この装置は、信号処理装置において、複数のベースライン変動補正部のうち、最後段に設けられたベースライン変動補正部のみが、補正許可制御部を有する。

この態様によると、最後段のベースライン変動補正部のみが補正許可制御部を有するので、効率的にベースラインの変動を補正できる。

本発明のさらに別の態様もまた、信号処理装置である。この装置は、信号処理装置において、補正許可制御部は、ベースライン変動の補正を不要と判定した場合、少なくとも１つのベースライン変動補正部による補正を禁止する。

この態様によると、補正を不要と判定したときは補正を行わないので、効率的にベースライン変動の補正ができる。

本発明のさらに別の態様もまた、信号処理装置である。この装置は、信号処理装置において、補正許可制御部は、ベースライン変動量が所定のしきい値より小さい場合は、ベースライン変動の補正を不要と判定する。

この態様によると、しきい値により、補正をすべきか否かを判定するので、柔軟な制御が可能となる。

本発明のさらに別の態様もまた、信号処理装置である。この装置は、信号処理装置において、補正許可制御部は、ベースライン変動補正部の入力信号の平均値を用いることによって、ベースライン変動量を導出する。

この態様によると、平均値を用いて導出したベースライン変動量を用いて、補正の許否を判断するので、雑音などの影響を受けないで、正確に判断できる。

本発明のさらに別の態様もまた、信号処理装置である。この装置は、信号処理装置において、少なくとも最前段に置かれるベースライン変動補正部はフィードバック制御によりベースライン変動の補正を実施する。

この態様によると、最前段のベースライン変動補正部はフィードバック制御によってベースライン変動の補正を実施するので、効率的にベースラインの変動を補正することができる。

本発明のさらに別の態様もまた、信号処理装置である。この装置は、信号処理装置において、少なくとも最後段に置かれるベースライン変動補正部はフィードフォワード制御によりベースライン変動の補正を実施する。

この態様によると、最後段に置かれるベースライン変動補正部はフィードフォワード制御によりベースライン変動の補正を実施するので、ベースラインの瞬時変動に対して追従することができる。

本発明のさらに別の態様もまた、信号処理装置である。この装置は、信号処理装置において、少なくとも１つのベースライン変動補正部は、ベースライン変動補正部の入力信号の平均値に応じた値をベースライン変動量として、ベースライン変動の補正を実施する。

この態様によると、平均値に応じた値をベースラインの変動量とするので、雑音などによるノイズの影響を軽減でき、精確にベースライン変動を補正できる。

本発明のさらに別の態様は、信号処理装置である。この装置は、信号処理装置において、最後段に設けられるベースライン変動補正部は、平均値の平均区間を、他のベースライン変動補正部よりも短く設定する。

この態様によると、最後段のベースライン変動補正部は、平均区間が最も短くすることで、反応速度を高めることができ、ベースラインの瞬時変動にも追従して補正できる。

本発明のさらに別の態様もまた、信号処理装置である。この装置は、信号処理装置において、最後段に設けられるベースライン変動補正部は、所定の係数を、他のベースライン変動補正部よりも大きく設定する。

この態様によると、最後段のベースライン変動補正部の所定の係数を、他の係数よりも大きくすることで、反応速度を高めることができ、ベースラインの瞬時変動にも追従して補正できる。

本発明のさらに別の態様もまた、信号処理装置である。この装置は、信号処理装置において、最前段に設けられるベースライン変動補正部は、平均値の平均区間を、他のベースライン変動補正部よりも長く設定する。

この態様によると、最前段のベースライン変動補正部の平均区間を長くすることで、長期的なベースライン変動の傾向を予測することができ、先読みしてベースラインの変動を補正することができる。

本発明のさらに別の態様もまた、信号処理装置である。この装置は、信号処理装置において、最前段に設けられるベースライン変動補正部は、所定の係数を、他のベースライン変動補正部よりも小さく設定する。

この態様によると、最前段のベースライン変動補正部において、所定の係数を他の係数より小さく設定することによって、反応速度を遅くすることができる。

本発明のさらに別の態様もまた、信号処理装置である。この装置は、信号処理装置であって、処理経路中にはＡ／Ｄ変換器が設けられ、複数のベースライン変動補正部のうち少なくとも２つのベースライン変動補正部は、Ａ／Ｄ変換器の後段に設けられ、当該Ａ／Ｄ変換器に対し、より近くに設けられているベースライン変動補正部の平均区間は、当該Ａ／Ｄ変換器より遠くに設けられているベースライン変動補正部よりも長く設定されている。

この態様によると、平均区間の長さを、Ａ／Ｄ変換器に近いベースライン変動補正部においては長く、Ａ／Ｄ変換器から遠いベースライン変動補正部は短くすることによって、ベースラインの瞬時変動と長期変動の双方に対応して補正できる。

本発明のさらに別の態様もまた、信号処理装置である。この装置は、信号処理装置であって、処理経路中にはＡ／Ｄ変換器が設けられ、複数のベースライン変動補正部のうち少なくとも２つのベースライン変動補正部は、Ａ／Ｄ変換器の後段に設けられ、当該Ａ／Ｄ変換器に対し、より近くに設けられているベースライン変動補正部の所定の係数は、当該Ａ／Ｄ変換器より遠くに設けられているベースライン変動補正部よりも小さく設定されている。

この態様によると、所定の係数を、Ａ／Ｄ変換器に近いベースライン変動補正部においては小さく、Ａ／Ｄ変換器から遠いベースライン変動補正部は大きくすることによって、ベースラインの瞬時変動と長期変動の双方に対応して補正できる。

本発明のさらに別の態様もまた、信号処理装置である。この装置は、信号処理装置であって、処理経路中にはＡ／Ｄ変換器が設けられ、複数のベースライン変動補正部のうち少なくとも２つのベースライン変動補正部は、Ａ／Ｄ変換器を挟んで設けられ、当該Ａ／Ｄ変換器の前段に設けられているベースライン変動補正部の平均区間は、当該Ａ／Ｄ変換器の後段に設けられているベースライン変動補正部よりも長く設定されている。

この態様によると、平均区間の長さを、Ａ／Ｄ変換器の前段のベースライン変動補正部においては長く、Ａ／Ｄ変換器の後段のベースライン変動補正部は短くすることによって、ベースラインの瞬時変動と長期変動の双方に対応して補正できる。

本発明のさらに別の態様もまた、信号処理装置である。この装置は、信号処理装置であって、処理経路中にはＡ／Ｄ変換器が設けられ、複数のベースライン変動補正部のうち少なくとも２つのベースライン変動補正部は、Ａ／Ｄ変換器を挟んで設けられ、当該Ａ／Ｄ変換器に対し、より近くに設けられているベースライン変動補正部の所定の係数は、当該Ａ／Ｄ変換器の後段に設けられているベースライン変動補正部よりも小さく設定されている。

この態様によると、所定の係数を、Ａ／Ｄ変換器の前段のベースライン変動補正部においては小さく、Ａ／Ｄ変換器の後段のベースライン変動補正部は大きくすることによって、それぞれのベースライン変動補正部の役割を分担して、ベースラインの瞬時変動と長期変動の双方に対応して補正できる。

本発明のさらに別の態様は、信号処理方法である。この方法は、入力信号に所定の処理が施される処理経路ステップ中に実施される複数のベースライン変動補正ステップであって、ベースライン変動補正ステップの少なくとも１つは、補正の許否を制御する補正許可制御ステップを有し、ベースライン変動補正ステップのそれぞれにより、補正許可制御ステップの制御に基づいて、信号のベースライン変動の補正を順次実施する。

この態様によると、ベースラインの補正をすべきか否かを判断して、ベースライン変動の補正を行うので、効率的にベースライン変動の補正ができる。

本発明のさらに別の態様は、記憶システムである。この記憶システムは、データを記憶装置に書き込むライトチャネルと、記憶装置に記憶されているデータを読み出すリードチャネルを有する信号記憶システムであって、ライトチャネルは、データをランレングス符号化する第１の符号化部と、第１の符号化部で符号化されたデータを低密度パリティ検査符号を用いてさらに符号化する第２の符号化部と、第２の符号化部で符号化されたデータを記憶装置に書き込む書き込み部と、を有し、リードチャネルは、記憶装置から読み出したデータのベースライン変動を補正する複数のベースライン変動補正部と、ベースライン変動補正部でベースラインが補正されたデータの尤度を計算して軟判定値を出力するソフト出力検出部と、ソフト出力検出部から出力されたデータを復号する、第２の符号化部に対応する、第２の復号部と、第２の復号部で復号されたデータを復号する、第１の符号化部に対応する、第１の復号部と、を有し、ベースライン変動補正部の少なくとも１つは、補正の許否を制御する補正許可制御部を有し、ベースライン変動補正部のそれぞれにより、補正許可制御部の制御に基づいて、信号のベースライン変動の補正を順次実施する。

この態様によると、ベースライン変動を効率的に補正できるので、後段の復号部などに対するベースラインの変動による影響を低減することができ、より高速に記憶システムにアクセスすることができる。

本発明のさらに別の態様もまた、記憶システムである。この記憶システムは、記憶システムにおいて、当該記憶システムは、さらに、データを記憶する記憶装置と、記憶装置へのデータの書き込みと、記憶装置からのデータの読み出しとを制御する制御部と、を有し、リードチャネルは、制御部の指示に従って、記憶装置に記憶されているデータを読み出し、ライトチャネルは、制御部の指示に従って、所定のデータを記憶装置に書き込む。

この態様によると、ベースライン変動を効率的に補正できるので、後段の復号部などに対するベースラインの変動による影響を低減することができ、より高速に記憶システムにアクセスすることができる。

本発明のさらに別の態様は、半導体集積回路である。この半導体集積回路は、データを記憶装置に書き込むライトチャネルと、記憶装置に記憶されているデータを読み出すリードチャネルを有する半導体集積回路であって、ライトチャネルは、データをランレングス符号化する第１の符号化部と、第１の符号化部で符号化されたデータを低密度パリティ検査符号を用いて符号化する第２の符号化部と、第２の符号化部で符号化されたデータを記憶装置に書き込む書き込み部と、を有し、リードチャネルは、記憶装置から読み出したデータのベースライン変動を補正する複数のベースライン変動補正部と、ベースライン変動補正部でベースラインが補正されたデータの尤度を計算して軟判定値を出力するソフト出力検出部と、ソフト出力検出部から出力されたデータを復号する、第２の符号化部に対応する第２の復号部と、第２の復号部で復号されたデータを復号する、第１の符号化部に対応する第１の復号部と、を有する。ベースライン変動補正部の少なくとも１つは、補正の許否を制御する補正許可制御部を有し、ベースライン変動補正部のそれぞれにより、補正許可制御部の制御に基づいて、信号のベースライン変動の補正を順次実施する。また、少なくとも１つの半導体基板上に一体集積化されている。

この態様によると、ベースライン変動を効率的に補正できるので、後段の復号部などに対するベースラインの変動による影響を低減することができ、余分なハードウェアを搭載する必要がなくなるので、低規模な半導体集積回路を実現できる。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、高速アクセスを行う記憶装置において、ベースライン変動を補正することができる。

以下、図面を参照して本発明の実施の形態（以下、「実施形態」という。）について説明する。

（第１の実施形態）
本発明の第１の実施形態を具体的に説明する前に、まず本実施形態にかかる記憶装置について簡単に述べる。本実施形態にかかる記憶装置は、ハードディスクコントローラと、磁気ディスク装置と、リードチャネルとライトチャネルを含むリードライトチャネルと、を有する。リードチャネルにおいては、磁気ディスク装置から読み出したデータに対し、フィードフォワード制御をもって、前述したベースライン変動を補正する。このような構成をとることにより、ベースラインが瞬時に大きく変動した場合であっても、補正の際に要する遅延の影響を受けないで、ベースライン変動を効率良く補正することができる。詳細は後述する。

図１は、本発明の第１の実施形態に係る磁気ディスク装置１００の構成を示す図である。図１の磁気ディスク装置１００は、大きく分けて、ハードディスクコントローラ１（以下、「ＨＤＣ１」と略記する。）、中央処理演算装置２（以下、「ＣＰＵ２」と略記する。）、リードライトチャネル３（以下、「Ｒ／Ｗチャネル３」と略記する。）、ボイスコイルモータ／スピンドルモータ制御部４（以下、「ＶＣＭ／ＳＰＭ制御部４」と略記する。）、及びディスクエンクロージャ５（以下、「ＤＥ５」と略記する。）からなる。一般に、ＨＤＣ１、ＣＰＵ２、Ｒ／Ｗチャネル３、及びＶＣＭ／ＳＰＭ制御部４は同一の基板上に構成される。

ＨＤＣ１は、ＨＤＣ１全体を制御する主制御部１１、データフォーマット制御部１２、誤り訂正符号化制御部１３（以下、「ＥＣＣ制御部１３」と略記する。）及びバッファＲＡＭ１４を含む。ＨＤＣ１は、図示しないインタフェース部を介してホストシステムと接続される。また、Ｒ／Ｗチャネル３を介して、ＤＥ５と接続されており、主制御部１１の制御により、ホストとＤＥ５の間のデータ転送を行う。このＨＤＣ１には、Ｒ／Ｗチャネル３で生成されるリードリファレンスクロック（ＲＲＣＫ）が入力される。データフォーマット制御部１２は、ホストから転送されたデータをディスク媒体５０上に記録するのに適したフォーマットに変換し、逆に、ディスク媒体５０から再生されたデータをホストに転送するのに適したフォーマットに変換する。ディスク媒体５０は、たとえば、磁気ディスクを含む。ＥＣＣ制御部１３は、ディスク媒体５０から再生されたデータに含まれる誤りの訂正及び検出を可能にするために、記録するデータを情報シンボルとして、冗長シンボルを付加する。またＥＣＣ制御部１３は、再生されたデータに誤りが生じているかを判断し、誤りがある場合には訂正或いは検出を行う。但し、誤りが訂正できるシンボル数は有限であり、冗長データの長さに関係する。即ち、多くの冗長データを付加するとフォーマット効率が悪化するため、誤り訂正可能シンボル数とはトレードオフとなる。ＥＣＣとしてリードソロモン（ＲＳ）符号を利用して誤り訂正を行う場合、（冗長シンボル数／２）個までの誤りを訂正できる。バッファＲＡＭ１４は、ホストから転送されたデータを一時的に保存し、適切なタイミングでＲ／Ｗチャネル３に転送する。逆に、Ｒ／Ｗチャネル３から転送されたリードデータを一時的に保存し、ＥＣＣ復号処理などの終了後、適切なタイミングでホストに転送する。

ＣＰＵ２は、フラッシュＲＯＭ２１（以下、「ＦＲＯＭ２１」と略記する。）、及びＲＡＭ２２を含み、ＨＤＣ１、Ｒ／Ｗチャネル３、ＶＣＭ／ＳＰＭ制御部４、及びＤＥ５と接続される。ＦＲＯＭ２１には、ＣＰＵ２の動作プログラムが保存されている。

Ｒ／Ｗチャネル３は、ライトチャネル３１とリードチャネル３２とに大別され、ＨＤＣ１との間で記録するデータ及び再生されたデータの転送を行う。また、Ｒ／Ｗチャネル３は、ＤＥ５と接続され、記録信号の送信、再生信号の受信を行う。詳細は後述する。

ＶＣＭ／ＳＰＭ制御部４は、ＤＥ５中のボイスコイルモータ５２（以下、「ＶＣＭ５２」と略記する。）とスピンドルモータ５３（以下、「ＳＰＭ５３」と略記する。）を制御する。

ＤＥ５は、Ｒ／Ｗチャネル３と接続され、記録信号の受信、再生信号の送信を行う。またＤＥ５は、ＶＣＭ／ＳＰＭ制御部４と接続されている。ＤＥ５は、ディスク媒体５０、ヘッド５１、ＶＣＭ５２、ＳＰＭ５３、及びプリアンプ５４等を有している。図１の磁気ディスク装置１００においては、ディスク媒体５０が１枚であり、且つヘッド５１がディスク媒体５０の一方の面側のみに配置されている場合を想定しているが、複数のディスク媒体５０が積層配置された構成であってもよい。また、ヘッド５１は、ディスク媒体５０の各面に対応して設けられるのが一般的である。Ｒ／Ｗチャネル３により送信された記録信号は、ＤＥ５内のプリアンプ５４を経由してヘッド５１に供給され、ヘッド５１によりディスク媒体５０に記録される。逆に、ヘッド５１によりディスク媒体５０から再生された信号は、プリアンプ５４を経由してＲ／Ｗチャネル３に送信される。ＤＥ５内のＶＣＭ５２は、ヘッド５１をディスク媒体５０上の目標位置に位置決めするために、ヘッド５１をディスク媒体５０の半径方向に移動させる。また、ＳＰＭ５３は、ディスク媒体５０を回転させる。

ここで、図２を用いて、Ｒ／Ｗチャネル３について説明する。図２は、図１のＲ／Ｗチャネル３の構成を示す図である。Ｒ／Ｗチャネル３は、大きく分けて、ライトチャネル３１とリードチャネル３２から構成される。

ライトチャネル３１は、バイトインターフェース部３０１、スクランブラ３０２、ランレングス制御符号化部３０３（以下、「ＲＬＬ符号化部３０３」と略記する。）、低密度パリティチェック符号化部３０４（以下、「ＬＤＰＣ符号化部３０４」と略記する。）、書き込み補償部３０５（以下、「ライトプリコン部３０５」と略記する。）、ドライバ３０６を含む。

バイトインターフェース部３０１では、ＨＤＣ１から転送されたデータが入力データとして処理される。メディア上に書き込むデータは１セクタ単位でＨＤＣ１から入力される。このとき１セクタ分のユーザデータ（５１２バイト）だけでなく、ＨＤＣ１によって付加されたＥＣＣバイトも同時に入力される。データバスは通常１バイト（８ビット）であり、バイトインターフェース部３０１により入力データとして処理される。スクランブラ３０２はライトデータをランダムな系列に変換する。同じパターンのデータの繰り返しは、リード時における検出性能に悪影響を与え、エラーレートを悪化させるのを防ぐためである。ＲＬＬ符号化部３０３は０の最大連続長を制限するためのものである。０の最大連続長を制限することによりリード時の自動利得制御部３１７（以下、「ＡＧＣ３１７」と略記する。）などに適したデータ系列にする。

ＬＤＰＣ符号化部３０４は、データ系列をＬＤＰＣ符号化して冗長ビットであるパリティビットを含む系列生成する役割を有する。ＬＤＰＣ符号化は、生成行列と呼ばれるｋ×ｎの行列に、長さｋのデータ系列を左から掛け合わせることで行う。この生成行列に対応する検査行列Ｈに含まれる各要素は、０もしくは１であり、１の数が０の数に比べて少ないことから、低密度パリティ検査符号（Ｌｏｗ Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ Ｃｏｄｅｓ）と呼ばれている。この１と０の配置を利用することによって、後述するＬＤＰＣ復号部３２２にて、効率的にエラーの訂正を行うことができる。

ライトプリコン部３０５は、メディア上の磁化転移の連続による非線形歪を補償する回路である。ライトデータから補償に必要なパターンを検出し、正しい位置で磁気転移が生ずるようにライト電流波形を予め調整をする。ドライバ３０６は擬似ＥＣＬレベルに対応した信号を出力するドライバである。ドライバ３０６からの出力は図示しないＤＥ５に送られ、プリアンプ５４を通してヘッド５１に送られ、ライトデータがディスク媒体５０上に記録される。

リードチャネル３２は、可変利得増幅器３１１（以下、「ＶＧＡ３１１」と略記する。）、ローパスフィルタ３１２（以下、「ＬＰＦ３１２」と略記する。）、ＡＧＣ３１７、アナログ／ディジタル変換器３１３（以下、「ＡＤＣ３１３」と略記する。）、周波数シンセサイザ３１４、フィルタ３１５、ソフト出力検出部３２０、ＬＤＰＣ復号部３２２、同期信号検出部３２１、ランレングス制御復号部３２３（以下、「ＲＬＬ復号部３２３」と略記する。）、デスクランブラ３２４、第１ベースライン変動補正部（ｆｉｒｓｔ ｂａｓｅｌｉｎｅ ｗａｎｄｅｒ ｃｏｒｒｅｃｔｏｒ）３３０とから構成されている。

ＶＧＡ３１１及びＡＧＣ３１７は、図示しないプリアンプ５４から送られたデータのリード波形の振幅の調整を行う。ＡＧＣ３１７は理想的な振幅と実際の振幅を比較し、ＶＧＡ３１１に設定すべきゲインを決定する。ＬＰＦ３１２は、カットオフ周波数とブースト量を調整することができ、高周波ノイズの低減と部分応答（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ。以下、「ＰＲ」と略記する。）波形への等化の一部を担う。ＬＰＦ３１２でＰＲ波形への等化を行うが、ヘッドの浮上量変動、媒体の不均一性、モータの回転変動などの多くの要因により、アナログのＬＰＦによる完全な等化は難しいので、後段に配置され、よりフレキシビリティに富んだフィルタ３１５を用いて、再度ＰＲ波形への等化を行う。フィルタ３１５は、そのタップ係数を適応的に調整する機能を有していてもよい。周波数シンセサイザ３１４は、ＡＤＣ３１３のサンプリング用クロックを生成する。ＡＤＣ３１３は、ＡＤ変換により直接同期サンプルを得る構成とした。なお、この構成の他に、ＡＤ変換により非同期サンプルを得る構成であってもよい。この場合は、ゼロ相リスタート部、タイミング制御部、及び補間フィルタをさらにＡＤＣ３１３の後段に設ければよい。非同期サンプルから同期サンプルを得る必要があり、これらのブロックがその役割を担う。ゼロ相リスタート部は初期位相を決定するためのブロックで、できるだけ早く同期サンプルを得るために用いられる。初期位相を決定した後は、タイミング制御部で理想的なサンプル値と実際のサンプル値を比較し、位相のずれを検出する。これを用いて補間フィルタのパラメータを決定することにより、同期サンプルを得ることができる。

第１ベースライン変動補正部３３０は、フィードフォワード制御にて、ベースラインの変動を補正する。詳細は後述する。

ソフト出力検出部３２０は、符号間干渉に伴う復号特性の劣化を回避するために、ビタビアルゴリズムの一種であるソフト出力ビタビアルゴリズム（Ｓｏｆｔ−Ｏｕｔｐｕｔ Ｖｉｔｅｒｂｉ Ａｌｇｏｒｉｔｈｍ。以下、「ＳＯＶＡ」と略記する。）が用いられる。すなわち、近年の磁気ディスク装置の記録密度の上昇に伴い、記録された符号間の干渉が大きくなり、復号特性が劣化するといった課題を解決するため、これを克服する方式として符号間干渉による部分応答を利用した最ゆう復号（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ ＭａｘｉｍｕｍＬｉｋｅｌｉｈｏｏｄ。以下、「ＰＲＭＬ」と略記する。）方式を用いる。ＰＲＭＬ方式は、再生信号の部分応答のゆう度を最大にする信号系列を求める方式である。ソフト出力検出部３２０からの出力はＬＤＰＣ復号部３２２のソフト値入力として用いることができる。例えば、ＳＯＶＡの出力として、（０．７１， ０．１８， ０．４５， ０．４５， ０．９）というソフト値が出力されたとする。これらの値は、０である可能性が大きいか、１である可能性が大きいかを数値で表している。例えば、１番目の０．７１は１である可能性が大きいことを示しており、４番目の０．４５は０である可能性が大きいが１である可能性も小さくはないことを意味する。従来のビタビディテクタの出力はハード値であり、ＳＯＶＡの出力を硬判定したものである。上記の例の場合、（１，０，０，０，１）である。ハード値は、０であるか、１であるかのみを表しており、どちらの可能性が高いかという情報が失われている。このためＬＤＰＣ復号部３２２にソフト値を入力する方が復号性能が良くなる。

ＬＤＰＣ復号部３２２は、ＬＤＰＣ符号化されているデータ系列から、ＬＤＰＣ符号化前の系列に復元する役割を有する。復号化の方法としては、主に、ｓｕｍ−ｐｒｏｄｕｃｔ復号法とｍｉｎ−ｓｕｍ復号法があり、復号性能の面ではｓｕｍ−ｐｒｏｄｕｃｔ復号法が有利であるが、ｍｉｎ−ｓｕｍ復号法はハードウェアによる実現が容易である特徴を持つ。ＬＤＰＣ符号を用いる実際の復号操作では、ソフト出力検出部３２０とＬＤＰＣ復号部３２２の間で繰り返し復号を行うことにより、非常に良好な復号性能を得ることができる。このために実際はソフト出力検出部３２０とＬＤＰＣ復号部３２２を複数段配列した構成が必要になる。一般的に、ＬＤＰＣ復号は、事前値と事後値と呼ばれる値を求め、さらに、デジタルゆう度検出用等化器（Ｄｉｇｉｔａｌ Ａｉｄｅｄ Ｅｑｕａｌｉｚｅｒ。以下、「ＤＡＥ」と略記する。）を介して、再度、事前値と事後値を計算する。所定の回数、もしくは、エラーが含まれなくなったと判断された場合、その時点で求まっているゆう度を硬判定し、２値の復号データを出力することとなる。ここで、エラーが含まれなくなったことは、冗長データ系列を含む復号データに検査行列を掛け合わせて、その結果が０行列であるか否かで判断できる。この場合において、結果が０行列になっていれば、訂正により復号データにエラーが含まれなくなったと判断され、また、結果が０行列以外であれば訂正しきれていないエラーが復号データに含まれていると判断されることとなる。他にエラーが含まれなくなったことを判断する方法としては、復号対象のデータのうち、冗長データ系列を除くデータ系列に、ＬＤＰＣ符号化時に用いた生成行列を掛け合わせて冗長ビットを求める。次に、冗長ビットを硬判定して、冗長データ系列と比較し、一致しているか否かによってエラーが訂正されているかどうかを判断する。ここで、硬判定とは、例えば、所定のしきい値より大きかった場合は、”１”と判定し、小さかった場合は、”０”と判定することなどをいう。

同期信号検出部３２１はデータの先頭に付加された同期信号（Ｓｙｎｃ Ｍａｒｋ）を検出し、データの先頭位置を認識する役割を有する。ＲＬＬ復号部３２３は、ＬＤＰＣ復号部３２２から出力されたデータに対して、ライトチャネル３１のＲＬＬ符号化部３０３の逆操作を行い、元のデータ系列に戻す。デスクランブラ３２４はライトチャネル３１のスクランブラ３０２の逆操作を行い、元のデータ系列に戻す。ここで生成されたデータはＨＤＣ１に転送される。

ここで、第１ベースライン変動補正部３３０について説明する。図３は、図２の第１ベースライン変動補正部３３０の構成を示す図である。第１ベースライン変動補正部３３０は、ベースライン変動量導出部３３２と、変動量微調整部３３４と、変動微補正部（ｆｉｎｅ ｗａｎｄｅｒ ｃｏｒｒｅｃｔｏｒ）３３６を含む。

図４は、図３のベースライン変動量導出部３３２の構成を示す図である。ベースライン変動量導出部３３２は、第１スライサ３４８と第１微補正量計算部３５０を含む。ベースライン変動量導出部３３２は、まず、フィルタ３１５から出力された信号を第１スライサ３４８の入力とし、３値の硬判定を行い、プラスマイナス０付近の値であるか、またはプラス側であるか、あるいはマイナス側であるかを判定する。次に、第１微補正量計算部３５０において、フィルタ３１５から出力された信号と、３値判定された値との差分をとることによって、３値のいずれかの値との距離を求める。

３値とは、たとえば、図示しないＡＤＣ３１３の出力において中間の値である０と、０にしきい値αを加えた値、すなわち、０＋αと、０からしきい値αを引いた値、すなわち、０−αと、の３つの値を指す。例えば、αを１とすると、（−１、０、＋１）の３値となる。３値の硬判定とは、例えば、硬判定の対象となるデータが「ＡＤＣ３１３の最小値の半分以下」の場合は「ＡＤＣ３１３の最小値」とし、「ＡＤＣ３１３の最大値の半分以上」の場合は「ＡＤＣ３１３の最大値」とし、それ以外の場合は、「±０」と判定することなどをいう。例えば、ＡＤＣ３１３の最大値が「＋１」であり、最小値が「−１」であった場合の３値の硬判定は、対象となるデータが「−０．５」以下であった場合は「−１」と判定され、また、「０．５」以上であった場合は「＋１」と判定され、また、「−０．５」より大きく「０．５」未満であった場合は「±０」と判定されることになる。

上述のような硬判定をすることによって、硬判定の対象となるデータがプラスとマイナスのいずれかにずれているかを判定し、その上で、第１微補正量計算部３５０によって、その値との距離を求める。その距離を、後述する第１平均化部３４０によって移動平均を計算することにより、どの程度信号がばらついているかの傾向を判断する。一般的に、図示しないＡＤＣ３１３の出力信号系列を長い区間で観測した場合、「＋１」と「−１」の個数はほぼ均等であるといえる。そうすると、長い区間で平均した場合、その平均値は、理想的には「±０」になるはずである。ところが、ベースラインが変動すると、ＡＤＣ３１３における「±０」がプラス側、または、マイナス側にずれたような現象を生じることとなるので、平均値をとっても「±０」にはならないこととなる。つまり、この平均値こそがベースラインの変動量といえ、この平均値を使って変動量を補正することによって、ベースライン変動を補正することができるようになる。

ここで、ベースラインの変動とは、ベースラインすなわちＡＤＣ３１３における「±０」の値がプラス側かマイナス側かのいずれかにずれることなどをいう。例えば、プラス方向に「＋１」ずれていた場合、本来「−１」の値をとっていたデータＤ１が「０」と判定され、「０」をとっていたデータＤ２が「＋１」と判定されることとなる。言い換えると、「−１」であるはずのデータＤ１がベースライン変動により「０」となることにより、図示しない後段のソフト出力検出部３２０に入力された「０」が、ソフト出力検出部３２０における処理において誤差を誘発し、さらに後段のＬＤＰＣ復号部３２２などにおいて、「１」か「−１」か判定することを難しくさせてしまう。同様に、「＋１」か「−１」か定かではない「０」であるはずのデータＤ２が、「＋１」にしか判定されないこととなってしまう。そうすると、後段のＬＤＰＣ復号部３２２などにおける結果において、データＤ１は、「−１」か「１」のいずれかの値として出力され、また、データＤ２は、「＋１」と判定されてしまう。ベースラインの変動がなかった場合に、データＤ１は必ず「−１」と判定され、また、データＤ２は「＋１」か「−１」のいずれかの値として判定されることと比べると、出力される結果において一致しない場合が生ずることとなる。そうすると、ＬＤＰＣ復号部３２２における復号能力を低下させ、または、繰り返し回数の増加などの遅延が生じ、結果的に、データの読み出し速度が大幅に低減してしまうこととなる。そこで、前述したようなフィードバック制御によって、ベースラインが瞬時に大きく変動した場合においても、追従して補正できる構成とし、ソフト出力検出部３２０、ＬＤＰＣ復号部３２２、およびそれらを搭載した記憶装置の性能を向上させることとした。

次に、変動量微調整部３３４について説明する。変動量微調整部３３４は、第１平均化部３４０と、第１重み付け部３４２を含む。第１平均化部３４０は、予め定められた区間における平均値を求める。本実施形態におけるベースラインの補正は、瞬時変動に追従することを目的とするので、第１平均化部３４０における平均処理は、区間平均ではなく、移動平均を用いる。また、第１重み付け部３４２は、第１平均化部３４０から出力された平均値と、予め定められた重み係数との乗算処理を行って微補正量を求める。なお、第１ベースライン変動補正部３３０は、フィードフォワード制御による補正であるので、この重み係数は、１以下であることが望ましい。

次に、変動微補正部３３６について説明する。変動微補正部３３６は、フィルタ３１５の出力から、変動量微調整部３３４によって求められた微補正量を減じる処理を行うことによって、ベースライン変動を微補正する。

なお、第１平均化部３４０における平均区間は、外部から与えられるものであってもよく、動的に変更されるものであってもよい。また、第１重み付け部３４２における重み係数は、外部から与えられるものであってもよく、動的に変更されるものであってもよい。

ここで、第１ベースライン変動補正部３３０の変形例について説明する。図５は、図２の第１ベースライン変動補正部３３０の構成の変形例を示す図である。なお、図３と共通する部分については同一の符号を付して説明を省略する。図３との相違点は、第１ベースライン変動補正部３３０が、第１補正許可制御部３３８と補正許可判定部３４４をさらに含む点である。さらに、ベースライン変動量導出部３３２は、第１平均化部３４０の出力結果を入力の一つとしている点である。

図６は、図５のベースライン変動量導出部３３２の構成を示す図である。ベースライン変動量導出部３３２は、第１セレクタ３４６と、第１スライサ３４８と、第１微補正量計算部３５０と、第２微補正量計算部３５１とを含む。図６のベースライン変動量導出部３３２は、まず、フィルタ３１５から出力信号と、図５に図示した第１平均化部３４０の出力である平均値とを第１セレクタ３４６の入力とする。第１セレクタ３４６は、外部から入力された制御信号に従って、フィルタ３１５から出力された信号と、そのフィルタ３１５の出力信号を補正した値のいずれかの値を第１スライサ３４８に出力する。ここでの補正は、第２微補正量計算部３５１によって、フィルタ３１５の出力から図５に図示した第１平均化部３４０の出力を減じることにより行われる。第１スライサ３４８および第１微補正量計算部３５０については、前述したものと同様であるので説明を省略する。

このように、フィルタ３１５からの出力信号そのものではなく、フィルタ３１５の出力信号を第１平均化部３４０から出力された平均値で補正した値を、微補正量の算出に用いることによって、より精度の良い微補正量を算出することができる。このような構成を採る理由は次の通りである。フィルタ３１５の出力信号はこの段階においてはまだベースライン変動がふくまれており正確な値ではないといえるからである。フィルタ３１５の出力信号を用いる代わりに、平均化され、ベースライン変動を補正した値を用いて第１スライサ３４８と第１微補正量計算部３５０によって微補正量を求めるということは、微補正量を補正するという効果を得るということである。そうすると、より精度の高い微補正量を求められ、正確なベースライン変動補正ができることとなる。

図７は、図５の補正許可判定部３４４の構成を示す図である。補正許可判定部３４４は、ベースライン変動の補正を行うか否かを判定する回路であり、第２セレクタ３５２と、第２スライサ３５４と、移動平均部３５６と、判定部３５８と、第３微補正量計算部３５３を含む。まず、第２セレクタ３５２において、外部から入力された制御信号に従って、フィルタ３１５の出力信号と、そのフィルタ３１５の出力信号を補正した値のいずれかの信号を第２セレクタ３５２に出力する。ここでの補正は、第３微補正量計算部３５３によって、フィルタ３１５の出力信号から第１平均化部３４０の出力信号を減じることにより行われる。第２セレクタ３５２において、第１平均化部３４０の出力信号を選択できるようにしたのは、前述した第１セレクタ３４６の場合と同様である。次に、第２スライサ３５４は、第２セレクタ３５２から出力された信号を、前述した第１スライサ３４８と同様に、硬判定する。移動平均部３５６は、硬判定された信号の移動平均を求める。判定部３５８は、移動平均された値と予め定められたしきい値とを比較して、ベースライン変動の補正をすべきか否かを示す信号を出力する。

具体的には、第２セレクタ３５２における硬判定が（−１，０，＋１）の３値のいずれかの値への判定であった場合、硬判定結果が「０」以外の場合は、ベースラインの変動があったとして補正を許可する旨の信号を出力する。また、「０」である場合は、ベースライン変動がなかったとして補正を許可しない旨を示す信号を出力する。このようにベースラインに変動がないといえる場合に補正を行うと、かえってベースラインの変動を発生させてしまう要因となりかねない。ゆえに、硬判定結果が「０」である場合は、補正を許可しないこととした。しかしながら、ノイズなどの影響により、図５のベースライン変動量導出部３３２によって計算された微補正量が「０」となることは希である。従って、あるしきい値「α」を用い、移動平均部３５６の出力値が「０±α」である場合は、補正を許可しない旨の信号を出力し、そうでない場合は、補正を許可する旨の信号を出力することとした。なお、２つのしきい値αとβを用いて、「０−β」より大きく「０＋α」より小さければ、ベースラインの変動がなかったものとして補正許可の判定をしてもよい。また、これらのしきい値を予め定めていてもよく、また、外部から指示するものであってもよく、また、動的に変化するものであってもよい。いずれの場合も同様な効果を得ることができる。

第１補正許可制御部３３８は、補正許可判定部３４４の判定結果に従って、変動微補正部３３６に出力する信号を選択する。具体的には、補正許可判定部３４４の判定結果が補正を許可する旨の信号であるときは、変動量微調整部３３４の出力結果をそのまま変動微補正部３３６に出力する。また、補正を許可しない旨の信号であるときは、変動微補正部３３６に「０」を出力する。変動微補正部３３６は、フィルタ３１５の出力信号から第１補正許可制御部３３８の出力信号を減じることによって、ベースライン変動の微補正を行う。

本実施形態によれば、ベースラインが瞬時に大きく変動した場合であっても、補正の際に要する遅延の影響を受けないで、ベースライン変動を効率良く補正することができる。また、外部からの選択信号にしたがって選択された平均値を使って変動量を補正し、補正された変動量を用いてベースライン変動を補正することによって、より精度の良い微補正量を算出することができる。また、ベースライン変動を精度良く補正することによって、誤り訂正の効果を向上することができる。また、誤り訂正の効果を向上することによって、記憶装置への読み書き制御を高速に行うことができる。

本実施形態において、図５において、第１平均化部３４０の出力信号を、ベースライン変動量導出部３３２の入力の一方、および補正許可判定部３４４の入力の一方に、入力するとして説明した。しかしながらこれに限らず、ベースライン変動量導出部３３２、補正許可判定部３４４に、第１重み付け部３４２の出力信号を入力してもよい。この場合であっても同様な効果をえることができる。また、図６において、第１セレクタ３４６の入力の一方には、第１平均化部３４０の出力信号でフィルタ３１５の出力信号を補正した信号が入力されるとして説明した。しかしながらこれに限らず、第１セレクタ３４６の入力の一方に、第１重み付け部３４２の出力信号でフィルタ３１５の出力信号を補正した信号を入力してもよい。この場合であっても同様な効果をえることができる。また、図７において、第２セレクタ３５２の入力の一方には、第１平均化部３４０の出力信号でフィルタ３１５の出力信号を補正した信号が入力されるとして説明した。しかしながらこれに限らず、第２セレクタ３５２の入力の一方に、第１重み付け部３４２の出力信号でフィルタ３１５の出力信号を補正した信号を入力してもよい。この場合であっても同様な効果をえることができる。

（第２の実施形態）
本発明の第２の実施形態を具体的に説明する前に、まず本実施形態にかかる記憶装置について簡単に述べる。本実施形態にかかる記憶装置は、ハードディスクコントローラと、磁気ディスク装置と、リードチャネルとライトチャネルを含むリードライトチャネルと、を有する。リードチャネルにおいては、磁気ディスク装置から読み出したデータに対し、フィードフォワード制御をもって、前述したベースライン変動を補正するとともに、ＡＤ変換器の後段において、フィードバック制御によるベースライン変動補正も行う。このような構成をとることにより、ベースラインが瞬時に大きく変動した場合だけでなく、長期間に徐々に変動していく場合にも、補正の際に要する遅延の影響を受けないで、ベースライン変動を効率良くかつ正確に補正することができる。詳細は後述する。

図８は、第２の実施形態にかかるＲ／Ｗチャネル３の構成を示す図である。Ｒ／Ｗチャネル３は、大きく分けて、ライトチャネル３１とリードチャネル３２から構成される。リードチャネル３２は、ＶＧＡ３１１、ＬＰＦ３１２、ＡＧＣ３１７、ＡＤＣ３１３、周波数シンセサイザ３１４、フィルタ３１５、ソフト出力検出部３２０、ＬＤＰＣ復号部３２２、同期信号検出部３２１、ランレングス制御復号部３２３、デスクランブラ３２４、第１ベースライン変動補正部３３０、第２ベースライン変動補正部４００とから構成されている。なお、第２ベースライン変動補正部４００を除く、図２と共通する部分については同一の符号を付して説明を省略する。

図９は、図８の第２ベースライン変動補正部４００の構成を示す図である。第２ベースライン変動補正部４００は、デジタル側変動量粗調整部４０２と、デジタル側変動粗補正部（ｄｉｇｉｔａｌ ｃｏａｒｓｅ ｗａｎｄｅｒ ｃｏｒｒｅｃｔｏｒ）４０８と、第２補正許可制御部４１０とを含む。また、デジタル側変動量粗調整部４０２は、第２平均化部４０４と、第２重み付け部４０６とを含む。

デジタル側変動量粗調整部４０２は、第２平均化部４０４と第２重み付け部４０６を含む。第２平均化部４０４は、後述するベースライン変動量導出部３３２の粗補正量計算部４１８の出力信号を入力とし、予め定められた長さの区間における平均値を求める。この平均値は、移動平均によって求められても良い。また、第２重み付け部４０６は、第２平均化部４０４から出力された平均値と、予め定められた重み係数との乗算処理を行ってデジタル側粗補正量を求める。なお、第２平均化部４０４における平均区間長は、第１平均化部３４０における平均区間よりも大きいことが望ましい。また、この平均区間長は、外部から与えられてもよく、動的に変化するものであってもよい。また、第２重み付け部４０６における重み係数は、１以下であることが望ましく、かつ、第１重み付け部３４２における重み係数よりも小さいことが望ましい。

第２平均化部４０４の平均区間を第１平均化部３４０の平均区間よりも長くし、かつ、第２重み付け部４０６における重み係数を第１重み付け部３４２における重み係数より小さくする理由は、次の通りである。第１平均化部３４０を含んでいる第１ベースライン変動補正部３３０と、第２平均化部４０４を含んでいる第２ベースライン変動補正部４００とで、それぞれの役割が異なるからである。すなわち、第１ベースライン変動補正部３３０においては、瞬時変動に対応することを目的としているのに対し、第２ベースライン変動補正部４００においては、第１ベースライン変動補正部３３０よりも長期的なベースラインの変動に追従するように補正を行うことを目的としており、この長期的なベースラインの変動量を求めるため、第２平均化部４０４は長区間の平均処理を行う必要が生じる。ここで、「長期的なベースラインの変動に追従するように補正を行う」とは、過去のベースラインの変動傾向から、将来の変動傾向を予測して、徐々に変動を補正することをいう。しかしながら、過去の変動傾向を使っても瞬時変動には対応できず、また、過去の変動傾向が常に将来の変動傾向に沿っているとは限らない。したがって、第２重み付け部４０６における重み係数を１以下とし、かつ、瞬時変動に追従するための第１重み付け部３４２における重み係数よりも小さい値としている。このように、第１ベースライン変動補正部３３０と第２ベースライン変動補正部４００で明確に役割を分担することによって、瞬時変動に追従し、かつ、長期的な変動にも追従して、ベースラインの変動を補正することができることとなる。

次に、第２補正許可制御部４１０について説明する。第２補正許可制御部４１０は、デジタル側変動粗補正部４０８に出力する信号を選択する。具体的には、予め定められた、もしくは外部から入力された補正の諾否に関する制御信号が補正を許可する旨の信号であるときは、デジタル側変動量粗調整部４０２の出力結果をそのままデジタル側変動粗補正部４０８に出力する。また、補正を許可しない旨の信号であるときは、デジタル側変動粗補正部４０８に「０」を出力する。デジタル側変動粗補正部４０８は、ＡＤＣ３１３の出力信号から第２補正許可制御部４１０の出力信号を減じることによって、ベースライン変動の粗補正を行う。

ここで、第２平均化部４０４の平均処理の入力信号を生成する図９のベースライン変動量導出部３３２について説明する。図１０は、図９のベースライン変動量導出部３３２の構成を示す図である。図１０のベースライン変動量導出部３３２は、第１セレクタ３４６、第１スライサ３４８、第１微補正量計算部３５０、第２微補正量計算部３５１、第３セレクタ４１４、第３スライサ４１６、および、粗補正量計算部４１８を含む。なお、図６のベースライン変動量導出部３３２と共通する部分については同一の符号を付して説明を省略する。

まず、フィルタ３１５から出力信号と、図５に図示した第１平均化部３４０の出力である平均値とを第３セレクタ４１４の入力とする。第３セレクタ４１４は、外部から入力された制御信号に従って、フィルタ３１５から出力された信号と、フィルタ３１５の出力信号を補正した信号のいずれかの値を第３スライサ４１６に出力する。ここでの補正は、第２微補正量計算部３５１によって、フィルタ３１５の出力信号から図５に図示した第１平均化部３４０の出力を減じることにより行われる。第３スライサ４１６および粗補正量計算部４１８については、それぞれ、第１スライサ３４８、第１微補正量計算部３５０と同様であるので説明を省略する。また、第３セレクタ４１４において、フィルタ３１５からの出力信号と、フィルタ３１５からの出力信号を補正した値のいずれかを選択できるようにした理由は、第１セレクタ３４６で説明した理由と同様であるので説明を省略する。このような構成をとることによって、より精度の良い粗補正量を算出することができる。

本実施形態によれば、ベースラインが瞬時に大きく変動した場合であっても、補正の際に要する遅延の影響を受けないで、ベースライン変動を効率良く補正することができる。また、２つのベースライン変動補正部の役割を分担することによって、瞬時変動に追従し、かつ、長期的な変動にも追従して、さらに、補正の際に要する遅延の影響を受けないで、ベースライン変動を効率良くかつ正確に補正することができる。また、外部からの選択信号にしたがって選択された平均値を使って変動量を補正し、補正された変動量を用いてベースライン変動を補正することによって、より精度の良い微補正量を算出することができる。また、第２ベースライン変動補正部４００においては、ベースライン変動量を独自に計算する回路を有さず、第１ベースライン変動補正部３３０のベースライン変動量導出部３３２にて計算されたベースライン変動量を流用することで、ハードウェア規模を低減させている。また、ベースライン変動を精度良く補正することによって、誤り訂正の効果を向上することができる。また、誤り訂正の効果を向上することによって、記憶装置への読み書き制御を高速に行うことができる。

本実施形態の図１０において、第１セレクタ３４６の入力の一方には、第１平均化部３４０の出力信号でフィルタ３１５の出力信号を補正した信号が入力されるとして説明した。しかしながらこれに限らず、第１セレクタ３４６の入力の一方に、第１重み付け部３４２の出力信号でフィルタ３１５の出力信号を補正した信号を入力してもよい。この場合であっても同様な効果をえることができる。また、第３セレクタ４１４の入力の一方には、第１平均化部３４０の出力信号でフィルタ３１５の出力信号を補正した信号が入力されるとして説明した。しかしながらこれに限らず、第１セレクタ３４６の入力の一方に、第１重み付け部３４２の出力信号でフィルタ３１５の出力信号を補正した信号を入力してもよい。この場合であっても同様な効果をえることができる。

（第３の実施形態）
本発明の第３の実施形態を具体的に説明する前に、まず本実施形態にかかる記憶装置について簡単に述べる。本実施形態にかかる記憶装置は、ハードディスクコントローラと、磁気ディスク装置と、リードチャネルとライトチャネルを含むリードライトチャネルと、を有する。リードチャネルにおいては、磁気ディスク装置から読み出したデータに対し、フィードフォワード制御をもって、前述したベースライン変動を補正する。さらに、ＡＤ変換器の前段、および後段の２段階においてベースライン変動を補正する。このような構成をとることにより、補正の際に要する遅延の影響を受けないで、ベースラインが瞬時に大きく変動した場合だけでなく、長期間に徐々に変動していく場合にも、ベースライン変動を効率良く、かつ正確に補正することができる。さらに、長期的な変動に対して、ＡＤ変換器の前後の２段階において補正を行うため、よりきめ細かな補正を行うことができる。詳細は後述する。

図１１は、第３の実施形態にかかるＲ／Ｗチャネル３の構成を示す図である。Ｒ／Ｗチャネル３は、大きく分けて、ライトチャネル３１とリードチャネル３２から構成される。リードチャネル３２は、ＶＧＡ３１１、ＬＰＦ３１２、ＡＧＣ３１７、ＡＤＣ３１３、周波数シンセサイザ３１４、フィルタ３１５、ソフト出力検出部３２０、ＬＤＰＣ復号部３２２、同期信号検出部３２１、ランレングス制御復号部３２３、デスクランブラ３２４、第１ベースライン変動補正部３３０、第２ベースライン変動補正部４００、第３ベースライン変動補正部５００とから構成されている。なお、図８と共通する部分については同一の符号を付して説明を省略する。

図１２は、図１１の第３ベースライン変動補正部５００の構成を示す図である。第３ベースライン変動補正部５００は、アナログ側変動量粗調整部５０２と、アナログ側変動粗補正部（ａｎａｌｏｇ ｃｏａｒｓｅ ｗａｎｄｅｒ ｃｏｒｒｅｃｔｏｒ）５０８と、第３補正許可制御部５１０とを含む。また、アナログ側変動量粗調整部５０２は、第３重み付け部５０６を含む。

アナログ側変動量粗調整部５０２は、第３重み付け部５０６を含む。第３重み付け部５０６は、前述した第２平均化部４０４の出力信号を入力とし、予め定められた重み係数との乗算処理を行ってアナログ側粗補正量を求める。なお、第３重み付け部５０６における重み係数は、１以下であることが望ましく、かつ、図示しない第１重み付け部３４２および第２補正許可制御部４１０における重み係数よりも小さいことが望ましい。

第３重み付け部５０６における重み係数を、第１重み付け部３４２および第２重み付け部４０６における重み係数より小さくする理由は、それぞの役割分担に相違があるからである。すなわち、第１重み付け部３４２を含む第１ベースライン変動補正部３３０においては、瞬時変動に対応することを目的としているのに対し、第３重み付け部５０６を含む第３ベースライン変動補正部５００においては、第１ベースライン変動補正部３３０よりも長期的なベースラインの変動に追従することを目的としているからである。また、４０６を含む第２ベースライン変動補正部４００の目的は、第３ベースライン変動補正部５００の目的と同様に長期的なベースライン変動の追従となるため、異なる重み係数をお互いに用いる。これは、それぞれ配置される個所によるもので、より前段に配置される第３ベースライン変動補正部５００は、より将来の信号を扱うことになる。前述したように、将来の信号であるほど、そのベースラインの変動は過去の変動傾向から予測できないため、第３重み付け部５０６の重み係数を第２重み付け部４０６の重み係数より小さくし、ゆるやかに補正することとした。このように、第１ベースライン変動補正部３３０、第２ベースライン変動補正部４００、および第３ベースライン変動補正部５００のそれぞれにおいて、明確に役割を分担することによって、瞬時変動に追従し、かつ、長期的な変動にも追従して、ベースラインの変動を補正することができることとなる。

次に、第３補正許可制御部５１０について説明する。第３補正許可制御部５１０は、アナログ側変動粗補正部５０８に出力する信号を選択する。具体的には、予め定められた、もしくは外部から入力された補正の諾否に関する制御信号が補正を許可する旨の信号であるときは、アナログ側変動量粗調整部５０２の出力結果をそのままアナログ側変動粗補正部５０８に出力する。また、補正を許可しない旨の信号であるときは、アナログ側変動粗補正部５０８に「０」を出力する。アナログ側変動粗補正部５０８は、ＶＧＡ３１１の出力信号から第３補正許可制御部５１０の出力信号を減じることによって、ベースライン変動の粗補正を行う。

本実施形態によれば、ベースラインが瞬時に大きく変動した場合であっても、補正の際に要する遅延の影響を受けないで、ベースライン変動を効率良く補正することができる。また、ＡＤ変換器の前段、および後段の２段階において長期的にベースライン変動を補正をすることにより、補正の際に要する遅延の影響を受けないで、ベースラインが瞬時に大きく変動した場合だけでなく、長期間に徐々に変動していく場合にも、ベースライン変動を効率良く、かつ正確によりきめ細かな補正を行うことができる。また、第３ベースライン変動補正部５００においては、ベースライン変動量を独自に計算する回路を有さず、第１ベースライン変動補正部３３０のベースライン変動量導出部３３２にて計算されたベースライン変動量を流用することで、ハードウェア規模を低減させている。また、外部からの選択信号にしたがって選択された平均値を使って変動量を補正し、補正された変動量を用いてベースライン変動を補正することによって、より精度の良い微補正量を算出することができる。また、ベースライン変動を精度良く補正することによって、誤り訂正の効果を向上することができる。また、誤り訂正の効果を向上することによって、記憶装置への読み書き制御を高速に行うことができる。

本実施形態において、第３ベースライン変動補正部５００をＶＧＡ３１１とＬＰＦ３１２との間に配置するとして説明した。しかしながらこれに限らず、第３ベースライン変動補正部５００を、ＶＧＡ３１１の前に配置してもよく、また、ＬＰＦ３１２の後段に配置してもよい。

以上、本発明を実施形態をもとに説明した。この実施形態は例示であり、実施形態相互の組み合わせ、または、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

本発明の第１の実施形態に係る磁気ディスク装置の構成を示す図である。 図１のＲ／Ｗチャネルの構成を示す図である。 図２の第１ベースライン変動補正部の構成を示す図である。 図３のベースライン変動量導出部の構成を示す図である。 図２の第１ベースライン変動補正部の構成の変形例を示す図である。 図５のベースライン変動量導出部の構成を示す図である。 図５の補正許可判定部の構成を示す図である。 本発明の第２の実施形態に係るＲ／Ｗチャネルの構成を示す図である。 図８の第２ベースライン変動補正部の構成を示す図である。 図９のベースライン変動量導出部の構成を示す図である。 本発明の第３の実施形態に係るＲ／Ｗチャネルの構成を示す図である。 図１１の第３ベースライン変動補正部の構成を示す図である。

符号の説明

１ ＨＤＣ、 ２ ＣＰＵ、 ３ Ｒ／Ｗチャネル、 ４ ＶＣＭ／ＳＰＭ制御部、 ５ ＤＥ、 １１ 主制御部、 １２ データフォーマット制御部、 １３ ＥＣＣ制御部、 １４ バッファＲＡＭ、 ２１ ＦＲＯＭ、 ２２ ＲＡＭ、 ３１ ライトチャネル、 ３２ リードチャネル、 ５０ ディスク媒体、 ５１ ヘッド、 ５２ ＶＣＭ、 ５３ ＳＰＭ、 ５４ プリアンプ、 ３０１ バイトインターフェース部、 ３０２ スクランブラ、 ３０３ ＲＬＬ符号化部、 ３０４ ＬＤＰＣ符号化部、 ３０５ ライトプリコン部、 ３０６ ドライバ、 ３１１ ＶＧＡ、 ３１２ ＬＰＦ、 ３１３ ＡＤＣ、 ３１４ 周波数シンセサイザ、 ３１５ フィルタ、 ３１７ ＡＧＣ、 ３２０ ソフト出力検出部、 ３２１ 同期信号検出部、 ３２２ ＬＤＰＣ復号部、 ３２３ ＲＬＬ復号部、 ３２４ デスクランブラ、 ３３０ 第１ベースライン変動補正部、 ３３２ ベースライン変動量導出部、 ３３４ 変動量微調整部、 ３３６ 変動微補正部、 ３３８ 第１補正許可制御部、 ３４０ 第１平均化部、 ３４２ 第１重み付け部、 ３４４ 補正許可判定部、 ３４６ 第１セレクタ、 ３４８ 第１スライサ、 ３５０ 微補正量計算部、 ３５２ 第２セレクタ、 ３５４ 第２スライサ、 ３５６ 移動平均部、 ３５８ 判定部、 ４００ 第２ベースライン変動補正部、 ４０２ デジタル側変動量粗調整部、 ４０４ 第２平均化部、 ４０６ 第２重み付け部、 ４０８ デジタル側変動粗補正部、 ４１０ 第２補正許可制御部、 ４１４ 第３セレクタ、 ４１６ 第３スライサ、 ４１８ 粗補正量計算部、 ５００ 第３ベースライン変動補正部、 ５０２ アナログ側変動量粗調整部、 ５０６ 第３重み付け部、 ５０８ アナログ側変動粗補正部、 ５１０ 第３補正許可制御部。

Claims (13)

1. アナログ信号をデジタル信号に変換するＡ／Ｄ変換器と、
   前記Ａ／Ｄ変換器から出力されるデジタル信号を受け、部分応答（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ）波形への等化を行うフィルタと、
   前記フィルタの後段に設けられ、前記フィルタを経たデジタル信号のベースラインの変動を補正する第１ベースライン変動補正部と、
   を備え、
   前記第１ベースライン変動補正部は、
   入力された前記デジタル信号を硬判定するスライサと、
   前記入力されたデジタル信号と前記スライサの硬判定値との差分を算出する変動量導出部と、
   前記変動量導出部の出力信号の移動平均を算出する第１平均化部と、
   前記入力されたデジタル信号から、前記第１平均化部の出力信号に応じた補正量を減ずる変動補正部と、
   前記第１平均化部の出力信号に応じて前記変動補正部による補正の許否を判定する補正許可判定部と、
   を含み、
   前記補正許可判定部は、
   前記フィルタの出力信号から前記第１平均化部の出力信号を減算する微変動量計算部と、
   前記微変動量計算部の出力信号を硬判定する第２スライサと、
   前記第２スライサにより硬判定された信号の移動平均を求める移動平均部と、
   前記移動平均部の出力信号と所定のしきい値の比較結果に応じて、ベースライン変動の補正をすべきか否かを判定する判定部と、
   を含み、
   前記判定部によって補正を禁止すべき判定がされた場合、前記変動補正部に入力される補正量の値がゼロとなることを特徴とする信号処理装置。
2. 前記スライサは、前記デジタル信号に代えて、前記デジタル信号と前記第１平均化部の出力信号の差分を、硬判定することを特徴とする請求項１に記載の信号処理装置。
3. 請求項１または２に記載の信号処理装置において、前記第１ベースライン変動補正部より前段に設けられた第２ベースライン変動補正部をさらに備え、第２ベースライン変動補正部はフィードバック制御によりベースライン変動の補正を実施することを特徴とする信号処理装置。
4. 請求項１乃至３のいずれかに記載の信号処理装置において、前記第１ベースライン変動補正部は、前記第１平均化部の出力信号に所定の係数を乗じて前記補正量を生成する乗算部をさらに備えることを特徴とした信号処理装置。
5. 請求項３に記載の信号処理装置において、
   前記第２ベースライン変動補正部は、前記変動量導出部の出力値を移動平均する平均化部を備え、
   前記第１ベースライン変動補正部は、前記第１平均化部の平均区間を、前記第２ベースライン変動補正部の平均化部よりも短く設定することを特徴とする信号処理装置。
6. 請求項５に記載の信号処理装置において、
   前記第１ベースライン変動補正部は、前記第１平均化部の出力信号に所定の係数を乗じて前記補正量を生成する乗算部をさらに備え、
   前記第２ベースライン変動補正部は、前記平均化部の出力値に所定の係数を乗じて前記補正量を生成する乗算部を備え、
   前記第１ベースライン変動補正部は、前記所定の係数を、前記第２ベースライン変動補正部よりも大きく設定することを特徴とする信号処理装置。
7. 請求項５に記載の信号処理装置であって、
   前記第２ベースライン変動補正部は、前記Ａ／Ｄ変換器より後段に設けられていることを特徴とする信号処理装置。
8. 請求項６に記載の信号処理装置であって、
   前記第２ベースライン変動補正部は、前記Ａ／Ｄ変換器より後段に設けられていることを特徴とする信号処理装置。
9. 請求項５に記載の信号処理装置であって、
   前記第２ベースライン変動補正部は、前記Ａ／Ｄ変換器より前段に設けられていることを特徴とする信号処理装置。
10. 請求項６に記載の信号処理装置であって、
    前記第２ベースライン変動補正部は、前記Ａ／Ｄ変換器より前段に設けられていることを特徴とする信号処理装置。
11. ライトチャネルと、リードチャネルを有する信号記憶システムであって、
    前記ライトチャネルは、
    データをランレングス符号化する第１の符号化部と、
    前記第１の符号化部で符号化されたデータを低密度パリティ検査符号を用いてさらに符号化する第２の符号化部と、
    前記第２の符号化部で符号化されたデータを記憶装置に書き込む書き込み部と、
    を有し、
    前記リードチャネルは、
    前記記憶装置から読み出したアナログ信号をデジタル信号に変換するＡ／Ｄ変換器と、
    前記Ａ／Ｄ変換器から出力されるデジタル信号を受け、部分応答（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ）波形への等化を行うフィルタと、
    前記フィルタの後段に設けられ、前記フィルタを経たデジタル信号のベースライン変動を補正する第１ベースライン変動補正部と、
    前記第１ベースライン変動補正部でベースラインが補正されたデータの尤度を計算して軟判定値を出力するソフト出力検出部と、
    前記ソフト出力検出部から出力されたデータを復号する、前記第２の符号化部に対応する、第２の復号部と、
    前記第２の復号部で復号されたデータを復号する、前記第１の符号化部に対応する、第１の復号部と、
    を有し、
    前記第１ベースライン変動補正部は、
    入力された前記デジタル信号を硬判定するスライサと、
    前記入力されたデジタル信号と前記スライサの硬判定値との差分を算出する変動量導出部と、
    前記変動量導出部の出力信号の移動平均を算出する第１平均化部と、
    前記入力されたデジタル信号から、前記第１平均化部の出力信号に応じた補正量を減ずる変動補正部と、
    前記第１平均化部の出力信号に応じて前記変動補正部による補正の許否を判定する補正許可判定部と、
    を含み、
    前記補正許可判定部は、
    前記フィルタの出力信号から前記第１平均化部の出力信号を減算する微変動量計算部と、
    前記微変動量計算部の出力信号を硬判定する第２スライサと、
    前記第２スライサにより硬判定された信号の移動平均を求める移動平均部と、
    前記移動平均部の出力信号と所定のしきい値の比較結果に応じて、ベースライン変動の補正をすべきか否かを判定する判定部と、
    を含み、
    前記判定部によって補正を禁止すべき判定がされた場合、前記変動補正部に入力される補正量の値がゼロとなることを特徴とする記憶システム。
12. 請求項１１に記載の記憶システムにおいて、当該記憶システムは、さらに、
    データを記憶する記憶装置と、
    記憶装置へのデータの書き込みと、記憶装置からのデータの読み出しとを制御する制御部と、
    を有し、
    前記リードチャネルは、前記制御部の指示に従って、前記記憶装置に記憶されているデータを読み出し、
    前記ライトチャネルは、前記制御部の指示に従って、前記所定のデータを前記記憶装置に書き込むことを特徴とする記憶システム。
13. 請求項１に記載の信号処理装置おいて、当該装置は、１つの半導体基板上に一体集積化されたことを特徴とする信号処理装置。

Images