JP3501898B2 - 磁気記録情報再生装置および信号処理回路 - Google Patents
磁気記録情報再生装置および信号処理回路Info
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- JP3501898B2 JP3501898B2 JP08244996A JP8244996A JP3501898B2 JP 3501898 B2 JP3501898 B2 JP 3501898B2 JP 08244996 A JP08244996 A JP 08244996A JP 8244996 A JP8244996 A JP 8244996A JP 3501898 B2 JP3501898 B2 JP 3501898B2
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Description
【０００１】
【発明の属する技術分野】本発明は、磁気記録情報再生
技術および信号処理技術に関し、特に、磁気抵抗効果型
ヘッド（ＭＲヘッド）を再生ヘッドとする磁気記録再生
装置の再生回路に適用して有効な技術に関する。
技術および信号処理技術に関し、特に、磁気抵抗効果型
ヘッド（ＭＲヘッド）を再生ヘッドとする磁気記録再生
装置の再生回路に適用して有効な技術に関する。
【０００２】
【従来の技術】磁気記録媒体を用いる磁気ディスク装置
等のデータ記録装置では、原理上、媒体に対するヘッド
の浮上間隙（スペーシング）が狭いほど高記録密度が達
成できるため、スペーシングは狭小化の一途を辿ってい
る。一方、ヘッドについてみると、再生ヘッドでは、従
来の誘導型ヘッドに対して、種々の優位性を持つ後述の
ＭＲヘッドが主流となってきている。
等のデータ記録装置では、原理上、媒体に対するヘッド
の浮上間隙（スペーシング）が狭いほど高記録密度が達
成できるため、スペーシングは狭小化の一途を辿ってい
る。一方、ヘッドについてみると、再生ヘッドでは、従
来の誘導型ヘッドに対して、種々の優位性を持つ後述の
ＭＲヘッドが主流となってきている。
【０００３】図１３に磁気ディスク装置（ＨＤＤ）の磁
気ヘッド１と磁気ディスク２のインターフェイス部分の
構成を示す。ここで再生ヘッド３には、比較的高い感度
を有するＭＲヘッドを用いている。ＭＲヘッドとは、磁
気抵抗効果を有する薄膜素子をセンサとする薄膜ヘッド
である。ＭＲヘッドとディスク間が狭スペーシングにな
ると、磁気ディスク２の微小突起部分４でＭＲヘッドが
擦られる際の磁気抵抗効果素子の温度変化等によって、
図１４に示すようなサーマルアスペリティー（ＴＡ：Ｔ
ｈｅｒｍａｌ Ａｓｐｅｒｉｔｙ）と呼ばれるノイズが
発生することが知られている。このサーマルアスペリテ
ィーの大きさＡｔａは、信号振幅Ａｓｉｇと同程度に達
することがあり、再生性能に致命的な影響を与える可能
性がある。
気ヘッド１と磁気ディスク２のインターフェイス部分の
構成を示す。ここで再生ヘッド３には、比較的高い感度
を有するＭＲヘッドを用いている。ＭＲヘッドとは、磁
気抵抗効果を有する薄膜素子をセンサとする薄膜ヘッド
である。ＭＲヘッドとディスク間が狭スペーシングにな
ると、磁気ディスク２の微小突起部分４でＭＲヘッドが
擦られる際の磁気抵抗効果素子の温度変化等によって、
図１４に示すようなサーマルアスペリティー（ＴＡ：Ｔ
ｈｅｒｍａｌ Ａｓｐｅｒｉｔｙ）と呼ばれるノイズが
発生することが知られている。このサーマルアスペリテ
ィーの大きさＡｔａは、信号振幅Ａｓｉｇと同程度に達
することがあり、再生性能に致命的な影響を与える可能
性がある。
【０００４】以下、図１５に例示される、考えられる従
来の一般的な再生回路（ＲＳＰＣ）２０１の構成を参照
して、磁気ディスク装置のＭＲヘッドに付随する再生信
号処理系におけるサーマルアスペリティーの技術的課題
をさらに詳細に検討する。ここでは、パーシャルレスポ
ンスと最尤復号（ＰＲＭＬ）とを組み合わせた信号処理
技術を適用した例について説明する。ＲＳＰＣ２０１
は、主に可変利得増幅器（ＶＧＡ）２１１、アナログ等
化回路（ＡＥＱ）２１２、Ａ／Ｄ変換器（ＡＤＣ）２１
３、デジタル等化器（ＤＥＱ）２１４、最尤復号器（Ｍ
Ｌ）２１５、シンクバイト検出回路（ＳＹＮＣＤＥＴ）
２２０、復調回路（ＤＥＣ）２１６とからなる信号処理
部分と、ＶＧＡの利得を制御する可変利得増幅器制御回
路（ＶＧＡＣ）２１７、ＡＤＣのサンプルクロックを制
御する電圧制御発振器制御回路（ＶＣＯＣ）２１９と、
ＡＤＣのサンプルクロックを供給する電圧制御発振器
（ＶＣＯ）２１８とからなる制御回路部分とで構成され
る。
来の一般的な再生回路（ＲＳＰＣ）２０１の構成を参照
して、磁気ディスク装置のＭＲヘッドに付随する再生信
号処理系におけるサーマルアスペリティーの技術的課題
をさらに詳細に検討する。ここでは、パーシャルレスポ
ンスと最尤復号（ＰＲＭＬ）とを組み合わせた信号処理
技術を適用した例について説明する。ＲＳＰＣ２０１
は、主に可変利得増幅器（ＶＧＡ）２１１、アナログ等
化回路（ＡＥＱ）２１２、Ａ／Ｄ変換器（ＡＤＣ）２１
３、デジタル等化器（ＤＥＱ）２１４、最尤復号器（Ｍ
Ｌ）２１５、シンクバイト検出回路（ＳＹＮＣＤＥＴ）
２２０、復調回路（ＤＥＣ）２１６とからなる信号処理
部分と、ＶＧＡの利得を制御する可変利得増幅器制御回
路（ＶＧＡＣ）２１７、ＡＤＣのサンプルクロックを制
御する電圧制御発振器制御回路（ＶＣＯＣ）２１９と、
ＡＤＣのサンプルクロックを供給する電圧制御発振器
（ＶＣＯ）２１８とからなる制御回路部分とで構成され
る。
【０００５】ＶＧＡ２１１は入力信号の振幅をＭＬ入力
で目標振幅に近付くように制御回路で制御する。ＡＥＱ
２１２は不要帯域の雑音除去および前置等化を行う。Ａ
ＤＣ２１３はＡＥＱ２１２のアナログ出力信号をデジタ
ル信号に変換する。この時、ＡＤＣ２１３のサンプルク
ロックは、ＭＬ入力でのサンプル信号値列が目標振幅か
らずれないように制御回路で電圧制御発振器の制御電圧
が制御される。ＤＥＱ２１４は、ＭＬ２１５が識別しや
すいように波形を等化する。ＭＬ２１５で識別されたシ
リアルデータからデータの開始を示すシンクバイトをＳ
ＹＮＣＤＥＴ２２０が検出すると、ＤＥＣ２１６はこの
データ以降をシリアル／パラレル変換した後にユーザー
データを復調する。
で目標振幅に近付くように制御回路で制御する。ＡＥＱ
２１２は不要帯域の雑音除去および前置等化を行う。Ａ
ＤＣ２１３はＡＥＱ２１２のアナログ出力信号をデジタ
ル信号に変換する。この時、ＡＤＣ２１３のサンプルク
ロックは、ＭＬ入力でのサンプル信号値列が目標振幅か
らずれないように制御回路で電圧制御発振器の制御電圧
が制御される。ＤＥＱ２１４は、ＭＬ２１５が識別しや
すいように波形を等化する。ＭＬ２１５で識別されたシ
リアルデータからデータの開始を示すシンクバイトをＳ
ＹＮＣＤＥＴ２２０が検出すると、ＤＥＣ２１６はこの
データ以降をシリアル／パラレル変換した後にユーザー
データを復調する。
【０００６】一般には、ＡＤＣ２１３の性能を十分に引
き出すためにＡＤＣ２１３に入力される信号振幅は、通
常はフルスケールの８０％〜９０％に設定する。従っ
て、この再生回路に図１４に示したようなサーマルアス
ペリティーによる雑音が印加されると、ＡＤＣ２１３に
入力される信号が大きく変動することによって、ＡＤＣ
２１３の出力が飽和し、この結果ＤＥＱ２１４での等化
ができなくなる。このために、ＭＬ２１５の弁別結果も
誤ることになる。また、ＶＧＡ２１１やＡＤＣ２１３の
制御回路であるＶＧＡＣ２１７やＶＣＯＣ２１９内での
誤差検出結果が長期間に渡って誤動作し、制御動作が不
安定になる可能性がある。
き出すためにＡＤＣ２１３に入力される信号振幅は、通
常はフルスケールの８０％〜９０％に設定する。従っ
て、この再生回路に図１４に示したようなサーマルアス
ペリティーによる雑音が印加されると、ＡＤＣ２１３に
入力される信号が大きく変動することによって、ＡＤＣ
２１３の出力が飽和し、この結果ＤＥＱ２１４での等化
ができなくなる。このために、ＭＬ２１５の弁別結果も
誤ることになる。また、ＶＧＡ２１１やＡＤＣ２１３の
制御回路であるＶＧＡＣ２１７やＶＣＯＣ２１９内での
誤差検出結果が長期間に渡って誤動作し、制御動作が不
安定になる可能性がある。
【０００７】磁気ディスク装置で、図１４に示すような
サーマルアスペリティーによる信号の欠陥が、データの
始まりを示すいわゆるシンクバイトに発生したとする
と、ＳＹＮＣＤＥＴ２２０がデータの開始位置を検出で
きないため、このセクタに記録されているユーザーデー
タは全て再生することができなくなる。
サーマルアスペリティーによる信号の欠陥が、データの
始まりを示すいわゆるシンクバイトに発生したとする
と、ＳＹＮＣＤＥＴ２２０がデータの開始位置を検出で
きないため、このセクタに記録されているユーザーデー
タは全て再生することができなくなる。
【０００８】これらの問題を回避するための従来技術と
しては、たとえば米国特許第４９１４３９８号公報に開
示されているようにアナログ的な回路手法によってサー
マルアスペリティーによる雑音を検出して、この雑音を
再生信号から減算することによって雑音を除去する第１
の方法や、特開平６−２８７８５号公報に開示されてい
るように、ＤＥＱ２１４の目標振幅を小さくしてＡＤＣ
２１３の飽和を防止すると共に、再生回路の低域のカッ
トオフ周波数を増加させてサーマルアスペリティーによ
る雑音が影響する時間領域を狭める第２の方法等があ
る。
しては、たとえば米国特許第４９１４３９８号公報に開
示されているようにアナログ的な回路手法によってサー
マルアスペリティーによる雑音を検出して、この雑音を
再生信号から減算することによって雑音を除去する第１
の方法や、特開平６−２８７８５号公報に開示されてい
るように、ＤＥＱ２１４の目標振幅を小さくしてＡＤＣ
２１３の飽和を防止すると共に、再生回路の低域のカッ
トオフ周波数を増加させてサーマルアスペリティーによ
る雑音が影響する時間領域を狭める第２の方法等があ
る。
【０００９】
【発明が解決しようとする課題】しかし、前述の第１の
方法では、アナログ回路の規模が非常に大きくなる上
に、除去回路を動作させている時は、除去回路による雑
音が発生することによる性能劣化がある。また、前述の
第２の方法では、サーマルアスペリティー雑音の発生期
間中は、ＶＧＡＣ２１７やＶＣＯＣ２１９の動作を停止
する。このため、サーマルアスペリティー雑音の発生位
置がシンクバイトやそれ以前の場合、制御停止期間中の
クロック位相や振幅のずれが非常に大きくなり信号を再
生できない可能性がある。
方法では、アナログ回路の規模が非常に大きくなる上
に、除去回路を動作させている時は、除去回路による雑
音が発生することによる性能劣化がある。また、前述の
第２の方法では、サーマルアスペリティー雑音の発生期
間中は、ＶＧＡＣ２１７やＶＣＯＣ２１９の動作を停止
する。このため、サーマルアスペリティー雑音の発生位
置がシンクバイトやそれ以前の場合、制御停止期間中の
クロック位相や振幅のずれが非常に大きくなり信号を再
生できない可能性がある。
【００１０】また、Ｈ．Ｓｈａｆｉｅｅらが“Ｌｏｗ−
Ｃｏｍｐｌｅｘｉｔｙ Ｖｉｔｅｒｂｉ Ｄｅｔｅｃｔ
ｉｏｎ ｆｏｒ ａ Ｆａｍｉｌｙ ｏｆ Ｐａｒｔｉ
ａｌＲｅｓｐｏｎｓｅ Ｓｙｓｔｅｍｓ”，ＩＥＥＥ
Ｔｒａｎｓ． ｏｎ Ｍａｇ．， Ｖｏｌ．２８， Ｎ
ｏ．５， Ｓｅｐｔ． １９９２に示すように、ＭＬ２
１５の状態数の増加に伴う回路規模の増加を少なくする
ために硬判定（ハードディシジョン）を併用する提案が
なされている。しかしこの場合、比較的小さなサーマル
アスペリティーによる雑音でも硬判定部分で誤りが発生
し、サーマルアスペリティー雑音が発生する可能性のあ
る磁気ディスク装置では採用できないと言った技術的課
題があった。
Ｃｏｍｐｌｅｘｉｔｙ Ｖｉｔｅｒｂｉ Ｄｅｔｅｃｔ
ｉｏｎ ｆｏｒ ａ Ｆａｍｉｌｙ ｏｆ Ｐａｒｔｉ
ａｌＲｅｓｐｏｎｓｅ Ｓｙｓｔｅｍｓ”，ＩＥＥＥ
Ｔｒａｎｓ． ｏｎ Ｍａｇ．， Ｖｏｌ．２８， Ｎ
ｏ．５， Ｓｅｐｔ． １９９２に示すように、ＭＬ２
１５の状態数の増加に伴う回路規模の増加を少なくする
ために硬判定（ハードディシジョン）を併用する提案が
なされている。しかしこの場合、比較的小さなサーマル
アスペリティーによる雑音でも硬判定部分で誤りが発生
し、サーマルアスペリティー雑音が発生する可能性のあ
る磁気ディスク装置では採用できないと言った技術的課
題があった。
【００１１】本発明の目的は、サーマルアスペリティー
のような雑音が重畳した信号であっても、比較的小規模
な回路でこのような雑音の影響を除去できる磁気記録情
報再生技術および信号処理技術を提供することにある。
のような雑音が重畳した信号であっても、比較的小規模
な回路でこのような雑音の影響を除去できる磁気記録情
報再生技術および信号処理技術を提供することにある。
【００１２】本発明の他の目的は、再生誤りとならない
ような小さなサーマルアスペリティーによる雑音を検出
可能な再生信号処理系を備えることによって、信頼性の
高い磁気記録情報再生技術および信号処理技術を提供す
ることにある。
ような小さなサーマルアスペリティーによる雑音を検出
可能な再生信号処理系を備えることによって、信頼性の
高い磁気記録情報再生技術および信号処理技術を提供す
ることにある。
【００１３】本発明の他の目的は、微細なサーマルアス
ペリティー雑音の検出および補正によって、エラーに敏
感な多様な最尤復号方法を採用することが可能な磁気記
録情報再生技術および信号処理技術を提供することにあ
る。
ペリティー雑音の検出および補正によって、エラーに敏
感な多様な最尤復号方法を採用することが可能な磁気記
録情報再生技術および信号処理技術を提供することにあ
る。
【００１４】本発明の他の目的は、再生信号へのサーマ
ルアスペリティー雑音の混入を懸念することなく、狭ス
ペーシング化による高記録密度の達成が可能な磁気記録
情報再生技術および信号処理技術を提供することにあ
る。
ルアスペリティー雑音の混入を懸念することなく、狭ス
ペーシング化による高記録密度の達成が可能な磁気記録
情報再生技術および信号処理技術を提供することにあ
る。
【００１５】本発明の他の目的は、再生信号へのサーマ
ルアスペリティー雑音の混入に起因するデータアクセス
動作のリトライ等によるオーバーヘッドを減らして、高
スループットを達成することが可能な磁気記録情報再生
技術および信号処理技術を提供することにある。
ルアスペリティー雑音の混入に起因するデータアクセス
動作のリトライ等によるオーバーヘッドを減らして、高
スループットを達成することが可能な磁気記録情報再生
技術および信号処理技術を提供することにある。
【００１６】本発明の他の目的は、狭スペーシング時に
問題となるサーマルアスペリティーに対して強い耐力を
持つ高性能な磁気記録情報再生技術および信号処理技術
を提供することにある。
問題となるサーマルアスペリティーに対して強い耐力を
持つ高性能な磁気記録情報再生技術および信号処理技術
を提供することにある。
【００１７】
【課題を解決するための手段】本発明では、たとえば図
１４に例示したように、サーマルアスペリティーによる
雑音が、雑音発生後、数十サンプル程度でほぼ最大振幅
をとるような比較的低周波の雑音であることに着目し、
フィードバック手法を用いてサーマルアスペリティーを
除去する手段を用いている。具体的には、少なくとも波
形を等化する等化手段と最尤復号手段とを有するＭＲヘ
ッド対応の信号処理回路およびこの信号処理回路を搭載
した磁気記録情報再生装置において、以下の第１〜第１
５の手段の何れかを用いる。
１４に例示したように、サーマルアスペリティーによる
雑音が、雑音発生後、数十サンプル程度でほぼ最大振幅
をとるような比較的低周波の雑音であることに着目し、
フィードバック手法を用いてサーマルアスペリティーを
除去する手段を用いている。具体的には、少なくとも波
形を等化する等化手段と最尤復号手段とを有するＭＲヘ
ッド対応の信号処理回路およびこの信号処理回路を搭載
した磁気記録情報再生装置において、以下の第１〜第１
５の手段の何れかを用いる。
【００１８】すなわち、第１に、再生信号振幅と同等の
振幅のサーマルアスペリティー雑音を検出する手段とこ
れをフィードバック手法を用いて除去する手段を設け
る。
振幅のサーマルアスペリティー雑音を検出する手段とこ
れをフィードバック手法を用いて除去する手段を設け
る。
【００１９】第２に、最尤復号手段の入力信号を３値に
識別して、この結果と等化手段の出力との差をとること
によって、サーマルアスペリティーとランダム的な雑音
が混入した状態での誤差信号を検出する。この信号を平
均してランダム的な雑音を除去するために平均化手段を
用いる。更に、検出したサーマルアスペリティーを等化
手段の出力から除去する手段を用いる。
識別して、この結果と等化手段の出力との差をとること
によって、サーマルアスペリティーとランダム的な雑音
が混入した状態での誤差信号を検出する。この信号を平
均してランダム的な雑音を除去するために平均化手段を
用いる。更に、検出したサーマルアスペリティーを等化
手段の出力から除去する手段を用いる。
【００２０】第３に、第２の手段で平均化して抽出され
た信号を、この信号の振幅レベルを監視することによっ
て、サーマルアスペリティーが発生している時のみ選択
的に等化手段の出力信号から除去する。
た信号を、この信号の振幅レベルを監視することによっ
て、サーマルアスペリティーが発生している時のみ選択
的に等化手段の出力信号から除去する。
【００２１】第４に、第２および第３の手段に記載の信
号処理回路において、平均化手段に入力される誤差信号
列からサーマルアスペリティー雑音の時系列誤差量を推
定する手段を備えたサーマルアスペリティー雑音除去手
段を設ける。
号処理回路において、平均化手段に入力される誤差信号
列からサーマルアスペリティー雑音の時系列誤差量を推
定する手段を備えたサーマルアスペリティー雑音除去手
段を設ける。
【００２２】第５に、最尤復号手段の入力から誤差を検
出し、この誤差を逐次蓄積すると共に蓄積結果を乗算手
段で係数倍してサーマルアスペリティーに対応する信号
を抽出し、これを等化手段の出力から減算する。
出し、この誤差を逐次蓄積すると共に蓄積結果を乗算手
段で係数倍してサーマルアスペリティーに対応する信号
を抽出し、これを等化手段の出力から減算する。
【００２３】第６に、第５の手段に記載の信号処理回路
において、抽出されたサーマルアスペリティーに対応す
る信号を、この信号の振幅レベルを監視することによっ
て、サーマルアスペリティーが発生している時のみ等化
手段の出力信号から除去する。
において、抽出されたサーマルアスペリティーに対応す
る信号を、この信号の振幅レベルを監視することによっ
て、サーマルアスペリティーが発生している時のみ等化
手段の出力信号から除去する。
【００２４】第７に、第６の手段に記載の信号処理回路
において、乗算手段の出力信号を、Ａ／Ｄ変換手段のオ
フセット量補正手段に入力する。
において、乗算手段の出力信号を、Ａ／Ｄ変換手段のオ
フセット量補正手段に入力する。
【００２５】第８に、第６の手段に記載の信号処理回路
において、最尤復号手段より前段のアナログ信号処理手
段にアナログの減算手段を設け、乗算手段の出力信号
を、Ｄ／Ａ変換手段を介してアナログ信号から除去す
る。
において、最尤復号手段より前段のアナログ信号処理手
段にアナログの減算手段を設け、乗算手段の出力信号
を、Ｄ／Ａ変換手段を介してアナログ信号から除去す
る。
【００２６】第９に、第５ないし第８の手段に記載の信
号処理回路において、乗算手段の係数値を設定する手段
を設ける。
号処理回路において、乗算手段の係数値を設定する手段
を設ける。
【００２７】第１０に、第３および第４と第６ないし第
９の手段に記載の信号処理回路において、サーマルアス
ペリティー雑音を検出するレベル値を設定する手段を設
ける。
９の手段に記載の信号処理回路において、サーマルアス
ペリティー雑音を検出するレベル値を設定する手段を設
ける。
【００２８】第１１に、第１０の手段に記載の信号処理
回路を用いた集積回路チップにおいて、サーマルアスペ
リティーの検出結果を、集積回路チップのピンあるいは
レジスタに出力する。
回路を用いた集積回路チップにおいて、サーマルアスペ
リティーの検出結果を、集積回路チップのピンあるいは
レジスタに出力する。
【００２９】第１２に、第８の手段に記載の信号処理回
路を用いた集積回路チップにおいて、Ｄ／Ａ変換手段と
アナログの減算手段の接続点に乗算手段の出力信号を積
分する外付けコンデンサを設ける。
路を用いた集積回路チップにおいて、Ｄ／Ａ変換手段と
アナログの減算手段の接続点に乗算手段の出力信号を積
分する外付けコンデンサを設ける。
【００３０】第１３に、ＭＲヘッド対応の拡張パーシャ
ルレスポンス最尤復号を用いた信号処理用の集積回路チ
ップにおいて、少なくともサーマルアスペリティーを除
去する手段と、Ａ／Ｄ変換手段と、硬判定併用型の最尤
復号手段を設ける。
ルレスポンス最尤復号を用いた信号処理用の集積回路チ
ップにおいて、少なくともサーマルアスペリティーを除
去する手段と、Ａ／Ｄ変換手段と、硬判定併用型の最尤
復号手段を設ける。
【００３１】第１４に、ＭＲヘッドを搭載した磁気記録
再生装置において、第１１ないし１３の手段に記載の信
号処理用の集積回路チップを用いる。
再生装置において、第１１ないし１３の手段に記載の信
号処理用の集積回路チップを用いる。
【００３２】第１５に、ＭＲヘッドを搭載した磁気記録
再生装置において、サーマルアスペリティーを除去する
手段を有し、再生信号振幅と同等の振幅のサーマルアス
ペリティー雑音に対して、複数回の再生動作を実施する
ことなく再生可能とする。
再生装置において、サーマルアスペリティーを除去する
手段を有し、再生信号振幅と同等の振幅のサーマルアス
ペリティー雑音に対して、複数回の再生動作を実施する
ことなく再生可能とする。
【００３３】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら詳細に説明する。
を参照しながら詳細に説明する。
【００３４】（実施の形態１）
図１は、本発明の磁気記録情報再生装置および信号処理
回路の第１の実施の形態である磁気ディスク装置に備え
られた再生回路（ＲＳＰＣ）２０１の構成の一例を示す
ブロック図である。また、図１２は、本実施の形態の磁
気ディスク装置の構成の一例を示す概念図である。
回路の第１の実施の形態である磁気ディスク装置に備え
られた再生回路（ＲＳＰＣ）２０１の構成の一例を示す
ブロック図である。また、図１２は、本実施の形態の磁
気ディスク装置の構成の一例を示す概念図である。
【００３５】まず、図１２を参照して、本実施の形態の
磁気ディスク装置（ＨＤＤ）１０の構成の一例を説明す
る。本実施の形態のＨＤＤ１０は、大別して、ヘッドデ
ィスクアセンブリ（ＨＤＡ）２０と、パッケージ基板
（ＰＣＢ）４０で構成されている。
磁気ディスク装置（ＨＤＤ）１０の構成の一例を説明す
る。本実施の形態のＨＤＤ１０は、大別して、ヘッドデ
ィスクアセンブリ（ＨＤＡ）２０と、パッケージ基板
（ＰＣＢ）４０で構成されている。
【００３６】ＨＤＡ２０は、媒体としての磁気ディスク
２と、この磁気ディスク２に対するデータの記録／再生
を行う磁気ヘッド１と、磁気ヘッド１の磁気ディスク２
の径方向における位置決め動作を行うキャリッジ１０３
と、キャリッジ上に取り付けられたＲ／ＷＩＣ１０４
と、磁気ディスク２を回転させるスピンドルモータ１０
５等を含んでいる。
２と、この磁気ディスク２に対するデータの記録／再生
を行う磁気ヘッド１と、磁気ヘッド１の磁気ディスク２
の径方向における位置決め動作を行うキャリッジ１０３
と、キャリッジ上に取り付けられたＲ／ＷＩＣ１０４
と、磁気ディスク２を回転させるスピンドルモータ１０
５等を含んでいる。
【００３７】ＰＣＢ４０は、信号処理ＬＳＩ（ＳＰＣ）
２１と、ハードディスクコントローラチップ（ＨＤＣ）
２２と、サーボコントローラ（ＳＶＣ）２３、マイクロ
プロセッサ（ＭＰ）２４と、ＳＣＳＩチップ２５、制御
プログラム等が格納されたＲＯＭ２６等を含んでいる。
２１と、ハードディスクコントローラチップ（ＨＤＣ）
２２と、サーボコントローラ（ＳＶＣ）２３、マイクロ
プロセッサ（ＭＰ）２４と、ＳＣＳＩチップ２５、制御
プログラム等が格納されたＲＯＭ２６等を含んでいる。
【００３８】磁気ヘッド１は、記録および再生のそれぞ
れに専用のヘッドを持つ復号ヘッドであり、再生用とし
ては、ＭＲヘッド３を備えている。
れに専用のヘッドを持つ復号ヘッドであり、再生用とし
ては、ＭＲヘッド３を備えている。
【００３９】ここで、再生信号の流れについて説明す
る。ＭＲヘッド３の再生信号はキャリッジ１０３上のＲ
／ＷＩＣ１０４内のＭＲヘッド用のプリアンプ（ＭＲ＿
ＰＲＥＡＭＰ）で増幅され、パッケージ基板（ＰＣＢ）
４０に入力される。この信号は、信号処理ＬＳＩチップ
２１内の再生回路（ＲＳＰＣ）２０１に入力され、再生
回路は、識別結果をインターフェイス回路（ＩＮＴ）２
０２に出力する。更に識別された信号列は、ハードディ
スクコントローラチップ（ＨＤＣ）２２に送出され、更
にＳＣＳＩチップ２５等を介してＨＤＤ１０から、外部
の図示しない情報処理装置等に出力される。ここでは、
ある程度の振幅に増幅された信号を入力とする再生回路
部分についてのみ説明する。尚、２０３は、変調回路等
からなる記録回路である。
る。ＭＲヘッド３の再生信号はキャリッジ１０３上のＲ
／ＷＩＣ１０４内のＭＲヘッド用のプリアンプ（ＭＲ＿
ＰＲＥＡＭＰ）で増幅され、パッケージ基板（ＰＣＢ）
４０に入力される。この信号は、信号処理ＬＳＩチップ
２１内の再生回路（ＲＳＰＣ）２０１に入力され、再生
回路は、識別結果をインターフェイス回路（ＩＮＴ）２
０２に出力する。更に識別された信号列は、ハードディ
スクコントローラチップ（ＨＤＣ）２２に送出され、更
にＳＣＳＩチップ２５等を介してＨＤＤ１０から、外部
の図示しない情報処理装置等に出力される。ここでは、
ある程度の振幅に増幅された信号を入力とする再生回路
部分についてのみ説明する。尚、２０３は、変調回路等
からなる記録回路である。
【００４０】図１において、ＲＳＰＣ２０１は、インタ
ーフェイス回路２０２、記録回路２０３とともに信号処
理ＬＳＩ（ＳＲＣ）２１を構成している。本実施の形態
では、従来技術と同様に、パーシャルレスポンスと最尤
復号（ＰＲＭＬ）とを組み合わせた信号処理技術を適用
している。再生回路（ＲＳＰＣ）２０１は、主に可変利
得増幅器（ＶＧＡ）２１１、アナログ等化回路（ＡＥ
Ｑ）２１２、Ａ／Ｄ変換器（ＡＤＣ）２１３、デジタル
等化器（ＤＥＱ）２１４、減算回路（ＳＵＢ）２２１、
最尤復号器（ＭＬ）２１５、シンクバイト検出回路（Ｓ
ＹＮＣＤＥＴ）２２０、復調回路（ＤＥＣ）２１６とか
らなる信号処理部分と、サーマルアスペリティー雑音除
去回路（ＴＡＣ）２２２、ＶＧＡの利得を制御する可変
利得増幅器制御回路（ＶＧＡＣ）２１７、ＡＤＣのサン
プルクロックを制御する電圧制御発振器制御回路（ＶＣ
ＯＣ）２１９と、ＡＤＣのサンプルクロックを供給する
電圧制御発振器（ＶＣＯ）２１８とからなる制御回路部
分とで構成される。減算回路（ＳＵＢ）２２１はデジタ
ル等化器（ＤＥＱ）２１４と最尤復号器（ＭＬ）２１５
の間に接続され、ＶＧＡＣ２１７とＶＣＯＣ２１９の入
力は、ＳＵＢ２２１の出力、即ちＭＬ２１５の入力部で
ある。尚、ＤＥＣ２１６の後段に、スクランブラを挿入
してもよい。
ーフェイス回路２０２、記録回路２０３とともに信号処
理ＬＳＩ（ＳＲＣ）２１を構成している。本実施の形態
では、従来技術と同様に、パーシャルレスポンスと最尤
復号（ＰＲＭＬ）とを組み合わせた信号処理技術を適用
している。再生回路（ＲＳＰＣ）２０１は、主に可変利
得増幅器（ＶＧＡ）２１１、アナログ等化回路（ＡＥ
Ｑ）２１２、Ａ／Ｄ変換器（ＡＤＣ）２１３、デジタル
等化器（ＤＥＱ）２１４、減算回路（ＳＵＢ）２２１、
最尤復号器（ＭＬ）２１５、シンクバイト検出回路（Ｓ
ＹＮＣＤＥＴ）２２０、復調回路（ＤＥＣ）２１６とか
らなる信号処理部分と、サーマルアスペリティー雑音除
去回路（ＴＡＣ）２２２、ＶＧＡの利得を制御する可変
利得増幅器制御回路（ＶＧＡＣ）２１７、ＡＤＣのサン
プルクロックを制御する電圧制御発振器制御回路（ＶＣ
ＯＣ）２１９と、ＡＤＣのサンプルクロックを供給する
電圧制御発振器（ＶＣＯ）２１８とからなる制御回路部
分とで構成される。減算回路（ＳＵＢ）２２１はデジタ
ル等化器（ＤＥＱ）２１４と最尤復号器（ＭＬ）２１５
の間に接続され、ＶＧＡＣ２１７とＶＣＯＣ２１９の入
力は、ＳＵＢ２２１の出力、即ちＭＬ２１５の入力部で
ある。尚、ＤＥＣ２１６の後段に、スクランブラを挿入
してもよい。
【００４１】サーマルアスペリティーによる雑音が入力
された時、ＤＥＱ２１４出力でのサーマルアスペリティ
ーによる雑音をＴＡＣ２２２で検出して、ＳＵＢ２２１
でこれを除去する構成である。
された時、ＤＥＱ２１４出力でのサーマルアスペリティ
ーによる雑音をＴＡＣ２２２で検出して、ＳＵＢ２２１
でこれを除去する構成である。
【００４２】本実施の形態におけるサーマルアスペリテ
ィー雑音除去回路（ＴＡＣ）２２２の基本的な構成の一
例を図２（ａ）に示し、サーマルアスペリティー雑音を
除去する過程を、図２（ｂ）の各部の波形を用いて説明
する。
ィー雑音除去回路（ＴＡＣ）２２２の基本的な構成の一
例を図２（ａ）に示し、サーマルアスペリティー雑音を
除去する過程を、図２（ｂ）の各部の波形を用いて説明
する。
【００４３】ＴＡＣ２２２は、ＤＥＱ２１４の出力波形
（ＤＥＱｏｕｔ）５１を入力とする。この入力信号値列
は、図２（ｂ）に示すようにパーシャルレスポンスクラ
ス４の３値波形である。サーマルアスペリティー雑音を
含む信号ＤＥＱｏｕｔ５１を、減算回路（ＳＵＢ）３１
の加算側入力に入力する。一方、減算回路（ＳＵＢ）２
２１の出力信号ＳＵＢｏｕｔ５７を識別器（ＤＥＴ）３
０に入力する。ＤＥＴ３０は、−0.５と＋0.５を閾値と
し、−１，０，＋１を出力するビット毎の識別器であ
る。減算回路（ＳＵＢ）３１は、３値波形であるＤＥＱ
ｏｕｔ５１からＤＥＴ３０でのＳＵＢｏｕｔ５７の識別
結果（−１，０，＋１）である信号値列５８を減算し、
オフセット信号ＯＦＳｏｕｔ５３を算出する。この時、
時刻ｔ１においてサーマルアスペリティーが発生する
と、ＯＦＳｏｕｔ５３にサーマルアスペリティーと雑音
を含んだ誤差が出力される。この信号が平均化回路（Ａ
ＶＥ）３２に入力されると、時刻ｔ１から平均化に要す
る時間Ｔｄだけ遅れた時刻ｔ２で、サーマルアスペリテ
ィーに対応する出力波形ＡＶＥｏｕｔ５２を出力し始め
る。ここで、平均化は誤差信号に含まれる雑音を低減
し、サーマルアスペリティーによる信号波形の変化をよ
り正確に抽出するためのものである。この信号値列５２
をＤＥＱｏｕｔ５１からＳＵＢ２２１で減算すれば、Ｓ
ＵＢｏｕｔ５７に示すように大きなサーマルアスペリテ
ィーをＤＥＱｏｕｔ５１から除去することができる。
（ＤＥＱｏｕｔ）５１を入力とする。この入力信号値列
は、図２（ｂ）に示すようにパーシャルレスポンスクラ
ス４の３値波形である。サーマルアスペリティー雑音を
含む信号ＤＥＱｏｕｔ５１を、減算回路（ＳＵＢ）３１
の加算側入力に入力する。一方、減算回路（ＳＵＢ）２
２１の出力信号ＳＵＢｏｕｔ５７を識別器（ＤＥＴ）３
０に入力する。ＤＥＴ３０は、−0.５と＋0.５を閾値と
し、−１，０，＋１を出力するビット毎の識別器であ
る。減算回路（ＳＵＢ）３１は、３値波形であるＤＥＱ
ｏｕｔ５１からＤＥＴ３０でのＳＵＢｏｕｔ５７の識別
結果（−１，０，＋１）である信号値列５８を減算し、
オフセット信号ＯＦＳｏｕｔ５３を算出する。この時、
時刻ｔ１においてサーマルアスペリティーが発生する
と、ＯＦＳｏｕｔ５３にサーマルアスペリティーと雑音
を含んだ誤差が出力される。この信号が平均化回路（Ａ
ＶＥ）３２に入力されると、時刻ｔ１から平均化に要す
る時間Ｔｄだけ遅れた時刻ｔ２で、サーマルアスペリテ
ィーに対応する出力波形ＡＶＥｏｕｔ５２を出力し始め
る。ここで、平均化は誤差信号に含まれる雑音を低減
し、サーマルアスペリティーによる信号波形の変化をよ
り正確に抽出するためのものである。この信号値列５２
をＤＥＱｏｕｔ５１からＳＵＢ２２１で減算すれば、Ｓ
ＵＢｏｕｔ５７に示すように大きなサーマルアスペリテ
ィーをＤＥＱｏｕｔ５１から除去することができる。
【００４４】図３に、図２（ａ）の変形例の構成を示
す。太枠の部分は図２（ａ）のＴＡＣ２２２と同一構成
である。この回路では、図２（ａ）のＳＵＢ２２１に対
応する減算回路（ＳＵＢ）２２１’を新たに設けてい
る。従って、ＡＶＥ３２の出力波形ＡＶＥｏｕｔ５２
は、図２（ａ）の回路と同一である。この回路では、更
にＡＶＥｏｕｔ５２を入力とするサーマルアスペリティ
ー雑音検出回路（ＴＡＣＳ）３３とスイッチ（ＳＷ）３
４とを設けている。この回路の動作を図４を参照して説
明する。
す。太枠の部分は図２（ａ）のＴＡＣ２２２と同一構成
である。この回路では、図２（ａ）のＳＵＢ２２１に対
応する減算回路（ＳＵＢ）２２１’を新たに設けてい
る。従って、ＡＶＥ３２の出力波形ＡＶＥｏｕｔ５２
は、図２（ａ）の回路と同一である。この回路では、更
にＡＶＥｏｕｔ５２を入力とするサーマルアスペリティ
ー雑音検出回路（ＴＡＣＳ）３３とスイッチ（ＳＷ）３
４とを設けている。この回路の動作を図４を参照して説
明する。
【００４５】ＴＡＣＳ３３には、予めサーマルアスペリ
ティー閾値信号（ＴＡＴ：ＴＡスレッショルド）５４を
設定する。ＴＡＣＳ３３は、ＴＡＴ５４で設定されたレ
ベルをＡＶＥｏｕｔ５２が時刻ｔ３で超えると、スイッ
チ（ＳＷ）３４を信号ＳＷｇａｔｅ５５によって閉じ
る。これによって、サーマルアスペリティー補正信号Ｔ
ＡＣｏｕｔ５６を出力する。この信号をＤＥＱｏｕｔ５
１からＳＵＢ２２１で減算することによってサーマルア
スペリティー雑音が除去された信号ＳＵＢｏｕｔ５７が
得られる。また、ＡＶＥｏｕｔ５２がＴＡＴ５４以下に
なると、時刻ｔ４にＳＷ３４が開いて補正操作をやめ
る。即ち、サーマルアスペリティー雑音の発生時にのみ
ＡＶＥ３２の出力をサーマルアスペリティー雑音の補正
出力としている。これにより、サーマルアスペリティー
発生期間以外の信号に影響を与えることなく、上記動作
を実現できる。また、サーマルアスペリティーの発生を
示す信号として、ＳＷｇａｔｅ５５は信号処理ＬＳＩ
（ＳＰＣ）２１のノイズ検出信号出力ピン５５ａに出力
する。
ティー閾値信号（ＴＡＴ：ＴＡスレッショルド）５４を
設定する。ＴＡＣＳ３３は、ＴＡＴ５４で設定されたレ
ベルをＡＶＥｏｕｔ５２が時刻ｔ３で超えると、スイッ
チ（ＳＷ）３４を信号ＳＷｇａｔｅ５５によって閉じ
る。これによって、サーマルアスペリティー補正信号Ｔ
ＡＣｏｕｔ５６を出力する。この信号をＤＥＱｏｕｔ５
１からＳＵＢ２２１で減算することによってサーマルア
スペリティー雑音が除去された信号ＳＵＢｏｕｔ５７が
得られる。また、ＡＶＥｏｕｔ５２がＴＡＴ５４以下に
なると、時刻ｔ４にＳＷ３４が開いて補正操作をやめ
る。即ち、サーマルアスペリティー雑音の発生時にのみ
ＡＶＥ３２の出力をサーマルアスペリティー雑音の補正
出力としている。これにより、サーマルアスペリティー
発生期間以外の信号に影響を与えることなく、上記動作
を実現できる。また、サーマルアスペリティーの発生を
示す信号として、ＳＷｇａｔｅ５５は信号処理ＬＳＩ
（ＳＰＣ）２１のノイズ検出信号出力ピン５５ａに出力
する。
【００４６】この時、ＡＶＥ３２に、ＡＶＥｏｕｔ５２
の誤差信号値列の立上り時間の傾きや立下がり時間の傾
きからサーマルアスペリティーを予測する回路を適用す
れば、より精度の高い補正が可能となる。また、ＴＡＣ
Ｓ３３の比較特性にヒステリシス特性を持たせてもよ
い。これにより、たとえばＡＶＥｏｕｔ５２のわずかな
変動によってＳＷｇａｔｅ５５が頻繁にオン／オフを繰
り返すことに起因して、却ってノイズを増大させる現象
の発生を回避することができる。サーマルアスペリティ
ーの発生を示す信号（ＳＷｇａｔｅ５５）は、図示しな
いレジスタに記録してもよいし、パルス幅を変えてノイ
ズ検出信号出力ピン５５ａに出力してもよい。本実施の
形態によれば、サーマルアスペリティー閾値信号（ＴＡ
Ｔ）５４の閾値を適当に設定することによって、サーマ
ルアスペリティー雑音が発生していない時にも発生し得
るＴＡＣ２２２の回路雑音の影響による性能劣化を回避
できる。
の誤差信号値列の立上り時間の傾きや立下がり時間の傾
きからサーマルアスペリティーを予測する回路を適用す
れば、より精度の高い補正が可能となる。また、ＴＡＣ
Ｓ３３の比較特性にヒステリシス特性を持たせてもよ
い。これにより、たとえばＡＶＥｏｕｔ５２のわずかな
変動によってＳＷｇａｔｅ５５が頻繁にオン／オフを繰
り返すことに起因して、却ってノイズを増大させる現象
の発生を回避することができる。サーマルアスペリティ
ーの発生を示す信号（ＳＷｇａｔｅ５５）は、図示しな
いレジスタに記録してもよいし、パルス幅を変えてノイ
ズ検出信号出力ピン５５ａに出力してもよい。本実施の
形態によれば、サーマルアスペリティー閾値信号（ＴＡ
Ｔ）５４の閾値を適当に設定することによって、サーマ
ルアスペリティー雑音が発生していない時にも発生し得
るＴＡＣ２２２の回路雑音の影響による性能劣化を回避
できる。
【００４７】また、ノイズ検出信号出力ピン５５ａに出
力される信号によって、サーマルアスペリティー雑音の
発生状態を外部から把握することができるので、たとえ
ば、ＲＳＰＣ２０１の開発段階等におけるデバッグや、
ＭＰ２４におけるエラー監視や、エラー回復動作、等に
用いて、多様な制御を実現することができる。
力される信号によって、サーマルアスペリティー雑音の
発生状態を外部から把握することができるので、たとえ
ば、ＲＳＰＣ２０１の開発段階等におけるデバッグや、
ＭＰ２４におけるエラー監視や、エラー回復動作、等に
用いて、多様な制御を実現することができる。
【００４８】（実施の形態２）
図５は、本発明の磁気記録情報再生装置および信号処理
回路の第２の実施の形態である磁気ディスク装置に備え
られた再生回路の構成の一例を示すブロック図である。
ＴＡＣ２２２以外の構成は、図１と同一である。
回路の第２の実施の形態である磁気ディスク装置に備え
られた再生回路の構成の一例を示すブロック図である。
ＴＡＣ２２２以外の構成は、図１と同一である。
【００４９】本実施の形態によるＴＡＣ２２２は、識別
器３０および減算回路３１からなり、ＭＬ２１５の入力
と同一信号を入力とする誤差検出部と、誤差検出部の出
力を入力とする加算器３５とメモリ（Ｍ）３６からなる
誤差蓄積化回路と、誤差蓄積化回路の出力を入力とする
乗算回路３７とからなる。ＴＡＣ２２２の出力をＤＥＱ
２１４の出力から減算する減算回路（ＳＵＢ）２２１を
設け、ＭＬ２１５に入力する。
器３０および減算回路３１からなり、ＭＬ２１５の入力
と同一信号を入力とする誤差検出部と、誤差検出部の出
力を入力とする加算器３５とメモリ（Ｍ）３６からなる
誤差蓄積化回路と、誤差蓄積化回路の出力を入力とする
乗算回路３７とからなる。ＴＡＣ２２２の出力をＤＥＱ
２１４の出力から減算する減算回路（ＳＵＢ）２２１を
設け、ＭＬ２１５に入力する。
【００５０】この時、乗算回路３７の出力にスイッチ
（ＳＷ）３４を設けると共に、誤差検出部の出力を入力
とし、この入力値列からサーマルアスペリティー雑音の
発生を検出するサーマルアスペリティー雑音検出回路
（ＴＡＣＳ）３３を設け、ＴＡＣＳ３３の検出出力で、
スイッチ３４を開閉することによって、サーマルアスペ
リティー雑音の発生時にのみ乗算回路３７の出力を減算
回路２２１へのサーマルアスペリティー雑音の補正出力
としてもよい。
（ＳＷ）３４を設けると共に、誤差検出部の出力を入力
とし、この入力値列からサーマルアスペリティー雑音の
発生を検出するサーマルアスペリティー雑音検出回路
（ＴＡＣＳ）３３を設け、ＴＡＣＳ３３の検出出力で、
スイッチ３４を開閉することによって、サーマルアスペ
リティー雑音の発生時にのみ乗算回路３７の出力を減算
回路２２１へのサーマルアスペリティー雑音の補正出力
としてもよい。
【００５１】本実施の形態によれば、第１の実施の形態
の図３と同様に、ＤＥＱ２１４の出力に現れるサーマル
アスペリティー雑音を、図２（ｂ）に例示したＳＵＢｏ
ｕｔ５７のように改善できる。第１の実施の形態での平
均化回路３２は、加算器３５とメモリ（Ｍ）３６からな
る誤差蓄積化回路と乗算回路３７とで置き換えられ、回
路の簡単化をはかることができる。乗算回路３７の係数
値αが平均化の精度を決める。すなわち、乗算回路３７
の乗算の係数値αは、フィードバック系の利得に対応す
るので、この係数値αを大きくすれば、ＴＡに対する追
従性は良くなるが精度が粗くなり、小さくすれば追従性
は劣化するが精度は向上することになる。また、ＴＡＣ
Ｓ３３に適当な閾値を設定することによって、サーマル
アスペリティー雑音が発生していない時の性能劣化を回
避できる。
の図３と同様に、ＤＥＱ２１４の出力に現れるサーマル
アスペリティー雑音を、図２（ｂ）に例示したＳＵＢｏ
ｕｔ５７のように改善できる。第１の実施の形態での平
均化回路３２は、加算器３５とメモリ（Ｍ）３６からな
る誤差蓄積化回路と乗算回路３７とで置き換えられ、回
路の簡単化をはかることができる。乗算回路３７の係数
値αが平均化の精度を決める。すなわち、乗算回路３７
の乗算の係数値αは、フィードバック系の利得に対応す
るので、この係数値αを大きくすれば、ＴＡに対する追
従性は良くなるが精度が粗くなり、小さくすれば追従性
は劣化するが精度は向上することになる。また、ＴＡＣ
Ｓ３３に適当な閾値を設定することによって、サーマル
アスペリティー雑音が発生していない時の性能劣化を回
避できる。
【００５２】本実施の形態では、図６に示すように、Ｔ
ＡＣ２２２の出力を、ＤＥＱ２１４の前段のＡ／Ｄ変換
器（ＡＤＣ）２１３に入力してもよい。この時のＴＡＣ
２２２近傍のより詳細な構成を図７に例示する。ＡＤＣ
２１３は、Ａ／Ｄ変換回路２１３−１と、このＡ／Ｄ変
換回路２１３−１に入力されるアナログ信号の波形の中
心レベルを可変にするためのＤ／Ａ変換回路（ＤＡＣ）
２１３−２および減算回路２１３−３を有しており、こ
のＤＡＣ２１３−２の入力にＴＡＣ２２２の出力を接続
する。
ＡＣ２２２の出力を、ＤＥＱ２１４の前段のＡ／Ｄ変換
器（ＡＤＣ）２１３に入力してもよい。この時のＴＡＣ
２２２近傍のより詳細な構成を図７に例示する。ＡＤＣ
２１３は、Ａ／Ｄ変換回路２１３−１と、このＡ／Ｄ変
換回路２１３−１に入力されるアナログ信号の波形の中
心レベルを可変にするためのＤ／Ａ変換回路（ＤＡＣ）
２１３−２および減算回路２１３−３を有しており、こ
のＤＡＣ２１３−２の入力にＴＡＣ２２２の出力を接続
する。
【００５３】本実施の形態によれば、サーマルアスペリ
ティー雑音によるＡＤＣ２１３の飽和を防止でき、サー
マルアスペリティー雑音に対する耐力を第１の実施の形
態より向上できる。
ティー雑音によるＡＤＣ２１３の飽和を防止でき、サー
マルアスペリティー雑音に対する耐力を第１の実施の形
態より向上できる。
【００５４】（実施の形態３）
図８は、本発明の磁気記録情報再生装置および信号処理
回路の第３の実施の形態である磁気ディスク装置に備え
られた再生回路の構成の一例を示すブロック図であり、
図９はサーマルアスペリティー雑音の検出部分と補正部
分の構成を取り出して示すブロック図である。
回路の第３の実施の形態である磁気ディスク装置に備え
られた再生回路の構成の一例を示すブロック図であり、
図９はサーマルアスペリティー雑音の検出部分と補正部
分の構成を取り出して示すブロック図である。
【００５５】図８に示すように、ＭＬ２１５より前段の
アナログ信号処理回路にオフセット量補正回路を設け、
サーマルアスペリティー雑音除去回路（ＴＡＣ）２２２
の出力を、Ｄ／Ａ変換器（ＤＡＣ）２２４を介してアナ
ログ化して入力する。また、図９に示すようにアナログ
回路のオフセット量を補正するためのＤＡＣ２２４と補
正電圧保持用のコンデンサ２２５とアナログ減算回路２
２３を用い、誤差補正信号をコンデンサ２２５で蓄積す
るような構成としても良い。更に、補正電圧保持用のコ
ンデンサ２２５は、図１２に示す信号処理ＬＳＩ（ＳＰ
Ｃ）２１の外付けとしてもよい。
アナログ信号処理回路にオフセット量補正回路を設け、
サーマルアスペリティー雑音除去回路（ＴＡＣ）２２２
の出力を、Ｄ／Ａ変換器（ＤＡＣ）２２４を介してアナ
ログ化して入力する。また、図９に示すようにアナログ
回路のオフセット量を補正するためのＤＡＣ２２４と補
正電圧保持用のコンデンサ２２５とアナログ減算回路２
２３を用い、誤差補正信号をコンデンサ２２５で蓄積す
るような構成としても良い。更に、補正電圧保持用のコ
ンデンサ２２５は、図１２に示す信号処理ＬＳＩ（ＳＰ
Ｃ）２１の外付けとしてもよい。
【００５６】本実施の形態によれば、ＤＡＣ２２４とコ
ンデンサ２２５が１次の積分回路として動作するので、
スムーズな補正動作が可能となる。また、アナログ減算
回路２２３以降のアナログ回路は、入力のダイナミック
レンジを余分に考慮する必要がない。従って、アナログ
回路部の設計が容易になると共に、低消費電力化や高速
動作化が容易となる。
ンデンサ２２５が１次の積分回路として動作するので、
スムーズな補正動作が可能となる。また、アナログ減算
回路２２３以降のアナログ回路は、入力のダイナミック
レンジを余分に考慮する必要がない。従って、アナログ
回路部の設計が容易になると共に、低消費電力化や高速
動作化が容易となる。
【００５７】更に、サーマルアスペリティー雑音除去回
路（ＴＡＣ）２２２の乗算回路３７に、乗算する係数値
βを設定するレジスタや、ＤＡＣ２２４の最大出力電流
値を設定するレジスタを設けても良い。これらのレジス
タ値を設定することによって、補正ループの時定数を規
定でき、よりきめ細かな補正動作が可能となる。また、
第１の実施の形態と同様にサーマルアスペリティー雑音
除去回路（ＴＡＣ）２２２のサーマルアスペリティー雑
音検出回路（ＴＡＣＳ）３３は、サーマルアスペリティ
ー雑音を検出するレベルを設定するレジスタを設けても
良い。これによって、サーマルアスペリティー雑音が発
生していない時の性能劣化を回避できる。
路（ＴＡＣ）２２２の乗算回路３７に、乗算する係数値
βを設定するレジスタや、ＤＡＣ２２４の最大出力電流
値を設定するレジスタを設けても良い。これらのレジス
タ値を設定することによって、補正ループの時定数を規
定でき、よりきめ細かな補正動作が可能となる。また、
第１の実施の形態と同様にサーマルアスペリティー雑音
除去回路（ＴＡＣ）２２２のサーマルアスペリティー雑
音検出回路（ＴＡＣＳ）３３は、サーマルアスペリティ
ー雑音を検出するレベルを設定するレジスタを設けても
良い。これによって、サーマルアスペリティー雑音が発
生していない時の性能劣化を回避できる。
【００５８】また、サーマルアスペリティー雑音除去回
路（ＴＡＣ）２２２のサーマルアスペリティー雑音検出
回路（ＴＡＣＳ）３３の検出結果（ＳＷｇａｔｅ５５）
を、信号処理ＬＳＩチップ２１のノイズ検出信号出力ピ
ン５５ａあるいはレジスタに出力しても良い。このノイ
ズ検出信号出力ピン５５ａやレジスタの出力を参照する
ことによって、再生時に例えＭＬによる識別誤りが生じ
ていなくても、再生信号にサーマルアスペリティー雑音
が発生していることが認識できる。更には、この信号を
参照することによって、従来技術では不可能であった通
常の再生時にはエラーにならず、何らかの要因でスペー
シングが狭まった時にエラーとなるような、小さなサー
マルアスペリティー雑音に対する精度の高い検出が可能
となる。また、再生信号振幅と同等の振幅のサーマルア
スペリティー雑音が入力されても、殆ど再生性能の劣化
がない再生回路が実現できる。
路（ＴＡＣ）２２２のサーマルアスペリティー雑音検出
回路（ＴＡＣＳ）３３の検出結果（ＳＷｇａｔｅ５５）
を、信号処理ＬＳＩチップ２１のノイズ検出信号出力ピ
ン５５ａあるいはレジスタに出力しても良い。このノイ
ズ検出信号出力ピン５５ａやレジスタの出力を参照する
ことによって、再生時に例えＭＬによる識別誤りが生じ
ていなくても、再生信号にサーマルアスペリティー雑音
が発生していることが認識できる。更には、この信号を
参照することによって、従来技術では不可能であった通
常の再生時にはエラーにならず、何らかの要因でスペー
シングが狭まった時にエラーとなるような、小さなサー
マルアスペリティー雑音に対する精度の高い検出が可能
となる。また、再生信号振幅と同等の振幅のサーマルア
スペリティー雑音が入力されても、殆ど再生性能の劣化
がない再生回路が実現できる。
【００５９】（実施の形態４）尚、本発明は図１０に示
すように、拡張パーシャルレスポンスと最尤復号（ＥＰ
ＲＭＬ）を組み合わせた信号処理技術を適用した信号処
理ＬＳＩおよび磁気ディスク装置にも同様に適用できる
ことは明らかである。
すように、拡張パーシャルレスポンスと最尤復号（ＥＰ
ＲＭＬ）を組み合わせた信号処理技術を適用した信号処
理ＬＳＩおよび磁気ディスク装置にも同様に適用できる
ことは明らかである。
【００６０】この時の最尤復号器（ＭＬ’）２１５’
は、図１１に示すようにブランチメトリック生成回路ユ
ニット（ＢＭＵ）６０とアッド−コンペア−セレクトユ
ニット（ＡＣＳＵ）６１と、パスメモリユニット（ＰＭ
Ｕ）６２と、ハードディシジョンユニット（ＨＤＵ）６
３とで構成される。ＨＤＵ６３によって、ＢＭＵ６０と
ＡＣＳＵ６１の演算量が低減されるため、ＭＬ’２１
５’全体としての回路規模を削減できる。
は、図１１に示すようにブランチメトリック生成回路ユ
ニット（ＢＭＵ）６０とアッド−コンペア−セレクトユ
ニット（ＡＣＳＵ）６１と、パスメモリユニット（ＰＭ
Ｕ）６２と、ハードディシジョンユニット（ＨＤＵ）６
３とで構成される。ＨＤＵ６３によって、ＢＭＵ６０と
ＡＣＳＵ６１の演算量が低減されるため、ＭＬ’２１
５’全体としての回路規模を削減できる。
【００６１】以上のように、本発明の各実施の形態によ
れば、サーマルアスペリティーのような雑音が重畳した
再生信号であっても、比較的小規模な回路要素の増加で
このような雑音を除去する信号処理回路が提供できると
共に、識別誤りとならないような小さなサーマルアスペ
リティーによる雑音が検出でき、かつ大きな雑音が発生
しても性能劣化のない磁気ディスク装置を提供できる。
れば、サーマルアスペリティーのような雑音が重畳した
再生信号であっても、比較的小規模な回路要素の増加で
このような雑音を除去する信号処理回路が提供できると
共に、識別誤りとならないような小さなサーマルアスペ
リティーによる雑音が検出でき、かつ大きな雑音が発生
しても性能劣化のない磁気ディスク装置を提供できる。
【００６２】以上本発明者によってなされた発明を実施
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【００６３】たとえば、上述の、本発明による第１から
第４の実施の形態の説明では、磁気記録情報再生装置の
一例として、磁気ディスク装置を例に採って構成や効果
について説明したが、磁気テープ装置等の他の磁気記録
再生装置にも同様に適用できることは明らかである。
第４の実施の形態の説明では、磁気記録情報再生装置の
一例として、磁気ディスク装置を例に採って構成や効果
について説明したが、磁気テープ装置等の他の磁気記録
再生装置にも同様に適用できることは明らかである。
【００６４】
【発明の効果】本発明の磁気記録情報再生装置および信
号処理回路によれば、サーマルアスペリティーのような
雑音が重畳した信号であっても、比較的小規模な回路で
このような雑音の影響を除去できる、という効果が得ら
れる。
号処理回路によれば、サーマルアスペリティーのような
雑音が重畳した信号であっても、比較的小規模な回路で
このような雑音の影響を除去できる、という効果が得ら
れる。
【００６５】本発明の磁気記録情報再生装置および信号
処理回路によれば、再生誤りとならないような小さなサ
ーマルアスペリティーによる雑音を検出可能な再生信号
処理系とすることによって、動作の信頼性を高めること
ができる、という効果が得られる。
処理回路によれば、再生誤りとならないような小さなサ
ーマルアスペリティーによる雑音を検出可能な再生信号
処理系とすることによって、動作の信頼性を高めること
ができる、という効果が得られる。
【００６６】本発明の磁気記録情報再生装置および信号
処理回路によれば、微小なサーマルアスペリティー雑音
の検出および補正によって、エラーに敏感な多様な最尤
復号方法を採用することができる、という効果が得られ
る。
処理回路によれば、微小なサーマルアスペリティー雑音
の検出および補正によって、エラーに敏感な多様な最尤
復号方法を採用することができる、という効果が得られ
る。
【００６７】本発明の磁気記録情報再生装置および信号
処理回路によれば、再生信号へのサーマルアスペリティ
ー雑音の混入を懸念することなく、狭スペーシング化に
よる高記録密度の達成が可能な磁気ディスク装置を実現
できる、という効果が得られる。
処理回路によれば、再生信号へのサーマルアスペリティ
ー雑音の混入を懸念することなく、狭スペーシング化に
よる高記録密度の達成が可能な磁気ディスク装置を実現
できる、という効果が得られる。
【００６８】本発明の磁気記録情報再生装置および信号
処理回路によれば、再生信号へのサーマルアスペリティ
ー雑音の混入に起因するデータアクセス動作のリトライ
等によるオーバーヘッドを回避して、高スループットを
達成することが可能な磁気ディスク装置を実現できる、
という効果が得られる。
処理回路によれば、再生信号へのサーマルアスペリティ
ー雑音の混入に起因するデータアクセス動作のリトライ
等によるオーバーヘッドを回避して、高スループットを
達成することが可能な磁気ディスク装置を実現できる、
という効果が得られる。
【００６９】本発明の磁気記録情報再生装置および信号
処理回路によれば、狭スペーシング時に問題となるサー
マルアスペリティーに対して強い耐力を持つ高性能な磁
気ディスク装置を実現できる、という効果が得られる。
処理回路によれば、狭スペーシング時に問題となるサー
マルアスペリティーに対して強い耐力を持つ高性能な磁
気ディスク装置を実現できる、という効果が得られる。
【図１】本発明の磁気記録情報再生装置および信号処理
回路の第１の実施の形態である磁気ディスク装置に備え
られた再生回路の構成の一例を示すブロック図である。
回路の第１の実施の形態である磁気ディスク装置に備え
られた再生回路の構成の一例を示すブロック図である。
【図２】（ａ）は、サーマルアスペリティー雑音除去回
路の基本的な構成の一例を示すブロック図であり、
（ｂ）は、その作用の一例を示す線図である。
路の基本的な構成の一例を示すブロック図であり、
（ｂ）は、その作用の一例を示す線図である。
【図３】図２（ａ）のサーマルアスペリティー雑音除去
回路の変形例を示すブロック図である。
回路の変形例を示すブロック図である。
【図４】図３のサーマルアスペリティー雑音除去回路の
作用の一例を示す線図である。
作用の一例を示す線図である。
【図５】本発明の磁気記録情報再生装置および信号処理
回路の第２の実施の形態である磁気ディスク装置に備え
られた再生回路におけるサーマルアスペリティー雑音除
去回路の構成の一例を示すブロック図である。
回路の第２の実施の形態である磁気ディスク装置に備え
られた再生回路におけるサーマルアスペリティー雑音除
去回路の構成の一例を示すブロック図である。
【図６】本発明の磁気記録情報再生装置の第２の実施の
形態である磁気ディスク装置に備えられた再生回路の変
形例を示すブロック図である。
形態である磁気ディスク装置に備えられた再生回路の変
形例を示すブロック図である。
【図７】図６のに例示された再生回路の変形例における
サーマルアスペリティー雑音除去回路の構成の一例を示
すブロック図である。
サーマルアスペリティー雑音除去回路の構成の一例を示
すブロック図である。
【図８】本発明の磁気記録情報再生装置および信号処理
回路の第３の実施の形態である磁気ディスク装置に備え
られた再生回路の構成の一例を示すブロック図である。
回路の第３の実施の形態である磁気ディスク装置に備え
られた再生回路の構成の一例を示すブロック図である。
【図９】図８に例示された再生回路においてサーマルア
スペリティー雑音の検出部分と補正部分の構成を取り出
して示すブロック図である。
スペリティー雑音の検出部分と補正部分の構成を取り出
して示すブロック図である。
【図１０】本発明の磁気記録情報再生装置および信号処
理回路の第４の実施の形態である磁気ディスク装置に備
えられた再生回路の構成の一例を示すブロック図であ
る。
理回路の第４の実施の形態である磁気ディスク装置に備
えられた再生回路の構成の一例を示すブロック図であ
る。
【図１１】図１０における最尤復号回路の構成の一例を
示すブロック図である。
示すブロック図である。
【図１２】本発明の磁気記録情報再生装置の第１の実施
の形態である磁気ディスク装置の全体構成の一例を示す
概念図である。
の形態である磁気ディスク装置の全体構成の一例を示す
概念図である。
【図１３】磁気ディスク装置の磁気ヘッドと磁気ディス
クのインターフェイス部分の構成の一例を示す概念図で
ある。
クのインターフェイス部分の構成の一例を示す概念図で
ある。
【図１４】サーマルアスペリティー雑音を含む再生信号
波形の一例を示す線図である。
波形の一例を示す線図である。
【図１５】考えられる従来の一般的な再生回路の構成の
一例を示すブロック図である。
一例を示すブロック図である。
１…磁気ヘッド、２…磁気ディスク（磁気記録媒体）、
３…ＭＲヘッド（再生ヘッド）、４…微小突起部分、１
０…磁気ディスク装置、２０…ヘッドディスクアセンブ
リ、２１…信号処理ＬＳＩチップ、２２…ハードディス
クコントローラチップ、２３…サーボコントローラ、２
４…マイクロプロセッサ、２５…ＳＣＳＩチップ、３０
…識別器、３１…減算回路（第２の減算手段）、３２…
平均化回路、３３…サーマルアスペリティー雑音検出回
路（比較手段）、３４…スイッチ（スイッチ手段）、３
５…加算器（加算手段）、３６…メモリ（記憶手段）、
３７…乗算回路（乗算手段）、４０…パッケージ基板、
５４…サーマルアスペリティー閾値信号、５５…スイッ
チ開閉制御入力、５５ａ…ノイズ検出信号出力ピン、６
０…ブランチメトリック生成回路ユニット、６１…アッ
ド−コンペア−セレクトユニット、６２…パスメモリユ
ニット、６３…ハードディシジョンユニット、１０３…
キャリッジ、１０４…Ｒ／ＷＩＣ、１０５…スピンドル
モータ、２０１…再生回路（信号処理回路）、２０２…
インターフェイス回路、２０３…記録回路、２１１…可
変利得増幅器、２１２…アナログ等化回路（第１の等化
手段）、２１３…Ａ／Ｄ変換器、２１３−１…Ａ／Ｄ変
換回路、２１３−２…Ｄ／Ａ変換回路、２１３−３…減
算回路、２１４…デジタル等化器（第２の等化手段）、
２１５，２１５’…最尤復号器（最尤復号手段）、２１
６…復調回路、２１７…可変利得増幅器制御回路、２１
８…電圧制御発振器、２１９…電圧制御発振器制御回
路、２２０…シンクバイト検出回路、２２１…減算回路
（第１の減算手段）、２２１’…減算回路（第３の減算
手段）、２２２…サーマルアスペリティー雑音除去回
路、２２３…アナログ減算回路、２２４…Ｄ／Ａ変換
器、２２５…コンデンサ。
３…ＭＲヘッド（再生ヘッド）、４…微小突起部分、１
０…磁気ディスク装置、２０…ヘッドディスクアセンブ
リ、２１…信号処理ＬＳＩチップ、２２…ハードディス
クコントローラチップ、２３…サーボコントローラ、２
４…マイクロプロセッサ、２５…ＳＣＳＩチップ、３０
…識別器、３１…減算回路（第２の減算手段）、３２…
平均化回路、３３…サーマルアスペリティー雑音検出回
路（比較手段）、３４…スイッチ（スイッチ手段）、３
５…加算器（加算手段）、３６…メモリ（記憶手段）、
３７…乗算回路（乗算手段）、４０…パッケージ基板、
５４…サーマルアスペリティー閾値信号、５５…スイッ
チ開閉制御入力、５５ａ…ノイズ検出信号出力ピン、６
０…ブランチメトリック生成回路ユニット、６１…アッ
ド−コンペア−セレクトユニット、６２…パスメモリユ
ニット、６３…ハードディシジョンユニット、１０３…
キャリッジ、１０４…Ｒ／ＷＩＣ、１０５…スピンドル
モータ、２０１…再生回路（信号処理回路）、２０２…
インターフェイス回路、２０３…記録回路、２１１…可
変利得増幅器、２１２…アナログ等化回路（第１の等化
手段）、２１３…Ａ／Ｄ変換器、２１３−１…Ａ／Ｄ変
換回路、２１３−２…Ｄ／Ａ変換回路、２１３−３…減
算回路、２１４…デジタル等化器（第２の等化手段）、
２１５，２１５’…最尤復号器（最尤復号手段）、２１
６…復調回路、２１７…可変利得増幅器制御回路、２１
８…電圧制御発振器、２１９…電圧制御発振器制御回
路、２２０…シンクバイト検出回路、２２１…減算回路
（第１の減算手段）、２２１’…減算回路（第３の減算
手段）、２２２…サーマルアスペリティー雑音除去回
路、２２３…アナログ減算回路、２２４…Ｄ／Ａ変換
器、２２５…コンデンサ。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 平野 章彦
神奈川県小田原市国府津2880番地 株式
会社日立製作所 ストレージシステム事
業部内
(72)発明者 小林 直哉
東京都国分寺市東恋ヶ窪１丁目280番地
株式会社日立製作所 中央研究所内
(72)発明者 三田 誠一
神奈川県小田原市国府津2880番地 株式
会社日立製作所 ストレージシステム事
業部内
(72)発明者 梅本 益雄
東京都国分寺市東恋ヶ窪１丁目280番地
株式会社日立製作所 中央研究所内
(56)参考文献 特開 平３−235206（ＪＰ，Ａ)
特開 平８−87707（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11B 5/00 - 5/024
G11B 5/09
Claims (9)
- 【請求項１】 少なくとも再生信号の波形を等化する等
化手段と最尤復号手段とを含み、磁気抵抗効果型ヘッド
に接続される信号処理回路であって、 前記等化手段から前記最尤復号手段への入力信号を３値
に識別して出力する識別手段と、前記入力信号を平均し
て出力する平均化手段と、第１および第２の減算手段と
を含み、前記第１の減算手段の加算入力を前記等化手段
の出力に接続すると共に減算入力を前記平均化手段の出
力に接続し、前記第１の減算手段の出力を前記識別手段
の入力とし、前記識別手段の出力を前記第２の減算手段
の減算入力とし、前記第２の減算手段の加算入力を前記
等化手段の出力に接続し、前記第２の減算手段の出力を
前記平均化手段の入力とし、前記第１の減算手段の出力
を前記最尤復号手段に接続した構成のサーマルアスペリ
ティー雑音除去手段を備えた信号処理回路。 - 【請求項２】 請求項１記載の信号処理回路において、 前記サーマルアスペリティー雑音除去手段は、さらに、
第３の減算手段と、前記平均化手段の出力と所望の閾値
とを比較する比較手段と、スイッチ手段とを含み、前記
平均化手段の出力と前記第１の減算手段の減算入力との
接続点間に前記スイッチ手段を接続すると共に、前記等
化手段の出力を加算入力とすると共に前記平均化手段の
出力を減算入力とする前記第３の減算手段の出力を前記
識別手段の入力に接続し、前記平均化手段の出力を入力
とする前記比較手段の出力を前記スイッチ手段のスイッ
チ開閉制御入力とする構成を備えた信号処理回路。 - 【請求項３】 請求項１または２記載の信号処理回路に
おいて、 前記サーマルアスペリティー雑音除去手段は、さらに前
記平均化手段に、入力される誤差信号列からサーマルア
スペリティー雑音の時系列誤差量を推定する手段を備え
た信号処理回路。 - 【請求項４】 少なくとも再生信号の波形を等化する等
化手段と最尤復号手段とを含み、磁気抵抗効果型ヘッド
に接続される信号処理回路であって、 前記等化手段から前記最尤復号手段への入力信号を３値
に識別して出力する識別手段と、第１および第２の減算
手段と、加算手段と、記憶手段と、乗算手段とを含み、
前記識別手段の出力を減算入力とし、前記最尤復号手段
への入力を加算入力とする前記第２の減算手段の出力を
前記加算手段の第１の加算入力とし、前記記憶手段の出
力を第２の加算入力とする前記加算手段の出力を前記記
憶手段の入力とし、前記記憶手段の出力を入力とする前
記乗算手段の出力を減算入力とすると共に前記等化手段
の出力を加算入力とする前記第１の減算手段の出力を前
記最尤復号手段の入力とする構成のサーマルアスペリテ
ィー雑音除去手段を備えた信号処理回路。 - 【請求項５】 請求項４記載の信号処理回路において、 前記サーマルアスペリティー雑音除去手段は、さらに、
前記乗算手段の出力と所望の閾値とを比較する比較手段
と、スイッチ手段とを含み、前記乗算手段の出力と前記
第１の減算手段の減算入力との接続点間に前記スイッチ
手段を接続すると共に、前記記憶手段の出力を入力とす
る前記比較手段の出力を前記スイッチ手段のスイッチ開
閉制御入力とする構成である信号処理回路。 - 【請求項６】 請求項４または５記載の信号処理回路に
おいて、 前記乗算手段に、乗算する係数値の設定手段を有する構
成の信号処理回路。 - 【請求項７】 請求項２または５記載の信号処理回路に
おいて、 前記比較手段は、サーマルアスペリティー雑音を検出す
るレベルを決定する前記閾値を任意に設定可能な設定手
段を有する信号処理回路。 - 【請求項８】 請求項２または５記載の信号処理回路に
おいて、 前記比較手段は、比較結果を、前記信号処理回路を構成
する集積回路素子の外部入出力ピンおよびレジスタの少
なくとも一方に出力する手段を有する構成の信号処理回
路。 - 【請求項９】 磁気抵抗効果型ヘッドを備えた磁気記録
情報再生装置であって、請求項１，２，３，４，５，
６，７または８記載の信号処理回路を備えた磁気記録情
報再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08244996A JP3501898B2 (ja) | 1996-04-04 | 1996-04-04 | 磁気記録情報再生装置および信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08244996A JP3501898B2 (ja) | 1996-04-04 | 1996-04-04 | 磁気記録情報再生装置および信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09274702A JPH09274702A (ja) | 1997-10-21 |
| JP3501898B2 true JP3501898B2 (ja) | 2004-03-02 |
Family
ID=13774838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08244996A Expired - Fee Related JP3501898B2 (ja) | 1996-04-04 | 1996-04-04 | 磁気記録情報再生装置および信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3501898B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100498427B1 (ko) * | 1998-02-20 | 2005-09-02 | 삼성전자주식회사 | 자기 저항 헤드의 서멀 애스퍼리티 보상 장치 |
| KR20040019577A (ko) * | 2002-08-28 | 2004-03-06 | 삼성전자주식회사 | 신호 품질 향상 장치 |
| JP4916692B2 (ja) | 2005-09-22 | 2012-04-18 | ローム株式会社 | 信号処理装置、信号処理方法、および記憶システム |
| JP4916691B2 (ja) * | 2005-09-22 | 2012-04-18 | ローム株式会社 | 信号処理装置および記憶システム |
-
1996
- 1996-04-04 JP JP08244996A patent/JP3501898B2/ja not_active Expired - Fee Related
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|---|---|
| JPH09274702A (ja) | 1997-10-21 |
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