JP4244351B2 - 信号処理装置および信号記憶システム - Google Patents

Description

本発明は、入力信号系列に属する信号を処理するための技術に関する。

符号化された信号の復号や信号の検出をする際、ノイズ等に起因するエラーの検出や訂正がなされる。エラー検出や訂正ではその計算量に応じた規模の回路が必要となる。例えば、パーシャル・レスポンス（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ。以下、「ＰＲ」とも表記する）方式と低密度パリティ検査（Ｌｏｗ Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ。以下、「ＬＤＰＣ」とも表記する）符号を組み合わせた場合、その復号に繰り返し復号を用いると良好な性能が得られる。しかしながら、この場合、復号を繰り返した回数に応じて回路規模が増大する。この回路規模の増大を抑制するために、ＬＤＰＣ復号器とともにデジタル尤度検出用等価器（Ｄｉｇｉｔａｌ Ａｉｄｅｄ Ｅｑｕａｌｉｚｅｒ。以下、「ＤＡＥ」と略記する）を用いる技術が知られている。特許文献１では、磁気ディスク装置にリードチャネルにおいて、ＬＤＰＣ符号化された信号の繰り返し復号にＤＡＥを用いる技術が開示されている。
特開２００４−１４５９７２号公報 特開２００４−１６４７６７号公報

しかし、ＤＡＥの内部においても、後述するように、非常に計算量の多い処理が必要となる。ＤＡＥ回路の規模はこの計算量に相当する規模となり、ＤＡＥ自体の回路規模の最適化についても改善の余地がある。

本発明は、上述の事情を鑑みてなされたものであり、その目的は、ＤＡＥ自体の回路の規模を削減することにある。

本発明の一態様は信号処理装置に関する。この信号処理装置は、入力信号系列に所定の処理を施して対数尤度比を算出する信号処理装置であって、入力信号系列に属し、いま所定の処理を施そうとしている処理対象信号およびその処理対象信号に関連する所定数の信号のそれぞれに対して、所定の処理の一部をなす単位処理を実行する複数の単位処理回路と、それら複数の単位処理回路の出力を統合して所定の処理を完結せしめる統合回路とを備え、複数の単位処理回路は、対数尤度比の計算式を展開した各項に相当する単位処理をなすよう構成され、かつ、複数の単位処理回路の少なくとも一部が処理対象信号のみならず、処理対象信号に関連する信号に関する所定の処理における単位処理回路の一部として共用される。
「処理対象信号に関連する信号」とは、処理対象信号と位置的または時間的に関連する信号であってもよい。その例として、入力信号系列において、処理対象信号より前に位置する信号、後ろに位置する信号、処理対象信号を挟んで位置する信号であってもよい。また、これらの信号は、連続であっても非連続であってもよい。

複数の単位処理回路の一部は、処理対象信号および処理対象信号に関連する信号に乗算所定値をそれぞれ乗ずる乗算回路の出力について総和をとる加算回路であってもよい。また、処理対象信号は、符号化された信号の一時推定値であり、乗算所定値は、パーシャル・レスポンス方式による信号の波形等価の目標値であってもよい。

複数の単位処理回路は、減算所定値から加算回路の出力を減算する減算回路をさらに含んでもよい。また、減算所定値は、ＦＩＲフィルタの出力であってよい。ここで、「ＦＩＲフィルタ」とは、いわゆる有限インパルス応答フィルタである。
入力信号系列は、記録装置から読み取られた信号系列に由来してもよい。

この信号処理装置によれば、対数尤度比の計算式を展開した各項の間での重複箇所に相当する部分の回路を各項の計算において共用するので、その重複箇所についての回路を複数用意する必要がなくなり、全体として回路規模を削減することができる。

本発明の別の態様は、信号記憶システムに関する。この信号記憶システムは、ライトチャネルとリードチャネルとを有する信号記憶システムである。ライトチャネルは、データをランレングス符号化する第１の符号化部と、第１の符号化部で符号化されたデータを低密度パリティ検査符号を用いてさらに符号化する第２の符号化部と、第２の符号化部で符号化されたデータを記憶装置に書き込む書込部とを有する。リードチャネルは、記憶装置から読み出したデータの尤度を計算して軟判定値を出力するソフト出力検出部と、ソフト出力検出部から出力されたデータを復号する、第２の符号化部に対応する第２の復号部と、第２の復号部で復号されたデータをさらに復号する、第１の符号化部に対応する第１の復号部とを有する。第２の復号部は、入力データに所定の処理を施して対数尤度比を算出するものであって、入力データに属し、いま所定の処理を施そうとしている処理対象データ要素およびその処理対象データ要素に関連する所定数のデータ要素のそれぞれに対して、所定の処理の一部をなす単位処理を実行する複数の単位処理回路と、それら複数の単位処理回路の出力を統合して所定の処理を完結せしめる統合回路とを備える。複数の単位処理回路は、対数尤度比の計算式を展開した各項に相当する単位処理をなすよう構成され、かつ、複数の単位処理回路の少なくとも一部が処理対象データ要素のみならず、処理対象データ要素に関連するデータ要素に関する所定の処理における単位処理回路の一部として共用される。信号記憶システムは、少なくとも１つの半導体基板上に集積化されてもよい。この信号記憶システムによれば、単位処理回路の規模を削減できるので、リードチャネルを有する信号記憶システム全体としても、回路規模を削減できる。
「処理対象データ要素に関連するデータ要素」とは、処理対象データ要素と位置的または時間的に関連するデータ要素であってもよい。その例として、入力データにおいて、処理対象データ要素より前に位置するデータ要素、後ろに位置するデータ要素、処理対象データ要素を挟んで位置するデータ要素であってもよい。また、これらのデータ要素は、連続であっても非連続であってもよい。

本発明の別の態様も信号記憶システムに関する。この信号記憶システムは、さらに、データを記憶する記憶装置と、記憶装置へのデータの書込と、記憶装置からのデータの読出とを制御する制御部とを有する。リードチャネルは、制御部の指示に従って、記憶装置に記憶されているデータを読み出し、ライトチャネルは、制御部の指示に従って、所定のデータを記憶装置に書き込む。これによって、単位処理回路の規模を削減に伴い、信号記憶システム全体としての回路規模の削減を図ることができる。

なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システム、コンピュータプログラム、記録媒体などの間で変換したものもまた、本発明の態様として有効である。

本発明の信号処理装置によれば、信号処理装置の回路規模の削減を実現できる。

本実施の形態は、ＤＡＥ自体の回路規模の削減を目的とする。本実施の形態では、磁気ディスク装置からの信号すなわちデータの読み出しにおいて、ＬＤＰＣ復号をする例について説明する。具体的には、ＤＡＥ内部で行われる対数尤度比の計算式を変形し、その変形式において重複した部分に対応する回路を共用して回路規模を削減する。

図１は、磁気ディスク装置１００の構成を示す図である。図１の磁気ディスク装置１００は、大きく分けて、ハードディスクコントローラ１（以下、「ＨＤＣ１」と略記する。）、中央処理演算装置２（以下、「ＣＰＵ２」と略記する。）、リードライトチャネル３（以下、「Ｒ／Ｗチャネル３」と略記する。）、ボイスコイルモータ／スピンドルモータ制御部４（以下、「ＶＣＭ／ＳＰＭ制御部４」と略記する。）、及びディスクエンクロージャ５（以下、「ＤＥ５」と略記する。）からなる。一般に、ＨＤＣ１、ＣＰＵ２、Ｒ／Ｗチャネル３、及びＶＣＭ／ＳＰＭ制御部４は同一の基板上に構成される。

ＨＤＣ１は、ＨＤＣ１全体を制御する主制御部１１、データフォーマット制御部１２、誤り訂正符号化制御部１３（以下、「ＥＣＣ制御部１３」と略記する。」），及びバッファＲＡＭ１４を含む。ＨＤＣ１は、図示しないインタフェース部を介してホストシステムと接続される。また、Ｒ／Ｗチャネル３を介して、ＤＥ５と接続されており、主制御部１１の制御により、ホストとＤＥ５の間のデータ転送を行う。このＨＤＣ１には、Ｒ／Ｗチャネル３で生成されるリードリファレンスクロック（ＲＲＣＫ）が入力される。データフォーマット制御部１２は、ホストから転送されたデータをディスク媒体５０上に記録するのに適したフォーマットに変換し、逆に、ディスク媒体５０から再生されたデータをホストに転送するのに適したフォーマットに変換する。ディスク媒体５０は、たとえば、磁気ディスクを含む。ＥＣＣ制御部１３は、ディスク媒体５０から再生されたデータに含まれる誤りの訂正及び検出を可能にするために、記録するデータを情報シンボルとして、冗長シンボルを付加する。またＥＣＣ制御部１３は、再生されたデータに誤りが生じているかを判断し、誤りがある場合には訂正或いは検出を行う。但し、誤りが訂正できるシンボル数は有限であり、冗長データの長さに関係する。即ち、多くの冗長データを付加するとフォーマット効率が悪化するため、誤り訂正可能シンボル数とはトレードオフとなる。ＥＣＣとしてリードソロモン（ＲＳ）符号を利用して誤り訂正を行う場合、（冗長シンボル数／２）個までの誤りを訂正できる。バッファＲＡＭ１４は、ホストから転送されたデータを一時的に保存し、適切なタイミングでＲ／Ｗチャネル３に転送する。逆に、Ｒ／Ｗチャネル３から転送されたリードデータを一時的に保存し、ＥＣＣ復号処理などの終了後、適切なタイミングでホストに転送する。

ＣＰＵ２は、フラッシュＲＯＭ２１（以下、「ＦＲＯＭ２１」と略記する。）、及びＲＡＭ２２を含み、ＨＤＣ１、Ｒ／Ｗチャネル３、ＶＣＭ／ＳＰＭ制御部４、及びＤＥ５と接続される。ＦＲＯＭ２１には、ＣＰＵ２の動作プログラムが保存されている。

Ｒ／Ｗチャネル３は、ライトチャネル３１とリードチャネル３２とに大別され、ＨＤＣ１との間で記録するデータ及び再生されたデータの転送を行う。また、Ｒ／Ｗチャネル３は、ＤＥ５と接続され、記録信号の送信、再生信号の受信を行う。詳細は後述する。

ＶＣＭ／ＳＰＭ制御部４は、ＤＥ５中のボイスコイルモータ５２（以下、「ＶＣＭ５２」と略記する。）とスピンドルモータ５３（以下、「ＳＰＭ５３」と略記する。）を制御する。

ＤＥ５は、Ｒ／Ｗチャネル３と接続され、記録信号の受信、再生信号の送信を行う。またＤＥ５は、ＶＣＭ／ＳＰＭ制御部４と接続されている。ＤＥ５は、ディスク媒体５０、ヘッド５１、ＶＣＭ５２、ＳＰＭ５３、及びプリアンプ５４等を有している。図１の磁気ディスク装置１００においては、ディスク媒体５０が１枚であり、且つヘッド５１がディスク媒体５０の一方の面側のみに配置されている場合を想定しているが、複数のディスク媒体５０が積層配置された構成であってもよい。また、ヘッド５１は、ディスク媒体５０の各面に対応して設けられるのが一般的である。Ｒ／Ｗチャネル３により送信された記録信号は、ＤＥ５内のプリアンプ５４を経由してヘッド５１に供給され、ヘッド５１によりディスク媒体５０に記録される。逆に、ヘッド５１によりディスク媒体５０から再生された信号は、プリアンプ５４を経由してＲ／Ｗチャネル３に送信される。ＤＥ５内のＶＣＭ５２は、ヘッド５１をディスク媒体５０上の目標位置に位置決めするために、ヘッド５１をディスク媒体５０の半径方向に移動させる。また、ＳＰＭ５３は、ディスク媒体５０を回転させる。一般に、ＨＤＣ１、ＣＰＵ２、Ｒ／Ｗチャネル３、及びＶＣＭ／ＳＰＭ制御部４、プリアンプ５４およびＶＣＭ５２は同一の半導体集積回路で実現される。ただし、これらの一部の任意の組み合わせを同一の半導体集積回路で実現することもできる。

ここで、図２を用いて、Ｒ／Ｗチャネル３について説明する。図２は、図１のＲ／Ｗチャネル３の構成を示す。Ｒ／Ｗチャネル３は、大きく分けて、ライトチャネル３１とリードチャネル３２から構成される。

ライトチャネル３１は、バイトインターフェース部３０１、スクランブラ３０２、ランレングス制御符号化部３０３（以下、「ＲＬＬ符号化部３０３」と略記する）、低密度パリティチェック符号化部３０４（以下、「ＬＤＰＣ符号化部３０４」と略記する。）、書込補償部３０５（以下、「ライトプリコン部３０５」と略記する）、ドライバ３０６を含む。

バイトインターフェース部３０１では、ＨＤＣ１から転送されたデータが入力データとして処理される。メディア上に書き込むデータは１セクタ単位でＨＤＣ１から入力される。このとき１セクタ分のユーザデータ（５１２バイト）だけでなく、ＨＤＣ１によって付加されたＥＣＣバイトも同時に入力される。データバスは通常１バイト（８ビット）であり、バイトインターフェース部３０１により入力データとして処理される。スクランブラ３０２はライトデータをランダムな系列に変換する。同じパターンのデータの繰り返しは、リード時における検出性能に悪影響を与え、エラーレートを悪化させるのを防ぐためである。ＲＬＬ符号化部３０３は０の最大連続長を制限するためのものである。０の最大連続長を制限することによりリード時の自動利得制御部３１７（以下、「ＡＧＣ３１７」と略記する）などに適したデータ系列にする。

ＬＤＰＣ符号化部３０４はデータ系列にＬＤＰＣ符号の冗長ビットを付加したＬＤＰＣ符号化したデータ系列に符号化する役割を有する。ＬＤＰＣ符号化は、生成行列と呼ばれるｋ×ｎの行列に、長さｋのデータ系列を左から掛け合わせることで行う。この生成行列に含まれる各要素は、０もしくは１である。

ライトプリコン部３０５はメディア上の磁化転移の連続による非線形歪を補償する回路である。ライトデータから補償に必要なパターンを検出し、正しい位置で磁気転移が生ずるようにライト電流波形を予め調整をする。ドライバ３０６は擬似ＥＣＬレベルに対応した信号を出力するドライバである。ドライバ３０６からの出力は図示しないＤＥ５に送られ、プリアンプ５４を通してヘッド５１に送られ、ライトデータがディスク媒体５０上に記録される。

リードチャネル３２は、可変利得増幅器３１１（以下、「ＶＧＡ３１１」と略記する。）、ローパスフィルタ３１２（以下、「ＬＰＦ３１２」と略記する。）、ＡＧＣ３１７、アナログ／ディジタル変換器３１３（以下、「ＡＤＣ３１３」と略記する。）、周波数シンセサイザ３１４、ＦＩＲフィルタ３１５、ＳＯＶＡ（Ｓｏｆｔ−Ｏｕｔｐｕｔ Ｖｉｔｅｒｂｉ Ａｌｇｏｒｉｔｈｍ）復号部３１６、ＬＤＰＣ繰返復号部３２２、同期信号検出部３２１、ランレングス制御復号部３２３（以下、「ＲＬＬ復号部３２３」と略記する。）、デスクランブラ３２４とから構成されている。

ＶＧＡ３１１及びＡＧＣ３１７は、図示しないプリアンプ５４から送られたデータのリード波形の振幅の調整を行う。ＡＧＣ３１７は理想的な振幅と実際の振幅を比較し、ＶＧＡ３１１に設定すべきゲインを決定する。ＬＰＦ３１２は、カットオフ周波数とブースト量を調整することができ、高周波ノイズの低減と部分応答（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ。以下、「ＰＲ」と略記する）波形への等化の一部を担う。ＬＰＦ３１２でＰＲ波形への等化を行うが、ヘッドの浮上量変動、媒体の不均一性、モータの回転変動などの多くの要因により、アナログのＬＰＦによる完全な等化は難しいので、後段に配置され、よりフレキシビリティに富んだＦＩＲフィルタ３１５を用いて、再度ＰＲ波形への等化を行う。ＦＩＲフィルタ３１５は、そのタップ係数を適応的に調整する機能を有していてもよい。周波数シンセサイザ３１４は、ＡＤＣ３１３のサンプリング用クロックを生成する。インタポレータ３２５は、タイミング制御部３１９で検出された位相誤差を用いて、周波数シンセサイザ３１４で生成されたサンプリング用クロックの微調整を行う。ＡＤＣ３１３は、ＡＤ変換により直接同期サンプルを得る構成とした。なお、この構成の他に、ＡＤ変換により非同期サンプルを得る構成であってもよい。この場合は、インタポレータ３２５に代えて補間フィルタを用いればよい。ゼロ相スタート部３１８は、初期位相を決定するためのブロックである。タイミング制御部３１９は、決定された初期位相およびＦＩＲフィルタ３１５の出力を用いて、理想的なサンプル値と実際のサンプル値を比較し、位相誤差を検出する。

ＳＯＶＡ復号部３１６は、ビタビアルゴリズムの一種であるＳＯＶＡを用いて、符号間干渉に伴う復号特性の劣化を回避する。すなわち、近年の磁気ディスク装置の記録密度の上昇に伴い、記録された符号間の干渉が大きくなり、復号特性が劣化するといった課題を解決するため、これを克服する方式として最尤復号（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ。以下、「ＰＲＭＬ」と略記する）方式を用いる。ＰＲＭＬ方式は、ＰＲ方式およびＭＬ方式の二つの方式から成り立ち、再生信号の符号間干渉による部分応答の尤度を最大にする信号系列を求める方式である。図２に示すように、ＰＲＭＬ復号部３２０は、ＦＩＲフィルタ３１５とＳＯＶＡ復号部３１６とを含む。ＳＯＶＡ復号部３１６からの出力は、ＬＤＰＣ繰返復号部３２２のソフト値入力として用いることができる。例えば、ＳＯＶＡの出力として、（０．７１， ０．１８， ０．４５， ０．４５， ０．９）というソフト値が出力されたとする。これらの値は、０である可能性が大きいか、１である可能性が大きいかを数値で表している。例えば、１番目の０．７１は１である可能性が大きいことを示しており、４番目の０．４５は０である可能性が大きいが１である可能性も小さくはないことを意味する。従来のビタビディテクタの出力はハード値であり、ＳＯＶＡの出力を硬判定したものである。上記の例の場合、（１，０，０，０，１）である。ハード値は、０であるか、１であるかのみを表しており、どちらの可能性が高いかという情報が失われている。このためＬＤＰＣ繰返復号部３２２にソフト値を入力する方が復号性能が良くなる。

ＬＤＰＣ繰返復号部３２２は、ＬＤＰＣ符号化されているデータ系列から、ＬＤＰＣ符号化前の系列に復元する役割を有する。復号化の方法としては、主に、ｓｕｍ−ｐｒｏｄｕｃｔ復号法とｍｉｎ−ｓｕｍ復号法があり、復号性能の面ではｓｕｍ−ｐｒｏｄｕｃｔ復号法が有利であるが、ｍｉｎ−ｓｕｍ復号法はハードウェアによる実現が容易である特徴を持つ。
一般的に、ＬＤＰＣ復号に繰り返し復号を用いた場合、事前値と事後値と呼ばれる値を求め、さらに、ＤＡＥを介して、再度、事前値と事後値を計算する。所定の回数、もしくは、エラーが含まれなくなったと判断された場合、その時点で求まっている尤度を硬判定し、２値の復号データを出力することとなる。エラーが含まれなくなったことは、冗長データ系列を含む復号データに検査行列の転置行列を掛け合わせて、その結果が０行列であるか否かで判断できる。検査行列とは、生成行列をＧ、検査行列をＨとするとき、ＧＨ^Ｔ＝０が成立するような行列である。上述のように、ＬＤＰＣ符号化は、生成行列にデータ系列を左から掛け合わせて、データ系列に冗長ビットを付加することによりなされる。つまり、復号データに検査行列の転置行列を掛け合わせた結果が０行列になっていれば、訂正により復号データにエラーが含まれなくなったと判断され、また、結果が０行列以外であれば訂正しきれていないエラーが復号データに含まれていると判断されることとなる。他にエラーが含まれなくなったことを判断する方法としては、復号対象のデータのうち、冗長データ系列を除くデータ系列に、ＬＤＰＣ符号化時に用いた生成行列を掛け合わせて冗長ビットを求める。次に、冗長ビットを硬判定して、冗長データ系列と比較し、一致しているか否かによってエラーが訂正されているかどうかを判断する。ここで、硬判定とは、例えば、所定のしきい値より大きかった場合は、”１”と判定し、小さかった場合は、”０”と判定することなどをいう。

同期信号検出部３２１はデータの先頭に付加された同期信号（Ｓｙｎｃ Ｍａｒｋ）を検出し、データの先頭位置を認識する役割を有する。ＲＬＬ復号部３２３は、ＬＤＰＣ繰返復号部３２２から出力されたデータに対して、ライトチャネル３１のＲＬＬ符号化部３０３の逆操作を行い、元のデータ系列に戻す。デスクランブラ３２４はライトチャネル３１のスクランブラ３０２の逆操作を行い、元のデータ系列に戻す。ここで生成されたデータはＨＤＣ１に転送される。

図３は、ＬＤＰＣ繰返復号部３２２の機能ブロック図である。ＬＤＰＣ繰返復号部３２２は、インタリーバ３３０、ＬＤＰＣ単位復号部３３２、デインタリーバ３３４、判定部３３６、カウンタ３３７、ＤＡＥ３３８およびＰＲ方式ターゲット保持部３３９を含む。

ＳＯＶＡ復号部３１６で復号されて出力されたソフト値のデータは、同期信号検出部３２１によりデータの先頭位置が認識されてからインタリーバ３３０に入力される。インタリーバ３３０は、入力されたデータをインタリーブして複数の経路に分ける。
ここで、インタリーバ３３０の働きを説明する。一般に、ＰＲＭＬ方式では、バーストエラーが発生しやすいことが知られている。ＬＤＰＣ単位復号部３３２が、データ系列に検査行列を作用させるとき、データ系列でのバーストエラー発生位置に検査行列における線形従属な関係を有する列が乗じられると、そのバーストエラーを検出できない場合がある。特に、ＬＤＰＣ復号に用いられる検査行列の要素は、１の数が０の数に比べて少ないので線形従属な関係を有する列を含みやすく、バーストエラーを検出できない可能性が比較的高い。インタリーバ３３０は、データを複数の経路に分けることにより、エラーを各経路に分散させ、検査行列を乗じたときのエラー検出の精度を上げる。ここで、「インタリーブ」とは、データ系列の連続するデータを複数の段に振り分けることである。「バーストエラー」とは、データ系列において連続して発生するエラーである。

ＬＤＰＣ単位復号部３３２は、インタリーバ３３０で複数の経路に分けられたデータに対してＬＤＰＣ復号をして、その復号データを一時推定値として出力するとともに、その一時推定値についてパリティ検査を行う。ここで、ＬＤＰＣ単位復号部３３２は、１回目の復号において入力されたソフト値を硬判定し、一時推定値をハード値として出力する。「パリティ検査」とは、一時推定値をｘ、検査行列をＨとするとき、一時推定値ｘに検査行列Ｈの転置行列Ｈ^Ｔを乗じて、ｘＨ^Ｔ＝０なる関係が成立するか否かを調べることである。ＬＤＰＣ単位復号部３３２は、インタリーバ３３０で複数経路に分けられたデータについて並列処理を施すことにより、高速な処理を実現する。デインタリーバ３３４は、ＬＤＰＣ単位復号部３３２で復号されて出力された一時推定値をデインタリーブして、元の一つのデータ系列の形に戻す。図３では、インタリーバ３３０とＬＤＰＣ単位復号部３３２との間およびＬＤＰＣ単位復号部３３２とデインタリーバ３３４との間における複数経路を３本の矢印で示す。ここで、「デインタリーブ」とは、インタリーブされて複数経路に振り分けられたデータを統合して元の形に並べ直すことである。

判定部３３６は、パリティ検査の結果に応じて、繰り返し復号を終了するか否かを判定する。カウンタ３３７は、復号が繰り返された回数を計数する。つまり、カウンタ３３７は、判定部３３６が判定をするごとにカウンタ３３７において１を加算する。ここで、判定部３３６は、パリティ検査の結果、ｘＨ^Ｔ＝０が成立したとき、または、ｘＨ^Ｔ＝０が成立しないが、カウンタ３３７があらかじめ定められた繰り返し復号の回数（「所定の回数」とも表記する）を計数したときは、繰り返し復号を終了すると判定する。一方、判定部３３６は、パリティ検査の結果、ｘＨ^Ｔ＝０が成立せず、かつ、カウンタ３３７が所定の回数を計数していないときは繰り返し復号を終了しないと判定する。判定部３３６は、繰り返し復号を終了すると判定したとき、一時推定値をＲＬＬ復号部３２３へ出力する。一方、判定部３３６は、繰り返し復号を終了すると判定しなかったときは、一時推定値をＤＡＥ３３８に出力する。つまり、判定部３３６は、デインタリーバ３３４によりデインタリーブされた一時推定値に処理を加えることなく、その一時推定値をＲＬＬ復号部３２３またはＤＡＥ３３８へ出力する。ＤＡＥ３３８はデインタリーブされた一時推定値、ＦＩＲフィルタ３１５の出力およびＰＲ方式ターゲット保持部３３９が保持するＰＲ方式によるデータの波形等価の目標値（「ＰＲ方式ターゲット」とも表記する）を用いて対数尤度比を算出する。ここで、「対数尤度比」とは、一時推定値シンボルの信頼度情報である。本実施の形態では、この際に用いられる一時推定値はハード値であるが、硬判定前のソフト値であってもよい。

ＤＡＥ３３８における対数尤度比の計算は、以下の数１によって算出される。ここで、λ_ｋは対数尤度比、（ｘ_ｋ−μ、Λ、ｘ_ｋ、Λ、ｘ_ｋ＋μ）は一時推定値、（ｙ_ｋ、Λ、ｙ_ｋ＋μ）はＦＩＲフィルタ３１５の出力、（ｇ_０、ｇ_１、Λ、ｇ_μ）はＰＲ方式ターゲット、σ^２は雑音の分散、μは、ＰＲ方式の次数である。また、Ｐ（ｙ_ｋ、Λ、ｙ_ｋ＋μ｜ｘ_ｋ＝１、ｘ_ｋ−μ、Λ、ｘ_ｋ、Λ、ｘ_ｋ＋μ）は、ｘ_ｋ＝１、ｘ_ｋ−μ、Λ、ｘ_ｋ、Λ、ｘ_ｋ＋μであるとき、ｙ_ｋ、Λ、ｙ_ｋ＋μとなる確率である。Ｐ（ｙ_ｋ、Λ、ｙ_ｋ＋μ｜ｘ_ｋ＝０、ｘ_ｋ−μ、Λ、ｘ_ｋ、Λ、ｘ_ｋ＋μ）は、ｘ_ｋ＝０、ｘ_ｋ−μ、Λ、ｘ_ｋ、Λ、ｘ_ｋ＋μであるとき、ｙ_ｋ、Λ、ｙ_ｋ＋μとなる確率である。以下の説明において、対数尤度比をλ、一時推定値をｘ、ＦＩＲフィルタ３１５の出力をｙ、ＰＲ方式ターゲットをｇとも表記する。

ここで、以下の数２が成立することに着目する。

数２を数１に代入すると、λ_ｋについて以下の数３を得る。

また、λ_ｋ＋１は、以下の数４で得られる。

ここで、数３と数４を比較すると、双方の数式の下線部は同一であり、数３と数４との間で共通する。ここで、下線に付された番号は、それぞれ共通部分の対応関係を示す。また、ここでは、下線は（１）、（２）および（３）の３つのみが表されているが、実際には、数３と数４において明記されていないすべての項において、数３と数４との共通部分が存在する。連続するλの計算式において、このように複数の共通部分が現れる。隣接するλに関しては、共通部分の数はμ個である。また、連続するλの共通部分は、一つずつずれるようにして現れる。つまり、λ_ｋ−μ、Λ、λ_ｋ−２、λ_ｋ−１、λ_ｋ、λ_ｋ＋１、λ_ｋ＋２、Λ、λ_ｋ＋μなるそれぞれのλの展開式における共通部分は、λ_ｋとλ_ｋ−１およびλ_ｋとλ_ｋ＋１ではμ箇所、λ_ｋとλ_ｋ−２およびλ_ｋとλ_ｋ＋２ではμ−１箇所、λ_ｋとλ_ｋ−μおよびλ_ｋとλ_ｋ＋μでは１箇所となる。

具体例として、λ_４とλ_５について説明する。μ＝４の場合の、λ_４とλ_５の計算式は以下の数５および数６で算出される。

数５および数６の下線部は同一である。同一の番号を付した下線部がこれらの式においてそれぞれ共通している。つまり、μ＝４のとき、λの展開式は、５つの項から構成され、例えばλ_４とλ_５のように隣接するλの展開式おいては４つの項において共通部分が現れる。ここで、数式としては示さないが、例えば、λ_３とλ_５では、共通部分は３箇所、λ_２とλ_５では、共通部分は２箇所、λ_１とλ_５では、共通部分は１箇所である。

ＤＡＥ３３８は、数１に即して回路の実装がなされる。その際、各λを算出する回路において、λの展開式の各項に現れる共通部分に相当する回路を共用できる。この回路の共用により、回路規模を削減できる。

ＤＡＥの回路の実装について説明する。以下で、図４、５、６、７および８を用いて具体例を説明する。ここでは、μ＝４であるとする。
図４は、ＤＡＥの一部の概要を示す回路図である。同図には、ＤＡＥ３３８の内部のλ_４とλ_５の算出に関する部分を示す。
ＤＡＥ３３８は、第１乗算器４００、４０２、４０４、４０６、４０８、４１０、４１２、４１４、４１６および４１８、単位処理回路４２０、４２２、４２４、４２６、４２８および４３０、統合回路４３２および４３４を含む。第１乗算器４００〜４１８は、判定部３３６から投入された一時推定値ｘとＰＲ方式ターゲット保持部３３９が保持する複数のＰＲ方式ターゲットｇとをそれぞれ乗算して信号ｕ_０〜ｕ_９を算出する。単位処理回路４２０〜４３０は、第１乗算器４００〜４１８の乗算結果である信号ｕ_０〜ｕ_９に対して図６及び図７を用いて後述する計算をして、信号ｖ_４〜ｖ_９を算出する。以下、信号ｕ_０〜ｕ_９および信号ｖ_４〜ｖ_９のそれぞれを区別する必要がないときは、「ｕ」および「ｖ」とも表記する。
統合回路４３２および４３４は、単位処理回路４２０〜４３０から出力された信号ｖについて、図８を用いて後述する計算をして、対数尤度比λを算出する。

例として、図４を用いて、λ_４およびλ_５の算出について説明する。λ_４の算出には、ｘ_０〜ｘ_８が用いられる。第１乗算器４００〜４１６のそれぞれは、各ｘにｇ_０、ｇ_１、ｇ_２、ｇ_３およびｇ_４をそれぞれ乗じる。第１乗算器４００〜４１６からは、それぞれ演算結果であるｕ_０〜ｘ_８が出力される。単位処理回路４２０〜４２８は、ｕ_０〜ｕ_８に含まれる信号を用いてそれぞれｖ_４〜ｖ_８を算出する。統合回路４３２は、ｖ_４〜ｖ_８を用いてλ_４を算出する。λ_５の算出には、ｘ_１〜_９が用いられる。第１乗算器４０２〜４１８のそれぞれは、各ｘにｇ_０、ｇ_１、ｇ_２、ｇ_３およびｇ_４をそれぞれ乗じて、ｕ_１〜ｕ_９を算出する。単位処理回路４２２〜４３０は、ｕ_１〜ｕ_９に含まれる信号を用いてそれぞれｖ_５〜ｖ_９を算出する。統合回路４３４は、ｖ_５〜ｖ_９を用いてλ_５を算出する。このように、λ_５は、λ_４の場合と一部共通する信号を用いて、λ_４の算出と同様の手順により算出される。
なお、λ_４およびλ_５の算出に関連しないため図示はされていないが、ｖ_０〜ｖ_４もｖ_５〜ｖ_９と同様に算出される。

第１乗算器４００〜４１８によってそれぞれ算出されるｕは、ｕ_ｐ＝ｇ_ｊｘ_ｐ（ｐ：ｋ−μ、Λ、ｋ、Λ、ｋ＋μ、ｊ：０〜μ）なる式によって表される。ここで、ｕは、ｕ_０〜ｕ_９の総称である。図５は、第１乗算器４０８の回路図である。第１乗算器４０８は、入力されたｘ_４にｇ_０、ｇ_１、ｇ_２、ｇ_３およびｇ_４のそれぞれと乗算し、ｕ_４として、ｇ_０ｘ_４、ｇ_１ｘ_４、ｇ_２ｘ_４、ｇ_３ｘ_４およびｇ_４ｘ_４の５つの信号を出力する。

単位処理回路４２０〜４３０は、全体として第１乗算器４００〜４１８から出力されたｕに含まれる信号を用いてｖを算出する。ｖは、以下の数７によって算出される。

以下、数７の括弧内の第１項を総称して「ｇｘ」、第３項を総称して「Σｇｘ」とも表記する。

具体的には、単位処理回路４２０〜４３０は、ｕに含まれる複数の信号を加算し、Σｇｘを計算し、その結果をｙから減算する。そして、その計算結果（ｙ−Σｇｘ）と先ほどのｕに含まれる複数の信号のそれぞれとを加算し、その計算結果にｇ_０とｇ_４のそれぞれを乗算する。各単位処理回路４２０〜４３０は、その乗算の結果をｖとして出力する。つまり、ｖは、複数の信号を含む。

図６は、単位処理回路４２０〜４３０の回路図である。同図に示すように、単位処理回路４２０〜４３０は、それぞれ第１加算器５００、５０２、５０４、５０６、５０８、５１０と、減算器５１２、５１４、５１６、５１８、５２０、５２２と、第２加算器５２４、５２６、５２８、５３０、５３２、５３４と、第２乗算器５３６、５３８、５４０、５４２、５４４、５４６とを含む。

単位処理回路による信号処理について説明する。例えば、単位処理回路４２０には、第１乗算器４００〜４０８からの出力ｕに含まれる信号のうち、ｇ_４ｘ_０、ｇ_３ｘ_１、ｇ_２ｘ_２、ｇ_１ｘ_３およびｇ_０ｘ_４が入力される。第１加算器５００は、これらの５つの信号を加算してΣｇ_ｊｘ_４−ｊ（ｊ＝０〜４）を算出する。減算器５１２は、ｙ_４から第１加算器５００の出力を減算してｙ_４−Σｇ_ｊｘ_４−ｊ（ｊ＝０〜４）を算出する。第２加算器５２４は、減算器５１２の出力と単位処理回路４２０に入力された信号ｇ_４ｘ_０、ｇ_３ｘ_１、ｇ_２ｘ_２、ｇ_１ｘ_３およびｇ_０ｘ_４のそれぞれを加算して、ｇ_４ｘ_０＋ｙ_４−Σｇ_ｊｘ_４−ｊ、ｇ_３ｘ_１＋ｙ_４−Σｇ_ｊｘ_４−ｊ、ｇ_２ｘ_２＋ｙ_４−Σｇ_ｊｘ_４−ｊ、ｇ_１ｘ_３＋ｙ_４−Σｇ_ｊｘ_４−ｊおよびｇ_０ｘ_４＋ｙ_４−Σｇ_ｊｘ_４−ｊ（ｊ＝０〜４）を算出する。第２乗算器５３６は、ｇ_０〜ｇ_４のそれぞれを第２加算器５２４から出力された信号のそれぞれに乗算する。この結果、ｇ_４（ｇ_４ｘ_０＋ｙ_４−Σｇ_ｊｘ_４−ｊ）、ｇ_３（ｇ_３ｘ_１＋ｙ_４−Σｇ_ｊｘ_４−ｊ）、ｇ_２（ｇ_２ｘ_２＋ｙ_４−Σｇ_ｊｘ_４−ｊ）、ｇ_１（ｇ_１ｘ_３＋ｙ_４−Σｇ_ｊｘ_４−ｊ）およびｇ_０（ｇ_０ｘ_４＋ｙ_４−Σｇ_ｊｘ_４−ｊ）（ｊ＝０〜４）が算出され、これらの計算結果が単位処理回路４２０からｖ_４として出力される。他の単位処理回路４２２〜４３０においても、同様の手順により、ｖ_５〜ｖ_９が算出される。

λ_４の算出に関連するのは、単位処理回路４２０〜４２８の出力信号である。また、これらの単位処理回路のそれぞれから出力されるｖ_４〜ｖ_８にはそれぞれ５つの信号が含まれるが、λ_４の算出に用いられるのは、各単位処理回路４２０〜４２８について、その５つの信号のうち一つの信号である。つまり、例えば、λ_４の算出には、単位処理回路４２０の出力のうち、ｇ_０（ｇ_０ｘ_４＋ｙ_４−Σｇ_ｊｘ_４−ｊ）が、単位処理回路４２２の出力のうち、ｇ_１（ｇ_１ｘ_４＋ｙ_５−Σｇ_ｊｘ_５−ｊ）が、単位処理回路４２４の出力のうち、ｇ_２（ｇ_２ｘ_４＋ｙ_６−Σｇ_ｊｘ_６−ｊ）が、単位処理回路４２６の出力のうち、ｇ_３（ｇ_３ｘ_４＋ｙ_７−Σｇ_ｊｘ_７−ｌ）が、単位処理回路４２８の出力のうち、ｇ_４（ｇ_４ｘ_４＋ｙ_８−Σｇ_ｊｘ_８−ｊ）が用いられる。ここで、ｊ＝０〜４である。

一方、λ_５の算出に関連するのは、単位処理回路４２２〜４３０の出力信号である。また、λ_５の算出には、単位処理回路４２２の出力のうち、ｇ_０（ｇ_０ｘ_５＋ｙ_５−Σｇ_ｊｘ_５−ｊ）が、単位処理回路４２４の出力のうち、ｇ_１（ｇ_１ｘ_５＋ｙ_６−Σｇ_ｊｘ_６−ｊ）が、単位処理回路４２６の出力のうち、ｇ_２（ｇ_２ｘ_５＋ｙ_７−Σｇ_ｊｘ_７−ｊ）が、単位処理回路４２８の出力のうち、ｇ_３（ｇ_３ｘ_５＋ｙ_８−Σｇ_ｊｘ_８−ｊ）が、単位処理回路４３０の出力のうち、ｇ_４（ｇ_４ｘ_５＋ｙ_９−Σｇ_ｊｘ_９−ｊ）が用いられる。ここで、ｊ＝０〜４である。

図６に、各単位処理回路の第１加算器５００〜５０８と第２加算器５２４〜５３２との間におけるλ_４の算出に関連する信号の経路を太線で示す。図７に、各単位処理回路の第１加算器５０２〜５１０と第２加算器５２６〜５３４との間におけるλ_５の算出に関連する信号の経路を太線で示す。図６と図７における太線の位置を比較すると、４つの単位処理回路４２２、４２４、４２６および４２８における太線の位置が一致しており、λ_４およびλ_５の算出において、これら一致する太線に相当する回路が共用される。

図６と図７を用いてλ_４とλ_５の算出に関連する回路の共用を説明したが、これに限られず、連続するλ同士の間で回路の共用が可能である。上述したように、連続するλのそれぞれの展開式の間で共通する項は一つずつずれる形で現れる。例えば、μ＝４である場合、λ_０〜λ_８においてλ_４に着目する。λ_４の展開式とλ_３およびλ_５の展開式を比較すると共通部分は４箇所に現れる。λ_４の展開式とλ_２およびλ_６の展開式を比較すると共通部分は３箇所に現れる。λ_４の展開式とλ_１およびλ_７の展開式を比較すると共通部分は２箇所に現れる。λ_４の展開式とλ_０およびλ_８の展開式を比較すると共通部分は１箇所に現れる。λ_４に限られず、他のλに着目した場合にも、同様に共通部分が存在する。

共通部分に関して回路を共用すると、λ_０の展開式の５つの項における共通部分に対応する５個の回路と、λ_１〜λ_８の展開式のそれぞれについて、一つ前のλの展開式との間で共通部分が存在しない一つの項に対応する一つの回路を用意すればよい。ここで、「一つ前のλ」とは、例えば、λ_４に対するλ_３をいう。用意する必要がある回路は合計１３個である。回路を共用することにより、本来、λ_０〜λ_８の各項に相当する合計４５個の回路が必要であるのに対し、大幅に回路規模を削減できる。また、λ_１〜λ_８のそれぞれの展開式に着目すると、本来、展開式の各項に対応する５個の回路を用意する必要があったのに対し、回路の共用すれば、用意する回路は１個で済む。したがって、λ_１〜λ_８のそれぞれの展開式に関して、回路の個数を１／５まで減らせる。
ここでは、μ＝４での場合を例として説明したが、一般には、λ_{ｋ−μ＋１}〜λ_ｋ＋μに関しては、回路の共有により各単位処理回路の第１加算器と第２加算器との間の部分の回路の数を１／（μ＋１）まで減らせる。
回路の共用により、ＤＡＥ３３８における回路規模を削減できる。また、回路規模の削減により、ＤＡＥ３３８における信号処理の速度を上げることができる。さらに、回路規模の削減に伴い、コストの削減が可能となる。

各統合回路は、単位処理回路の出力の一部を用いてλを計算する。各統合回路は、第３加算器および第３乗算器を含む。第３加算器は単位処理回路の出力の一部を加算する。第３乗算器は第３加算器の出力に２／σ^２を乗じてλを算出する。
図８は、統合回路４３２の回路図である。例として、同図を用いて、λ_４の算出について説明する。統合回路４３２には、単位処理回路４２０から、ｇ_０（ｇ_０ｘ_４＋ｙ_４−Σｇ_ｊｘ_４−ｊ）が、単位処理回路４２２から、ｇ_１（ｇ_１ｘ_４＋ｙ_５−Σｇ_ｊｘ_５−ｊ）が、単位処理回路４２４から、ｇ_２（ｇ_２ｘ_４＋ｙ_６−Σｇ_ｊｘ_６−ｊ）が、単位処理回路４２６から、ｇ_３（ｇ_３ｘ_４＋ｙ_７−Σｇ_ｊｘ_７−ｊ）が、単位処理回路４２８から、ｇ_４（ｇ_４ｘ_４＋ｙ_８−Σｇ_ｊｘ_８−ｊ）が、入力される。第３加算器５５０は、これら５つの信号を加算する。第３乗算器は、第３加算器の計算結果に２／σ^２を乗じてλ_４を算出する。

本実施の形態では、単位処理回路４２０〜４３０は、第１加算器５００〜５１０、減算器５１２〜５２２、第２加算器５２４〜５３４および第２乗算器５３６〜５４６を有することとしたが、第１加算器５００〜５１０のみを有してもよく、また、減算器５１２〜５２２のみを有してもよい。さらに、単位処理回路は第１加算器５００〜５１０および減算器５１２〜５２２を有してもよい。

本実施の形態では、本発明に係る信号処理装置をＬＤＰＣ復号に適用した例について説明した。これに限らず、本発明に係る信号処理装置は、ＤＡＥを用いた符号化された信号の復号および信号の検出についての適用が可能である。

本実施の形態では、本発明に係る信号処理装置を磁気ディスク装置に適用した例を説明した。これに限らず、本発明に係る信号処理装置は、光ディスク記憶装置、光磁気ディスク記憶装置等の記憶装置であって、信号を読み取る際に符号化された信号の復号や信号の検出をするものへの適用が可能である。また、通信システムであって、受信の際に符号化された信号の復号や信号の検出をするものへの適用が可能である。

実施の形態の磁気ディスク装置の構成を示す図である。 実施の形態のＲ／Ｗチャネルの構成を示す図である。 実施の形態のＬＤＰＣ繰返復号部の機能ブロック図である。 実施の形態のＤＡＥの一部の概要を示す回路図である。 実施の形態の第１乗算器の回路図である。 実施の形態の対数尤度比λ_４の算出に関する単位処理回路を示す図である。 実施の形態の対数尤度比λ_５の算出に関する単位処理回路を示す図である。 実施の形態の統合回路の回路図である。

符号の説明

１ ＨＤＣ、 ２ ＣＰＵ、 ３ Ｒ／Ｗチャネル、 ４ ＶＣＭ／ＳＰＭ制御部、 ５ ＤＥ、 １１ 主制御部、 １２ データフォーマット制御部、 １３ ＥＣＣ制御部、 １４ バッファＲＡＭ、 ２１ ＦＲＯＭ、 ２２ ＲＡＭ、 ３１ ライトチャネル、 ３２ リードチャネル、 ５０ ディスク媒体、 ５１ ヘッド、 ５２ ＶＣＭ、 ５３ ＳＰＭ、 ５４ プリアンプ、 １００ 磁気ディスク装置、 ３０１ バイトインターフェース部、 ３０２ スクランブラ、 ３０３ ＲＬＬ符号化部、 ３０４ ＬＤＰＣ符号化部、 ３０５ ライトプリコン部、 ３０６ ドライバ、 ３１１ ＶＧＡ、 ３１２ ＬＰＦ、 ３１３ ＡＤＣ、 ３１４ 周波数シンセサイザ、 ３１５ ＦＩＲフィルタ、 ３１６ ＳＯＶＡ復号部、 ３１７ ＡＧＣ、 ３１８ ゼロ相スタート部、 ３１９ タイミング制御部、 ３２０ ＰＲＭＬ復号部、 ３２１ 同期信号検出部、 ３２２ ＬＤＰＣ繰返復号部、 ３２３ ＲＬＬ復号部、 ３２４ デスクランブラ、 ３２５ インタポレータ、 ３３０ インタリーバ、 ３３２ ＬＤＰＣ単位復号部、 ３３４ デインタリーバ、 ３３６ 判定部、 ３３７ カウンタ、 ３３８ ＤＡＥ、 ３３９ ＰＲ方式ターゲット保持部、 ４００〜４１８ 第１乗算器、４２０〜４３０ 単位処理回路、 ４３２、４３４ 統合回路、 ５００〜５１０ 第１加算器、 ５１２〜５２２ 減算器、 ５２４〜５３４ 第２加算器、 ５３６〜５４６ 第２乗算器、 ５５０ 第３加算器、 ５５２ 第３乗算器。

Claims (8)

1. 入力信号系列に所定の処理を施して対数尤度比を算出する信号処理装置であって、
   前記入力信号系列に属し、いま前記所定の処理を施そうとしている一時推定値およびその一時推定値と位置的または時間的に所定の関係を有する一時推定値のそれぞれに対して、前記所定の処理の一部をなす単位処理を実行する複数の単位処理回路と、
   それら複数の単位処理回路の出力を統合して前記所定の処理を完結せしめる統合回路と、
   を備え、
   前記入力信号系列は、当該信号処理装置の前段においてＦＩＲフィルタによってフィルタリングされ、
   対数尤度比をλ _ｋ 、一時推定値を（ｘ _ｋ−μ 、…、ｘ _ｋ 、…、ｘ _ｋ＋μ ）、前記ＦＩＲフィルタの出力を（ｙ _ｋ 、…、ｙ _ｋ＋μ ）、パーシャル・レスポンス方式による信号の波形等価の目標値を（ｇ _０ 、ｇ _１ 、…、ｇ _μ ）、雑音の分散をσ ^２ 、パーシャル・レスポンス方式の次数をμ、と書くとき、
   前記一時推定値の対数尤度比を下記の式１にもとづき、
   前記一時推定値と位置的または時間的に所定の関係を有する一時推定値の対数尤度比を下記の式２にもとづき、算出し、
   前記複数の単位処理回路は、前記対数尤度比の計算式を展開した各項に相当する単位処理をなすよう構成され、かつ、式１の最右辺第ｍ項（ｍは、２≦ｍ≦μ＋１の自然数）中の第２要素及び第３要素を算出する単位処理回路は、式２の最右辺第（ｍ−１）項中の第２要素及び第３要素を算出する単位処理回路として共用されることを特徴とする信号処理装置。
   
   

   

   
2. 請求項１に記載の信号処理装置において、前記複数の単位処理回路の一部は、前記一時推定値および前記一時推定値と位置的または時間的に所定の関係を有する一時推定値に、前記パーシャル・レスポンス方式による信号の波形等価の目標値である乗算所定値をそれぞれ乗ずる乗算回路の出力について総和をとる加算回路であることを特徴とする信号処理装置。
3. 請求項２に記載の信号処理装置において、前記一時推定値は、符号化された信号の一時推定値であることを特徴とする信号処理装置。
4. 請求項２に記載の信号処理装置において、前記複数の単位処理回路は、前記ＦＩＲフィルタの出力である減算所定値から前記加算回路の出力を減算する減算回路をさらに含むことを特徴とする信号処理装置。
5. 請求項１から４のいずれかに記載の信号処理装置において、前記入力信号系列は記録装置から読み取られた信号系列に由来することを特徴とする信号処理装置。
6. ライトチャネルとリードチャネルとを有する信号記憶システムであって、
   前記ライトチャネルは、
   データをランレングス符号化する第１の符号化部と、
   前記第１の符号化部で符号化されたデータを低密度パリティ検査符号を用いてさらに符号化する第２の符号化部と、
   前記第２の符号化部で符号化されたデータを記憶装置に書き込む書込部と、
   を有し、
   前記リードチャネルは、
   前記記憶装置から読み出したデータをフィルタリングするＦＩＲフィルタと、
   前記ＦＩＲフィルタから出力されたデータの尤度を計算して軟判定値を出力するソフト出力検出部と、
   前記ソフト出力検出部から出力されたデータを復号する、第２の符号化部に対応する第２の復号部と、
   前記第２の復号部で復号されたデータをさらに復号する、前記第１の符号化部に対応する第１の復号部と、
   を有し、
   前記第２の復号部は、入力データに所定の処理を施して対数尤度比を算出するものであって、
   前記入力データに属し、いま前記所定の処理を施そうとしている一時推定値およびその一時推定値と位置的または時間的に所定の関係を有する一時推定値のそれぞれに対して、前記所定の処理の一部をなす単位処理を実行する複数の単位処理回路と、
   それら複数の単位処理回路の出力を統合して前記所定の処理を完結せしめる統合回路と、
   を備え、
   対数尤度比をλ _ｋ 、一時推定値を（ｘ _ｋ−μ 、…、ｘ _ｋ 、…、ｘ _ｋ＋μ ）、前記ＦＩＲフィルタの出力を（ｙ _ｋ 、…、ｙ _ｋ＋μ ）、パーシャル・レスポンス方式による信号の波形等価の目標値を（ｇ _０ 、ｇ _１ 、…、ｇ _μ ）、雑音の分散をσ ^２ 、パーシャル・レスポンス方式の次数をμ、と書くとき、
   前記一時推定値の対数尤度比を下記の式３にもとづき、
   前記一時推定値と位置的または時間的に所定の関係を有する一時推定値の対数尤度比を下記の式４にもとづき、算出し、
   前記複数の単位処理回路は、前記対数尤度比の計算式を展開した各項に相当する単位処理をなすよう構成され、かつ、式３の最右辺第ｍ項（ｍは、２≦ｍ≦μ＋１の自然数）中の第２要素及び第３要素を算出する単位処理回路は、式４の最右辺第（ｍ−１）項中の第２要素及び第３要素を算出する単位処理回路として共用されることを特徴とする信号記憶システム。
   
   

   

   
7. 請求項６に記載の信号記憶システムにおいて、当該システムは、さらに、
   データを記憶する記憶装置と、
   記憶装置へのデータの書込と、記憶装置からのデータの読出とを制御する制御部と、
   を有し、
   前記リードチャネルは、前記制御部の指示に従って、前記記憶装置に記憶されているデータを読み出し、
   前記ライトチャネルは、前記制御部の指示に従って、前記所定のデータを前記記憶装置に書き込むことを特徴とする信号記憶システム。
8. 請求項６に記載の信号記憶システムにおいて、当該システムは、少なくとも１つの半導体基板上に集積化されたことを特徴とする信号記憶システム。

Images