JP2000100083A

JP2000100083A - ディスク装置

Info

Publication number: JP2000100083A
Application number: JP11207601A
Authority: JP
Inventors: Shinichi Konishi; 信一小西
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-07-23
Filing date: 1999-07-22
Publication date: 2000-04-07

Abstract

(57)【要約】【課題】ディスクの特徴を活かして簡単な構成でシー
クタイムを短くし、広範囲な動作周波数に対しても十分
な精度を持った光ディスク再生装置を提供する。【解決手段】粗い周波数分解能を持つＤ／Ａ変換器と
細かい周波数分解能を持つＤ／Ａ変換器とを周波数制御
と位相制御で工夫して信号処理することにより、デジタ
ルＰＬＬでありながら、安価な２つのＤ／Ａ変換器で広
範囲な動作周波数を精度よく再生することが出来る。ま
た、トラッキング制御さえかかっていれば十分な信号が
得られるウォブル信号を周波数制御に使用し、粗い周波
数分解能を持つＤ／Ａ変換器と細かい周波数分解能を持
つＤ／Ａ変換器のダイナミックレンジをデータ再生に問
題のない時刻に制御することにより、モータのＣＬＶ制
御が制定するまえから、周波数制御で周波数を高速に引
き込み、位相制御で連続的にデータにロックしたクロッ
クを生成することができ、シークタイムを大幅に短くす
ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディスク装置のデ
ータ再生系において、連続記録データの再生、または、
記録案内溝が周期的に蛇行しているセクターフォーマッ
トのディスクに記録された情報を再生するディスク装置
に関し、特に、ディスク回転用スピンドルモータのＣＬ
Ｖ制御が設定される前の段階から、粗調整用の周波数制
御で周波数を高速に引き込み、微調整用の位相制御で連
続的に再生データにロックしたクロックを生成し、シー
クタイムを短くした光ディスク装置に関するものであ
る。

【０００２】

【従来の技術】近年、DVD-RAMディスクなどに代表され
るような連続記録データまたは記録案内溝が周期的に蛇
行しているセクターフォーマットのディスクが普及され
つつある。この様なディスクから情報を再生する場合、
ディスクから読みとった信号をＰＬＬ回路へ入力し、Ｐ
ＬＬ回路によってこの読みとり信号と同期したクロック
信号を抽出し、このクロック信号に同期して、前記読み
とり信号を打ち抜いてデジタルデータを再生する。

【０００３】先ず、ディスクのセクターフォーマットの
概略構成について図１７を用いて説明する。ディスクの
ＲＡＭ部に形成された案内トラックはグルーブ部および
ランド部より構成され、案内トラックは、ディスクドラ
イブで情報を記録再生するときは、光学ヘッドから照射
された光ビームスポットが特定の場所を追従できるよう
に設けられており、１回転する毎にグルーブ部（実線で
図示）とランド部（点線で図示）が切り替わるような構
成になっており、グルーブ部とランド部の両方に情報を
記録することができる。また、案内トラックは複数のセ
クタ部に分割され、各セクタはＩＤ領域と情報記録領域
より構成されている。ここでは、図示の案内トラックは
スパイラル状であるが、同心円状であっても構わない
し、スパイラルの方向が逆であってもよい。

【０００４】図１５はアナログ方式のＰＬＬ回路を用い
た従来のディスク再生装置の一例を示すブロック図で、
１０１は光ディスク、１０２は光ディスク１０１にレー
ザー光を照射し、その反射光の強弱に応じた電気信号を
出力する光ピックアップ、１０３は光ピックアップの読
みとり信号を増幅するプリアンプ、１０４はプリアンプ
１０３の出力信号の周波数特性を改善し、２値化に好ま
しい信号に波形等化する波形等化器、１０５は波形等化
器１０４の出力信号を２値化する２値化回路を示し、こ
れらの回路構成１０４と１０５を用いて波形整形器を構
成する。

【０００５】また、１１０はＰＬＬ回路を示し、位相比
較器１０６とループフィルタ１０７と同期クロックを発
生するための電圧制御型発振器（以下ＶＣＯという）１
０８により構成されている。位相比較器１０６は、２値
化回路１０５の出力信号とＶＣＯ１０８の出力するクロ
ックとを比較して位相誤差を出力し、ループフィルタ１
０７は位相比較器１０６の出力から不要な周波数帯域の
成分（高周波成分）を除去し、ＶＣＯ１０８は位相誤差
がなくなるようにループフィルタ１０７の出力電圧に比
例した周波数のＰＬＬクロックを出力する。１０９はラ
ッチ回路で、２値化回路１０５の出力再生信号をＶＣＯ
１０８から出力されたＰＬＬクロックに同期して再生デ
ータを出力する。

【０００６】上記構成のアナログ方式のＰＬＬ回路を用
いた従来例の動作を説明する。光ピックアップ１０２で
光ディスク１０１から読みとった情報信号は、プリアン
プ１０３で増幅され、波形等化器１０４で周波数特性が
改善されて２値化回路１０５に入力される。２値化回路
１０５では、波形等化器１０４から供給された再生信号
がスライスレベル処理等により２値化（０または１に変
換）され、２値化された再生信号はラッチ回路１０９お
よびＰＬＬ回路１１０に入力される。この２値化された
再生信号においては、所定のビット間隔Ｔの整数倍の間
隔で、その値０または１を交互にとった波形となる。従
って、ＰＬＬ回路１１０は、この０または１の間隔から
ビット間隔Ｔを抽出し、このビット間隔Ｔに対応した周
期のクロック信号を発生する。

【０００７】ＰＬＬ回路１１０では、この２値化信号と
ＶＣＯ１０８の出力するＰＬＬクロックとが位相比較器
１０６により位相比較され、その位相誤差出力がゼロに
なるようにフィードバック制御される。このときＶＣＯ
１０８は電圧制御により位相誤差がなくなるように発振
周波数を調整しながら、ループフィルタ１０７の出力電
圧に比例した周波数のクロック、即ち、２値化信号に同
期したＰＬＬクロックを生成し、そのクロック信号を位
相比較器１０６にフィードバックするとともにラッチ回
路１０９に出力する。一方、２値化回路１０５からラッ
チ回路１０９に入力された２値化再生信号は、ＶＣＯ１
０８から入力されるＰＬＬクロックに同期して、デジタ
ル再生データとして後段の再生回路系に出力される。

【０００８】しかしながら、このようなアナログ方式の
ＰＬＬ回路１１０は、環境変化や経時変化、部品のばら
つきなどの影響を受けやすいこと、また、高集積化がで
きないこと、その他、同期化された多値の読みとりデー
タが必要な回路の導入を考慮した場合対応できない等の
課題があった。

【０００９】一方、デジタル化されたＰＬＬ回路も開発
され、ＶＣＯの代わりに可変周波数発振器（ＶＦＯ）を
利用し、位相誤差に応じて発振周波数を調整し、さらに
分周器により分周した後、クロック出力信号を位相比較
器にフィードバックする方法等があるが、このようなデ
ジタルＰＬＬ処理方法では、データ処理速度が速い装置
等においてはクロック信号の周波数が高く、さらに数倍
の高周波を発振するＶＦＯを実現することは困難であ
り、またコスト高となる。

【００１０】そこで、この様な問題を解決するために図
１６に示すような周波数比較器を組み込んだデジタルＰ
ＬＬ回路が考えられている。同図において、光ピックア
ップ１２２は光ディスク１２１にレーザ光を照射し、光
ディスク１２１で反射したレーザ光を受光し、読みとら
れた信号情報は、受光した光の光量に対応する電気信号
（再生信号）としてプリアンプ１２３に出力される。プ
リアンプ１２３で増幅された読み取り信号は、Ａ／Ｄ変
換器１２４に入力され、Ａ／Ｄ変換器１２４では、後段
のＶＣＯ１３１で生成されたクロックに同期してサンプ
リングされ、所定のビット数のデジタル値に変換（デジ
タル化）される。デジタル化された読みとり信号はトラ
ンスバーサルフィルタ１２５で波形等化されて２値化に
好ましい信号に改善され、位相比較器１２６および後段
のデジタル再生系に入力される。

【００１１】また、周波数比較器１２７には再生信号の
中心周波数に相当するリファレンスクロックREFCLKが入
力されており、ＶＣＯ１３１からの出力クロックとリフ
ァレンスクロックとの周波数誤差データを算出し、セレ
クタ１２８へ出力される。また、周波数比較器１２７は
周波数誤差のレベルがある一定レベル以下になったとき
にタイミング制御回路１３２に切換信号を出力する。

【００１２】一方、位相比較器１２６では、デジタル化
された読みとり信号の正から負、または負から正への変
化時点（即ち、ゼロクロスポイント）を抽出し、その前
後の２サンプル値から位相誤差を算出してセレクタ１２
８へ出力する。タイミング制御回路１３２は周波数比較
器１２７からの切換信号を受けてセレクタ１２８に信号
を送り、周波数誤差のレベルがある一定レベル以下のと
きは、周波数比較器１２７側の接続端子Sbから位相比較
器１２６側の接続端子Saへ接続を切り換える。Ｄ／Ａ変
換器１２９は、上記セレクタ１２８の切り替え接続によ
り、周波数誤差データあるいは位相誤差データを選択的
に受信して、デジタル信号をアナログ信号に変換してル
ープフィルタ１３０に入力し、余分な周波数成分が除去
された信号がＶＣＯ１３１に入力され、誤差データが無
くなるようなクロックを出力する。

【００１３】

【発明が解決しようとする課題】しかしながら、従来の
構成ではシーク動作発生時等において光ピックアップが
ディスクの径方向に大きく移動すると、モータのＣＬＶ
制御が設定していない段階でのＰＬＬのロックは難し
く、シークタイムが長くなる。また、異なった中心周波
数での再生を行う場合リファレンスクロックを変えて周
波数制御を行う必要があり、別途周波数シンセサイザが
必要になり、高価なものになる。また、従来の構成では
Ｄ／Ａ変換器を１つだけ備えた構成であり、１つのＤ／
Ａ変換器はビット数に制限があり、一定レベル以上の分
解能精度を得るためには動作周波数の制御対象範囲が限
られ、例えば、ＣＤＲＯＭ再生等の１倍速から３２倍速
などの広範囲な動作周波数を満足させるためには十分な
分解能が得られないという課題があった。

【００１４】本発明は上記課題に鑑み、ディスクの特徴
を活かして簡単な構成でシークタイムを短くし、１倍速
から３２倍速などの広範囲な動作周波数に対しても十分
な分解能精度を持ったデータ再生系を有する光ディスク
装置を提供することを目的とする。

【００１５】

【課題を解決するための手段】上記課題を解決するため
に、本発明の光ディスク装置は、データ再生系におい
て、位相比較器と周波数比較器を組み込んだデジタルＰ
ＬＬクロック発生手段を有し、ディスクから読みとられ
た信号情報が、Ａ／Ｄ変換器により上記ＰＬＬクロック
発生手段で生成されたクロックに同期してデジタル化さ
れ、上記クロックに同期した再生データを出力するディ
スク装置において、上記ＰＬＬクロック発生手段は、上
記Ａ／Ｄ変換器の出力信号から位相誤差を算出して位相
制御を行う位相制御手段と、上記読みとり信号から周波
数誤差を算出して周波数制御を行う周波数制御手段とを
有し、上記周波数誤差出力が所定レベルより大きいとき
には周波数制御を行い、上記周波数誤差出力レベルが所
定レベル以下になったときには位相制御を行い、上記誤
差データが無くなるようなクロックを出力することを特
徴とする。

【００１６】上記位相制御手段は、上記Ａ／Ｄ変換器か
ら出力された上記デジタル化された読みとり信号から位
相誤差を算出して位相誤差信号を生成する位相比較器
と、該位相比較器の位相誤差信号から不要な周波数帯域
の成分を除去する第１のループフィルタと、該第１のル
ープフィルタの出力信号をデジタル・アナログ変換する
第１のＤ／Ａ変換器を有し、上記周波数制御手段は、上
記ディスク読み取り信号と上記ＰＬＬクロック発生手段
からの出力クロックとの周波数誤差データを算出し、周
波数誤差信号を生成する周波数比較器と、該周波数誤差
信号から不要な周波数帯域の成分を除去する第２のルー
プフィルタと、該第２のループフィルタの出力信号をデ
ジタル・アナログ変換する第２のＤ／Ａ変換器とを有
し、周波数制御で周波数を高速に引き込み、位相制御で
連続的にデータにロックしたクロックを生成する。

【００１７】上記位相制御手段は、上記Ａ／Ｄ変換器か
ら出力された上記デジタル化された読みとり信号から位
相誤差を算出して位相誤差信号を生成する位相比較器
と、該位相比較器の位相誤差信号から不要な周波数帯域
の成分を除去する第１のループフィルタと、該第１のル
ープフィルタの出力信号をデジタル・アナログ変換する
第１のＤ／Ａ変換器を有し、上記周波数制御手段は、上
記上記Ａ／Ｄ変換器でデジタル化された読み取り信号に
含まれる最小周波数の信号と最大周波数の信号とのいず
れか一方またはそれらの組合せ、または上記上記Ａ／Ｄ
変換器でデジタル化された読み取り信号に含まれる同期
信号の出現する周期と、上記ＰＬＬクロック発生手段か
らの出力クロックとの周波数誤差データを算出し、周波
数誤差信号を生成する周波数比較器と、該周波数誤差信
号から不要な周波数帯域の成分を除去する第２のループ
フィルタと、該第２のループフィルタの出力信号をデジ
タル・アナログ変換する第２のＤ／Ａ変換器とを有し、
周波数制御で周波数を高速に引き込み、位相制御で連続
的にデータにロックしたクロックを生成する。

【００１８】また、上記位相比較器は、上記デジタル化
された読みとり信号のゼロクロスポイントを抽出し、そ
の前後の２つのサンプル値または連続する２つのゼロク
ロスポイントのサンプル値から位相誤差を算出する。

【００１９】本発明による上記構成のディスク再生装置
は前段のアナログ回路によって発生されるオフセット電
圧をＡ／Ｄ変換器のアナログ入力でキャンセルすること
が出来るのでＡ／Ｄ変換器のダイナミックレンジを有効
に使用することが出来る。

【００２０】また、粗い周波数分解能を持つＤ／Ａ変換
器と細かい周波数分解能を持つＤ／Ａ変換器とを周波数
制御と位相制御で工夫して信号処理することにより、デ
ジタルＰＬＬでありながら、安価な２つのＤ／Ａ変換器
で広範囲な動作周波数を精度よく再生することが出来
る。また、トラッキング制御さえかかっていれば十分な
信号が得られる２値化信号を周波数制御に使用し、粗い
周波数分解能を持つＤ／Ａ変換器と細かい周波数分解能
を持つＤ／Ａ変換器のダイナミックレンジをデータ再生
に問題のない時刻に制御することにより、モータのＣＬ
Ｖ制御が設定されるまえから、周波数制御で周波数を高
速に引き込み、位相制御で連続的にデータにロックした
クロックを生成することができ、シークタイムを大幅に
短くすることができる。

【００２１】

【発明の実施の形態】次に本発明による光ディスク装置
について添付の図面を用いて説明する。なお、本実施例
では、記録案内溝が周期的に蛇行しているセクターフォ
ーマットの光ディスクの再生に関してのみ説明するが、
ＣＤディスク、ＤＶＤＲＯＭディスクなどの連続記録デ
ータの再生についても適用可能である。

【００２２】図１は、本発明の第１の実施例における光
ディスク装置再生系のブロック図を示している。図１に
おいて、１は記録案内溝が周期的に蛇行しているセクタ
ーフォーマットを有する光ディスクを示し、このセクタ
ーフォーマットについては図６を用いて後述する。２は
光ディスク１に光ビームを照射し、その反射光の強弱に
よって記録データを読み取り、電気信号を出力する光ピ
ックアップ、３は光ピックアップ２の出力信号を増幅
し、広帯域のトラッキングエラー信号（以下、ＴＥ信号
という）と、ＲＦ信号を出力するプリアンプ、４はプリ
アンプ３から入力されたＲＦ信号とＴＥ信号を時分割的
に切り換えたり、この切り換えられた読み取り信号のＤ
Ｃ変動を時分割にクランプすることによってキャンセル
するオフセットキャンセル回路、５はオフセットキャン
セル回路４の出力信号の振幅を一定になるようにゲイン
コントロールするオートゲインコントロール回路（以
下、ＡＧＣ回路という）、６はＡＧＣ回路５の出力信号
の周波数特性を改善するイコライザである。

【００２３】７はイコライザ６の出力信号から、後段か
らのフィードバック電圧を差し引いて出力する差動増幅
器、８は差動増幅器７のアナログ出力信号を後述するチ
ャネルクロックでデジタル信号に変換するＡ／Ｄ変換
器、９はＡ／Ｄ変換器のＤＣ成分を抽出するオフセット
コントロール回路、１０はオフセットコントロール回路
９のデジタル出力信号をアナログ電圧に変換するオフセ
ットフィードバック用のＤ／Ａ変換器であり、これらの
回路構成７，８，９，１０によりオフセット制御ループ
を構成する。上記オフセット制御ループにより、Ａ／Ｄ
変換器８に入力する信号のＤＣレベルをＡ／Ｄ変換器の
変換レベルのほぼ中点に制御する。ここで、Ａ／Ｄ変換
器８は、変換レベルの中点をデジタル変換後の値０と
し、それより低い電圧の場合はマイナスの値を出力し、
それより高い電圧の場合はプラスの値を出力する。

【００２４】１１はＡ／Ｄ変換器８のデジタル出力信号
から位相誤差信号を生成する位相比較器、１２は位相比
較器１１の出力信号の不要な高周波成分を除去する第１
のループフィルタ、１３は第１のループフィルタ１２の
デジタル出力信号をアナログ信号に変換する第１のＤ／
Ａ変換器であり、上記ブロック構成１１，１２，１３に
より微調整用の位相制御ループを構成している。

【００２５】１４はプリアンプ３からのＴＥ信号の不要
な周波数成分を除去し、ディスクの周期的に蛇行してい
る記録案内溝（図６参照）に対応した周期の正弦波（以
下ウォブル信号）を抽出して２値化するウォブル２値化
回路、１５はウォブル２値化回路１４の出力信号のチャ
タリングを除去するウォブル（ローパス）フィルタ、１
６はウォブルフィルタ１５の出力信号の周期を後述する
チャネルクロックでカウントして、所定のカウント数と
比較して周波数誤差信号を出力する周波数比較器、１７
は周波数比較器１６の出力信号の不要な高周波成分を除
去する第２のループフィルタ、１８は第２のループフィ
ルタ１７のデジタル出力信号をアナログ信号に変換する
第２のＤ／Ａ変換器であり、上記ブロック構成１６，１
７，１８により粗調整用の周波数制御ループを構成す
る。

【００２６】１９は第１のＤ／Ａ変換器１３の出力電圧
と第２のＤ／Ａ変換器１８の出力電圧を加算して、加算
後の電圧に相当する周波数のクロックを生成する電圧制
御型発振器（ＶＣＯ）、２０はＶＣＯ１９の出力クロッ
クを所望の周波数に分周してシステムの動作周波数に変
換してシステム全体にチャネルクロックを供給する分周
器である。２１はタイミング制御回路２２の指令に基づ
き、周波数比較器１６の出力信号を監視しながら、第１
のループフィルタ１２と第２のループフィルタ１７の制
御を行うループフィルタ制御回路であり、ここでタイミ
ング制御回路２２は光ディスク１のセクタフォーマット
の記録信号に応じた制御信号を各部に供給する。

【００２７】ここで位相比較器１１と第１のループフィ
ルタ１２と第１のＤ／Ａ変換器１３で構成する位相制御
ループと、周波数比較器１６と第２のループフィルタ１
７と第２のＤ／Ａ変換器１８で構成する周波数制御ルー
プとの役割分担を説明する。まず、周波数制御ループで
は比較的粗い分解能での周波数の迅速な引き込みを目的
とし、位相制御ループでは位相比較を行い、細かい分解
能で位相引き込みを行うことを目的とする。これは第１
のＤ／Ａ変換器１３および第２のＤ／Ａ変換器１８は各
々ビット数に制限があり、広い範囲の周波数およびジッ
ターフリー再生範囲をカバーするためには、粗い分解能
を持つ第２のＤ／Ａ変換器１８と細かい分解能を持つ第
１のＤ／Ａ変換器１３とを備えて、光ディスク１の回転
速度に合わせて２つのＤ／Ａ変換器を緻密に連係して制
御する必要がある。周波数引き込みはその周波数誤差が
位相引き込みのキャプチャーレンジの範囲に入るまで行
われ、その後、位相制御に引き継がれる。

【００２８】ここで、ジッターフリー再生とは、次のよ
うな動作を言う。ＣＬＶ制御（線速度一定制御）で光デ
ィスクを再生する場合でシーク等が発生した場合、モー
タのＣＬＶ制御が引き込まれるまでの間、ピックアップ
ヘッドが光ディスクの径方向に移動するだけで再生周波
数は大きく変動する。このような周波数変動を是正期間
中でも、ＰＬＬ回路で光ディスクの再生周波数に追従、
同期したクロックを生成して問題なくデータを読み出す
動作のことをジッターフリー再生という。本実施例で
は、第１のＤ／Ａ変換器１３と第２のＤ／Ａ変換器１８
の周波数分解能比は（第１のＤ／Ａ変換器１３の分解
能：第２のＤ／Ａ変換器１８の分解能）＝（１：３０）
で、具体的には、第１のＤ／Ａ変換器１３が１０ＫＨｚ
／ｂｉｔ、第２のＤ／Ａ変換器１８が３００ＫＨｚ／ｂ
ｉｔで、Ｄ／Ａ変換器はともに８ビット入力仕様であ
り、チャネルクロックの中心周波数は２９．２ＭＨｚ、
分周器２０の分周比は１／２として説明する。上記１ビ
ットあたりの周波数変化は、もちろん分周器２０の出力
での周波数変化である。

【００２９】図２は、図１に示す第１のループフィルタ
１２と第２のループフィルタ１７の構成を詳しく説明す
るためのブロック図である。第１のループフィルタ１２
において、５１は位相比較器１１の出力信号と第１の定
数Ａを乗算して出力する第１の乗算器、５２は位相比較
器１１の出力信号と第２の定数Ｂを乗算して出力する第
２の乗算器、５３は第２の乗算器５２の出力信号と後述
する第４の加算器５９の出力信号を加算する第１の加算
器、５４は第１の加算器５３の出力信号とその信号をチ
ャネルクロック１周期分遅延させた信号を加算し出力す
る第２の加算器、５５は第２の加算器５４の出力信号を
チャネルクロック１周期分遅延させる第１の遅延回路、
５６は第１の乗算器５１の出力信号と第１の遅延回路５
５の出力信号を加算し第１のＤ／Ａ変換器１３へ出力す
る第３の加算器である。

【００３０】５７はループフィルタ制御回路２１の指示
により周波数誤差信号に基づく誤差信号を選択し出力す
る第１のセレクタ、５８はループフィルタ制御回路２１
の指示によりある定数（ここでは＋３０、−３０、また
は＋０）を選択して出力する第２のセレクタ、５９は第
１のセレクタ５７と第２のセレクタ５８の出力信号を加
算して出力する第４の加算器である。

【００３１】第２のループフィルタ１７において、６０
は周波数比較器１６の出力する周波数誤差の極性を判断
し、プラス１、マイナス１、またはゼロを出力する周波
数誤差極性判別回路、６１は周波数比較器１６の出力信
号に第３の定数Ｃを乗算して出力する第３の乗算器、６
２は第３の乗算器６１の出力信号と後述する第３のセレ
クタ６５の出力信号とを加算し出力する第５の加算器、
６３は第５の加算器６２の出力信号とその信号をチャネ
ルクロック１周期分遅延させた第２の遅延回路６４の出
力信号を加算し出力する第６の加算器、６４は第６の加
算器６３の出力信号をチャネルクロック１周期分遅延さ
せる第２の遅延回路、６５はループフィルタ制御回路２
１の指示によりある定数（ここでは、プラス１、マイナ
ス１、またはゼロ）を選択して出力する第３のセレクタ
である。なお、ここで述べた定数Ａ，Ｂ，Ｃの値は、シ
ステム全体の周波数特性でチューニングするものであ
る。

【００３２】図３は、図１に示す位相比較器１１の概略
構成の一例を示し、遅延素子４１はＡ／Ｄ変換器８のデ
ジタル出力信号を１チャネルクロックの期間だけ保持
し、次のチャネルクロックで位相誤差算出回路４２およ
びゼロクロス検出回路４３に出力する（Ｓi-1）。ゼロ
クロス検出回路４３は、上記１チャネルクロック期間前
後の再生出力信号から再生デジタル信号にゼロクロスが
発生したか否かを判断する。即ち、上記１チャネルクロ
ック期間前後の再生出力信号（Ｓｉ−１，Ｓｉ）が正と
負、または、負と正であるか否かによって、立ち下がり
かまたは立ち上がりのゼロクロスが発生したと判断し、
それに対応する信号を位相誤差算出回路４２に供給す
る。

【００３３】位相誤差算出回路４２は、ゼロクロス検出
回路４３より供給される信号に応じて、遅延素子４１よ
り供給された１チャネルクロック期間前後の再生出力信
号から、位相誤差信号を算出し、第１のループフィルタ
１２に出力する。位相誤差信号を算出は、例えば、立ち
上がりのゼロクロスが発生した場合は両再生出力信号値
の和（Ｓi-1 ＋Ｓｉ）をとり、立ち下がりのゼロク
ロスが発生した場合は両再生出力信号値の和に−１を乗
じた値−（Ｓi-1 ＋Ｓｉ）をとる。

【００３４】図４は、図１に示す周波数比較器１６のさ
らに詳しい構成を示すブロック図である。７１はウォブ
ルフィルタ１５の出力する２値化信号の立ち上がりで、
ある定数をカウントし、その定数の周期に基づく周期信
号を出力する第１のカウンタ、７２は第１のカウンタ７
１の出力する周期信号をチャネルクロックでカウントす
る第２のカウンタ、７３は第２のカウンタ７２のカウン
ト値をある定数（本実施例では１８６×８＝１４８８）
から減算して出力する減算器、７４は減算器７３の出力
信号の絶対値を算出して出力する絶対値出力回路、７５
は絶対値出力回路７４の出力信号の大きさを判断し、第
１の所定値以下の値が所定回数連続すれば周波数粗調整
ＯＫ信号を”１”、第１の所定値より大きい値が所定回
数連続すれば周波数粗調整ＯＫ信号を”０”にして出力
する第１のエラー判別器、７６は絶対値出力回路７４の
出力信号の大きさを判断し、第２の所定値以下の値が所
定回数連続すれば周波数微調整ＯＫ信号を”１”、第２
の所定値より大きい値が所定回数連続すれば周波数微調
整ＯＫ信号を”０”にして出力する第２のエラー判別器
である。

【００３５】図５は本実施例の動作を説明するタイミン
グ図および対応するセクタフォーマット構成を示す。こ
こでは、図５はＤＶＤ−ＲＡＭディスクを読み取ったと
きのプリアンプ３の出力するＲＦ信号（図５ａ）、ＴＥ
信号（図５ｂ）とディスクフォーマット（図５ｇ）及び
タイミング制御回路２２の出力信号（図５ｄ，図５
ｅ）、ウォブル２値化信号（図５ｆ）等が示されてい
る。

【００３６】図５（ｇ），（ｈ），（ｉ）に示すよう
に、１セクタは、記録案内溝と２分の１トラックずれた
ところに記録されているヘッダ部８１と、記録案内溝が
周期的に蛇行している情報記録部８２から構成されてい
る。ヘッダ部８１はプリピットで構成されており、大き
く分けると単一周波数パターンの記録されているＶＦＯ
部８３ａ、８４ａ、８５ａ、８６ａとアドレス情報が記
録されているアドレス情報ＩＤ部８３ｂ、８４ｂ、８５
ｂ、８６ｂから構成されている。情報記録部８２は再記
録可能な領域で、情報が記録されている場合とそうでな
い場合がある。記録されている場合はその主な構成は、
第１ガード領域８７とＶＦＯ部８８と記録データ（ユー
ザデータ）部８９と第２ガード領域９０とから成る。ま
た、情報記録部８２は周期的に蛇行しており、その周期
は図５（ｂ）に示すように１８６チャネルクロック周期
になっている。したがって、記録・未記録に関わらず、
ＴＥ信号には図５（ｂ）に示すようにヘッダ部８１のプ
リピットの信号と、１８６チャネルクロック周期の正弦
波（ウォブル信号）が現れる。

【００３７】上記ＤＶＤ−ＲＡＭ部の構成について、図
６を用いてさらに詳細に説明する。図６において、ＩＤ
ａで示す領域は図５（ｈ）における８３ａ，８３ｂ，８
４ａ，８４ｂで示す領域に相当し、ＩＤｂで示す領域は
図５（ｈ）における８５ａ，８５ｂ，８６ａ，８６ｂで
示す領域に相当し、ヘッダ部８１のアドレス情報が２組
になっており、内周側または外周側に１／２トラックピ
ッチの距離だけずらしている。また、このヘッダ部８１
のピット信号の幅は、情報記録部８２におけるグルーブ
部３３およびランド部３４の幅に略等しくなるように形
成されている。

【００３８】図６において、グルーブ部３３およびラン
ド部３４はトラックのトレース方向に対して垂直方向に
正弦波状にウォブルしている。この正弦波状ウォブルの
意味は、ディスクドライブがＲＡＭ部の情報記録部８２
にデータの記録を行う場合、このウォブルの周期を検出
して、この検出信号に同期したクロックを生成し、この
クロックに同期してデータの書き込みを行う。ウォブル
はグルーブ部３３およびランド部３４に対して１周にわ
たりほぼ連続的に出現するので、ＰＬＬの引き込みが早
く、記録時間が短縮できる。

【００３９】図７は、本実施例でのＰＬＬの周波数制御
ループによる周波数引き込み動作および位相制御ループ
による位相引き込み動作を説明するタイミングチャート
である。ここでは図４で説明した第１のエラー判別器７
５の出力信号と、第２のエラー判別器７６の出力信号の
組合せにより引き込み動作を切り換えていく動作を示し
ており、この引き込み動作については後述する。

【００４０】図８は８ビット仕様の第１のＤ／Ａ変換器
１３の出力ダイナミックレンジを説明する線図であり、
これらの動作についても後述する。

【００４１】以下、図１〜図８を用いて本実施例の動作
を説明する。光ピックアップ２で読み取られた光ディス
ク１の読み取り信号がプリアンプ３に入力され、図５
（ａ）に示すＲＦ信号と図５（ｂ）に示すＴＥ信号が出
力される。オフセットキャンセル回路４では、タイミン
グ制御回路２２から図５（ｇ）に示すヘッダ８１の部分
だけ”１”の信号であるヘッダゲート信号（図５ｄ）
と、ＶＦＯ８３ａとＶＦＯ８５ａの先頭から少し遅れた
ところで立ち上がり、アドレス情報８４ｂとアドレス情
報８６ｂの終端部で立ち下がり、ＶＦＯ８８の先頭から
少し遅れたところで立ち上がり、第２のガード領域９０
の途中で立ち下がるＰＬＬの引き込み動作を行うための
リードゲート信号（図５ｅ）が入力されており、ヘッダ
ゲート信号の”１”の部分でＴＥ信号を選択し、ヘッダ
ゲート信号の”０”の部分でＲＦ信号を選択する。ま
た、オフセットキャンセル回路４はリードゲート信号
が”０”の部分で内部クランプ回路の時定数を小さく
し、急速にＤＣ再生を行い、その結果、図５（ｃ）のオ
フセットキャンセル回路出力信号に示すような、大まか
なＤＣオフセットがキャンセルされた信号を出力する。

【００４２】次に、Ａ／Ｄ変換器８の入力信号のオフセ
ットキャンセル方法を説明する。Ａ／Ｄ変換器８でアナ
ログ・デジタル変換された信号がオフセットコントロー
ル回路９に入力される。オフセットコントロール回路９
はデジタル信号のＭＳＢ（極性信号）をチャネルクロッ
クで符号毎にカウントし、正の符号のカウント値は加算
し、負の符号のカウント値は減算する。この加算処理、
減算処理を繰り返し、積分した信号を、オフセット制御
ループの第３のＤ／Ａ変換器１０へ入力する。この第３
のＤ／Ａ変換器１０は入力されたデジタル積分値をアナ
ログ電圧に変換し、差動増幅器７へ入力する。差動増幅
器７ではイコライザ６の出力信号からこのＤ／Ａ変換器
１０から入力されたアナログ電圧値を差し引き、Ａ／Ｄ
変換器８へ入力する。この動作により、前段のアナログ
回路によって発生されるオフセット電圧をＡ／Ｄ変換器
８のアナログ入力でキャンセルすることが出来るのでＡ
／Ｄ変換器８のダイナミックレンジを有効に使用するこ
とが出来る。

【００４３】次に、ジッターフリー再生動作について説
明する。シークまたはリトライ等が発生し、トラッキン
グ制御がオフからオンに変わったとき、タイミング制御
回路２２はまず周波数比較器１６に動作開始の指令を送
る。一方、ウォブル２値化回路１４には図５（ｂ）のＴ
Ｅ信号が入力され、バンドパスフィルタで１８６チャネ
ルクロック相当の周波数の正弦波が抽出されて２値化さ
れ、図５（ｆ）に示すようなウォブル２値化信号が出力
される。ウォブルフィルタ１５ではウォブル２値化回路
１４の出力信号のチャタリングを除去するとともに、所
定間隔以上のクロックが除去された信号が出力される。

【００４４】ウォブルフィルタ１５からウォブル２値化
信号が周波数比較器１６に入力されると、まず第１のカ
ウンタ７１（図４参照）でウォブル２値化信号の立ち上
がりエッジを８回カウントし、ウォブル２値化信号の立
ち上がりエッジ８回分の周期の信号を出力する。第２の
カウンタ７２では第１のカウンタ７１の出力する信号の
周期をチャネルクロックでカウントする。ウォブル２値
化信号の立ち上がりエッジ８回分の周期は本来１４８８
（＝１８６×８）であるので、減算器７３において１４
８８からこの第２のカウンタ７２のカウント値を減算
し、周波数誤差信号として各周期ごとに出力する。すな
わち、カウント値が１４８８より小さければ周波数が低
いので周波数を上げるようにプラスの値が周波数誤差と
して出力され、カウント値が１４８８より大きければ周
波数が高いので周波数を下げるようにマイナスの値が周
波数誤差として出力される。

【００４５】絶対値出力回路７４は周波数誤差信号の絶
対値を算出して出力する。第１のエラー判定器７５では
絶対値出力回路７４から入力される周波数誤差信号が例
えば３２以下の出力が４回連続して続いたとき、周波数
粗調整ＯＫ信号を”１”で出力し、反対に３２より大き
い出力が４回連続続いたとき、周波数粗調整ＯＫ信号
を”０”で出力する。第２のエラー判定器７６では絶対
値出力回路７４から入力される周波数誤差信号が例えば
４以下の出力が４回連続続いたとき、周波数微調整ＯＫ
信号を”１”で出力し、反対に４より大きい出力が４回
連続続いたとき、周波数微調整ＯＫ信号を”０”で出力
する。

【００４６】シーク等の発生でＣＬＶ制御設定前のトラ
ッキング制御段階において、大きく周波数変動があるよ
うな場合は、図７（ｂ）に示すように、まず、周波数制
御により周波数粗調整ＯＫ信号が”１”になってからし
ばらくして図７（ａ）に示す周波数微調整ＯＫ信号が”
１”になる。周波数粗調整ＯＫ信号、周波数微調整ＯＫ
信号がともに”０”の時を周波数制御領域と呼び、周波
数粗調整ＯＫ信号が”１”、周波数微調整ＯＫ信号が”
０”の時を周波数・位相制御領域と呼び、周波数粗調整
ＯＫ信号、周波数微調整ＯＫ信号がともに”１”の時を
位相制御領域と呼んでそれぞれの領域での動作を次に説
明する。

【００４７】まず、周波数制御領域では、減算器７３の
周波数誤差出力信号が第２のループフィルタ１７に入力
されると、第２のループフィルタ１７の第３の乗算器６
１は周波数誤差出力信号と定数Ｃを乗算し乗算結果を出
力する。そして第５の加算器６２は第３の乗算器６１の
出力信号と第３のセレクタ６５が選択する定数０（周波
数制御領域では０が選択される）を加算し出力する。そ
の後、第６の加算器６３は第５の加算器６２の出力信号
と第６の加算器６３の出力信号を第２の遅延回路６４で
遅延した出力信号とを加算し出力する。そして、第２の
遅延回路６４は周波数誤差信号の余分な周波数成分を除
去した信号を出力する。第２のＤ／Ａ変換器１８は第２
の遅延回路６４のデジタル出力信号をアナログ電圧に変
換して、ＶＣＯ１９に入力する。このＶＣＯ１９の生成
するクロックが分周器２０で所望の分周比（本実施例で
は１／２）で分周されチャネルクロックとしてＡ／Ｄ変
換器８に入力され、周波数誤差が（±３２／１４８８）
以下になるようにフィードバック制御が行われる。ここ
で、数値±３２は、１４８８に対して±２.１５％であ
り、位相制御ループの第１のＤ／Ａ変換器１３の周波数
可変範囲は、周波数制御ループの第２のＤ／Ａ変換器１
８で決定する中心周波数の約±１０％に設定している。
即ち、中心周波数２９.２ＭＨｚに対して第１のＤ／Ａ
変換器１３は１０ＫＨｚ／ｂｉｔで８ビット出力で２.
５６ＭＨｚｐ−ｐである。±３２（＝±２.１５％）
は、この約±１０％の約±２０％であり、位相ループで
の引き込みが充分に行える範囲に入ることを意味してい
る。

【００４８】上記周波数制御の結果、周波数粗調整ＯＫ
信号が”１”、周波数微調整ＯＫ信号が”０”の周波数
・位相制御領域となる。この領域段階では第２のループ
フィルタ１７の動作は上記周波数制御領域での動作と全
く同じである。この周波数・位相制御領域になるとルー
プフィルタ制御回路２１から指令され、図２に示す第１
のセレクタ５７は周波数誤差極性判別回路６０の出力信
号を選択し、第２のセレクタ５８は定数０を選択し出力
する。第４の加算器５９は第１のセレクタ５７の出力信
号と第２のセレクタ５８の出力信号を加算し、出力す
る。周波数・位相制御領域では位相比較器１１からの位
相誤差信号は出力されないので、第１の加算器５３は第
４の加算器５９の出力信号と第２の乗算器５２の出力信
号の０とを加算して出力し、第２の加算器５４は第１の
加算器５３の出力信号と第２の加算器５４の出力信号を
遅延させた信号とを加算し、出力する。第３の加算器５
６は第１の遅延回路５５の出力信号と第１の乗算器５１
の出力信号の０とを加算して第１のＤ／Ａ変換器１３へ
出力する。第１のＤ／Ａ変換器１３は第３の加算器５６
からのデジタル出力信号をアナログ電圧に変換して出力
する。

【００４９】また、上記周波数制御領域と同様に、第２
のループフィルタ１７のデジタル出力信号が第２のＤ／
Ａ変換器１８でアナログ電圧に変換されてＶＣＯ１９に
入力される。ＶＣＯ１９は第１のＤ／Ａ変換器１３の出
力電圧と第２のＤ／Ａ変換器１８の出力電圧を加算し
て、この加算電圧に応じた周波数のクロックを生成す
る。このＶＣＯ１９の生成するクロックが分周器２０で
所望の分周比（本実施例では１／２）で分周されチャネ
ルクロックとしてＡ／Ｄ変換器８に入力され、周波数誤
差が（±４／１４８８）になるようにフィードバック制
御が行われる。ここで、数値±４は、１４８８に対して
±０.２７％であり、これは位相ループでのキャプチャ
ーレンジを±０.５％と考えた時に、充分なＰＬＬが引
き込める範囲に入っていることを意味している。

【００５０】ここで、周波数誤差極性判別回路６０の動
作を説明する。周波数誤差極性判別回路６０は周波数比
較器１６の出力する周波数誤差信号の極性を判断し、そ
の誤差信号がプラスの値ならプラス１を出力し、誤差信
号がマイナスの値ならマイナス１、誤差信号が０なら０
を出力する。周波数誤差信号の符号に対応して第１のル
ープフィルタ１２へ誤差信号を送り、位相ループを動作
させる。この周波数・位相制御領域で第１のループフィ
ルタ１２を動作させる意味を説明する。周波数の微調整
を行うとき第１のループフィルタ１２を周波数誤差に対
応させて動作させることにより、より分解能の高い周波
数制御ができ、周波数引き込みが早くなる。

【００５１】上記の周波数・位相制御の結果、周波数粗
調整ＯＫ信号と周波数微調整ＯＫ信号がともに”１”と
なり、位相制御領域となる。位相制御領域では基本的に
は第２のループフィルタ１７の第２のＤ／Ａ変換器１８
への出力信号は変化しない。この位相制御領域になると
ループフィルタ制御回路２１から指令され、第１のセレ
クタ５７は定数０を選択する。また、タイミング制御回
路２２から位相引き込みの必要なＶＦＯ部及びＩＤ部及
びデータ部の場合に出力するリードゲート信号（図５ｅ
参照）がループフィルタ制御回路２１に入力され、位相
比較器１１は位相誤差信号の出力を開始し、第２のセレ
クタ５８はループフィルタ制御回路２１により制御され
る。ループフィルタ制御回路２１は、タイミング制御回
路２２から位相引き込みの必要なＶＦＯ部及びＩＤ部及
びデータ部の場合に出力するリードゲート信号に基づ
き、情報記録部８２の終端部でのみ第２のセレクタ５８
及び第３のセレクタ６５を第１の遅延回路５５の出力信
号値によって制御する。制御しないタイミングでは常に
定数０が選択されている。

【００５２】位相誤差信号が第１のループフィルタ１２
に入力されると、第１の乗算器５１は位相誤差信号と定
数Ａを乗算し出力する。第２の乗算器５２は位相誤差信
号と定数Ｂを乗算し出力する。第１の加算器５３は第２
の乗算器５２の出力信号と第４の加算器５９からの定数
０を加算し、出力する。第２の加算器５４は第１の加算
器５３の出力信号と第２の加算器５４の出力を遅延させ
た信号とを加算し出力する。第１の遅延回路５５は第２
の加算器５４の出力信号を遅延させ出力する。第３の加
算器５６は第１の乗算器５１の出力信号と第１の遅延回
路５５の出力信号とを加算し出力する。この出力信号は
第１のＤ／Ａ変換器１３に入力され、第１のＤ／Ａ変換
器１３は入力されたデジタル信号をアナログ電圧に変換
して出力する。ＶＣＯ１９にはこの第１のＤ／Ａ変換器
１３と周波数・位相制御領域の終了とともにホールドさ
れた第２のループフィルタ１７のデジタル出力信号を第
２のＤ／Ａ変換器１８を介してアナログ電圧に変換した
アナログ信号が入力される。

【００５３】ＶＣＯ１９はこの２つのアナログ入力電圧
を加算し、この加算値に対応した周波数のクロックを生
成する。このＶＣＯ１９の生成するクロックが分周器２
０で所望の分周比で分周されチャネルクロックとしてＡ
／Ｄ変換器８に入力され、位相誤差信号が０になるよう
に制御され、データに位相ロックしたチャネルクロック
が生成される。このチャネルクロックに同期したデジタ
ル信号がＡ／Ｄ変換器８から出力され、後段のデジタル
信号処理回路（図示せず）へ入力される。ここで、ＶＣ
Ｏ１９では第１のＤ／Ａ変換器１３と第２のＤ／Ａ変換
器１８の出力である２つのアナログ電圧を加算している
が、これは１つの入力電圧に対してそれに見合う周波数
のクロックを出力するためであり、いずれか一方の出力
を選択するだけでは、所望の周波数が得られない。即
ち、第１のＤ／Ａ変換器１３の出力だけでは周波数制御
ができず、また、第２のＤ／Ａ変換器１８の出力だけだ
と位相制御ができないことによる。

【００５４】また、ループフィルタ制御回路２１は、タ
イミング制御回路２２から出力するリードゲート信号に
基づき、情報記録部８２の終端部（第２のガード領域９
０に相当する）になると次の動作を行う。第１の遅延回
路５５から入力される信号値が第１のＤ／Ａ変換器１３
のダイナミックレンジの中心の±１／４からはずれてい
るかどうか（図８参照）を判断し、プラス側にはずれた
ときは第３のセレクタ６５に指令を送り、第３のセレク
タ６５は定数＋１を選択し、第２のＤ／Ａ変換器１８へ
の出力値を１段階周波数の高い方にあげる。これに伴
い、第２のセレクタ５８にも指令を送り、定数−３０が
選択され、第１のＤ／Ａ変換器１３への出力値を３０段
階周波数の低い方に下げる。このトータルの動作によ
り、この一連の制御前と制御後で、ＶＣＯ１９の発振周
波数は同じになる。

【００５５】一方マイナス側にはずれたときは第３のセ
レクタ６５に指令を送り、第３のセレクタ６５は定数−
１を選択し、第２のＤ／Ａ変換器１８への出力値を１段
階周波数の低い方に下げる。これに伴い、第２のセレク
タ５８にも指令を送り、定数＋３０が選択され、第１の
Ｄ／Ａ変換器１３への出力値を３０段階周波数の高い方
にあげる。このトータルの動作により、この一連の制御
前と制御後で、ＶＣＯ１９の発振周波数は同じになる。

【００５６】位相制御領域にあって、かつ情報記録部８
２にデータが存在しない場合、位相比較器１１は位相比
較するデータがないので、位相誤差信号を出すことがで
きない。しかし、シーク直後などは周波数制御領域、周
波数位相制御領域を終了し、位相制御領域になっても大
体の場合、モータの回転制御は終了しておらず再生周波
数は連続的に変化する。情報記録部８２にデータが存在
する場合は、上記の説明の動作をすれば、モータの回転
制御が終了していなくても、位相制御ループで周波数の
追従は行われ、情報記録部８２の終端部でＤ／Ａ変換器
のダイナミックレンジの調整が行われるので位相制御領
域が連続的に保たれる。

【００５７】しかし、情報記録部８２にデータが存在し
ない場合では位相誤差信号が出ないので、位相ループで
の周波数の追従は行われず、位相制御領域から周波数・
位相制御領域あるいは周波数制御領域に戻ってしまい、
連続的に位相制御領域を保つことが出来ない。そこで、
ループフィルタ制御回路２１はタイミング制御回路２２
から情報記録部８２にデータがないことが伝達される
と、第１のセレクタ５７に司令を送り、周波数誤差極性
判別回路６０の出力信号を選択するように制御する。こ
の制御により、位相ループで周波数の追従が行われ、情
報記録部８２の終端部でＤ／Ａ変換器のダイナミックレ
ンジの調整が行われるので位相制御領域を連続的に保つ
ことが出来るようになる。

【００５８】ここで、位相比較器１１の第２の実施例に
ついて、図９及び図１０を用いて説明する。図９は位相
比較器１１の第２の実施例のブロック構成を示し、図１
０はその動作を説明するタイミング図である。図１０の
各波形（Ａ）から（Ｊ）は図９の（Ａ）から（Ｊ）で示
す各部分の信号波形である。第１の遅延素子９１はＡ／
Ｄ変換器８のデジタル出力信号（Ａ）を１チャネルクロ
ックの期間だけ保持し、次のチャネルクロックで加算器
９２及び第１のレジスタ９５へ信号（Ｂ）を出力する。
加算器９２は信号（Ａ）と信号（Ｂ）とを加算し、符号
ビットである最上位ビットの信号（Ｃ）を出力する。第
２の遅延素子９３は、信号（Ｃ）を１チャネルクロック
の期間だけ保持し、信号（Ｇ）を出力する。排他的論理
和素子９４は、信号（Ｃ）と信号（Ｇ）の排他的論理和
で、ゼロクロス信号である信号（Ｄ）を出力する。第１
のレジスタ９５は排他的論理和９４からの信号（Ｄ）の
ハイレベル“１”の部分で第１の遅延素子９１の出力信
号（Ｂ）を保持する。その後、信号（Ｄ）が“１”にな
る毎に、即ち、ゼロクロスポイントごとに更新される。

【００５９】第２のレジスタ９６は排他的論理和素子９
４からの信号（Ｄ）の“１”の部分で第１のレジスタ９
５の出力信号（Ｅ）を保持する。その後、第１のレジス
タ９５と同様に、信号（Ｄ）が“１”になる毎に、即
ち、ゼロクロスポイントごとに更新される。第１のセレ
クタ９７は第２の遅延素子９３の出力信号（Ｇ）により
制御され、信号（Ｇ）が“０”のときは第１のレジスタ
９５の出力信号（Ｅ）を選択し、信号（Ｇ）が“１”の
ときは第２のレジスタ９６の出力信号（Ｆ）を選択し、
信号（Ｈ）を出力する。第２のセレクタ９８は第２の遅
延素子９３の出力信号（Ｇ）により制御され、信号
（Ｇ）が“０”のときは第２のレジスタ９６の出力信号
（Ｆ）を選択し、信号（Ｇ）が“１”のときは第１のレ
ジスタ９５の出力信号（Ｅ）を選択し、信号（Ｉ）を出
力する。減算器９９は、第１のセレクタ９７の出力信号
から第２のセレクタ９８の出力信号を減算し、位相誤差
信号（Ｊ）が得られる。即ち、１つ手前のゼロクロスポ
イントを基準にして、位相が進んでいるときはマイナス
の値が、位相が遅れているときはプラスの値が出力され
る。

【００６０】図１１は位相比較器１１の第３の実施例の
ブロック構成を示し、図１２はその動作を説明するタイ
ミング図である。第２の実施例と異なる点は、第２の遅
延素子９３へ入力する符号ビットがＡ／Ｄ変換器８のデ
ジタル出力信号（Ａ）の最上位ビットとなり、第１のレ
ジスタ９５への入力が、加算器９２の出力になっている
点である。動作もほぼ同じであり、結果としてＡ／Ｄ変
換器８でサンプリングするポイントが、第２の実施例と
位相が１８０度ずれたところでＰＬＬがロックするよう
になる。

【００６１】図１３は本発明の光ディスク再生装置の変
形例を示し、図１４はそのときの周波数比較器１６の変
形例の構成を示す。これは、ＤＶＤＲＯＭディスク等の
ディスクに蛇行溝のないディスクの再生を説明するため
の実施例である。図１及び図４に示す第１の実施例と異
なるところは、ウォブル２値化回路１４とウォブルフィ
ルタ１５がＳＹＮＣ検出回路２００に置き換わった点
と、第１のカウンタ７１が除去されて、ＳＹＮＣ検出回
路２００から直接に第２のカウンタ７２に入力される点
である。

【００６２】この変形例では、ＳＹＮＣ検出回路２００
は、Ａ／Ｄ変換器８のデジタル出力信号からデータ復調
のための同期信号を検出し、その検出ごとにパルスを出
力する。第２のカウンタ７２は、このパルスの周期をチ
ャネルクロックでカウントし、例えばＤＶＤＲＯＭディ
スクの同期信号の周期は１４８８チャネルクロックであ
り、その他の動作は第１の実施例と同じように周波数制
御を行う。

【００６３】なお、この同期信号の周期をカウントする
ほかに、Ａ／Ｄ変換器８のデジタル出力信号の最小周波
数の信号や最大周波数の信号が所望のカウント数になる
ように周波数制御を行ってもよく、また併用してもよ
い。即ち、上記周波数制御では、上記上記Ａ／Ｄ変換器
でデジタル化された読み取り信号に含まれる最小周波数
の信号と最大周波数の信号とのいずれか一方またはそれ
らの組合せ、または上記上記Ａ／Ｄ変換器でデジタル化
された読み取り信号に含まれる同期信号の出現する周期
と、ＰＬＬクロック発生手段からの出力クロックとの周
波数誤差データを算出し、周波数誤差信号を生成するこ
とも可能である。

【００６４】また、上記変形例では、第１の実施例にお
ける第１および第２のループフィルタ１２と１７とルー
プフィルタ制御回路２１の動作についても基本的には同
じであるが、ＤＶＤＲＯＭディスクなどはセクタとセク
タ間に信号の切れ目がないので、第１のＤ／Ａ変換器１
３の出力や第２のＤ／Ａ変換器１８の出力、またはＶＣ
Ｏ１９での上記２つのＤ／Ａ変換器の加算出力などに、
ローパスフィルタを入れるなどの処理を行い、ループフ
ィルタ制御後にＰＬＬのロックが外れないように設定す
れば、連続再生に支障なくジッターフリー再生が可能で
ある。

【００６５】以上説明したように本発明によれば、前段
のアナログ回路によって発生されるオフセット電圧をＡ
／Ｄ変換器８のアナログ入力でキャンセルすることが出
来るのでＡ／Ｄ変換器８のダイナミックレンジを有効に
使用することが出来る。

【００６６】また、粗い周波数分解能を持つ第２のＤ／
Ａ変換器１８と細かい周波数分解能を持つ第１のＤ／Ａ
変換器１３とを周波数制御と位相制御で工夫して信号処
理することにより、デジタルＰＬＬでありながら、安価
な２つのＤ／Ａ変換器で広範囲な動作周波数を精度よく
再生することが出来る。また、トラッキング制御さえか
かっていれば十分な信号が得られるウォブル２値化信号
を周波数制御に使用し、第１のＤ／Ａ変換器１３と第２
のＤ／Ａ変換器１８のダイナミックレンジをデータ再生
に問題のない時刻、例えば、再生信号の途切れたガード
領域に相当するタイミングで加算減算処理を行うように
制御することにより、モータのＣＬＶ制御が制定するま
えから、周波数制御で周波数を高速に引き込み、位相制
御で連続的にデータにロックしたクロックを生成するこ
とができ、シークタイムを大幅に短縮できる。

【００６７】なお、本実施例で使用した定数、例えば、
Ｄ／Ａ変換器の周波数分解能、分周器の分周比、周波数
比較器のエラー判定器での周波数ＯＫ、ＮＧの判定数値
などは、本実施例で説明した数値に限定されるものでは
ない。

【００６８】また、本実施例では電圧制御型発振器（Ｖ
ＣＯ）を用いて説明したが、電流制御型発振器であって
もよいことは言うまでもない。

【００６９】また、本実施例では記録案内溝が周期的に
蛇行しているセクターフォーマットの光ディスクの再生
に関してのみ説明したが、ＣＤディスク、ＤＶＤＲＯＭ
ディスクなどの再生にも適用できる。

【００７０】

【発明の効果】以上説明したように本発明によるディス
ク再生装置は前段のアナログ回路によって発生されるオ
フセット電圧をＡ／Ｄ変換器のアナログ入力でキャンセ
ルすることが出来るのでＡ／Ｄ変換器のダイナミックレ
ンジを有効に使用することが出来る。

【００７１】また、粗い周波数分解能を持つＤ／Ａ変換
器と細かい周波数分解能を持つＤ／Ａ変換器とを周波数
制御と位相制御で工夫して信号処理することにより、デ
ジタルＰＬＬでありながら、安価な２つのＤ／Ａ変換器
で広範囲な動作周波数を精度よく再生することが出来
る。また、トラッキング制御さえかかっていれば十分な
信号が得られるウォブル信号を周波数制御に使用し、粗
い周波数分解能を持つＤ／Ａ変換器と細かい周波数分解
能を持つＤ／Ａ変換器のダイナミックレンジをデータ再
生に問題のない時刻に制御することにより、モータのＣ
ＬＶ制御が設定されるまえから、周波数制御で周波数を
高速に引き込み、位相制御で連続的にデータにロックし
たクロックを生成することができ、シークタイムを大幅
に短くすることができる。

【図面の簡単な説明】

【図１】本発明の一実施例における光ディスク再生装置
のブロック図

【図２】第１のループフィルタ１２と第２のループフィ
ルタ１７の構成を詳しく説明するためのブロック図

【図３】位相比較器１１の構成を示すブロック図

【図４】周波数比較器１６の構成を示すブロック図

【図５】本実施例の動作を説明するタイミング図および
構成図

【図６】ＤＶＤ−ＲＡＭ部のセクターフォーマットの概
略構成を示す説明図

【図７】本実施例でのＰＬＬの引き込み動作を説明する
タイミングチャート

【図８】第１のＤ／Ａ変換器１３の出力ダイナミックレ
ンジを説明する線図

【図９】位相比較器１１の別の構成を示すブロック図

【図１０】図９に示す位相比較器の動作を説明するタイ
ミング図

【図１１】位相比較器１１のさらに別の構成を示すブロ
ック図

【図１２】図１１に示す位相比較器の動作を説明するタ
イミング図

【図１３】本発明の第２の実施例における光ディスク再
生装置のブロック図

【図１４】本発明の第２の実施例における周波数比較器
の構成を示すブロック図

【図１５】アナログ方式のＰＬＬ回路を用いた従来のデ
ィスク再生装置の一例を示すブロック図

【図１６】デジタルＰＬＬ回路を用いた従来例を示すブ
ロック図

【図１７】ディスクのセクターフォーマットの概略構成
を示す説明図。

【符号の説明】

１光ディスク２光ピックアップ３プリアンプ４オフセットキャンセル回路５ＡＧＣ回路６イコライザ７差動増幅器８Ａ／Ｄ変換器９オフセットコントロール回路１０オフセットコントロール用のＤ／Ａ変換器１１位相比較器１２第１のループフィルタ１３第１のＤ／Ａ変換器１４ウォブル２値化回路１５ウォブルフィルタ１６周波数比較器１７第２のループフィルタ１８第２のＤ／Ａ変換器１９ＶＣＯ２０分周器２１ループフィルタ制御回路２２タイミング制御回路

Claims

【特許請求の範囲】

【請求項１】位相比較器と周波数比較器を組み込んだデ
ジタルＰＬＬクロック発生手段を有し、ディスクから読
みとられた信号情報が、Ａ／Ｄ変換器により上記ＰＬＬ
クロック発生手段で生成されたクロックに同期してデジ
タル化され、上記クロックに同期した再生データを出力
するディスク装置において、上記ＰＬＬクロック発生手段は、上記Ａ／Ｄ変換器の出力信号から位相誤差を算出して位
相制御を行う位相制御手段と、上記読みとり信号から周波数誤差を算出して周波数制御
を行う周波数制御手段とを有し、上記周波数誤差出力が所定レベルより大きいときには周
波数制御を行い、上記周波数誤差出力が所定レベル以下
になったときには位相制御を行い、上記誤差データが無
くなるようなクロックを出力することを特徴とするディ
スク装置。
【請求項２】上記位相制御手段は、上記Ａ／Ｄ変換器か
ら出力された上記デジタル化された読みとり信号から位
相誤差を算出して位相誤差信号を生成する位相比較器
と、該位相比較器の位相誤差信号から不要な周波数帯域
の成分を除去する第１のループフィルタと、該第１のル
ープフィルタの出力信号をデジタル・アナログ変換する
第１のＤ／Ａ変換器を有し、上記周波数制御手段は、上記ディスクからの読み取り信
号と上記ＰＬＬクロック発生手段からの出力クロックと
の周波数誤差データを算出し、周波数誤差信号を生成す
る周波数比較器と、該周波数誤差信号から不要な周波数
帯域の成分を除去する第２のループフィルタと、該第２
のループフィルタの出力信号をデジタル・アナログ変換
する第２のＤ／Ａ変換器とを有し、周波数制御で周波数
を高速に引き込み、位相制御で連続的にデータにロック
したクロックを生成する請求項１記載のディスク装置。
【請求項３】上記位相制御手段は、上記Ａ／Ｄ変換器か
ら出力された上記デジタル化された読みとり信号から位
相誤差を算出して位相誤差信号を生成する位相比較器
と、該位相比較器の位相誤差信号から不要な周波数帯域
の成分を除去する第１のループフィルタと、該第１のル
ープフィルタの出力信号をデジタル・アナログ変換する
第１のＤ／Ａ変換器を有し、上記周波数制御手段は、上記Ａ／Ｄ変換器でデジタル化
された読み取り信号に含まれる最小周波数の信号と最大
周波数の信号とのいずれか一方と上記ＰＬＬクロック発
生手段からの出力クロックとの周波数誤差データを算出
し、周波数誤差信号を生成する周波数比較器と、該周波
数誤差信号から不要な周波数帯域の成分を除去する第２
のループフィルタと、該第２のループフィルタの出力信
号をデジタル・アナログ変換する第２のＤ／Ａ変換器と
を有し、周波数制御で周波数を高速に引き込み、位相制
御で連続的にデータにロックしたクロックを生成する請
求項１記載のディスク装置。
【請求項４】上記位相制御手段は、上記Ａ／Ｄ変換器か
ら出力された上記デジタル化された読みとり信号から位
相誤差を算出して位相誤差信号を生成する位相比較器
と、該位相比較器の位相誤差信号から不要な周波数帯域
の成分を除去する第１のループフィルタと、該第１のル
ープフィルタの出力信号をデジタル・アナログ変換する
第１のＤ／Ａ変換器を有し、上記周波数制御手段は、上記Ａ／Ｄ変換器でデジタル化
された読み取り信号に含まれる最小周波数の信号と上記
ＰＬＬクロック発生手段からの出力クロックとの周波数
誤差データと、最大周波数の信号と上記ＰＬＬクロック
発生手段からの出力クロックとの周波数誤差データとの
組合せで周波数誤差データを算出し、周波数誤差信号を
生成する周波数比較器と、該周波数誤差信号から不要な
周波数帯域の成分を除去する第２のループフィルタと、
該第２のループフィルタの出力信号をデジタル・アナロ
グ変換する第２のＤ／Ａ変換器とを有し、周波数制御で
周波数を高速に引き込み、位相制御で連続的にデータに
ロックしたクロックを生成する請求項１記載のディスク
装置。
【請求項５】上記位相制御手段は、上記Ａ／Ｄ変換器か
ら出力された上記デジタル化された読みとり信号から位
相誤差を算出して位相誤差信号を生成する位相比較器
と、該位相比較器の位相誤差信号から不要な周波数帯域
の成分を除去する第１のループフィルタと、該第１のル
ープフィルタの出力信号をデジタル・アナログ変換する
第１のＤ／Ａ変換器を有し、上記周波数制御手段は、上記Ａ／Ｄ変換器でデジタル化
された読み取り信号に含まれる同期信号の出現する周期
と上記ＰＬＬクロック発生手段からの出力クロックとの
周波数誤差データを算出し、周波数誤差信号を生成する
周波数比較器と、該周波数誤差信号から不要な周波数帯
域の成分を除去する第２のループフィルタと、該第２の
ループフィルタの出力信号をデジタル・アナログ変換す
る第２のＤ／Ａ変換器とを有し、周波数制御で周波数を
高速に引き込み、位相制御で連続的にデータにロックし
たクロックを生成する請求項１記載のディスク装置。
【請求項６】上記位相比較器は、上記デジタル化された
読みとり信号のゼロクロスポイントを抽出し、連続する
２つのゼロクロスポイントのサンプル値から位相誤差を
算出する請求項２、３、４または５に記載のディスク装
置。
【請求項７】上記位相比較器は、上記デジタル化された
読みとり信号のゼロクロスポイントを抽出し、その前後
の２つのサンプル値から位相誤差を算出する請求項２、
３、４または５に記載のディスク装置。
【請求項８】上記位相比較器は、上記デジタル化された
読みとり信号のゼロクロスポイントを抽出し、その前後
の２つのサンプル値を加算し、連続する２つのゼロクロ
スポイントの前記加算値から位相誤差を算出する請求項
２、３、４または５に記載のディスク装置。
【請求項９】上記ＰＬＬクロック発生手段は、上記第１のＤ／Ａ変換器と上記第２のＤ／Ａ変換器の出
力信号に応じた周波数のクロックを生成するクロック発
生器と、上記第１のループフィルタの出力信号を監視
し、所定の値を上回ったときは、上記第２のループフィ
ルタに所定の値を加算すると同時に上記第１のループフ
ィルタから所定の値を減算し、また上記第１のループフ
ィルタの出力信号が所定の値を下回ったときは、上記第
２のループフィルタから所定の値を減算すると同時に上
記第１のループフィルタに所定の値を加算するように制
御するループフィルタ制御手段とを備えた請求項２、
３、４または５に記載のディスク装置。
【請求項１０】上記ディスクに形成された記録案内溝が
周期的に蛇行しているセクターフォーマット構成であ
り、該ディスクからの読みとり信号から上記案内溝の周
期に対応した信号を検出するプリアンプと、前記プリア
ンプの出力信号を２値化する２値化回路とを備えた請求
項１記載のディスク装置。
【請求項１１】前記ループフィルタ制御手段は、前記第
１及び第２のループフィルタに前記加算減算処理を施し
たとき、前記クロック発生器の生成するクロックの周波
数が加算減算処理の前後でほぼ等しくなるように制御す
ることを特徴とする請求項９記載のディスク装置。
【請求項１２】前記ループフィルタ制御手段は、再生信
号の途切れたタイミングで前記加算減算処理を行うよう
に制御することを特徴とする請求項９記載のディスク装
置。
【請求項１３】前記ループフィルタ制御手段は、ディス
クの未記録領域では前記周波数比較器の出力信号に応じ
て前記第１のループフィルタに加算減算処理するように
制御することを特徴とする請求項９記載のディスク装
置。
【請求項１４】ディスクからの読みとり信号のオフセッ
トを補正する差動増幅器と、前記差動増幅器の出力信号
をアナログ・デジタル変換するＡ／Ｄ変換器と、前記Ａ
／Ｄ変換器の出力信号のＤＣ成分を抽出するＤＣ成分算
出手段と、前記ＤＣ成分算出手段の出力をデジタル・ア
ナログ変換するＤ／Ａ変換器とを備え、前記Ｄ／Ａ変換
器の出力を前記差動増幅器に入力し、前記Ａ／Ｄ変換器
に入力する信号のＤＣレベルをＡ／Ｄ変換器の変換レベ
ルのほぼ中点に制御するオフセット制御ループを有する
ことを特徴とするディスク装置。