WO2007037272A1 - クロック信号生成装置 - Google Patents

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WO2007037272A1
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wobble
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clock signal
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Kohei Nakata
Harumitsu Miyashita
Takeshi Nakajima
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Matsushita Electric Industrial Co., Ltd.
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    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device

Definitions

  • the present invention relates to a clock signal generation device that generates a clock signal using a wobble signal obtained from a wobble shape force of a track of an optical disc medium and a data signal obtained from a data force recorded on the optical disc medium.
  • a track group is formed in advance on a recordable optical disc medium, and information is recorded on the track group or in an area (land) sandwiched between the track groups along the track group.
  • the track group is formed to meander in a sine wave shape, and information is recorded in synchronization with a recording clock signal generated based on the wobble period.
  • the recording clock signal synchronized with the wobble period is generally generated using a PLL (Phase Locked Loop) (see, for example, Patent Document 1).
  • ADIP Address In Pregroove
  • PSK Phase Shift Keying
  • MSK Minimum Shift Keying
  • a reproduction clock signal synchronized with the reproduced data signal is generated by a PLL.
  • the data signal is digitized in synchronization with the recovered clock signal, and the digital data power is also decoded (see, for example, Patent Document 3).
  • FIG. 30 is a block diagram showing an optical disc device 40 provided with a conventional clock signal generation device.
  • the track of the optical disc medium 100 has a wobble shape, and information is recorded on the track.
  • the optical head unit 101 irradiates the optical disk medium 100 with a light beam, detects the amount of light reflected from the optical disk medium 100, and outputs an electrical signal.
  • the analog signal processing unit 104 converts the wobble signal, data signal, and servo signal from the electrical signal output from the optical head unit 101. Error signal is extracted.
  • the motor 102 rotates the optical disc medium 100.
  • the servo circuit 103 controls the position of the track on which the optical head unit 101 irradiates the light beam and the rotation speed of the motor 102 based on the servo error signal.
  • the clock signal generator 2120 generates a wobble signal recording clock signal, and generates a data signal reproduction clock signal.
  • ADIP reproduction circuit 107 detects AD IP recorded by the PSK modulation method or the MSK modulation method, and reproduces address information.
  • the recording / reproduction access control unit 108 controls the timing of recording data on the optical disc medium 100 and the timing of reproducing data from the optical disc medium 100 based on the reproduced address information.
  • the data modulation unit 106 modulates recording user data to be recorded on the optical disc medium 100.
  • the power control unit 105 controls the power of the light beam. At the time of recording, the power control unit 105 controls the power of the light beam according to the recording data signal modulated by the data modulation unit 106.
  • the data binary key unit 110 binarizes the digital data signal generated by sampling the data signal in synchronization with the recovered clock signal.
  • Data demodulating section 111 demodulates the binary data signal and outputs reproduced user data.
  • the CPU 109 controls the recording / reproducing operation of the optical disc apparatus 40 through the recording / reproducing access control unit 108.
  • the AZD conversion 121 samples the wobble signal in synchronization with the recording clock signal and outputs a digital wobble signal.
  • a bandpass filter (BPF) 123 extracts a wobble frequency component from the digital wobble signal and outputs a wobble binary signal obtained by binarizing.
  • the frequency division counter 124 divides the recording clock signal in accordance with the wobble period.
  • the phase error detector 125 detects a phase error between the count value of the frequency division counter 124 and the wobble binary signal.
  • the charge pump 133 controls the output current according to the detected phase error value.
  • the loop filter 134 outputs a voltage signal obtained by smoothing the current output from the charge pump 133.
  • a voltage control oscillator (VCO) 135 generates a recording clock signal having a frequency corresponding to the voltage signal output from the loop filter 134.
  • the phase error detection unit 125 determines the edge position of the wobble binary signal and the power of the frequency division counter 124. If the count operation of the frequency divider counter 124 is delayed, an UP pulse signal with a width corresponding to the delay time is output, and if it is advanced, a DOWN pulse signal with a width corresponding to the advance time is output. Is output.
  • the charge pump 133 discharges and sinks current according to the received UP pulse signal and DOWN pulse signal, and this action controls the current charged to the loop filter 134 to change the voltage of the loop filter 134. Let The oscillation frequency of VC0135 is controlled by the voltage signal output from the loop filter 134.
  • the recording clock signal generated by VC0135 is supplied to the frequency dividing counter 124.
  • AZD Transform 127 samples the data signal in synchronization with the recovered clock signal and outputs a digital data signal.
  • the phase error detector 129 detects the phase error between the data signal and the recovered clock signal as well as the digital data signal power.
  • the loop filter 136 smoothes the phase error value.
  • a voltage controlled oscillator (VCO) 137 generates a reproduction clock signal having a frequency corresponding to the control voltage output from the loop filter 136.
  • the phase error detector 129 extracts the position of the smaller value of the two values sandwiching the zero cross point of the digital data signal as the zero cross position, and when the position shift is an rising edge The value is used as the phase error value as it is, and in the case of a falling edge, the value multiplied by -1 is output as the phase error value.
  • the loop filter 136 includes a digital filter that smoothes the phase error value and a DZA conversion that converts the digital filter output into a voltage signal. These components operate as a loop that controls the frequency of the recovered clock signal so that the phase error value becomes zero.
  • Patent Document 1 JP 2000-113597 A
  • Patent Document 2 Japanese Unexamined Patent Application Publication No. 2004-134009
  • Patent Document 3 Japanese Patent Laid-Open No. 2000-100083
  • the conventional clock signal generation device 2120 generates a recording clock signal V
  • Two VCOs are required: C0135 and VC0137 that generates the recovered clock signal.
  • VCO is an expensive analog component with high power consumption, and the conventional clock signal generator required two such analog components.
  • the clock signal generation device is usually integrated in one LSI together with a data modulation unit, a data demodulation unit, a recording / reproduction access control unit, and the like.
  • a digital circuit that operates with a regenerative clock signal and a digital circuit that operates with a recording clock signal are asynchronous digital circuits that operate with clock signals of different systems, making the LSI configuration very complex, The scale was growing.
  • the present invention has been made in view of the above-mentioned problems, and a recording clock signal and a reproduction clock signal are generated from one VCO as the same clock signal, and it is inexpensive, consumes less power, and has stable data.
  • An object of the present invention is to provide a clock signal generation device that realizes a recording / reproducing operation.
  • Another object of the present invention is to provide an inexpensive LSI by simplifying the configuration by providing a single clock signal system for the recording system circuit and the playback system circuit in the LSI.
  • a clock signal generation device for generating a clock signal detects a wobble phase error which is a phase error between a wobble signal obtained from a wobble shape of a track of an optical disc medium and the clock signal.
  • the frequency control unit generates the frequency control signal according to an addition value obtained by adding the wobble phase error and the data phase error, and the frequency control unit The ratio between the wobble phase error and the data phase error when performing the addition is changed according to the state of the wobble signal and the data signal.
  • the frequency control unit includes the wobble signal and the data.
  • the ratio is changed according to the quality of the data signal.
  • the frequency control unit when the amplitude of the wobble signal is smaller than the first threshold value, sets the ratio of the wobble phase error to the ratio of the data phase error.
  • the frequency control unit lowers the ratio of the data phase error to the ratio of the wobble phase error when the amplitude of the data signal is smaller than the second threshold value.
  • a part of the wobble shape of the track is frequency-modulated or phase-modulated, and the frequency control unit performs wobble according to the frequency-modulated or phase-modulated wobble shape.
  • the wobble phase error ratio is made lower than the data phase error ratio.
  • the frequency control unit changes the ratio according to a synchronization state between at least one of the wobble signal and the data signal and the clock signal.
  • the frequency control unit sets the ratio of the wobble phase error to the ratio of the data phase error when the absolute value of the wobble phase error is larger than a first threshold value. If the absolute value of the data phase error is greater than a second threshold value, the frequency control unit increases the ratio of the data phase error to a ratio of the wobble phase error.
  • the frequency control unit determines the ratio of the data phase error to the wobble phase error when the phase of the wobble signal and the phase of the clock signal are not locked. After the lock state is reached, the frequency control unit makes the data phase error ratio higher than when it is not in the lock state.
  • a part of the wobble shape of the track is frequency-modulated or phase-modulated, and a detection rate of the frequency modulation or the phase-modulated wobble shape is lower than a predetermined threshold value. If it is lower, the frequency control unit makes the ratio of the wobble phase error higher than the ratio of the data phase error.
  • frame synchronization marks are arranged at predetermined intervals on the track of the optical disc medium, and the frequency control unit detects the frame synchronization marks.
  • the ratio of the data phase error is set higher than the ratio of the wobble phase error.
  • frame synchronization marks are arranged at predetermined intervals on the tracks of the optical disc medium, and the frequency control unit detects that the frame synchronization marks are detected at intervals greater than the predetermined intervals. If it is long or short, the ratio of the data phase error is made higher than the ratio of the wobble phase error.
  • the frequency control unit generates the frequency control signal according to an addition value obtained by adding the wobble phase error and the data phase error, and the frequency control unit The ratio between the wobble phase error and the data signal when the addition is performed is changed according to the operation mode of the optical disk device on which the clock signal generation device is mounted.
  • the frequency control unit records the data on the optical disc medium, and makes the ratio of the data phase error lower than the ratio of the wobble phase error.
  • the responsiveness of the clock oscillation unit to the wobble phase error and the data phase error is such that data is recorded on the optical disc medium, and sometimes the optical disc medium is recorded. The power is also higher when playing data.
  • the frequency control unit when performing linking recording so as to be synchronized with recorded data of the optical disc medium, sets the ratio of the data phase error to the wobble phase until recording starts. It is set higher than the error ratio, and after the start of recording, the data phase error ratio is set lower than the wobble phase error ratio.
  • the track includes a data area for recording data and a header area including address information corresponding to the data area
  • the frequency control unit includes the header area and the header area.
  • the clock signal when the header area is accessed.
  • a controller that estimates the length of the data area following the header area based on the detected frequency and determines the position of the next header area.
  • the data phase error detection unit samples the data signal in synchronization with the clock signal, and outputs a digital data signal corresponding to the data signal; Based on the data phase error, an interpolation filter unit that interpolates a digital data signal and outputs an interpolated digital signal, a digital data phase error detection unit that detects the interpolated digital signal force and the data phase error! And a phase synchronization control unit for controlling the filter coefficient of the interpolation filter unit.
  • the wobble phase error detection unit outputs a first frequency-divided clock signal obtained by dividing the clock signal by M (M is an integer of 1 or more); and A first sampling unit that samples the wobble signal in synchronization with the first divided clock signal and outputs a digital wobble signal corresponding to the wobble signal; and the wobble phase error from the digital wobble signal
  • M is an integer of 1 or more
  • N is an integer of 1 or more
  • a second sampling unit that samples the data signal in synchronization with the second divided clock signal and outputs a digital data signal corresponding to the data signal; and the digital data And a digital data phase error detecting unit that detects the data phase error from No.
  • the optical disc device of the present invention includes the clock signal generation device, an optical head unit that outputs a signal corresponding to reflected light from the optical disc medium, the wobble signal and the optical signal from the output signal of the optical head unit.
  • An analog signal processing unit that extracts a data signal and outputs the data signal to the clock signal generation device.
  • a method for generating a clock signal includes a step of detecting a wobble phase error that is a phase error between a wobble signal obtained from a wobble shape force of a track included in an optical disc medium and the clock signal, Based on the step of detecting a data phase error that is a phase error between a data signal obtained from data recorded on an optical disk medium and the clock signal, the clock phase error and the data phase error, the clock The method includes a step of generating a frequency control signal for controlling a frequency of the signal, and a step of generating the clock signal having a frequency corresponding to the frequency control signal.
  • the method of the present invention includes a step of outputting a signal corresponding to reflected light from the optical disc medium, and the wobble signal and the data signal from the signal corresponding to the reflected light. Further extracting.
  • a program according to the present invention is a program that causes a computer to execute a clock signal generation process.
  • the clock signal generation process includes a wobble signal obtained from a wobble shape force of a track included in an optical disc medium, a clock signal, Detecting a wobble phase error that is a phase error of the data signal, detecting a data phase error that is a phase error between the data signal obtained from the data recorded on the optical disc medium and the clock signal, and Generating a frequency control signal for controlling the frequency of the clock signal based on a wobble phase error and the data phase error; and generating the clock signal having a frequency corresponding to the frequency control signal. It is characterized by.
  • the invention's effect includes a wobble signal obtained from a wobble shape force of a track included in an optical disc medium, a clock signal, Detecting a wobble phase error that is a phase error of the data signal, detecting a data phase error that is a phase error between the data signal obtained from the data recorded on the optical disc medium
  • the frequency of the clock signal oscillated by one clock oscillation unit is controlled based on both the wobble phase error and the data phase error.
  • VCO clock oscillation unit
  • V or V is optimally changed according to the state of the wobble signal and data signal. Thereby, stable data recording / reproducing operation can be realized.
  • the clock signal for operating the data recording system circuit and the data reproduction system circuit in the LSI becomes common, and the circuit configuration is simplified, so that an inexpensive LSI can be realized.
  • the clock signal used for reproducing data is generated only from the data signal, if the data signal is lost due to scratches or fingerprints on the optical disk medium, the frequency of the clock signal is reduced. It became unstable and the robustness of data reproduction was low. Robustness refers to the ability of system characteristics to maintain their current state against uncertain variations such as disturbances and design errors.
  • the signal frequency band is lower than the data signal. Since the frequency of the clock signal is controlled using a wobble signal that is not easily affected by fingerprints or scratches, the robustness of data reproduction can be improved without causing the clock signal frequency to become unstable.
  • the start point of additional recording is determined based on the result of reproducing the data that has already been recorded, and not the reproduction clock signal. Recording was performed in synchronization with the recording clock signal generated from the wobble signal. For this reason, the phase of the data recorded before and after the additional recording start point was different, and it was difficult to stably reproduce continuously across this part, so dummy data was recorded in that part.
  • the clock signal when reproducing recorded data and the clock signal for performing additional recording are common, it is possible to easily align the phase of the data before and after the additional recording start point. Therefore, it is not necessary to record dummy data, and the recording capacity of the disc can be used effectively.
  • FIG. 1 is a block diagram showing an optical disc apparatus according to an embodiment of the present invention.
  • FIG. 2 is a block diagram showing a clock signal generation device according to an embodiment of the present invention.
  • FIG. 3 is a diagram showing a data format of an optical disk medium.
  • FIG. 4 is a timing chart showing a wobble phase error detection operation according to the embodiment of the present invention.
  • FIG. 5 is a block diagram showing an interpolation filter according to an embodiment of the present invention.
  • FIG. 6 is a diagram showing a coefficient control curve of an interpolation filter according to an embodiment of the present invention.
  • FIG. 7 is a timing chart showing a data phase error detection operation according to the embodiment of the present invention.
  • FIG. 8 is a block diagram showing a phase synchronization control unit according to an embodiment of the present invention.
  • FIG. 9 is a timing chart showing the operation of the data phase locked loop according to the embodiment of the present invention.
  • FIG. 10A is a block diagram showing a phase error adder according to an embodiment of the present invention.
  • FIG. 10B is a block diagram showing a phase error adder according to an embodiment of the present invention.
  • FIG. 11 is a diagram showing a control state of a phase error addition ratio according to the embodiment of the present invention.
  • FIG. 12 is a timing chart showing the operation of the phase error adder according to the embodiment of the present invention.
  • FIG. 13 is a block diagram showing a charge pump and a loop filter according to an embodiment of the present invention.
  • FIG. 14 is a timing chart showing the operation of the clock signal generator according to the embodiment of the present invention.
  • FIG. 15 is a timing chart showing the operation of the clock signal generator according to the embodiment of the present invention.
  • FIG. 16 is a timing chart showing the operation of the clock signal generator according to the embodiment of the present invention.
  • FIG. 17 is a timing chart showing the operation of the clock signal generator according to the embodiment of the present invention.
  • FIG. 18 is a timing chart showing the operation of the clock signal generator according to the embodiment of the present invention.
  • FIG. 19 is a timing chart showing the operation of the clock signal generator according to the embodiment of the present invention.
  • FIG. 20 is a block diagram showing an optical disc apparatus according to an embodiment of the present invention.
  • FIG. 22 is a block diagram showing a phase error adding unit according to an embodiment of the present invention.
  • Embodiment of the present invention is a diagram showing the control state of the phase error addition ratio.
  • FIG. 24 is a timing chart showing the operation of the clock signal generator according to the embodiment of the present invention.
  • Embodiment of the present invention is a timing diagram showing the operation of the clock signal generator according to the embodiment.
  • FIG. 26 is a block diagram showing an optical disc apparatus according to an embodiment of the present invention.
  • FIG. 27 is a block diagram showing a phase error adder according to an embodiment of the present invention.
  • FIG. 28 is a diagram showing a control state of the phase error addition ratio according to the embodiment of the present invention.
  • FIG. 29 is a timing chart showing an operation of the clock signal generation device according to the embodiment of the present invention.
  • FIG. 30 is a block diagram showing a conventional optical disc apparatus. Explanation of symbols
  • FIG. 1 is a block diagram showing an optical disc device 10 according to Embodiment 1 of the present invention.
  • the optical disc device 10 reproduces data from the optical disc medium 100 or records data using a clock signal generated from the optical disc medium 100 in which information is recorded.
  • the optical disk device 10 includes an optical head unit 101, a motor 102, a servo circuit 103, an analog signal processing unit 104, a power control unit 105, a data modulation unit 106, an ADIP reproduction circuit 107, and a recording / reproduction.
  • An access control unit 108, a CPU 109, a data binarization unit 110, a data demodulation unit 111, and a clock signal generation device 120 are provided.
  • the optical disc medium 100 has a wobbled track wobbled at a predetermined cycle, and information is recorded on the track according to a predetermined data format.
  • an ADIP is provided along the track.
  • wobble modulation marks based on the MSK modulation system are arranged according to a predetermined format to represent address information.
  • FIG. 3 (a) shows a data format of information recorded on the optical disc medium 100.
  • the recorded user data is modulated so as to form sectors according to a predetermined modulation method, and is recorded on the optical disc medium 100 with 16 sectors as one unit.
  • a buffer area is provided for each recording unit at the end position of the data already recorded and the start position of data newly recorded at the subsequent position.
  • the optical head unit 101 irradiates the optical disk medium 100 with a light beam, detects the amount of light reflected from the optical disk medium 100 while scanning the track, and outputs an electrical signal.
  • the analog signal processing unit 104 generates a wobble signal corresponding to the wobbling of the track from the electric signal, a data signal corresponding to the data recorded on the track, and a servo corresponding to the light beam condensing state on the track. The error signal is extracted.
  • the motor 102 rotates the optical disc medium 100 at a specified number of rotations.
  • the servo circuit 103 performs control so as to optimize the light beam condensing state and the scanning state in the optical head unit 101 using the servo error signal. Further, the radial position on the optical disc medium 100 that irradiates the light beam or the wobble extracted by the analog signal processing unit 104 is used. Based on the frequency of the signal, the rotational speed of the motor 102 is optimally controlled.
  • the clock signal generation device 120 generates a clock signal that is phase-synchronized with the wobble signal and frequency-synchronized with the data signal.
  • the digital wobble signal generated by sampling the wobble signal in synchronization with the generated clock signal is output. It also generates a digital data signal by sampling the data signal, and outputs a corrected data signal in which the phase of the digital data signal is corrected.
  • the ADIP reproduction circuit 107 detects a signal corresponding to the MSK modulated wobble modulation mark from the digital wobble signal cover, and reproduces the address information. Based on the address information, the recording / reproducing access control unit 108 controls the timing of recording data on the optical disc medium 100 and the timing of reproducing data from the optical disc medium 100.
  • the data modulation unit 106 modulates recording user data to be recorded on the optical disc medium 100 according to a predetermined modulation method, generates a recording data signal, and outputs the recording data signal at a timing designated by the recording / reproduction access control unit 108 .
  • the power control unit 105 controls the power of the light beam of the optical head unit 101. At the time of recording, the power is controlled according to the recording data signal output from the data modulation unit 106.
  • the data binary key unit 110 performs partial response equalization on the interpolated data signal (details will be described later), and further performs maximum likelihood decoding according to the type of the partial response to obtain the data binary value. Outputs the digitized signal.
  • the data demodulating unit 111 demodulates the data binarized signal according to a predetermined modulation method at the timing designated by the recording / reproducing access control unit 108, and outputs reproduced user data.
  • the CPU 109 instructs the recording / reproducing operation of the optical disc apparatus through the recording / reproducing timing control circuit 108.
  • FIG. 2 is a diagram showing the clock signal generation device 120.
  • the clock signal generation device 120 includes a wobble phase error detection unit 120a, a data phase error detection unit 120b, a frequency control unit 120c, and a VCO (clock oscillation unit) 135.
  • the wobble phase error detection unit 120a detects a wobble phase error that is a phase error between a clock signal and a wobble signal that can also obtain a wobble shape force of a track.
  • Data phase error The difference detection unit 120b detects a data phase error that is a phase error between a data signal obtained from data recorded on the optical disc medium 100 and a clock signal.
  • the frequency control unit 120c generates a frequency control signal according to an addition value obtained by adding the wobble phase error and the data phase error. At this time, the frequency control unit 120c performs addition by changing the ratio of the wobble phase error and the data phase error according to the state of the wobble signal and the data signal. For example, the ratio is changed according to the quality of the wobble signal and the data signal and the synchronization state between at least one of the wobble signal and the data signal and the clock signal. Further, the frequency control unit 120c changes the ratio according to the operation mode of the optical disc device 10. A more detailed method of changing the ratio will be described later.
  • the VC0135 generates a clock signal having a frequency corresponding to the frequency control signal output from the frequency control unit 120c.
  • the wobble phase error detection unit 120a includes an AZD conversion 121, an amplitude detection unit 122, a band pass filter (BPF) 123, a frequency division counter 124, a phase error detection unit 125, and a lock determination unit 126.
  • the data phase error detection unit 120b includes an AZD conversion 127, an interpolation filter 128, a phase error detection unit 129, a phase synchronization control unit 130, and an amplitude detection unit 131.
  • the frequency control unit 120 c includes a phase error adding unit 132, a charge pump 133, and a loop filter 134.
  • the AZD converter 121 functions as a sampling unit that samples a wobble signal in synchronization with the clock signal generated by the VCO 35, generates a digitalized digital wobble signal, and outputs an amplitude detection unit 122 and Output to BPF123.
  • the amplitude detection unit 122 sets a value obtained by accumulating the absolute value of the digital wobble signal for each predetermined section as an amplitude detection value. When the amplitude detection value is smaller than a predetermined threshold, the amplitude detection unit 122 detects a wobble amplitude abnormality.
  • the BPF 123 is a digital filter that extracts a wobble frequency component from a digital wobble signal cable, and generates and outputs a wobble binary signal that is binarized with a predetermined threshold.
  • the frequency division counter 124 is a counter that divides the clock signal by K according to the wobble period. Yes, when K is an odd number — KZ2 to KZ2 are counted repeatedly, and when ⁇ is an even number — ⁇ 2 to ⁇ 2— 1 are counted repeatedly.
  • FIG. 4 is a timing chart showing the operation of detecting the wobble phase error by the phase error detection unit 125.
  • FIG. 4 (a) shows a wobble signal extracted by the analog signal processing unit 104, and the wobble signal is input to the AZD transformation 121.
  • Fig. 4 (b) shows the digital wobble signal output from the AZD conversion 121.
  • the digital wobble signal is converted into the wobble binarized signal shown in Fig. 4 (c) by BPF123. .
  • FIG. 4 (d) shows the change in the count value of the frequency division counter 124.
  • FIG. 4 (a) shows a wobble signal extracted by the analog signal processing unit 104, and the wobble signal is input to the AZD transformation 121.
  • Fig. 4 (b) shows the digital wobble signal output from the AZD conversion 121.
  • the digital wobble signal is converted into the wobble binarized signal shown in Fig. 4 (c) by BPF123. .
  • the frequency division count value force shown in FIG. 4 (d) is latched, and the latched value is shown in FIG. It is output as the wobble phase error value shown in (e).
  • the wobble phase error value is negative, it indicates that the phase of the divide counter 124, that is, the phase of the clock signal is delayed with respect to the wobble signal.
  • the frequency of the clock signal output from the VCO 135 is controlled so that the wobble phase error becomes zero.
  • Lock determination section 126 determines whether or not the phase of the wobble signal and the clock signal match.
  • the phase match is determined to be matched when the absolute value of the wobble phase error detected by the phase error detection unit 125 is continuously smaller than a predetermined lock detection threshold in a predetermined period. Further, once it is determined that they are in a coincidence state, if it is continuously larger than a predetermined unlock detection threshold for a predetermined period, it is determined that the phase is out of phase.
  • the data phase error detection operation will be described.
  • the phase of the data signal and the clock signal is asynchronous. Therefore, the digital data signal generated by sampling the data signal by the AZD converter 127 is reproduced by the interpolation filter 128 as an interpolation data signal in a synchronous phase state.
  • Phase error detection is performed based on the interpolation data signal, and the filter coefficient of the interpolation filter 128 is controlled so that the phase error is reduced.
  • the data phase error detection operation is performed by such a digital phase locked loop.
  • Patent No. 348614 It is disclosed in No. 5 publication.
  • AZD variation ⁇ (sampling unit) 127 samples the data signal in synchronization with the clock signal generated by VC0135, and converts the digital data signal into a digital data signal.
  • the amplitude detector 131 uses a value obtained by accumulating the absolute value of the digital data signal for each predetermined section as the amplitude detection value, and detects the data amplitude abnormality when the amplitude detection value is smaller than the predetermined threshold.
  • the interpolation filter 128 is a FIR (Finite Impulse Response) filter that reproduces an interpolation data signal in a synchronous phase state from a digital data signal sampled in an asynchronous phase.
  • FIG. 5 is a block diagram showing the interpolation filter 128.
  • the interpolation filter 128 is an FIR filter including delay devices 300 to 305, multipliers 306 to 312 and an adder 313 connected in series.
  • the delay devices 300 to 305 delay the digital data signal value for each cycle of the clock signal.
  • Multipliers 306 to 312 multiply the values of the respective delay units by tap coefficients P to V.
  • An adder 313 adds the multiplier outputs and outputs an interpolation data signal.
  • the tap coefficients P to V are set based on Nyquist interpolation characteristics as shown in FIG.
  • the phase error detector 129 detects a data phase error value from the interpolated data signal.
  • FIG. 7 is a timing chart showing the operation of the phase error detection unit 129.
  • Figure 7 (a) shows a digital data signal sampled in asynchronous phase.
  • the interpolation filter 128 reproduces the interpolation data signal shown in FIG. 7 (b) from the digital data signal shown in FIG. 7 (a). Of the two values sandwiching the zero cross point of the interpolated data signal, the one with the smaller absolute value is extracted as the zero cross position (" ⁇ " in Fig. 7 (b)).
  • Fig. 7 (c) when the displacement at that time is an rising edge, the value is used as it is as the data phase error value. And output.
  • the data phase error value is negative, it indicates that the reproduction phase by the interpolation filter 128 is delayed with respect to the phase synchronization state, and when it is positive, it indicates that it is advanced.
  • the phase synchronization control unit 130 smoothes the data phase error value and calculates a phase error from the smoothed value.
  • the difference is normalized to 64 steps, and the tap coefficients P to V of the interpolation filter 128 are determined according to each step. Tap coefficients P to V are determined based on the Nyquist interpolation characteristics shown in Fig. 6.
  • FIG. 8 is a block diagram showing the phase synchronization control unit 130.
  • the data phase error value detected by the phase error detector 129 is input to the multiplier 400 having a predetermined gain G, and then the adder 401 and the output of the adder 401 each time a data zero cross point is detected. Smoothing is performed by an accumulator composed of a delay unit 402 that latches the value. Increasing the gain G value increases the loop gain of the digital phase-locked loop, and decreasing it decreases the loop gain. The gain G value is set so that the digital phase-locked loop can maintain the phase-locked state.
  • the smoothed data phase error value is converted into a value from 32 to 31 by a 64-step normalizer 403 and output as a phase error determination value.
  • the interpolation filter tap coefficient selector 404 determines and updates the seven tap coefficient values P to V of the interpolation filter 128 according to the Nyquist interpolation characteristic.
  • the phase synchronization control unit 130 controls the filter coefficient of the interpolation filter based on the phase error value so that the phase being interpolated matches the synchronization sampling state.
  • the VC0135 which generates the clock signal that is the operation clock of the data PLL, generates a clock signal with a fixed frequency or a frequency signal whose phase error is within the range in which phase synchronization control is possible.
  • FIG. 9 is a timing chart showing the operation of the digital phase locked loop related to data signal processing.
  • the input data signal is an 8T period sine wave (a sine wave in which 8 periods of the clock signal become one period).
  • FIG. 9 (a) shows a digital data signal sampled asynchronously by the AZD converter 127.
  • Figure 9 (b) shows the sampling value (digital data signal) in the phase-synchronized state. In the phase-synchronized state, the sampling point overlaps the center level (zero level) of the sine wave, but in the phase-asynchronized state shown in Fig. 9 (a).
  • FIG. 9C shows a correction data signal generated by the interpolation filter 128.
  • FIG. 9 (d) shows the data phase error value detected by the phase error detector 129.
  • FIG. 9 (e) shows the phase error determination value determined by the phase synchronization control unit 130.
  • the phase error judgment value is the first Since the correction data signal (Fig. 9 (c)) is not in phase-synchronized state, the non-zero value is output as the data phase error value (Fig. 9 (d)).
  • the phase error judgment value (Fig. 9 (e)) changes according to the data phase error value (Fig. 9 (d)), and the tap coefficient of the interpolation filter 128 is controlled. Gradually, the data phase error value (Fig.
  • phase error force calculating unit 132 the charge pump 133, the loop filter 134, and VC0135 will be described.
  • the phase error adding unit 132 performs addition while controlling the ratio of both when adding the wobble phase error and the data phase error. Based on the added value, the phase error adding unit 132 outputs an UP pulse signal when the frequency of the clock signal is increased, and outputs a DOWN pulse signal when the frequency is decreased.
  • FIG. 10A is a block diagram showing the phase error adder 132.
  • the phase error adding unit 132 includes multipliers 200 to 204, a wobble gain selector 205 that switches a wobble phase error ratio, a data gain selector 206 that switches a data phase error ratio, a wobble gain selector 205, and a data gain selector.
  • the state determination unit 207 that determines the selection logic of 206, the phase error counter 208 that operates while adding the gain-controlled wobble phase error and the data phase error, and UP And a pulse conversion unit 209 that outputs a pulse signal and a DOWN pulse signal.
  • FIG. 10B is a diagram schematically showing the phase error adding unit 132.
  • the state determination unit 207 determines the state of each signal from the wobble signal, data signal, wobble phase error, and data phase error.
  • the state determination unit 207 controls the wobble phase error gain and the data phase error gain according to the state determination result. Further, the state determination unit 207 controls the wobble phase error gain and the data phase error gain according to the operation state of the optical disc apparatus 10 input from the recording / reproduction access control unit 108.
  • the wobble gain selector 205 outputs a signal obtained by multiplying the wobble phase error signal by ⁇ based on the controlled gain ⁇ ! /.
  • the data gain selector 206 outputs a signal obtained by multiplying the data phase error signal by
  • Frequency control signal generation Generators 208 and 209 generate a frequency control signal from the output signal of wobble gain selector 205 and the output signal of data gain selector 206.
  • FIG. 11 is a table showing the switching logic between the wobble phase error gain and the data phase error gain performed by the state determination unit 207.
  • the phase error adding unit 132 sets the ratio of the data phase error higher than when not in the locked state. If the wobble lock signal indicates that the phase is locked, the control condition (2) is in the “wobble lock” state, the wobble phase error is the normal gain, and the data phase error gain is also the normal gain (eg, 1Z2 times) Then, the frequency of the clock signal is controlled by both the wobble phase error and the data phase error, and both the wobble signal and the data signal can be reproduced simultaneously.
  • the phase error adding unit 132 sets the wobble phase error ratio lower than the data phase error ratio.
  • the phase error adding unit 132 determines that the wobble signal is normally reproduced, and the control condition (3) is satisfied.
  • the “wobble amplitude is small” state is entered, and the wobble phase error gain is turned OFF.
  • the data phase error gain remains the same as before.
  • the phase error adding unit 132 sets the data phase error ratio to be lower than the wobble phase error ratio.
  • the phase error addition unit 132 determines that the data signal is not reproduced normally, and the control condition (4) “Data amplitude is small” and the data phase error gain is turned OFF.
  • the wobble phase error gain remains the same as before.
  • the data signal amplitude cannot be obtained normally due to scratches or dirt on the track of the optical disk medium 100, and the data is recorded normally because the light beam power is weak when recording data. Since the reliability of the data signal is low at a location where it is not possible, the data phase error is not used to control the frequency of the clock signal.
  • control conditions (5) and (6) will be described.
  • the phase error adding unit 132 sets the wobble phase error ratio higher than the data phase error ratio.
  • the phase error addition unit 132 determines that the control for the wobble signal is bad,
  • the control condition (5) is “large wobble phase error”
  • the wobble phase error gain is the normal gain
  • the data phase error gain is the L gain (eg, 1Z4 times).
  • the phase error adding unit 132 sets the data phase error ratio higher than the wobble phase error ratio.
  • the control condition (6) is “data phase error is large”, and the wobble phase error gain is L gain (for example, 1Z2 times) and the data phase error gain is H gain (for example, 1 time).
  • the phase error adding unit 132 sets the wobble phase error ratio lower than the data phase error ratio in the interval in which the wobble signal corresponding to the modulated wobble shape is detected.
  • the wobble modulation section signal is input from the ADIP reproduction circuit 107 to the phase error adder 132.
  • the wobble modulation section signal is a gate signal that is output in the section in which the wobble modulation mark is to be detected when the ADIP reproducing circuit 107 determines the synchronization position with respect to ADIP.
  • the phase error adding unit 132 sets the wobble phase error ratio higher than the data phase error ratio.
  • the control condition (8) is “ADIP detection rate low”, the wobble phase error gain is the normal gain, and the data phase error gain is the L gain. This reduces the influence of the data phase error on the frequency control of the clock signal, improves the control state for the wobble signal by mainly controlling the wobble phase error, and increases the ADIP detection rate. Improve.
  • Frame synchronization marks are arranged on the tracks of the optical disc medium 100 at predetermined intervals.
  • the phase error adding unit 132 sets the data phase error ratio higher than the wobble phase error ratio.
  • the data demodulator 111 detects the data SYNC arranged for each predetermined interval from the data binarized signal according to a predetermined modulation format, and the detection rate (data SYNC detection rate) is input to the phase error adder 132. Is done.
  • the data signal The control condition is adversely affected and the data reproduction status is adversely affected, and the control condition (9) is set to “Data SYNC detection rate low”, and the wobble phase error gain is set to L gain and data phase.
  • the error gain is H gain.
  • the phase error adding unit 132 sets the data phase error ratio higher than the wobble phase error ratio.
  • the data demodulating unit 111 based on the detection interval of the data S YNC, the force / force in which a bit slip has occurred in the data binary key signal is detected. If a bit slip occurs continuously a predetermined number of times, the phase error adding unit 132 determines that the control on the data signal has deteriorated and has an adverse effect on the data reproduction state, and the “data bit” in the control condition (10) is determined.
  • the wobble phase error gain is L gain and the data phase error gain is H gain.
  • a timing signal indicating whether the position currently being processed is a recording sector or a reproducing sector is input from the recording / reproducing access control unit 108 to the phase error adding unit 132.
  • the operation is performed according to the control conditions (1) to (10) described above.
  • the phase error adding unit 132 records the data on the optical disc medium 100 and makes the ratio of the data phase error lower than the ratio of the wobble phase error.
  • the gain-controlled wobble phase data and data phase error are input, and both are added to control the phase error counter 208 (Fig. 10A) and the added value to the charge pump 133 (Fig. 1).
  • the phase error counter 208 Fig. 10A
  • the charge pump 133 Fig. 1
  • pulse converter 209 that converts to UP pulse signal and DOWN pulse signal And explain.
  • FIG. 12 is a timing chart showing operations of the phase error counter 208 and the pulse conversion unit 209.
  • Figure 12 (a) shows the gain-controlled wobble phase error value. A value is output at the rising edge timing of the wobble binary signal, and the others are zero.
  • Fig. 12 (b) shows the gain-controlled data phase error value. The value is output at the zero cross timing of the correction data signal, and the others are zero.
  • FIG. 12 (c) shows the count operation of the phase error counter 208.
  • the phase error counter 208 decreases the value by 1 for each cycle of the clock signal when it is greater than the count value ⁇ , and increases it by 1 for each cycle of the clock signal when it is less than 0. If it is 0, hold it as it is.
  • the phase error counter 208 performs counting operation according to the polarity.
  • the pulse conversion circuit 209 outputs an UP pulse signal and a DOWN pulse signal as shown in FIG. 12 (d) according to the count value of the phase error counter 208.
  • the count value of phase error counter 208 is greater than ⁇ , it indicates that the phase of the clock signal is advanced with respect to the wobble signal and data signal, and a DOWN pulse signal indicating that the frequency of the clock signal is to be lowered. Is output.
  • the count value of the phase error counter 208 is less than 0, it indicates that the phase of the clock signal is delayed, and outputs an UP pulse signal that instructs to increase the frequency of the clock signal.
  • the count value SO of the phase error counter 208 it indicates that the phase of the clock signal is the same as that of the wobble signal and the data signal. Therefore, neither the UP pulse signal nor the DOWN pulse signal is output. !
  • the charge pump 133 controls the current output according to the UP pulse signal and the DOWN pulse signal input from the pulse converter 209, and controls the voltage charged in the loop filter 134.
  • the VC0135 generates a clock signal having a frequency corresponding to the voltage charged in the loop filter 134.
  • FIG. 13 is a block diagram showing the charge pump 133 and the loop filter 134.
  • the age pump 133 operates to discharge current when an UP pulse signal is input, and to sink current when a DOWN pulse signal is input.
  • the loop filter 134 is an RC low-pass filter including a resistor R and two capacitors Cl and C2.
  • When current is discharged from the charge pump 133 the voltage charged in the capacitors C1 and C2 increases, and the oscillation frequency of VC0135 increases. Conversely, when current is sucked in, the voltage charged to capacitors C1 and C2 decreases, and the oscillation frequency of VC0135 decreases.
  • the current value of the charge pump 133 and the resistance R of the loop filter 134 are variable, and each value is switched according to the recording / reproduction timing signal input from the recording / reproduction access control unit 108. .
  • the current value is small within the range where appropriate loop characteristics can be maintained.
  • the current value is increased within the range where the appropriate loop characteristics can be maintained, and the resistance R is reduced to reduce the gain.
  • the responsiveness of the clock oscillation unit 135 to the wobble phase error and the data phase error is the same as when data is being recorded on the optical disk medium 100 and when data is being reproduced from the optical disk medium 100. Becomes higher.
  • FIG. 14 is a timing chart showing the operation in the wobble pull-in state, the wobble lock state, and the wobble modulation section state.
  • FIG. 14 (a) shows a wobble phase error detected by the phase error detector 125.
  • FIG. FIG. 14 (b) shows the wobble status indicating the I-insertion state of the PLL and the ADIP detection state in the lock determination unit 126 and the ADIP regeneration circuit 107.
  • FIG. 14 (c) shows a digital data signal generated by the AZD converter 127.
  • FIG. FIG. 14D shows an interpolation data signal generated by the interpolation filter 128.
  • FIG. 14 (e) shows the data phase error detected by the phase error detector 129.
  • FIG. FIG. 14 (f) shows respective gains of the wobble phase error and the data phase error in the phase error adder 132.
  • FIG. 14 (g) shows the frequency of the clock signal generated by VC0135.
  • the wobble status (Fig. 14 (b)) at the start of operation is the wobble pull-in state.
  • the wobble phase error value (Fig. 14 (a)) is negative and indicates that the phase of the clock signal is delayed.
  • the phase error gain (Fig. 14 (f)) in the phase error adder 132 is in the OFF state
  • the wobble phase error gain is in the normal gain state
  • the clock signal frequency (Fig. 14 (g)) Is controlled to gradually increase according to the wobble phase error.
  • the ADIP playback circuit 107 determines the ADIP synchronization position in the wobble lock state, the wobble status (Fig. 14 (b)) becomes the wobble lock & ADIP synchronization state, and the wobble modulation mark is arranged. In this section, the wobble phase error gain (Fig. 14 (f)) is OFF. For this reason, the clock signal frequency (Fig. 14 (g)) is controlled in a stable state without fluctuation due to the wobble modulation mark.
  • FIG. 15 is a timing diagram showing an operation in a state where the wobble phase error is increased and in a state where the data phase error is increased.
  • Figure 15 (a) shows the wobble phase error.
  • Figure 15 (b) shows the data phase error.
  • Figure 15 (c) shows the gains of wobble phase error and data phase error.
  • Figure 15 (d) shows the frequency of the clock signal.
  • FIG. 16 is a timing diagram showing an operation in a state where the amplitude of the wobble signal is reduced and in a state where the amplitude of the data signal is reduced.
  • Figure 16 (a) shows a digital wobble signal.
  • FIG. 16 (b) shows the wobble amplitude detection value detected by the amplitude detection unit 122.
  • Figure 16 (c) shows the wobble phase error.
  • Figure 16 (d) shows the digital data signal.
  • FIG. 16 (e) shows the detected data amplitude value detected by the amplitude detector 131.
  • FIG. Figure 16 (f) shows the data phase error.
  • Figure 16 (g) shows the gain of wobble phase data and data phase error.
  • Figure 16 (h) shows the frequency of the clock signal.
  • FIG. 17 is a timing chart showing an operation in a state where the ADIP detection rate by the ADIP reproducing circuit 107 is low and a data SYNC detection rate by the data demodulation unit 111 is low.
  • Fig. 17 (a ) Shows the ADIP detection rate by the ADIP regeneration circuit 107 (the LPP detection rate will be described later).
  • Figure 17 (b) shows the wobble phase error.
  • FIG. 17 (c) shows the data SYNC detection rate by the data demodulator 111.
  • Figure 17 (d) shows the data phase error.
  • Figure 17 (e) shows the gain of wobble phase data and data phase error.
  • Figure 17 (f) shows the frequency of the clock signal.
  • FIG. 18 is a timing chart showing an operation in a state where bit slips are continuously detected in the data demodulating unit 111.
  • Figure 18 (a) shows the wobble phase error.
  • FIG. 18B shows a data bit slip detection signal output when the data demodulator 111 detects a slip at the data SYNC detection interval.
  • Figure 18 (c) shows the data phase error.
  • Figure 18 (d) shows the gain of wobble phase data and data phase error.
  • Figure 18 (e) shows the frequency of the clock signal.
  • FIG. 19 is a timing chart showing an operation in a state where data is recorded.
  • FIG. 19 (a) shows a recording gate signal indicating the position of the recording target sector output from the recording / reproducing access control unit.
  • Figure 19 (b) shows the wobble phase error.
  • Figure 19 (c) shows the data phase error.
  • Figure 19 (d) shows the gain of each wobble phase error and data phase error.
  • Figure 19 (e) shows the frequency of the clock signal.
  • a wobble phase error gain (Fig. 19 (Fig. 19 (b)) is generated in order to generate a stable clock signal only by the wobble phase error (Fig. 19 (b)).
  • the phase error gain of the data is OFF while the normal gain remains.
  • Data is recorded on the optical disc medium 100 during the period in which the recording gate signal (FIG. 19 (a)) is output, and the phase error gain of the data is returned to the normal gain after the recording ends.
  • FIG. 20 is a diagram illustrating the optical disc apparatus 10 in which the wobble phase error detection unit 120a includes an M frequency division counter 124a, and the data phase error detection unit 120b includes an N frequency division counter 124b.
  • the M-dividing counter 124a outputs an M-divided clock signal obtained by dividing the clock signal by M (M is an integer of 1 or more).
  • M is an integer of 1 or more.
  • the AZD converter l21 samples the wobble signal in synchronization with the M-divided clock signal and outputs a digital wobble signal corresponding to the wobble signal.
  • the phase error detection unit 125 detects a wobble phase error from the digital wobble signal via the BPF 123.
  • the N-dividing counter 124b outputs a N-divided clock signal obtained by dividing the clock signal by N (N is an integer of 1 or more).
  • the AZD converter l27 samples the data signal in synchronization with the N-divided clock signal and outputs a digital data signal corresponding to the data signal.
  • the phase error detector 129 also detects the data phase error of the digital data signal force through the interpolation filter. Put out.
  • the relationship between M and N is M ⁇ N. Since the wobble signal has a frequency lower than that of the data signal, sufficient sampling can be performed even if the sampling period is delayed. By slowing down the sampling period, the power consumption of the clock signal generator 120 can be further reduced.
  • the clock signal used for recording and the reproduction By generating the clock signal used for the same from the same VCO, it is possible to realize an optical disk device and a clock signal generation device that are inexpensive and consume less power.
  • FIG. 21 is a block diagram showing an optical disc device 20 according to Embodiment 2 of the present invention.
  • the optical disk device 20 includes an optical head unit 101, a motor 102, a servo circuit 103, an analog signal processing unit 104, a power control unit 105, a data modulation unit 106, a ⁇ reproducing unit 112, A recording / reproducing access control unit 108, a CPU 109, a data binarizing unit 110, a data demodulating unit 111, and a clock signal generating device 120 are provided.
  • the optical disk device 20 includes an LPP playback unit 112 instead of the ADIP playback unit 107 provided in the optical disk device 10.
  • the optical disc medium 100 has tracks that are wobbled at a predetermined cycle, and information is recorded on the tracks according to a predetermined data format.
  • LPP Long
  • d Prepit is recorded in advance.
  • Data is recorded in the data format shown in Fig. 3 (b) based on the address information indicated by LPP.
  • User data to be recorded It is modulated to form sectors according to a predetermined modulation method, and is recorded on the optical disk medium 100 with 16 sectors as one unit. Unlike the data format shown in Fig.
  • a noffer area is provided at the end position of data that has already been recorded! And at the start position of data that is newly recorded at the subsequent position. Absent. For this reason, when recording new data, it is necessary to perform linking recording in accordance with the sector position of the data that has already been recorded and immediately before.
  • the LPP is superimposed on the wobble component of the electrical signal output from the optical head unit 101, and is detected as an LPP signal by the analog signal processing unit 104 by comparing it with a predetermined threshold signal. .
  • the LPP playback unit 112 also detects the synchronization position with respect to the LPP signal power and plays back the address information.
  • the recording / reproduction access control unit 108 controls the timing of recording data on the optical disc medium 100 based on the address information reproduced by the LPP reproduction unit 112 and the LPP synchronization position. Also, based on the address information and data SYNC synchronization position included in the data reproduced from the data demodulator 111, the timing for linking and recording the data on the optical disc medium 100 and the timing for reproducing the data are controlled. .
  • the phase error adding unit 132 calculates a value obtained by adding the wobble phase error and the data phase error while controlling the respective ratios. When the clock signal frequency is increased, the UP pulse signal is decreased. Outputs a DOWN pulse signal.
  • FIG. 22 is a block diagram showing the phase error adding unit 132 of the present embodiment.
  • the phase error adder 132 includes multipliers 200 to 204, a wobble gain selector 205 that switches a wobble phase error ratio, a data gain selector 206 that switches a data phase error ratio, a wobble gain selector 205, and a data gain.
  • the state determination unit 207 that determines the selection logic of the selector 206
  • the phase error counter 208 that operates while adding the gain-controlled wobble phase error and the data phase error, and the count value of the phase error counter 208
  • a pulse converter 209 for outputting an UP pulse signal and a DOWN pulse signal.
  • FIG. 23 is a table showing a switching process between the wobble phase error gain and the data phase error gain processed by the state determination unit 207.
  • the phase error adding unit 132 performs the "wobble pull-in" of the control condition (1).
  • the wobble phase error gain is normal (for example, 1 time)
  • the data phase error gain is OFF
  • the frequency of the clock signal is controlled only by the wobble phase error. .
  • the control condition (2) is “Wobble lock”
  • the wobble phase error is the normal gain
  • the data phase error gain is also the normal gain (for example, The frequency of the clock signal is controlled by both the wobble phase error and the data phase error, so that both the wobble signal and the data signal can be reproduced simultaneously.
  • the phase error adder 132 determines that the wobble signal is not reproduced normally, and the control condition (3) "Wobble “Amplitude is small” and the wobble phase error gain is turned off.
  • the data phase error gain remains the same as before.
  • the wobble signal reliability is low where the amplitude of the wobble signal cannot be normally obtained due to scratches or dirt on the track of the optical disc medium 100, so that the frequency of the clock signal can be controlled. If phase error is not used, it becomes a state.
  • the phase error adder 132 determines that the data signal is not reproduced normally, and the control condition (4) " “Data amplitude is small” and the data phase error gain is turned OFF.
  • the wobble phase error gain remains the same as before.
  • the amplitude of the data signal cannot be obtained normally due to scratches or dirt on the track of the optical disk medium 100, or the data can be recorded normally because the light beam power is weak when recording data.
  • the data signal is not reliable, the data signal is low in reliability, and the data phase error is not used to control the frequency of the clock signal.
  • the phase error addition unit 132 When the absolute value of the wobble phase error input from the phase error detection unit 125 exceeds a predetermined threshold value continuously for a predetermined interval, the phase error addition unit 132 has a poor control over the wobble signal.
  • the control condition (5) becomes “wobble phase error large! /,”
  • the wobble phase error gain is the normal gain and the data phase error gain is the L gain (for example, 1Z 4 times).
  • the phase error adder 132 has poor control over the data signal.
  • the control condition (6) is “data phase error is large”, the wobble phase error gain is L gain (for example, 1Z2 times), and the data phase error gain is H gain (for example, 1 time). .
  • the influence of the wobble phase error is reduced and the influence of the data phase error is increased, thereby improving the control state for the data signal.
  • the phase error addition unit 132 is in a state of LPP playback due to poor control over the wobble signal.
  • the control condition (7) is set to “LPP detection rate low,” and the wobble phase error gain is the normal gain and the data phase error gain is the L gain.
  • Data demodulating section 111 detects data binary signal power of data SYNC arranged at fixed intervals according to a predetermined modulation format, and the detection rate (data SYNC detection rate) is a phase error adding section 132. Is input. When the data SYNC detection rate falls below a predetermined threshold continuously for a predetermined interval, the phase error adding unit 132 determines that the control on the data signal deteriorates and adversely affects the data reproduction status! The condition (8) “Data SYNC detection rate is low” is entered, and the wobble phase error gain is L gain and the data phase error gain is H gain. As a result, in the control of the frequency of the clock signal, the influence of the wobble phase error is reduced and the influence of the data phase error is increased, so that the control state for the data signal is improved and the data SYNC detection rate is improved. Improve.
  • data demodulator 111 performs data based on the detection interval of data SYNC.
  • a bit slip is generated in the binary key signal, and whether or not the force is detected is detected. If bit slips occur consecutively for a predetermined number of times, it is determined that the control over the data signal has deteriorated and adversely affects the data playback status!
  • the wobble phase error gain is L gain and the data phase error gain is H gain.
  • a timing signal indicating whether the position currently being processed is a reproduction sector, a sector force before a linking recording target, or a recording sector is input from the recording / reproduction access control unit 108 to the phase error addition unit 132.
  • the phase error adding unit 132 operates according to the control states (1) to (9) described above.
  • the state of “playing before linking recording” in the control state (10) In the case of a recording sector, the “data recording” state of the control state (11) is entered.
  • the phase error adding unit 132 sets the ratio of the data phase error higher than the ratio of the wobble phase error until the start of recording, After recording starts, the data phase error ratio is set lower than the wobble phase error ratio.
  • the wobble phase error gain is set to L gain and the data phase error gain is set to H gain, thereby mainly controlling the frequency of the data signal clock signal and the newly recorded data. Enable recording so that the beginning is in phase with the previous recorded data.
  • the wobble phase error gain is set to the normal gain and the data phase error gain is set to OFF, so that only the wobble signal controls the frequency of the clock signal and synchronizes with the wobbling of the track. Make a record.
  • FIG. 24 is a timing chart showing the operation in the wobble pull-in state and the wobble lock state.
  • FIG. 24 (a) shows the wobble phase error detected by the phase error detector 125.
  • FIG. Figure 24 (b) shows the PLL pull-in state determined by the lock determination unit 126. Shows the swable status.
  • FIG. 24 (c) shows the digital data signal generated by the AZD converter 127.
  • FIG. FIG. 24 (d) shows the interpolation data signal generated by the interpolation filter 128.
  • FIG. FIG. 24 (e) shows the data phase error detected by the phase error detector 129.
  • FIG. FIG. 24 (f) shows the respective gains of the wobble phase error and the data phase error in the phase error adder 132.
  • Figure 24 (g) shows the frequency of the clock signal generated by VC0135.
  • the wobble status (Fig. 24 (b)) is in the wobble pull-in state
  • the wobble phase error value (Fig. 24 (a)) is negative
  • the clock signal phase is delayed. Showing that In this state, the phase error gain (Fig. 24 (f)) is in the data phase error gain force OFF state, the wobble phase error gain is in the normal gain state, and the clock signal frequency (Fig. 24 (g)) is in accordance with the wobble phase error. It is controlled to gradually increase.
  • FIG. 25 is a timing diagram showing an operation in the state of playback before linking recording and the state of data recording.
  • FIG. 25 (a) shows a recording gate signal indicating the position of the recording target sector output from the recording / reproducing access control unit.
  • Figure 25 (b) shows the wobble phase error.
  • Figure 25 (c) shows the data phase error.
  • Figure 25 (d) shows the gain of each wobble phase error and data phase error.
  • Figure 25 (e) shows the frequency of the clock signal.
  • the wobble phase error gain (Fig. 25 (d)) is L gain, data to generate a clock signal synchronized with the data.
  • the clock error frequency (Fig. 25 (e)) is controlled mainly based on the data phase error (Fig. 25 (c)).
  • the recording gate signal (Fig. 25 (a)) is When the output reaches the recording target sector, the wobble phase error gain is normal and the data phase error gain is OFF to generate a stable clock signal only by the wobble phase error (Fig. 25 (b)).
  • Data is recorded on the optical disk medium 100 during the period in which the recording gate signal is output, and the phase error gain of the data is returned to the normal gain after the recording is completed.
  • FIG. 17 is a timing chart showing an operation in a state where the LPP detection rate by the LPP reproducing unit 112 is low and in a state where the data SYNC detection rate by the data demodulation unit 111 is low.
  • FIG. 17 (a) shows the LPP detection rate by the LPP regeneration unit 112.
  • Figure 17 (b) shows the wobble phase error.
  • FIG. 17 (c) shows the data SYNC detection rate by the data demodulator 111.
  • Figure 17 (d) shows the data phase error.
  • Figure 17 (e) shows the gain of wobble phase data and data phase error.
  • Figure 17 (f) shows the frequency of the clock signal.
  • the control for the wobble phase error (Fig. 17 (b)) is insufficient, so the LPP detection rate is low and the state becomes low. It is determined that there is.
  • the data phase error gain (Fig. 17 (e)) is set to L gain, and control is mainly based on wobble phase error. As a result, if the LPP detection rate recovers until it exceeds a predetermined threshold, the phase error gain of the data is returned to the normal gain.
  • the optical information in which the address information is recorded by the LPP is used.
  • the same VCO power is generated for the clock signal used for recording and the clock signal used for playback, thereby realizing an inexpensive optical disk device and clock signal generator with low power consumption. can do.
  • the types of clock signals used in an LSI including the clock signal generation device of the present invention can be reduced, and the configuration can be simplified.
  • FIG. 26 is a block diagram showing an optical disc device 30 according to the third embodiment of the present invention.
  • the optical disk device 30 includes an optical head unit 101, a motor 102, a servo circuit 103, an analog signal processing unit 104, a power control unit 105, a data modulation unit 106, and a header detection & interpolation unit 113.
  • the optical disc device 30 includes a header detection & interpolation unit 113 instead of the ADIP reproducing unit 107 included in the optical disk device 10.
  • Various signals are input from the recording / reproduction access control unit 108 to the phase error detection units 125 and 129.
  • the track of the optical disc medium 100 has a header area in which address information is recorded and a data area in which data is recorded, and the data area is wobbled at a predetermined cycle.
  • FIG. 3 (c) shows the data format of the optical disc medium 100.
  • User data to be recorded is modulated so as to form a sector data area according to a predetermined modulation method, and is recorded on the optical disc medium 100 for each sector.
  • each sector has a read-only header area in which address information is recorded, and the data format is divided into sectors. It has become.
  • the track in the header area is not wobbled, address information is recorded as data, and is detected as a high-frequency band component in the electrical signal output from the optical head unit 101.
  • the header detection & interpolation unit 113 detects such a change in the amplitude of the frequency band from the digital wobble signal output from the A / D conversion 121, and determines the header area detection interval.
  • the data is output to the recording / reproduction access control unit 108. Also, the frequency of the clock signal in the header area is measured, and the position of the header area of the next sector is also interpolated based on the measured value.
  • the recording / reproduction access control unit 108 outputs an instruction to reproduce the address information in the header area to the data demodulation unit 111, obtains the address information, and records data in the data area of the optical disc medium 100 based on the address information. Controls the timing of data playback from the timing and data areas. Also, a timing signal indicating the position of the header area of the next sector is output to the analog signal processing unit 104, the header detection & interpolation unit 113, the data demodulation unit 106, and the clock signal generation device 120, and the header area and the data area To control the operation suitable for each.
  • the header detection & interpolation unit 113 and the recording / reproduction access control unit 108 detect the frequency of the clock signal when accessing the header area, and the data area that follows the header area based on the detected frequency It also functions as a control unit that estimates the length of the header and determines the position of the next header area.
  • the phase error adding unit 132 adds the wobble phase error and the data phase error while controlling the respective ratios.
  • the UP pulse signal is decreased.
  • FIG. 27 is a block diagram showing the phase error adding unit 132 of the present embodiment.
  • the phase error adder 132 includes multipliers 200 to 204, a wobble gain selector 205 that switches a wobble phase error ratio, a data gain selector 206 that switches a data phase error ratio, a wobble gain selector 205, and a data gain.
  • the state determination unit 207 that determines the selection logic of the selector 206
  • the phase error counter 208 that operates while adding the gain-controlled wobble phase error and the data phase error, and the count value of the phase error counter 208
  • a pulse converter 209 for outputting an UP pulse signal and a DOWN pulse signal.
  • FIG. 28 is a table showing the switching logic between the wobble phase error gain and the data phase error gain by the state determination unit 207.
  • the phase error adding unit 132 sets the wobble phase error ratio lower than the data phase error ratio when reproducing the address information and data in the header area and the data area power. In addition, the phase error adder 132 records data in the data area. The data phase error ratio is set lower than the wobble phase error ratio.
  • the phase error addition unit 132 performs normal reproduction of the wobble signal.
  • the control condition (1) becomes “small wobble amplitude”, and the wobble phase error gain is turned OFF.
  • the data phase error gain remains the same as before.
  • the amplitude of the wobble signal cannot be normally obtained due to scratches or dirt on the track of the optical disc medium 100, and the reliability of the wobble signal is low in some places.
  • the wobble phase error is not used for frequency control.
  • the phase error adder 132 determines that the data signal is not normally reproduced, and controls the control condition (2 ) “Data amplitude small! /,” And the data phase error gain is turned OFF.
  • the wobble phase error gain remains the same as before.
  • the data signal amplitude cannot be obtained normally due to scratches and dirt on the track of the optical disk medium 100, and the data is recorded normally because the light beam power is weak when recording data. Since the reliability of the data signal is low at a location where it is not possible, the data phase error is not used for controlling the frequency of the clock signal.
  • the phase error adding unit 132 When reproduction of the header area is instructed by the recording / reproduction access control unit 108, the phase error adding unit 132 enters the “header area reproduction” state of the control condition (3).
  • the track In the header area, the track is not wobbled and data indicating the address information is recorded.Therefore, the wobble phase error gain is set to OFF, the data phase error gain is set to the normal gain, and control is performed only with the data phase error. Do.
  • the phase error adding unit 132 enters the “data area reproduction” state of the control condition (4).
  • the wobble phase error gain is set to OF F
  • the data phase error gain is set to the normal gain
  • control is performed only with the data phase error.
  • the phase error adding unit 132 When the recording of the data area is instructed, the phase error adding unit 132 is in the “data area recording” state of the control condition (5). Record data in sync with track wobbling Therefore, the wobble phase error gain is set to the normal gain, the data phase error gain is set to OFF, and the control is performed only with the wobble phase error.
  • the phase error adding unit 132 performs normal interpolation on the wobble phase error gain in order to accurately interpolate the section of the data area up to the header area of the next sector. Set the data phase error gain to OFF and perform control only with the wobble phase error.
  • FIG. 29 is a timing chart showing operations in the header area reproduction state, the data area reproduction state, the data area recording state, and the data area non-recording / reproduction state.
  • FIG. 29 (a) shows a track having a header area and a data area.
  • FIG. 29 (b) shows a reproduction gate signal instructing reproduction of the data area.
  • FIG. 29 (c) shows a recording gate signal instructing recording in the data area.
  • FIG. 29 (d) shows a header detection signal indicating that the header area has been detected.
  • Figure 29 (e) shows the wobble phase error.
  • Figure 29 (f) shows the data phase error.
  • Figure 29 (g) shows the gains of wobble phase data and data phase error.
  • Figure 29 (h) shows the frequency of the clock signal.
  • Figure 29 (i) shows the data area interpolation operation.
  • the phase error adding unit 132 is in the header area reproduction state, and the wobble phase error gain (Fig. 29 (g) ) Is OFF, and the data phase error gain is the normal gain.
  • the frequency of the clock signal is measured as shown in Fig. 29 (i) in order to interpolate the subsequent data area section and predict the position of the header area of the next sector. Based on this, the data area is interpolated.
  • the phase error adding unit 132 enters the data area recording state, and the wobble phase error gain ( In Fig. 29 (g)), set the normal gain and the data phase error gain to OFF. Since the clock signal is controlled only by the wobble phase error (Fig. 29 (e)), data can be recorded in synchronization with the wobble shape.
  • the phase error adding unit 132 performs non-recording / playback of the data area.
  • the wobble phase error gain (Fig. 29 (g)) is the normal gain, and the data phase error gain is OF F. Since the channel frequency due to wobbling in the data area is the same as the channel frequency of the data in the header area, by setting the data area section to be controlled only by the wobble phase error (Fig. 29 (e)), Since there is no frequency error at the start of the reproduction of the header area of the sector, it is possible to reproduce the address information stably.
  • the types of clock signals used in an LSI including the clock signal generation device of the present invention can be reduced, and the configuration can be simplified.
  • each component of the optical disk device and the clock signal generation device of the present invention may be realized by hardware or software.
  • the generated clock signal may be realized by a computer-executable program and computer.
  • the clock signal generation device of the present invention includes, for example, a semiconductor integrated circuit, a ROM in which a clock signal generation processing program is recorded, a RAM in which the clock signal generation processing program is (pre) installed, and a downloaded It can be realized by a RAM or the like in which a clock signal generation processing program is installed, or a combination thereof.
  • the clock signal generation device of the present invention can be realized as an LSI that is an integrated circuit.
  • the components included in the clock signal generation device may be individually made into one chip, or may be made into one chip so as to include a part or all of them.
  • ICs are sometimes called ICs, LSIs, Super LSIs, and Unorellar LSIs due to differences in the degree of integration of integrated circuits called LSIs.
  • the integrated circuit of the present invention is not limited to an LSI, and may be realized by a dedicated circuit or a general-purpose processor. You can use an FPGA (Field Programmable Gate Array) that can be programmed after LSI manufacturing, or a reconfigurable processor that can reconfigure the connection and settings of circuit cells inside the LSI.
  • FPGA Field Programmable Gate Array
  • the clock signal for reproducing the wobble signal and the clock signal for reproducing the data signal are the same. This makes it possible to reduce the VCO, which is an expensive analog component with high power consumption, while ensuring stable playback performance for both wobble and data signals. In addition, it is possible to realize a low cost LSI by simplifying the configuration of the related data recording system circuit and data reproduction system circuit.
  • the present invention is particularly useful in the technical field of recording and reproducing data using a clock signal.

Abstract

　本発明のクロック信号生成装置は、光ディスク媒体が有するトラックのウォブル形状から得られるウォブル信号とクロック信号との位相誤差であるウォブル位相誤差を検出するウォブル位相誤差検出部と、光ディスク媒体に記録されたデータから得られるデータ信号とクロック信号との位相誤差であるデータ位相誤差を検出するデータ位相誤差検出部と、ウォブル位相誤差およびデータ位相誤差に基づいてクロック信号の周波数を制御する周波数制御信号を生成する周波数制御部と、周波数制御信号に応じた周波数のクロック信号を生成するクロック発振部とを備える。

Description

クロック信号生成装置
技術分野
[0001] 本発明は、光ディスク媒体が有するトラックのゥォブル形状力 得られるゥォブル信 号と、光ディスク媒体に記録されたデータ力 得られるデータ信号とを用いてクロック 信号を生成するクロック信号生成装置に関する。
背景技術
[0002] 記録可能な光ディスク媒体には予めトラックグループが形成されており、そのトラック グループに沿って、トラックグループ上またはトラックグループで挟まれた領域 (ランド )に情報が記録される。トラックグループはサイン波状に蛇行して形成されており、そ のゥォブル周期に基づいて生成された記録クロック信号と同期して情報が記録される 。ゥォブル周期に同期した記録クロック信号は、一般的に PLL (Phase Locked Lo op)を用いて生成される（例えば、特許文献 1参照)。
[0003] また、光ディスク媒体の記録面の所定の位置に情報を記録するために、トラックダル ーブに沿って ADIP (ADdress In Pregroove)が設けられている。アドレスの変調 方式として、 PSK (Phase Shift Keying)変調方式や、 MSK (Minimum Shift Keying)変調方式が知られて!/ヽる（例えば特許文献 2参照)。
[0004] また、トラックに記録された情報を再生する場合、再生したデータ信号に同期した再 生クロック信号を PLLによって生成する。この再生クロック信号に同期してデータ信 号をデジタルィ匕して、デジタルデータ力も情報を復号する (例えば、特許文献 3参照）
[0005] 図 30は、従来のクロック信号生成装置を備える光ディスク装置 40を示すブロック図 である。
[0006] 光ディスク媒体 100のトラックはゥォブル形状を有し、トラック上には情報が記録され ている。光ヘッド部 101は、光ディスク媒体 100に光ビームを照射し、光ディスク媒体 100からの反射光量を検出して電気信号を出力する。アナログ信号処理部 104は、 光ヘッド部 101が出力した電気信号からゥォブル信号、データ信号およびサーボェ ラー信号を抽出する。モータ 102は、光ディスク媒体 100を回転させる。サーボ回路 1 03は、光ヘッド部 101が光ビームを照射するトラックの位置と、モータ 102の回転数と を、サーボエラー信号に基づいて制御する。クロック信号生成装置 2120は、ゥォブ ル信号力 記録クロック信号を生成し、データ信号力 再生クロック信号を生成する。
[0007] ADIP再生回路 107は、 PSK変調方式や MSK変調方式により記録されている AD IPを検出して、アドレス情報を再生する。記録再生アクセス制御部 108は、再生され たアドレス情報に基づいて、光ディスク媒体 100にデータを記録するタイミングや、光 ディスク媒体 100からデータを再生するタイミングを制御する。データ変調部 106は、 光ディスク媒体 100に記録する記録ユーザデータを変調する。パワー制御部 105は 、光ビームのパワーを制御する。記録時には、パワー制御部 105は、データ変調部 1 06により変調された記録データ信号に応じて、光ビームのパワーを制御する。データ 2値ィ匕部 110は、再生クロック信号に同期してデータ信号をサンプリングして生成され たデジタルデータ信号を 2値化する。データ復調部 111は、 2値化データ信号を復調 して再生ユーザデータを出力する。 CPU109は、記録再生アクセス制御部 108を通 じて光ディスク装置 40の記録再生動作を制御する。
[0008] 次に、記録クロック信号と再生クロック信号を生成するクロック信号生成装置 2120 の動作を説明する。
[0009] まず、記録クロック信号の生成動作を説明する。 AZD変翻121は、ゥォブル信 号を記録クロック信号に同期してサンプリングし、デジタルゥォブル信号を出力する。 バンドパスフィルタ（BPF) 123は、デジタルゥォブル信号からゥォブル周波数成分を 抽出し、 2値ィ匕したゥォブル 2値ィ匕信号を出力する。分周カウンタ 124は、記録クロッ ク信号をゥォブル周期に合わせて分周する。位相誤差検出部 125は、分周カウンタ 1 24のカウント値とゥォブル 2値ィ匕信号との間の位相誤差を検出する。チャージポンプ 133は、検出された位相誤差値に応じて出力電流を制御する。ループフィルタ 134 は、チャージポンプ 133が出力した電流を平滑ィ匕した電圧信号を出力する。電圧制 御発振器 (VCO) 135は、ループフィルタ 134が出力する電圧信号に応じた周波数 の記録クロック信号を発生する。
[0010] 位相誤差検出部 125は、ゥォブル 2値ィ匕信号のエッジ位置と分周カウンタ 124の力 ゥント動作を比較し、分周カウンタ 124のカウント動作が遅れている場合は遅れ時間 に応じた幅の UPパルス信号を出力し、逆に進んでいる場合は進み時間に応じた幅 の DOWNパルス信号を出力する。チャージポンプ 133は、受け取った UPパルス信 号および DOWNノ ルス信号に応じて、電流の吐き出しと吸い込みを行い、この動作 によってループフィルタ 134にチャージする電流を制御してループフィルタ 134の電 圧を変化させる。ループフィルタ 134が出力する電圧信号によって VC0135の発振 周波数を制御する。 VC0135により生成された記録クロック信号は、分周カウンタ 12 4に供給される。分周カウンタ 124とゥォブル 2値ィ匕信号との位相誤差が 0° に近づく ように、これらの構成要素がループとして動作する。
[0011] 次に、再生クロック信号の生成動作を説明する。 AZD変翻 127は、再生クロック 信号に同期してデータ信号をサンプリングし、デジタルデータ信号を出力する。位相 誤差検出部 129は、デジタルデータ信号力もデータ信号と再生クロック信号との位相 誤差を検出する。ループフィルタ 136は、位相誤差値を平滑化する。電圧制御発振 器 (VCO) 137は、ループフィルタ 136から出力される制御電圧に応じた周波数の再 生クロック信号を発生する。
[0012] 位相誤差検出部 129は、デジタルデータ信号のゼロクロスポイントを挟む 2つの値 のうち、絶対値の小さい方の値の位置をゼロクロス位置として抽出し、その位置の変 位が上がりエッジの場合は値をそのまま位相誤差値とし、下がりエッジの場合は値に —1をかけた値を位相誤差値として出力する。ループフィルタ 136は、位相誤差値を 平滑ィ匕するデジタルフィルタと、デジタルフィルタ出力を電圧信号に変換する DZA 変翻とを備える。これらに構成要素は、位相誤差値が 0となるように再生クロック信 号の周波数を制御するループとして動作する。
特許文献 1 :特開 2000— 113597号公報
特許文献 2：特開 2004 - 134009号公報
特許文献 3 :特開 2000— 100083号公報
発明の開示
発明が解決しょうとする課題
[0013] し力しながら、従来のクロック信号生成装置 2120は、記録クロック信号を生成する V C0135と、再生クロック信号を生成する VC0137との 2つの VCOを必要とする。 VC Oは高価で消費電力の大きいアナログ部品であり、従来のクロック信号生成装置はこ のようなアナログ部品を 2個も必要としていた。
[0014] また、クロック信号生成装置は、通常、データ変調部やデータ復調部、記録再生ァ クセス制御部などとともに 1つの LSIに集積される。 LSIにおいて、再生クロック信号で 動作するデジタル回路と、記録クロック信号で動作するデジタル回路とは、互いに別 系統のクロック信号で動作する非同期デジタル回路となるため、 LSIの構成が非常に 複雑となり、回路規模が大きくなつてしまっていた。
[0015] 本発明は、上記課題に鑑みてなされたものであり、記録クロック信号と再生クロック 信号を同一のクロック信号として 1つの VCOから生成し、安価で消費電力が小さぐ なおかつ安定したデータの記録再生動作を実現するクロック信号生成装置を提供す ることを目的とする。
[0016] また、 LSI内の記録系回路と再生系回路のクロック信号の系統を 1本ィ匕して構成を 簡素化することにより、安価な LSIを提供することを目的とする。
課題を解決するための手段
[0017] 本発明のクロック信号を生成するクロック信号生成装置は、光ディスク媒体が有する トラックのゥォブル形状カゝら得られるゥォブル信号と、前記クロック信号との位相誤差 であるゥォブル位相誤差を検出するゥォブル位相誤差検出部と、前記光ディスク媒体 に記録されたデータから得られるデータ信号と、前記クロック信号との位相誤差であ るデータ位相誤差を検出するデータ位相誤差検出部と、前記ゥォブル位相誤差およ び前記データ位相誤差に基づ!、て、前記クロック信号の周波数を制御する周波数制 御信号を生成する周波数制御部と、前記周波数制御信号に応じた周波数の前記ク ロック信号を生成するクロック発振部とを備える。
[0018] ある実施形態によれば、前記周波数制御部は、前記ゥォブル位相誤差と前記デー タ位相誤差とを加算した加算値に応じて前記周波数制御信号を生成し、前記周波数 制御部は、前記ゥォブル信号および前記データ信号の状態に応じて、前記加算を行 うときの前記ゥォブル位相誤差と前記データ位相誤差との比率を変更する。
[0019] ある実施形態によれば、前記周波数制御部は、前記ゥォブル信号および前記デー タ信号の品質に応じて、前記比率を変更する。
[0020] ある実施形態によれば、前記周波数制御部は、前記ゥォブル信号の振幅が第 1の 閾値よりも小さ!、ときは、前記ゥォブル位相誤差の比率を前記データ位相誤差の比 率よりも低くし、前記周波数制御部は、前記データ信号の振幅が第 2の閾値よりも小 さ 、ときは、前記データ位相誤差の比率を前記ゥォブル位相誤差の比率よりも低くす る。
[0021] ある実施形態によれば、前記トラックのゥォブル形状の一部は、周波数変調または 位相変調されており、前記周波数制御部は、前記周波数変調または前記位相変調 されたゥォブル形状に応じたゥォブル信号が検出される区間では、前記ゥォブル位相 誤差の比率を前記データ位相誤差の比率よりも低くする。
[0022] ある実施形態によれば、前記周波数制御部は、前記ゥォブル信号および前記デー タ信号の少なくとも一方と前記クロック信号との同期状態に応じて、前記比率を変更 する。
[0023] ある実施形態によれば、前記周波数制御部は、前記ゥォブル位相誤差の絶対値が 第 1の閾値よりも大きい場合は、前記ゥォブル位相誤差の比率を前記データ位相誤 差の比率よりも高くし、前記周波数制御部は、前記データ位相誤差の絶対値が第 2 の閾値よりも大き!、場合は、前記データ位相誤差の比率を前記ゥォブル位相誤差の 比率よりも高くする。
[0024] ある実施形態によれば、前記周波数制御部は、前記ゥォブル信号の位相と前記ク ロック信号の位相とがロック状態でな 、ときは、前記データ位相誤差の比率を前記ゥ ォブル位相誤差の比率よりも低くし、前記ロック状態になった後は、前記周波数制御 部は、前記ロック状態にないときよりも前記データ位相誤差の比率を高くする。
[0025] ある実施形態によれば、前記トラックのゥォブル形状の一部は、周波数変調または 位相変調されており、前記周波数変調または前記位相変調されたゥォブル形状の検 出率が所定の閾値よりも低い場合は、前記周波数制御部は、前記ゥォブル位相誤差 の比率を前記データ位相誤差の比率よりも高くする。
[0026] ある実施形態によれば、前記光ディスク媒体のトラックには所定の間隔でフレーム 同期マークが配置されており、前記周波数制御部は、前記フレーム同期マークの検 出率が所定の閾値よりも低 ヽ場合は、前記データ位相誤差の比率を前記ゥォブル位 相誤差の比率よりも高くする。
[0027] ある実施形態によれば、前記光ディスク媒体のトラックには所定の間隔でフレーム 同期マークが配置されており、前記周波数制御部は、前記フレーム同期マークが検 出される間隔が所定の間隔より長いまたは短い場合は、前記データ位相誤差の比率 を前記ゥォブル位相誤差の比率よりも高くする。
[0028] ある実施形態によれば、前記周波数制御部は、前記ゥォブル位相誤差と前記デー タ位相誤差とを加算した加算値に応じて前記周波数制御信号を生成し、前記周波数 制御部は、前記クロック信号生成装置が搭載される光ディスク装置の動作モードに応 じて、前記加算を行うときの前記ゥォブル位相誤差と前記データ信号との比率を変更 する。
[0029] ある実施形態によれば、前記周波数制御部は、前記光ディスク媒体にデータを記 録して 、るときは、前記データ位相誤差の比率を前記ゥォブル位相誤差の比率よりも 低くする。
[0030] ある実施形態によれば、前記ゥォブル位相誤差および前記データ位相誤差に対す る前記クロック発振部の応答性は、前記光ディスク媒体にデータを記録して 、るときょ りも、前記光ディスク媒体力もデータを再生して 、るときの方が高 、。
[0031] ある実施形態によれば、前記光ディスク媒体の記録済みデータに同期するようにリ ンキング記録を行う場合、前記周波数制御部は、記録開始までは前記データ位相誤 差の比率を前記ゥォブル位相誤差の比率よりも高くし、記録開始後は前記データ位 相誤差の比率を前記ゥォブル位相誤差の比率よりも低くする。
[0032] ある実施形態によれば、前記トラックは、データを記録するデータ領域と、前記デー タ領域に対応したアドレス情報を含むヘッダ領域とを備え、前記周波数制御部は、前 記ヘッダ領域および前記データ領域力 アドレス情報およびデータを再生するときは 、前記ゥォブル位相誤差の比率を前記データ位相誤差の比率よりも低くし、前記周 波数制御部は、前記データ領域にデータを記録するときは、前記データ位相誤差の 比率を前記ゥォブル位相誤差の比率よりも低くする。
[0033] ある実施形態によれば、前記ヘッダ領域にアクセスしているときの前記クロック信号 の周波数を検出し、前記検出した周波数に基づいて前記ヘッダ領域に続く前記デ ータ領域の長さを推定し、次に続くヘッダ領域の位置を判断する制御部をさらに備え る。
[0034] ある実施形態によれば、前記データ位相誤差検出部は、前記クロック信号に同期し て前記データ信号をサンプリングし、前記データ信号に対応するデジタルデータ信 号を出力するサンプリング部と、前記デジタルデータ信号を補間して、補間デジタル 信号を出力する補間フィルタ部と、前記補間デジタル信号力 前記データ位相誤差 を検出するデジタルデータ位相誤差検出部と、前記データ位相誤差に基づ！ヽて前 記補間フィルタ部のフィルタ係数を制御する位相同期制御部とを備える。
[0035] ある実施形態によれば、前記ゥォブル位相誤差検出部は、前記クロック信号を M分 周 (Mは 1以上の整数)した第 1分周クロック信号を出力する第 1分周部と、前記第 1 分周クロック信号に同期して前記ゥォブル信号をサンプリングし、前記ゥォブル信号 に対応するデジタルゥォブル信号を出力する第 1サンプリング部と、前記デジタルゥ ォブル信号カゝら前記ゥォブル位相誤差を検出するデジタルゥォブル位相誤差検出部 とを備え、前記データ位相誤差検出部は、前記クロック信号を N分周（Nは 1以上の 整数)した第 2分周クロック信号を出力する第 2分周部と、前記第 2の分周クロック信 号に同期して前記データ信号をサンプリングし、前記データ信号に対応するデジタ ルデータ信号を出力する第 2サンプリング部と、前記デジタルデータ信号から前記デ ータ位相誤差を検出するデジタルデータ位相誤差検出部とを備える。
[0036] 本発明の光ディスク装置は、前記クロック信号生成装置と、前記光ディスク媒体から の反射光に応じた信号を出力する光ヘッド部と、前記光ヘッド部の出力信号から前 記ゥォブル信号および前記データ信号を抽出して前記クロック信号生成装置へ出力 するアナログ信号処理部とを備えることを特徴とする。
[0037] 本発明のクロック信号を生成する方法は、光ディスク媒体が有するトラックのゥォブ ル形状力 得られるゥォブル信号と、前記クロック信号との位相誤差であるゥォブル位 相誤差を検出するステップと、前記光ディスク媒体に記録されたデータから得られる データ信号と、前記クロック信号との位相誤差であるデータ位相誤差を検出するステ ップと、前記ゥォブル位相誤差および前記データ位相誤差に基づいて、前記クロック 信号の周波数を制御する周波数制御信号を生成するステップと、前記周波数制御 信号に応じた周波数の前記クロック信号を生成するステップとを包含することを特徴 とする。
[0038] ある実施形態によれば、本発明の方法は、前記光ディスク媒体からの反射光に応じ た信号を出力するステップと、前記反射光に応じた信号から前記ゥォブル信号およ び前記データ信号を抽出するステップとをさらに包含する。
[0039] 本発明のプログラムは、クロック信号生成処理をコンピュータに実行させるプロダラ ムであって、前記クロック信号生成処理は、光ディスク媒体が有するトラックのゥォブ ル形状力 得られるゥォブル信号と、クロック信号との位相誤差であるゥォブル位相誤 差を検出するステップと、前記光ディスク媒体に記録されたデータから得られるデー タ信号と、前記クロック信号との位相誤差であるデータ位相誤差を検出するステップ と、前記ゥォブル位相誤差および前記データ位相誤差に基づいて、前記クロック信号 の周波数を制御する周波数制御信号を生成するステップと、前記周波数制御信号に 応じた周波数の前記クロック信号を生成するステップとを包含することを特徴とする。 発明の効果
[0040] 本発明によれば、ゥォブル位相誤差とデータ位相誤差との両方に基づいて、 1つの クロック発振部 (VCO)が発振するクロック信号の周波数を制御する。これにより、安 価で消費電力が小さいクロック信号生成装置を実現できる。本発明によれば、クロッ ク信号の周波数制御のためにゥォブル信号およびデータ信号のどちらを優先的に用
V、るかを、ゥォブル信号およびデータ信号のそれぞれの状態に応じて最適に変更す る。これにより、安定したデータの記録再生動作を実現できる。
[0041] また、 LSI内のデータ記録系回路とデータ再生系回路を動作させるクロック信号が 共通となり、回路構成が簡素化されることにより、安価な LSIを実現することができる。
[0042] また、従来では、データを再生する際に用いるクロック信号はデータ信号のみから 生成していたため、光ディスク媒体上の傷や指紋でデータ信号が欠落してしまうと、ク ロック信号の周波数が不安定となり、データ再生のロバスト性が低力つた。ロバスト性 とは、外乱や設計誤差などの不確定な変動に対してシステム特性が現状を維持でき る能力を指している。本発明によれば、データ信号よりも信号周波数帯域が低いため に指紋や傷の影響を受けにくいゥォブル信号を用いてクロック信号の周波数を制御 するため、クロック信号の周波数が不安定になることなぐデータ再生のロバスト性を 向上させることができる。
[0043] また、従来では、例えば、 DVD— Rディスクに追記録を行う際、既に記録されて 、 るデータを再生した結果に基づいて追記録を行う開始点を決定し、再生クロック信号 ではなぐゥォブル信号から生成した記録クロック信号に同期して記録を行って 、た。 このため、追記録開始点の前後で記録されたデータの位相が異なり、この部分をはさ んで安定に連続再生することが困難であったため、その部分にはダミーデータを記 録していた。本発明によれば、既記録データを再生しているときのクロック信号と、追 記録を行うクロック信号は共通であるため、追記録開始点の前後でデータの位相を 容易に揃えることが可能となり、ダミーデータを記録する必要がなくなり、ディスクの記 録容量を有効に利用することができる。
図面の簡単な説明
[0044] [図 1]本発明の実施形態による光ディスク装置を示すブロック図である。
[図 2]本発明の実施形態によるクロック信号生成装置を示すブロック図である。
[図 3]光ディスク媒体のデータフォーマットを示す図である。
[図 4]本発明の実施形態によるゥォブル位相誤差の検出動作を示すタイミング図であ る。
[図 5]本発明の実施形態による補間フィルタを示すブロック図である。
[図 6]本発明の実施形態による補間フィルタの係数制御曲線を示す図である。
[図 7]本発明の実施形態によるデータ位相誤差の検出動作を示すタイミング図である
[図 8]本発明の実施形態による位相同期制御部を示すブロック図である。
[図 9]本発明の実施形態によるデータ位相同期ループの動作を示すタイミング図であ る。
[図 10A]本発明の実施形態による位相誤差加算部を示すブロック図である。
[図 10B]本発明の実施形態による位相誤差加算部を示すブロック図である。
[図 11]本発明の実施形態による位相誤差の加算比率の制御状態を示す図である。 [図 12]本発明の実施形態 ：よる位相誤差加算部の動作を示すタイミング図である。
[図 13]本発明の実施形態 ：よるチャージポンプとループフィルタを示すブロック図で ある。
[図 14]本発明の実施形態 ：よるクロック信号生成装置の動作を示すタイミング図であ る。
[図 15]本発明の実施形態 ：よるクロック信号生成装置の動作を示すタイミング図であ る。
[図 16]本発明の実施形態 ：よるクロック信号生成装置の動作を示すタイミング図であ る。
[図 17]本発明の実施形態 ：よるクロック信号生成装置の動作を示すタイミング図であ る。
[図 18]本発明の実施形態 ：よるクロック信号生成装置の動作を示すタイミング図であ る。
[図 19]本発明の実施形態 ：よるクロック信号生成装置の動作を示すタイミング図であ る。
[図 20]本発明の実施形態 ：よる光ディスク装置を示すブロック図である。
圆 21]本発明の実施形態 ：よる光ディスク装置を示すブロック図である。
圆 22]本発明の実施形態 ：よる位相誤差加算部を示すブロック図である。
圆 23]本発明の実施形態 ：よる位相誤差の加算比率の制御状態を示す図である。
[図 24]本発明の実施形態 ：よるクロック信号生成装置の動作を示すタイミング図であ る。
圆 25]本発明の実施形態 ：よるクロック信号生成装置の動作を示すタイミング図であ る。
[図 26]本発明の実施形態 ：よる光ディスク装置を示すブロック図である。
[図 27]本発明の実施形態 ：よる位相誤差加算部を示すブロック図である。
[図 28]本発明の実施形態 ：よる位相誤差の加算比率の制御状態を示す図である。
[図 29]本発明の実施形態 ：よるクロック信号生成装置の動作を示すタイミング図であ る。 [図 30]従来の光ディスク装置を示すブロック図である。 符号の説明
100 光ディスク媒体
101 光ヘッド部
102 モータ
103 サーボ回路
104 アナログ信号処理部
105 パワー制御部
106 データ変調部
107 ADIP再生部
108 記録再生アクセス制御部
109 CPU
110 データ 2値化部
111 データ復調部
112 LPP再生部
113 ヘッダ検出 &補間部
120 クロック信号生成装置
120a ゥォブル位相誤差検出部
120b データ位相誤差検出部
120c 周波数制御部
121 AZD変
122 振幅検出部
123 BPF
124 分周カウンタ
125 位相誤差検出部
126 ロック判定部
127 AZD変
128 補間フィルタ 129 位相誤差検出部
130 位相同期制御部
131 振幅検出部
132 位相誤差加算部
133 チャージポンプ
134 ループフィルタ
135 VCO
136 ループフィルタ
137 VCO
200、 201、 202、 203、 204 乗算器
205 ゥォブル位相誤差ゲインセレクタ
206 データ位相誤差ゲインセレクタ
207 状態判定部
208 位相誤差カウンタ
209 ノ レス変換咅
300、 301、 302、 303、 304、 305 遅延器
306、 307、 308、 309、 310、 311、 312 乗算器
313 加算器
400 乗算器
401 加算器
402 遅延器
403 64ステップ正規化器
404 補間フィルタタップ係数選択器
発明を実施するための最良の形態
[0046] 以下、図面を参照して、本発明の実施形態を説明する。同様の構成要素には同様 の参照符号を付し、同様の説明の繰り返しは省略する。
[0047] (実施形態 1)
図 1は、本発明の実施形態 1による光ディスク装置 10を示すブロック図である。 [0048] 光ディスク装置 10は、情報が記録されている光ディスク媒体 100から生成したクロッ ク信号を用いて、光ディスク媒体 100からデータを再生したり、データを記録したりす る。光ディスク装置 10は、光ヘッド部 101と、モータ 102と、サーボ回路 103と、アナ口 グ信号処理部 104と、パワー制御部 105と、データ変調部 106と、 ADIP再生回路 1 07と、記録再生アクセス制御部 108と、 CPU109と、データ 2値化部 110と、データ 復調部 111と、クロック信号生成装置 120とを備える。
[0049] 光ディスク媒体 100は、所定の周期でゥォブリングしたゥォブル形状のトラックを有し 、トラック上には所定のデータフォーマットに従って情報が記録されている。光デイス ク媒体 100の記録面の所定の位置に情報を記録するために、トラックに沿って ADIP が設けられている。この ADIPでは、 MSK変調方式に基づいたゥォブル変調マーク を所定のフォーマットに従って配置することによりアドレス情報を表している。
[0050] 図 3 (a)に、光ディスク媒体 100に記録される情報のデータフォーマットを示す。記 録されるユーザデータは、所定の変調方式に従って、セクタを構成するように変調さ れ、光ディスク媒体 100に 16セクタを 1単位として記録される。既に記録されているデ ータの終端位置と、新しくその後続位置に記録するデータの開始位置には、記録単 位毎にバッファ領域が設けられている。これにより、データを連続再生する際に、記 録単位間で再生信号の位相が不連続であっても、ノッファ領域を処理している間に 後続セクタを安定に再生する準備ができる。これにより、新規データを記録する際に 、直前の既記録データと新規データとの位相を揃える必要はな 、。
[0051] 光ヘッド部 101は、光ディスク媒体 100に光ビームを照射し、トラックを走査しながら 光ディスク媒体 100からの反射光量を検出して電気信号を出力する。アナログ信号 処理部 104は、その電気信号からトラックのゥォブリングに応じたゥォブル信号と、トラ ックに記録されているデータに応じたデータ信号と、光ビームのトラックへの集光状態 に応じたサーボエラー信号とを抽出する。
[0052] モータ 102は、光ディスク媒体 100を指定された回転数で回転させる。サーボ回路 103は、サーボエラー信号を用いて、光ヘッド部 101における光ビームの集光状態 および走査状態が最適になるように制御を行う。また、光ビームを照射する光ディスク 媒体 100上の半径位置あるいはアナログ信号処理部 104により抽出されたゥォブル 信号の周波数に基づいて、モータ 102の回転数を最適に制御する。
[0053] クロック信号生成装置 120は、ゥォブル信号に位相同期し、データ信号に周波数同 期したクロック信号を生成する。また、生成したクロック信号に同期してゥォブル信号 をサンプリングして生成したデジタルゥォブル信号を出力する。また、データ信号をサ ンプリングしてデジタルデータ信号を生成し、デジタルデータ信号の位相を補正した 補正データ信号を出力する。
[0054] ADIP再生回路 107は、 MSK変調されたゥォブル変調マークに対応する信号をデ ジタルゥォブル信号カゝら検出し、アドレス情報を再生する。そのアドレス情報に基づい て、記録再生アクセス制御部 108は、光ディスク媒体 100にデータを記録するタイミン グ、および光ディスク媒体 100からデータを再生するタイミングを制御する。
[0055] データ変調部 106は、光ディスク媒体 100に記録しょうとする記録ユーザデータを 所定の変調方式に従って変調して記録データ信号を生成し、記録再生アクセス制御 部 108により指定されたタイミングで出力する。
[0056] パワー制御部 105は、光ヘッド部 101の光ビームのパワーを制御する。記録時には 、データ変調部 106が出力した記録データ信号に応じてパワーを制御する。
[0057] データ 2値ィ匕部 110は、補間データ信号 (詳細は後述）に対してパーシャルレスポ ンス等化を行い、さらにパーシャルレスポンスの型に応じた最尤復号を行って、デー タ 2値化信号を出力する。データ復調部 111は、記録再生アクセス制御部 108により 指定されたタイミングで、データ 2値化信号を所定の変調方式に従って復調し、再生 ユーザデータを出力する。
[0058] CPU109は、記録再生タイミング制御回路 108を通じて光ディスク装置の記録再生 動作を指示する。
[0059] 次に、クロック信号生成装置 120を説明する。
[0060] 図 2は、クロック信号生成装置 120を示す図である。クロック信号生成装置 120は、 ゥォブル位相誤差検出部 120aと、データ位相誤差検出部 120bと、周波数制御部 1 20cと、 VCO (クロック発振部） 135とを備える。
[0061] ゥォブル位相誤差検出部 120aは、トラックのゥォブル形状力も得られるゥォブル信 号と、クロック信号との位相誤差であるゥォブル位相誤差を検出する。データ位相誤 差検出部 120bは、光ディスク媒体 100に記録されたデータから得られるデータ信号 と、クロック信号との位相誤差であるデータ位相誤差を検出する。
[0062] 周波数制御部 120cは、ゥォブル位相誤差とデータ位相誤差とを加算した加算値に 応じて周波数制御信号を生成する。このとき、周波数制御部 120cは、ゥォブル信号 およびデータ信号の状態に応じて、ゥォブル位相誤差とデータ位相誤差との比率を 変更して加算を行う。例えば、ゥォブル信号およびデータ信号の品質や、ゥォブル信 号およびデータ信号の少なくとも一方とクロック信号との同期状態に応じて、その比 率を変更する。また、周波数制御部 120cは、光ディスク装置 10の動作モードに応じ て、その比率を変更する。より詳細な比率の変更方法は後述する。 VC0135は、周 波数制御部 120cが出力した周波数制御信号に応じた周波数のクロック信号を生成 する。
[0063] 次に、図 1を参照して、クロック信号生成装置 120をより詳細に説明する。ゥォブル 位相誤差検出部 120aは、 AZD変翻121と、振幅検出部 122と、バンドパスフィル タ（BPF) 123と、分周カウンタ 124と、位相誤差検出部 125と、ロック判定部 126とを 備える。データ位相誤差検出部 120bは、 AZD変翻127と、補間フィルタ 128と、 位相誤差検出部 129と、位相同期制御部 130と、振幅検出部 131とを備える。周波 数制御部 120cは、位相誤差加算部 132と、チャージポンプ 133と、ループフィルタ 1 34とを備える。
[0064] 次にゥォブル位相誤差検出動作を説明する。
[0065] AZD変 121は、 VCOl 35が生成したクロック信号に同期してゥォブル信号を サンプリングするサンプリング部として機能し、デジタルィ匕されたデジタルゥォブル信 号を生成し、振幅検出部 122および BPF123へ出力する。
[0066] 振幅検出部 122は、デジタルゥォブル信号の絶対値を所定区間毎に積算した値を 振幅検出値とし、振幅検出値が所定の閾値より小さい場合、ゥォブル振幅異常として 検出する。
[0067] BPF123は、デジタルゥォブル信号カゝらゥォブル周波数成分を抽出し、所定の閾値 で 2値ィ匕したゥォブル 2値ィ匕信号を生成して出力するデジタルフィルタである。
[0068] 分周カウンタ 124は、クロック信号をゥォブル周期に合わせて K分周するカウンタで あり、 Kが奇数のときは— KZ2から KZ2までを繰り返しカウントし、 Κが偶数のときは — ΚΖ2から ΚΖ2— 1までを繰り返しカウントする。
[0069] 位相誤差検出部 125は、ゥォブル 2値ィ匕信号と分周カウンタ 124のカウント値とから 両者の位相誤差を検出する。図 4は、位相誤差検出部 125によるゥォブル位相誤差 の検出の動作を示すタイミング図である。図 4 (a)は、アナログ信号処理部 104により 抽出されたゥォブル信号を示しており、ゥォブル信号は AZD変 121に入力され る。図 4 (b)は、 AZD変翻 121から出力されるデジタルゥォブル信号を示しており 、デジタルゥォブル信号は、 BPF123によって図 4 (c)に示すゥォブル 2値化信号に 変換される。図 4 (d)は、分周カウンタ 124のカウント値の変化を示している。位相誤 差検出部 125において、図 4 (c)に示すゥォブル 2値ィ匕信号の立ち上がりエッジタイミ ングで、図 4 (d)に示す分周カウント値力ラッチされ、そのラッチされた値が図 4 (e)に 示すゥォブル位相誤差値として出力される。ゥォブル位相誤差値が負の値のときは分 周カウンタ 124の位相すなわちクロック信号の位相がゥォブル信号に対して遅れてい ることを示しており、正の値のときは逆に進んでいることを示しており、ゥォブル位相誤 差がゼロになるように、 VCO 135が出力するクロック信号の周波数が制御される。
[0070] ロック判定部 126は、ゥォブル信号とクロック信号の位相が一致して 、るか否かを判 定する。位相の一致は、位相誤差検出部 125により検出されたゥォブル位相誤差の 絶対値が、所定の期間において、連続して所定のロック検出閾値よりも小さい場合に 一致していると判定する。また、一旦、一致状態にあると判定した後、所定の期間に おいて、連続して所定のアンロック検出閾値よりも大きい場合には、位相が外れた状 態にあると判定する。
[0071] 次に、データ位相誤差検出動作を説明する。 AZD変換器 127がデータ信号をサ ンプリングする段階では、データ信号とクロック信号とは位相が非同期である。このた め、 AZD変換器 127がデータ信号をサンプリングして生成したデジタルデータ信号 は、補間フィルタ 128によって同期位相状態の補間データ信号に再現される。補間 データ信号に基づき位相誤差検出を行 、、位相誤差が小さくなるように補間フィルタ 128のフィルタ係数を制御する。このようなデジタル位相同期ループによってデータ 位相誤差検出動作が行われる。データの補間に関しては、例えば、特許第 348614 5号公報に開示されている。
[0072] AZD変 ^^(サンプリング部） 127は、 VC0135が生成したクロック信号に同期し てデータ信号をサンプリングし、データ信号をデジタル化したデジタルデータ信号を
、振幅検出部 131および補間フィルタ 128へ出力する。
[0073] 振幅検出部 131は、デジタルデータ信号の絶対値を所定区間毎に積算した値を振 幅検出値とし、振幅検出値が所定の閾値より小さい場合は、データ振幅異常として 検出する。
[0074] 補間フィルタ 128は、非同期位相でサンプリングされたデジタルデータ信号から、同 期位相状態の補間データ信号を再現する FIR (Finite Impulse Response)フィ ルタである。図 5は、補間フィルタ 128を示すブロック図である。補間フィルタ 128は、 直列に接続された遅延器 300〜305と、乗算器 306〜312と、加算器 313とを備える FIRフィルタである。遅延器 300〜305は、デジタルデータ信号値をクロック信号の 1 周期毎に遅延させる。乗算器 306から 312は、それぞれの遅延器の値にタップ係数 P〜Vを乗算する。加算器 313は、乗算器出力を加算して補間データ信号を出力す る。タップ係数 P〜Vは、例えば図 6に示すようなナイキスト補間特性に基づいて設定 される。
[0075] 位相誤差検出部 129 (デジタルデータ位相誤差検出部）は、補間データ信号から データ位相誤差値を検出する。図 7は、位相誤差検出部 129の動作を示すタイミング 図である。図 7 (a)は、非同期位相でサンプリングされたデジタルデータ信号を示して いる。補間フィルタ 128によって、図 7 (a)に示すデジタルデータ信号から図 7 (b)に 示す補間データ信号が再現される。補間データ信号のゼロクロスポイントを挟む 2つ の値のうち絶対値の小さい方をゼロクロス位置として抽出する（図 7 (b)の"參"印）。 図 7 (c)に示すように、そのときの変位が上がりエッジの場合は値をそのままデータ位 相誤差値とし、逆に下がりエッジの場合は値に 1をかけた値をデータ位相誤差値と して出力する。データ位相誤差値が負の値のときは、補間フィルタ 128による再現位 相が位相同期状態に対して遅れていることを示し、正の値のときは進んでいることを 示している。
[0076] 位相同期制御部 130は、データ位相誤差値を平滑化し、平滑ィ匕した値から位相誤 差を 64ステップに正規化し、各ステップに応じて補間フィルタ 128のタップ係数 P〜V を決定する。タップ係数 P〜Vは、図 6に示すナイキスト補間特性に基づいて決定す る。
[0077] 図 8は、位相同期制御部 130を示すブロック図である。位相誤差検出部 129によつ て検出されたデータ位相誤差値は、所定のゲイン Gを有する乗算器 400に入力され 、その後、加算器 401と、データゼロクロス点の検出毎に加算器 401の出力値をラッ チする遅延器 402とから構成される積算器により平滑化される。ゲイン Gの値を大きく すればデジタル位相同期ループのループゲインが高くなり、小さくすればループゲイ ンが低くなる。ゲイン Gの値は、デジタル位相同期ループが位相同期状態を維持でき るように設定される。平滑ィ匕されたデータ位相誤差値は、 64ステップ正規化器 403に おいて 32から 31の値に変換され、位相誤差判定値として出力される。補間フィル タタップ係数選択器 404は、ナイキスト補間特性に従い、補間フィルタ 128の P〜Vの 7つのタップ係数値を決定し、更新を行う。
[0078] このように、位相同期制御部 130は、位相誤差値に基づいて、補間している位相が 同期サンプリング状態と一致するように補間フィルタのフィルタ係数を制御する。デー タ PLLの動作クロックであるクロック信号を発生する VC0135は、固定周波数のクロ ック信号、あるいは位相誤差が位相同期制御可能な範囲に収まるような周波数のクロ ック信号を発生する。
[0079] 図 9は、データ信号処理に関するデジタル位相同期ループの動作を示すタイミング 図である。入力されるデータ信号は、 8T周期正弦波 (クロック信号の 8周期が 1周期と なる正弦波）としている。
[0080] 図 9 (a)は、 AZD変換器 127における位相非同期でサンプリングされたデジタルデ ータ信号を示している。図 9 (b)は、位相同期状態でのサンプリング値 (デジタルデー タ信号）を示している。位相同期状態では、正弦波の中心レベル (ゼロレベル）にサン プリング点が重なるが、図 9 (a)に示す位相非同期状態では重なっていない。
[0081] 図 9 (c)は、補間フィルタ 128が生成した補正データ信号を示している。図 9 (d)は、 位相誤差検出部 129が検出したデータ位相誤差値を示している。図 9 (e)は、位相 同期制御部 130が判定した位相誤差判定値を示している。位相誤差判定値は、初 期状態 0からはじまり、そのときは補正データ信号（図 9 (c) )は位相同期状態にない ため、データ位相誤差値（図 9 (d) )として非ゼロの値が出力される。データ位相誤差 値（図 9 (d) )に応じて位相誤差判定値（図 9 (e) )が変化して補間フィルタ 128のタツ プ係数が制御される。徐々にデータ位相誤差値（図 9 (d) )がゼロに収束し、それに伴 V、位相誤差判定値（図 9 (e) )も一定の値に収束するようになり、補間フィルタ 128が 生成する補間データ信号 (図 9 (c) )は位相同期状態を維持するように制御される。
[0082] 次に、位相誤差力卩算部 132、チャージポンプ 133、ループフィルタ 134、 VC0135 を説明する。
[0083] 位相誤差加算部 132は、ゥォブル位相誤差およびデータ位相誤差を加算するとき の両者の比率を制御しながら加算を行う。位相誤差加算部 132は、加算値に基づい て、クロック信号の周波数を上げる場合は UPパルス信号を、下げる場合は DOWN パルス信号を出力する。
[0084] 図 10Aは、位相誤差加算部 132を示すブロック図である。位相誤差加算部 132は 、乗算器 200〜204と、ゥォブル位相誤差の比率を切り換えるゥォブルゲインセレクタ 205と、データ位相誤差の比率を切り換えるデータゲインセレクタ 206と、ゥォブルゲ インセレクタ 205とデータゲインセレクタ 206の選択論理を決定する状態判定部 207 と、ゲイン制御されたゥォブル位相誤差とデータ位相誤差とを加算しながら動作する 位相誤差カウンタ 208と、位相誤差カウンタ 208のカウント値に基づ 、て UPパルス信 号と DOWNパルス信号を出力するパルス変換部 209とを備える。
[0085] 図 10Bは、位相誤差加算部 132を模式的に示す図である。状態判定部 207は、ゥ ォブル信号、データ信号、ゥォブル位相誤差、データ位相誤差から、それぞれの信 号の状態を判定する。状態判定部 207は、状態判定結果に応じて、ゥォブル位相誤 差ゲインとデータ位相誤差ゲインを制御する。また、状態判定部 207は、記録再生ァ クセス制御部 108から入力される光ディスク装置 10の動作状態に応じて、ゥォブル位 相誤差ゲインとデータ位相誤差ゲインを制御する。
[0086] ゥォブルゲインセレクタ 205は、制御されたゲイン αに基づ!/、て、ゥォブル位相誤差 信号を α倍した信号を出力する。データゲインセレクタ 206は、制御されたゲイン |8 に基づいて、データ位相誤差信号を |8倍した信号を出力する。周波数制御信号生 成器 208および 209は、ゥォブルゲインセレクタ 205の出力信号と、データゲインセレ クタ 206の出力信号とから、周波数制御信号を生成する。
[0087] 図 11は、状態判定部 207が行うゥォブル位相誤差ゲインとデータ位相誤差ゲイン の切換え論理を示すテーブルである。
[0088] 図 11に示す制御条件（1)および (2)を説明する。ゥォブル引き込み時等のゥォブ ル信号の位相とクロック信号の位相とがロック状態でな ヽときは、位相誤差加算部 13 2は、データ位相誤差の比率をゥォブル位相誤差の比率よりも低く設定する。ロック判 定部 126から入力されるゥォブルロック信号がゥォブル信号とクロック信号との位相が ロックしていない状態を示している間は、位相誤差加算部 132は、制御条件（1)の「 ゥォブル引込」の状態となり、ゥォブル位相誤差ゲインは通常ゲイン (例えば 1倍)で、 データ位相誤差ゲインは OFFとし、ゥォブル位相誤差のみでクロック信号の周波数 が制御され、ゥォブル信号に対して最適な状態になる。
[0089] また、ロック状態になった後は、位相誤差加算部 132は、ロック状態にないときよりも データ位相誤差の比率を高く設定する。位相がロックして 、ることをゥォブルロック信 号が示す場合は、制御条件（2)の「ゥォブルロック」の状態となり、ゥォブル位相誤差 は通常ゲインで、データ位相誤差ゲインも通常ゲイン (例えば 1Z2倍）とし、ゥォブル 位相誤差とデータ位相誤差の両方でクロック信号の周波数が制御され、ゥォブル信 号およびデータ信号の両方の同時再生が可能な状態になる。
[0090] 次に、制御条件（3)および (4)を説明する。位相誤差加算部 132は、ゥォブル信号 の振幅が所定の第 1閾値よりも小さいときは、ゥォブル位相誤差の比率をデータ位相 誤差の比率よりも低く設定する。位相誤差加算部 132は、ゥォブル信号の振幅検出 部 122から入力されるゥォブル振幅値が所定の閾値を下回る場合、ゥォブル信号が 正常に再生されて 、な 、と判断し、制御条件（3)の「ゥォブル振幅小さ 、」の状態とな り、ゥォブル位相誤差ゲインを OFFとする。データ位相誤差ゲインはそれまでと同じ 状態のまま変更しない。これによつて、光ディスク媒体 100のトラック上の傷や汚れが 原因でゥォブル信号の振幅が正常に得られな 、箇所にぉ 、ては、ゥォブル信号の信 頼性が低 、ため、クロック信号の周波数の制御にはゥォブル位相誤差は用いな ヽ状 態になる。 [0091] また、位相誤差加算部 132は、データ信号の振幅が所定の第 2閾値よりも小さいと きは、データ位相誤差の比率をゥォブル位相誤差の比率よりも低く設定する。位相誤 差加算部 132は、データ信号の振幅検出部 131から入力されるデータ振幅値が所 定の閾値を下回る場合、データ信号が正常に再生されていないと判断し、制御条件 (4)の「データ振幅小さい」の状態となり、データ位相誤差ゲインを OFFとする。ゥォ ブル位相誤差ゲインはそれまでと同じ状態のまま変更しない。これによつて、光デイス ク媒体 100のトラック上の傷や汚れが原因でデータ信号の振幅が正常に得られない 箇所や、データを記録する際に光ビームのパワーが弱くデータが正常に記録できて いない箇所においては、データ信号の信頼性が低いため、クロック信号の周波数の 制御にはデータ位相誤差は用いな 、状態になる。
[0092] 次に、制御条件（5)および (6)を説明する。位相誤差加算部 132は、ゥォブル位相 誤差の絶対値が所定の第 3閾値よりも大き 、場合は、ゥォブル位相誤差の比率をデ ータ位相誤差の比率よりも高く設定する。位相誤差加算部 132は、位相誤差検出部 125から入力されるゥォブル位相誤差の絶対値が所定区間連続して所定の閾値を 上回る場合、ゥォブル信号に対する制御が悪ィ匕していると判断し、制御条件（5)の「 ゥォブル位相誤差大きい」の状態となり、ゥォブル位相誤差ゲインは通常ゲイン、デー タ位相誤差ゲインは Lゲイン (例えば 1Z4倍）とする。これによつて、クロック信号の周 波数の制御において、データ位相誤差が与える影響が低減し、ゥォブル位相誤差に よる制御が主となり、ゥォブル信号に対する制御状態を改善させる。
[0093] また、位相誤差加算部 132は、データ位相誤差の絶対値が所定の第 4閾値よりも 大き!ヽ場合は、データ位相誤差の比率をゥォブル位相誤差の比率よりも高く設定す る。位相誤差加算部 132は、位相誤差検出部 129から入力されるデータ位相誤差の 絶対値が所定区間連続して所定の閾値を上回る場合、データ信号に対する制御が 悪ィ匕していると判断し、制御条件 (6)の「データ位相誤差大きい」の状態となり、ゥォ ブル位相誤差ゲインを Lゲイン (例えば 1Z2倍)、データ位相誤差ゲインを Hゲイン（ 例えば 1倍）とする。これによつて、クロック信号の周波数の制御において、ゥォブル 位相誤差が与える影響が低減し、かつデータ位相誤差が与える影響が増大すること により、データ信号に対する制御状態を改善させる。 [0094] 次に、制御条件（7)を説明する。トラックのゥォブル形状の一部は、周波数変調また は位相変調されている。位相誤差加算部 132は、その変調されたゥォブル形状に応 じたゥォブル信号が検出される区間では、ゥォブル位相誤差の比率をデータ位相誤 差の比率よりも低く設定する。位相誤差加算部 132には、 ADIP再生回路 107からゥ ォブル変調区間信号が入力される。ゥォブル変調区間信号は、 ADIP再生回路 107 において、 ADIPに対する同期位置が確定したら、ゥォブル変調マークが検出される べき区間で出力されるゲート信号である。ゥォブル変調区間信号が入力されると、制 御条件（7)の「ゥォブル変調区間」の状態となり、ゥォブル位相誤差ゲインを OFFとす る。これによつて、ゥォブル変調マークの区間におけるゥォブル位相誤差はマスクされ るようになり、ゥォブル形状の周波数変調や位相変調の外乱成分にゥォブル位相誤 差が影響されなくなる。
[0095] 次に、制御条件 (8)を説明する。周波数変調または位相変調されたゥォブル形状 の検出率が所定の閾値よりも低い場合は、位相誤差加算部 132は、ゥォブル位相誤 差の比率をデータ位相誤差の比率よりも高く設定する。位相誤差加算部 132は、 AD IP再生回路 107から入力される ADIP検出率が所定区間連続して所定の閾値を下 回る場合、ゥォブル信号に対する制御が悪ィ匕して ADIP再生の状態に悪影響を与え ていると判断し、制御条件（8)の「ADIP検出率低い」の状態となり、ゥォブル位相誤 差ゲインは通常ゲイン、データ位相誤差ゲインは Lゲインとする。これによつて、クロッ ク信号の周波数の制御において、データ位相誤差が与える影響が低減し、ゥォブル 位相誤差による制御を主とすることにより、ゥォブル信号に対する制御状態を改善し、 ADIPの検出率を向上させる。
[0096] 次に、制御条件（9)を説明する。光ディスク媒体 100のトラックには所定の間隔でフ レーム同期マークが配置されている。位相誤差加算部 132は、フレーム同期マーク の検出率が所定の閾値よりも低 、場合は、データ位相誤差の比率をゥォブル位相誤 差の比率よりも高く設定する。データ復調部 111において、データ 2値化信号から所 定の変調フォーマットに従って一定区間毎に配置されているデータ SYNCが検出さ れ、その検出率 (データ SYNC検出率）が位相誤差加算部 132に入力される。デー タ SYNC検出率が所定区間連続して所定の閾値を下回る場合、データ信号に対す る制御が悪ィ匕してデータ再生の状態に悪影響を及ぼしていると判断し、制御条件（9 )の「データ SYNC検出率低 ヽ」の状態となり、ゥォブル位相誤差ゲインを Lゲイン、 データ位相誤差ゲインを Hゲインとする。これによつて、クロック信号の周波数の制御 において、ゥォブル位相誤差が与える影響が低減し、かつデータ位相誤差が与える 影響が増大することにより、データ信号に対する制御状態を改善させ、データ SYNC の検出率を向上させる。
[0097] 次に、制御条件（10)を説明する。位相誤差加算部 132は、フレーム同期マークが 検出される間隔が所定の間隔より長いまたは短い場合は、データ位相誤差の比率を ゥォブル位相誤差の比率よりも高く設定する。データ復調部 111において、データ S YNCの検出間隔に基づいて、データ 2値ィ匕信号にビットスリップが発生している力否 力が検出される。ビットスリップが所定回数連続して発生した場合、位相誤差加算部 132は、データ信号に対する制御が悪化してデータ再生の状態に悪影響を及ぼして いると判断し、制御条件（10)の「データビットスリップ連続」の状態となり、ゥォブル位 相誤差ゲインを Lゲイン、データ位相誤差ゲインを Hゲインとする。これによつて、クロ ック信号の周波数の制御において、ゥォブル位相誤差が与える影響が低減し、かつ データ位相誤差が与える影響が増大することにより、データ信号に対する制御状態 を改善させ、ビットスリップの発生を抑える。
[0098] 次に、制御条件（11)を説明する。現在処理中の位置が記録セクタか再生セクタか を示すタイミング信号が記録再生アクセス制御部 108から位相誤差加算部 132へ入 力される。再生セクタの場合は前述の制御条件（1)から（10)に従って動作し、記録 セクタの場合は制御条件（11)の「データ記録」の状態となる。ゥォブル位相誤差ゲイ ンを通常ゲイン、データ位相誤差ゲインを OFFとすることにより、ゥォブル信号のみか らクロック信号の周波数を制御し、トラックのゥォブリングに同期するようにデータの記 録を行う。このように、位相誤差加算部 132は、光ディスク媒体 100にデータを記録し て 、るときは、データ位相誤差の比率をゥォブル位相誤差の比率よりも低くする。
[0099] 次に、ゲイン制御されたゥォブル位相誤差とデータ位相誤差が入力され、両方の加 算を行う位相誤差カウンタ 208 (図 10A)と、加算値をチャージポンプ 133 (図 1)を制 御する UPパルス信号および DOWNパルス信号に変換するパルス変換部 209につ いて説明する。
[0100] 図 12は、位相誤差カウンタ 208およびパルス変換部 209の動作を示すタイミング図 である。図 12 (a)は、ゲイン制御されたゥォブル位相誤差値を示しており、ゥォブル 2 値ィ匕信号の立ち上がりエッジタイミングにおいて値が出力され、その他は 0となってい る。図 12 (b)は、ゲイン制御されたデータ位相誤差値を示しており、補正データ信号 のゼロクロスタイミングにおいて値が出力され、その他は 0となっている。図 12 (c)は、 位相誤差カウンタ 208のカウント動作を示している。位相誤差カウンタ 208は、カウン ト値力^より大きい場合はクロック信号の 1周期毎にその値を 1ずつ減少させ、 0より小 さい場合はクロック信号の 1周期毎にその値を 1ずつ増加させ、 0であればそのままホ 一ルドする。このようにカウント動作をしながら、ゥォブル位相誤差値とデータ位相誤 差値をカウント値に加算する。したがって、ゥォブル位相誤差値が得られるとその値 力 Sカウント値に加算され、データ位相誤差値が得られると同様にカウント値に加算さ れ、両方の位相誤差を加算した値に対応した時間と極性で位相誤差カウンタ 208は カウント動作を行う。
[0101] パルス変換回路 209は、位相誤差カウンタ 208のカウント値に応じて、図 12 (d)に 示すように UPパルス信号と DOWNノ ルス信号を出力する。位相誤差カウンタ 208 のカウント値力^より大きいときはクロック信号の位相がゥォブル信号およびデータ信 号に対して進んでいることを示しており、クロック信号の周波数を下げることを指示す る DOWNパルス信号を出力する。逆に位相誤差カウンタ 208のカウント値が 0より小 さいときはクロック信号の位相が遅れていることを示しており、クロック信号の周波数を 上げることを指示する UPパルス信号を出力する。位相誤差カウンタ 208のカウント値 力 SOの場合は、クロック信号の位相がゥォブル信号およびデータ信号に対して一致し て 、ることを示して 、るため、 UPパルス信号も DOWNパルス信号も出力しな!、。
[0102] チャージポンプ 133は、パルス変換部 209から入力される UPパルス信号と DOWN パルス信号に応じて電流出力を制御し、ループフィルタ 134にチャージされる電圧を 制御する。 VC0135は、ループフィルタ 134にチャージされる電圧に応じた周波数 のクロック信号を生成する。
[0103] 図 13は、チャージポンプ 133とループフィルタ 134を示したブロック図である。チヤ ージポンプ 133は、 UPパルス信号が入力されると電流を吐き出し、 DOWNパルス信 号が入力されると電流を吸い込むように動作する。ループフィルタ 134は、抵抗 Rと 2 つのキャパシタ Cl、 C2とを備える RCローパスフィルタである。チャージポンプ 133か ら電流が吐き出されるとキャパシタ C1と C2にチャージされる電圧が上がり、 VC013 5の発振周波数が上がる。逆に電流が吸い込まれるとキャパシタ C1と C2にチャージ される電圧が下がり、 VC0135の発振周波数が下がる。
[0104] また、チャージポンプ 133の電流値と、ループフィルタ 134の抵抗 Rは可変であり、 記録再生アクセス制御部 108から入力される記録再生タイミング信号に応じて、それ ぞれの値が切り換えられる。記録時には、データを安定に記録できるようにクロック信 号の周波数の変動を抑制するために、適切なループ特性が維持できる範囲内で電 流値は小さぐ抵抗 Rを大きくすることで低ゲイン状態に設定される。再生時には、デ ータ信号へのクロック信号の追従性を高めて安定に再生できるようにするため、適切 なループ特性が維持できる範囲内で電流値は大きぐ抵抗 Rを小さくすることで高ゲ イン状態に設定される。これにより、ゥォブル位相誤差およびデータ位相誤差に対す るクロック発振部 135の応答性は、光ディスク媒体 100にデータを記録しているときょ りも、光ディスク媒体 100からデータを再生しているときの方が高くなる。
[0105] 次に、以上に述べたクロック信号生成装置 120の動作を、図 14〜図 19を参照して 説明する。
[0106] 図 14は、ゥォブル引込の状態、ゥォブルロックの状態、ゥォブル変調区間の状態で の動作を示すタイミング図である。図 14 (a)は、位相誤差検出部 125が検出するゥォ ブル位相誤差を示している。図 14 (b)は、ロック判定部 126と ADIP再生回路 107に おける PLLの I込状態と ADIP検出の状態を示すゥォブルステータスを示して 、る。 図 14 (c)は、 AZD変換器 127が生成するデジタルデータ信号を示している。図 14 ( d)は、補間フィルタ 128が生成する補間データ信号を示している。図 14 (e)は、位相 誤差検出部 129が検出するデータ位相誤差を示している。図 14 (f)は、位相誤差加 算部 132におけるゥォブル位相誤差とデータ位相誤差のそれぞれのゲインを示して いる。図 14 (g)は、 VC0135により生成されたクロック信号の周波数を示している。
[0107] 動作開始時点のゥォブルステータス（図 14 (b) )は、ゥォブル引込の状態であり、ゥ ォブル位相誤差値（図 14 (a) )は負の値でクロック信号の位相が遅れて ヽることを示 している。この状態では位相誤差加算部 132における位相誤差ゲイン（図 14 (f) )は 、データ位相誤差ゲインが OFF状態で、ゥォブル位相誤差ゲインは通常ゲイン状態 となり、クロック信号周波数（図 14 (g) )はゥォブル位相誤差に従って徐々に高くなる ように制御される。
[0108] ゥォブル信号とクロック信号の位相がほぼ一致してくると、ゥォブル位相誤差（図 14
(a) )は 0付近の値をとるようになり、ロック判定部 126はその状態を検出して、ゥォブ ルステータス（図 14 (b) )はゥォブルロック状態となる。また、この状態になると、ゥォブ ル変調マーク区間において MSK変調によりゥォブル信号の周波数が 1. 5倍に高く なっているため、ゥォブル位相誤差は当該区間において負の値を示すようになる。ゥ ォブル変調マーク区間において出力されるゥォブル位相誤差は PLLにおいて外乱と なるため、これに応答しすぎることのない程度のループ特性となるように、チャージポ ンプ 133の電流値、ループフィルタ 134の抵抗値とキャパシタ容量値、 VC0135の 電圧対周波数応答ゲインを決定する。ゥォブルステータスがゥォブルロック状態にな ると、データ信号に対するデジタル位相同期ループが動作を開始する。デジタル位 相動作ループが動作を開始し、デジタルデータ信号に対する位相同期がロックした 状態になると、補間データ信号（図 14 (d) )は、ゼロクロス点を含む多値に分かれる。
[0109] ゥォブルロック状態のまま、 ADIP再生回路 107において ADIPに対する同期位置 が確定すると、ゥォブルステータス（図 14 (b) )はゥォブルロック & ADIP同期状態とな り、ゥォブル変調マークが配置されて 、る区間ではゥォブルの位相誤差ゲイン（図 14 (f) )は OFFとなる。このため、クロック信号周波数（図 14 (g) )は、ゥォブル変調マー クにより変動することなぐ安定した状態で制御される。
[0110] 図 15は、ゥォブル位相誤差が大きくなつた状態、およびデータ位相誤差が大きくな つた状態での動作を示すタイミング図である。図 15 (a)は、ゥォブル位相誤差を示し ている。図 15 (b)は、データ位相誤差を示している。図 15 (c)は、ゥォブル位相誤差 とデータ位相誤差それぞれのゲインを示している。図 15 (d)は、クロック信号の周波 数を示している。
[0111] ゥォブル位相誤差（図 15 (a) )が連続して大きい値をとるようになると、データ位相誤 差によるクロック信号周波数 (図 15 (d) )の変化が、ゥォブル信号に対する同期状態 に悪影響を与えていると判断し、データの位相誤差ゲインを Lゲインとする（図 15 (c) ) oこれにより、ゥォブル位相誤差による制御が主となり、ゥォブル位相誤差は徐々に 0 付近で安定した値をとるようになる。
[0112] また、データ位相誤差（図 15 (b) )が連続して大きい値をとるようになると、データ位 相誤差に対するクロック信号周波数の制御が不足して 、ると判断し、データの位相誤 差ゲイン（図 15 (c) )を Hゲインとする。これにより、データ位相誤差に対する制御の 比率が高くなり、データ位相誤差は徐々に 0付近で安定した値をとるようになる。
[0113] 図 16は、ゥォブル信号の振幅が小さくなつた状態、およびデータ信号の振幅が小さ くなつた状態での動作を示すタイミング図である。図 16 (a)は、デジタルゥォブル信号 を示している。図 16 (b)は、振幅検出部 122が検出したゥォブル振幅検出値を示して いる。図 16 (c)は、ゥォブル位相誤差を示している。図 16 (d)は、デジタルデータ信 号を示している。図 16 (e)は、振幅検出部 131が検出したデータ振幅検出値を示し ている。図 16 (f)は、データ位相誤差を示している。図 16 (g)は、ゥォブル位相誤差 とデータ位相誤差それぞれのゲインを示している。図 16 (h)は、クロック信号の周波 数を示している。
[0114] ゥォブル振幅検出値（図 16 (b) )が所定の閾値を下回るまでデジタルゥォブル信号
(図 16 (a) )の振幅が小さくなると、ゥォブル信号振幅が小さい状態として判定される。 このとき、ゥォブル位相誤差（図 16 (c) )の値は正常な値を示していないため、ゥォブ ルの位相誤差ゲイン（図 16 (g) )は OFFとされ、データ位相誤差（図 16 (f) )のみでク ロック信号周波数（図 16 (h) )は制御される。
[0115] データ振幅検出値（図 16 (e) )が所定の閾値を下回るまでデジタルデータ信号の振 幅が小さくなると、データ信号振幅が小さい状態として判定される。このとき、データ 位相誤差（図 16 (f) )の値は正常な値を示して 、な 、ため、データの位相誤差ゲイン (図 16 (g) )は OFFとされ、ゥォブル位相誤差（図 16 (c) )のみでクロック信号周波数（ 図 16 (h) )は制御される。
[0116] 図 17は、 ADIP再生回路 107による ADIP検出率が低い状態、データ復調部 111 によるデータ SYNC検出率が低い状態での動作を示すタイミング図である。図 17 (a )は、 ADIP再生回路 107による ADIP検出率を示して 、る（LPP検出率にっ 、ては 後述する）。図 17 (b)は、ゥォブル位相誤差を示している。図 17 (c)は、データ復調 部 111によるデータ SYNC検出率を示している。図 17 (d)は、データ位相誤差を示 している。図 17 (e)は、ゥォブル位相誤差とデータ位相誤差それぞれのゲインを示し ている。図 17 (f)は、クロック信号の周波数を示している。
[0117] ADIP検出率（図 17 (a) )が所定の閾値を下回ると、ゥォブル位相誤差（図 17 (b) ) に対する制御が不足しているために ADIP検出率が低い状態にあると判定される。 A DIP検出率（図 17 (a) )を回復させるために、データの位相誤差ゲイン（図 17 (e) )を Lゲインとし、ゥォブル位相誤差（図 17 (b) )による制御が主となる。これによつて ADI P検出率が所定の閾値を上回るまで回復すれば、データの位相誤差ゲインは通常ゲ インに戻される。
[0118] データ SYNC検出率（図 17 (c) )が所定の閾値を下回ると、データ位相誤差（図 17
(d) )に対する制御が不足して!/、るためにデータ SYNC検出率が低 、状態にあると 判定される。データ SYNC検出率（図 17 (c) )を回復させるために、ゥォブルの位相 誤差ゲイン（図 17 (e) )を Lゲイン、データの位相誤差ゲインを Hゲインとし、データ位 相誤差による制御の比率を高くする。これによつてデータ SYNC検出率が所定の閾 値を上回るまで回復すれば、ゥォブルの位相誤差ゲインとデータの位相誤差ゲイン はどちらも通常ゲインに戻される。
[0119] 図 18は、データ復調部 111においてビットスリップが連続して検出された状態での 動作を示すタイミング図である。図 18 (a)は、ゥォブル位相誤差を示している。図 18 ( b)は、データ復調部 111におけるデータ SYNC検出間隔のスリップを検出したときに 出力するデータビットスリップ検出信号を示している。図 18 (c)は、データ位相誤差を 示している。図 18 (d)は、ゥォブル位相誤差とデータ位相誤差それぞれのゲインを示 している。図 18 (e)は、クロック信号の周波数を示している。
[0120] データ信号に対するデジタル位相同期ループの動作が不安定になり、データビット スリップ検出信号（図 18 (b) )に示すように、データ復調部 111においてデータ SYN C間隔が連続してスリップした状態が検出されると、データ位相誤差に対する制御が 不足して!/、るためにデータビットスリップが発生して 、ると判定される。データ位相誤 差（図 18 (c) )に対するデジタル位相同期ループとクロック信号周波数（図 18 (e) )の 安定性を回復させるため、ゥォブルの位相誤差ゲイン（図 18 (d) )を Lゲイン、データ の位相誤差ゲインを Hゲインとし、データ位相誤差による制御の比率を高くする。これ によってデータビットスリップ検出信号が連続して出力されな 、ようになればゥォブル の位相誤差ゲインとデータの位相誤差ゲインはどちらも通常ゲインに戻される。
[0121] 図 19は、データを記録する状態での動作を示すタイミング図である。図 19 (a)は、 記録再生アクセス制御部 108が出力する記録ターゲットセクタの位置を示す記録ゲ ート信号を示している。図 19 (b)は、ゥォブル位相誤差を示している。図 19 (c)は、デ ータ位相誤差を示している。図 19 (d)は、ゥォブル位相誤差とデータ位相誤差それ ぞれのゲインを示している。図 19 (e)は、クロック信号の周波数を示している。
[0122] 記録再生アクセス制御部 108から記録動作の指示があると、ゥォブル位相誤差（図 19 (b) )のみにより安定したクロック信号を生成するために、ゥォブルの位相誤差ゲイ ン（図 19 (d) )は通常ゲインのまま、データの位相誤差ゲインは OFFとする。記録ゲ ート信号（図 19 (a) )が出力される区間で光ディスク媒体 100にデータの記録が行わ れ、記録終了後にはデータの位相誤差ゲインは通常ゲインに戻される。
[0123] 次に、図 20を参照して、消費電力をより削減することができる光ディスク装置 10を 説明する。図 20は、ゥォブル位相誤差検出部 120aが M分周カウンタ 124aを備え、 データ位相誤差検出部 120bが N分周カウンタ 124bを備える光ディスク装置 10を示 す図である。
[0124] M分周カウンタ 124aは、クロック信号を M分周（Mは 1以上の整数）した M分周クロ ック信号を出力する。 AZD変 l21は、 M分周クロック信号に同期してゥォブル 信号をサンプリングし、ゥォブル信号に対応するデジタルゥォブル信号を出力する。 位相誤差検出部 125は、 BPF123を介してデジタルゥォブル信号からゥォブル位相 誤差を検出する。
[0125] N分周カウンタ 124bは、クロック信号を N分周（Nは 1以上の整数）した N分周クロッ ク信号を出力する。 AZD変 l27は、 N分周クロック信号に同期してデータ信号 をサンプリングし、データ信号に対応するデジタルデータ信号を出力する。位相誤差 検出部 129は、補間フィルタを介してデジタルデータ信号力もデータ位相誤差を検 出する。
[0126] Mと Nの関係は M≥Nである。ゥォブル信号はデータ信号よりも周波数が低いため 、サンプリング周期を遅くしても十分にサンプリングを行うことができる。サンプリング周 期を遅くすることにより、クロック信号生成装置 120の消費電力をより削減することが できる。
[0127] 以上述べたように、本実施形態によれば、 MSK変調に基づいた ADIPを有するトラ ックを備えた光ディスク媒体に対するデータの記録再生において、記録の際に用いる クロック信号と再生の際に用いるクロック信号を同一の VCOから生成することにより、 安価で消費電力が小さい光ディスク装置およびクロック信号生成装置を実現すること ができる。
[0128] また、本発明のクロック信号生成装置を備える LSIで使用するクロック信号の種類を 削減し、構成を簡素化することができる。
[0129] また、ゥォブル信号とデータ信号の再生状態に応じてゥォブル位相誤差とデータ位 相誤差のゲインを制御することにより、安定した ADIPの再生とデータの再生および 記録を両立することができる。
[0130] (実施形態 2)
図 21は、本発明の実施形態 2による光ディスク装置 20を示すブロック図である。
[0131] 光ディスク装置 20は、光ヘッド部 101と、モータ 102と、サーボ回路 103と、アナ口 グ信号処理部 104と、パワー制御部 105と、データ変調部 106と、 ^再生部112と 、記録再生アクセス制御部 108と、 CPU109と、データ 2値化部 110と、データ復調 部 111と、クロック信号生成装置 120とを備える。光ディスク装置 20は、光ディスク装 置 10が備える ADIP再生部 107の代わりに、 LPP再生部 112を備えている。
[0132] 光ディスク媒体 100は、所定の周期でゥォブリングしたトラックを有し、トラック上には 所定のデータフォーマットに従って情報が記録されている。また、光ディスク媒体 100 の記録面の所定の位置に情報を記録するために、トラックのゥォブリングと所定の位 相関係を有した位置に、アドレスを表すようにトラックグループ間（ランド）に LPP (Lan d Prepit)が予め記録されている。データは、 LPPで示されたアドレス情報に基づい て、図 3 (b)に示すデータフォーマットで記録される。記録されるユーザデータは、所 定の変調方式に従ってセクタを構成するように変調され、 16セクタを 1単位として光 ディスク媒体 100に記録される。図 3 (a)に示すデータフォーマットとは異なり、既に記 録されて!/ヽるデータの終端位置と、新しくその後続位置に記録するデータの開始位 置には、ノ ッファ領域が設けられていない。このため、新規にデータを記録する際に は、既に記録されて 、る直前のデータのセクタ位置に合わせてリンキング記録を行う 必要がある。
[0133] LPPは、光ヘッド部 101から出力される電気信号のゥォブル成分に重畳されており 、アナログ信号処理部 104において、これを所定の閾値信号と比較することにより LP P信号として検出される。
[0134] LPP再生部 112は、 LPP信号力も LPPに対する同期位置を検出し、アドレス情報 を再生する。
[0135] 記録再生アクセス制御部 108は、 LPP再生部 112により再生されたアドレス情報と LPP同期位置に基づ 、て、光ディスク媒体 100にデータを記録するタイミングを制御 する。また、データ復調部 111から再生されたデータに含まれるアドレス情報とデータ SYNC同期位置に基づ!/、て、光ディスク媒体 100にデータをリンキング記録するタイ ミングと、データを再生するタイミングを制御する。
[0136] 位相誤差加算部 132は、ゥォブル位相誤差およびデータ位相誤差をそれぞれの比 率を制御しながら加算した値を計算し、クロック信号の周波数を上げる場合は UPパ ルス信号を、下げる場合は DOWNパルス信号を出力する。
[0137] 図 22は、本実施形態の位相誤差加算部 132を示すブロック図である。位相誤差加 算部 132は、乗算器 200〜204と、ゥォブル位相誤差の比率を切り換えるゥォブルゲ インセレクタ 205と、データ位相誤差の比率を切り換えるデータゲインセレクタ 206と 、ゥォブルゲインセレクタ 205とデータゲインセレクタ 206の選択論理を決定する状態 判定部 207と、ゲイン制御されたゥォブル位相誤差とデータ位相誤差とを加算しなが ら動作する位相誤差カウンタ 208と、位相誤差カウンタ 208のカウント値に基づ 、て UPパルス信号と DOWNパルス信号を出力するパルス変換部 209とを備える。
[0138] 図 23は、状態判定部 207が処理するゥォブル位相誤差ゲインとデータ位相誤差ゲ インの切換餘理を示すテーブルである。 [0139] ゥォブル信号とクロック信号の位相がロックして 、な 、状態であることをゥォブルロッ ク信号が示している間は、位相誤差加算部 132は、制御条件（1)の「ゥォブル引込」 の状態となり、ゥォブル位相誤差ゲインは通常ゲイン (例えば 1倍)で、データ位相誤 差ゲインは OFFとし、ゥォブル位相誤差のみでクロック信号の周波数が制御され、ゥ ォブル信号に対して最適な状態になる。また、位相がロックしていることをゥォブル口 ック信号が示す場合は、制御条件（2)の「ゥォブルロック」の状態となり、ゥォブル位相 誤差は通常ゲインで、データ位相誤差ゲインも通常ゲイン (例えば 1Z2倍)とし、ゥォ ブル位相誤差とデータ位相誤差の両方でクロック信号の周波数が制御され、ゥォブ ル信号およびデータ信号の両方の同時再生が可能な状態になる。
[0140] 振幅検出部 122から入力されるゥォブル振幅値が所定の閾値を下回る場合、位相 誤差加算部 132は、ゥォブル信号が正常に再生されていないと判断し、制御条件 (3 )の「ゥォブル振幅小さい」の状態となり、ゥォブル位相誤差ゲインを OFFとする。デー タ位相誤差ゲインはそれまでと同じ状態のまま変更しない。これによつて、光ディスク 媒体 100のトラック上の傷や汚れが原因でゥォブル信号の振幅が正常に得られない 箇所においては、ゥォブル信号の信頼性が低いため、クロック信号の周波数の制御 にはゥォブル位相誤差は用いな 、状態になる。
[0141] 振幅検出部 131から入力されるデータ振幅値が所定の閾値を下回る場合、位相誤 差加算部 132は、データ信号が正常に再生されていないと判断し、制御条件 (4)の「 データ振幅小さい」の状態となり、データ位相誤差ゲインを OFFとする。ゥォブル位相 誤差ゲインはそれまでと同じ状態のまま変更しない。これによつて、光ディスク媒体 10 0のトラック上の傷や汚れが原因でデータ信号の振幅が正常に得られない箇所や、 データを記録する際に光ビームのパワーが弱くデータが正常に記録できていない箇 所においては、データ信号の信頼性が低いため、クロック信号の周波数の制御には データ位相誤差は用いな 、状態になる。
[0142] 位相誤差検出部 125から入力されるゥォブル位相誤差の絶対値が所定区間連続 して所定の閾値を上回る場合、位相誤差加算部 132は、ゥォブル信号に対する制御 が悪ィ匕して 、ると判断し、制御条件（5)の「ゥォブル位相誤差大き！/、」の状態となり、 ゥォブル位相誤差ゲインは通常ゲイン、データ位相誤差ゲインは Lゲイン (例えば 1Z 4倍）とする。これによつて、クロック信号の周波数の制御において、データ位相誤差 が与える影響が低減し、ゥォブル位相誤差による制御が主となり、ゥォブル信号に対 する制御状態を改善させる。
[0143] また、位相誤差検出部 129から入力されるデータ位相誤差の絶対値が所定区間連 続して所定の閾値を上回る場合、位相誤差加算部 132は、データ信号に対する制御 が悪ィ匕していると判断し、制御条件 (6)の「データ位相誤差大きい」の状態となり、ゥ ォブル位相誤差ゲインを Lゲイン (例えば 1Z2倍）、データ位相誤差ゲインを Hゲイン (例えば 1倍）とする。これによつて、クロック信号の周波数の制御において、ゥォブル 位相誤差が与える影響が低減し、かつデータ位相誤差が与える影響が増大すること により、データ信号に対する制御状態を改善させる。
[0144] LPP再生部 112から入力される LPP検出率が所定区間連続して所定の閾値を下 回る場合、位相誤差加算部 132は、ゥォブル信号に対する制御が悪ィ匕して LPP再生 の状態に悪影響を与えて 、ると判断し、制御条件 (7)の「LPP検出率低 、」の状態と なり、ゥォブル位相誤差ゲインは通常ゲイン、データ位相誤差ゲインは Lゲインとする 。これによつて、クロック信号の周波数の制御において、データ位相誤差が与える影 響が低減し、ゥォブル位相誤差による制御を主とすることにより、ゥォブル信号に対す る制御状態を改善し、 LPPの検出率を向上させる。
[0145] データ復調部 111は、所定の変調フォーマットに従って一定区間毎に配置されて いるデータ SYNCをデータ 2値ィ匕信号力 検出し、その検出率 (データ SYNC検出 率）が位相誤差加算部 132に入力される。データ SYNC検出率が所定区間連続して 所定の閾値を下回る場合、位相誤差加算部 132は、データ信号に対する制御が悪 化してデータ再生の状態に悪影響を及ぼして!/、ると判断し、制御条件 (8)の「データ SYNC検出率低い」の状態となり、ゥォブル位相誤差ゲインを Lゲイン、データ位相 誤差ゲインを Hゲインとする。これによつて、クロック信号の周波数の制御において、 ゥォブル位相誤差が与える影響が低減し、かつデータ位相誤差が与える影響が増大 することにより、データ信号に対する制御状態を改善させ、データ SYNCの検出率を 向上させる。
[0146] 同様に、データ復調部 111において、データ SYNCの検出間隔に基づいてデータ 2値ィ匕信号にビットスリップが発生して 、る力否かが検出される。ビットスリップが所定 回数連続して発生した場合、データ信号に対する制御が悪化してデータ再生の状態 に悪影響を及ぼして!/、ると判断し、制御条件（9)の「データビットスリップ連続」の状態 となり、ゥォブル位相誤差ゲインを Lゲイン、データ位相誤差ゲインを Hゲインとする。 これによつて、クロック信号の周波数の制御において、ゥォブル位相誤差が与える影 響が低減し、かつデータ位相誤差が与える影響が増大することにより、データ信号に 対する制御状態を改善させ、ビットスリップの発生を抑える。
[0147] 現在処理中の位置が、再生セクタか、リンキング記録ターゲット前セクタ力、記録セ クタかを示すタイミング信号が記録再生アクセス制御部 108から位相誤差加算部 13 2へ入力される。再生セクタの場合は、位相誤差加算部 132は、前述の制御状態（1) から（9)に従って動作し、リンキング記録ターゲット前セクタの場合は制御状態（10) の「リンキング記録前再生」の状態となり、記録セクタの場合は制御状態（11)の「デ ータ記録」の状態となる。
[0148] 光ディスク媒体 100の記録済みデータに同期するようにリンキング記録を行う場合、 位相誤差加算部 132は、記録開始まではデータ位相誤差の比率をゥォブル位相誤 差の比率よりも高く設定し、記録開始後はデータ位相誤差の比率をゥォブル位相誤 差の比率よりも低く設定する。「リンキング記録前再生」の状態では、ゥォブル位相誤 差ゲインを Lゲイン、データ位相誤差ゲインを Hゲインとすることにより、主としてデー タ信号力 クロック信号の周波数を制御し、新規に記録するデータの先頭が直前の 既記録データと位相連続した状態で記録できるようにする。「データ記録」の状態で は、ゥォブル位相誤差ゲインを通常ゲイン、データ位相誤差ゲインを OFFとすること により、ゥォブル信号のみ力もクロック信号の周波数を制御し、トラックのゥォブリング に同期するようにデータの記録を行う。
[0149] 次に、以上に述べたクロック信号生成装置 120の動作を図 24、図 25および図 17を 参照して説明する。
[0150] 図 24は、ゥォブル引込の状態、ゥォブルロックの状態での動作を示すタイミング図 である。図 24において、図 24 (a)は、位相誤差検出部 125が検出したゥォブル位相 誤差を示している。図 24 (b)は、ロック判定部 126が判定した PLLの引込状態を示 すゥォブルステータスを示している。図 24 (c)は、 AZD変換器 127が生成したデジ タルデータ信号を示している。図 24 (d)は、補間フィルタ 128が生成した補間データ 信号を示している。図 24 (e)は、位相誤差検出部 129が検出したデータ位相誤差を 示している。図 24 (f)は、位相誤差加算部 132におけるゥォブル位相誤差とデータ位 相誤差のそれぞれのゲインを示している。図 24 (g)は、 VC0135により生成されたク ロック信号の周波数を示して 、る。
[0151] 動作開始時点でゥォブルステータス（図 24 (b) )はゥォブル引込の状態であり、ゥォ ブル位相誤差値（図 24 (a) )は負の値でクロック信号の位相が遅れて ヽることを示し ている。この状態では、位相誤差ゲイン（図 24 (f) )は、データ位相誤差ゲイン力OFF 状態で、ゥォブル位相誤差ゲインは通常ゲイン状態となり、クロック信号周波数（図 24 (g) )はゥォブル位相誤差に従って徐々に高くなるように制御される。
[0152] ゥォブル信号とクロック信号の位相がほぼ一致してくると、ゥォブル位相誤差（図 24
(a) )は 0付近の値をとるようになり、ロック判定部 126はその状態を検出してゥォブル ステータス（図 24 (b) )はゥォブルロック状態となる。ゥォブルステータスがゥォブルロッ ク状態になると、データ信号に対するデジタル位相同期ループが動作を開始する。 デジタル位相動作ループが動作を開始し、デジタルデータ信号に対する位相同期 力 ックした状態になると、補間データ信号（図 24 (d) )は、ゼロクロス点を含む多値 に分かれるようになる。
[0153] 図 25は、リンキング記録前再生の状態、データ記録の状態での動作を示すタイミン グ図である。図 25 (a)は、記録再生アクセス制御部 108が出力する記録ターゲットセ クタの位置を示す記録ゲート信号を示している。図 25 (b)は、ゥォブル位相誤差を示 している。図 25 (c)は、データ位相誤差を示している。図 25 (d)は、ゥォブル位相誤 差とデータ位相誤差それぞれのゲインを示している。図 25 (e)は、クロック信号の周 波数を示している。
[0154] 記録再生アクセス制御部 108からリンキング記録動作の指示があると、データに同 期したクロック信号を生成するために、ゥォブルの位相誤差ゲイン（図 25 (d) )は Lゲ イン、データの位相誤差ゲインを Hゲインとし、主としてデータ位相誤差（図 25 (c) )に 基づいてクロック信号周波数（図 25 (e) )を制御する。記録ゲート信号（図 25 (a) )が 出力され、記録ターゲットセクタに到達すれば、ゥォブル位相誤差（図 25 (b) )のみに より安定したクロック信号を生成するために、ゥォブルの位相誤差ゲインは通常ゲイン 、データの位相誤差ゲインは OFFとする。記録ゲート信号が出力される区間で光ディ スク媒体 100にデータが記録され、記録終了後にはデータの位相誤差ゲインは通常 ゲインに戻される。
[0155] 図 17は、 LPP再生部 112による LPP検出率が低い状態、データ復調部 111による データ SYNC検出率が低い状態での動作を示すタイミング図である。図 17 (a)は、 L PP再生部 112による LPP検出率を示している。図 17 (b)は、ゥォブル位相誤差を示 している。図 17 (c)は、データ復調部 111によるデータ SYNC検出率を示している。 図 17 (d)は、データ位相誤差を示している。図 17 (e)は、ゥォブル位相誤差とデータ 位相誤差それぞれのゲインを示している。図 17 (f)は、クロック信号の周波数を示し ている。
[0156] LPP検出率（図 17 (a) )が所定の閾値を下回ると、ゥォブル位相誤差（図 17 (b) )に 対する制御が不足して 、るために LPP検出率が低 、状態にあると判定される。 LPP 検出率を回復させるため、データの位相誤差ゲイン（図 17 (e) )を Lゲインとし、ゥォブ ル位相誤差による制御が主となる。これによつて LPP検出率が所定の閾値を上回る まで回復すればデータの位相誤差ゲインは通常ゲインに戻される。
[0157] データ SYNC検出率（図 17 (c) )が所定の閾値を下回ると、データ位相誤差（図 17
(d) )に対する制御が不足して!/、るためにデータ SYNC検出率が低 、状態にあると 判定される。データ SYNC検出率を回復させるため、ゥォブルの位相誤差ゲイン（図 17 (e) )を Lゲイン、データの位相誤差ゲインを Hゲインとし、データ位相誤差による 制御の比率を高くする。これによつてデータ SYNC検出率が所定の閾値を上回るま で回復すればゥォブルの位相誤差ゲインとデータの位相誤差ゲインはどちらも通常 ゲインに戻される。
[0158] ゥォブル位相誤差が大き!/ヽ状態、データ位相誤差が大き！ヽ状態、ゥォブル信号振 幅が小さい状態、データ信号振幅が小さい状態、データビットスリップが連続した状 態については、実施形態 1で説明した動作と同様の動作となる。
[0159] 以上説明したように、実施形態 2によれば、 LPPによりアドレス情報が記録された光 ディスク媒体に対するデータの記録再生において、記録の際に用いるクロック信号と 再生の際に用いるクロック信号を同一の VCO力 生成することにより、安価で消費電 力が小さい光ディスク装置およびクロック信号生成装置を実現することができる。
[0160] また、本発明のクロック信号生成装置を備える LSIで使用するクロック信号の種類を 削減し、構成を簡素化することができる。
[0161] また、ゥォブル信号とデータ信号の再生状態に応じてゥォブル位相誤差とデータ位 相誤差のゲインを制御することにより、安定した LPPの再生とデータの再生およびリ ンキング記録を両立することができる。
[0162] (実施形態 3)
図 26は、本発明の実施形態 3による光ディスク装置 30を示すブロック図である。
[0163] 光ディスク装置 30は、光ヘッド部 101と、モータ 102と、サーボ回路 103と、アナ口 グ信号処理部 104と、パワー制御部 105と、データ変調部 106と、ヘッダ検出 &補間 部 113と、記録再生アクセス制御部 108と、 CPU109と、データ 2値化部 110と、デ ータ復調部 111と、クロック信号生成装置 120とを備える。光ディスク装置 30は、光デ イスク装置 10が備える ADIP再生部 107の代わりに、ヘッダ検出 &補間部 113を備 えている。位相誤差検出部 125および 129へは、記録再生アクセス制御部 108から 各種信号が入力される。
[0164] 光ディスク媒体 100のトラックは、アドレス情報が記録されたヘッダ領域とデータを 記録するデータ領域を有し、データ領域は所定の周期でゥォブリングされている。図 3 (c)は、光ディスク媒体 100のデータフォーマットを示している。記録されるユーザデ ータは、所定の変調方式に従ってセクタのデータ領域を構成するように変調され、 1 セクタ毎に光ディスク媒体 100に記録される。図 3 (a)および (b)に示すデータフォー マットとは異なり、アドレス情報が記録された再生専用のヘッダ領域をセクタ毎に有し ており、セクタ毎にデータ領域が分離されたデータフォーマットとなっている。
[0165] ヘッダ領域のトラックはゥォブリングされておらず、アドレス情報がデータとして記録 されており、光ヘッド部 101から出力される電気信号中の高周波帯域成分として検出 される。ヘッダ検出 &補間部 113は、このような周波数帯域の振幅の変化を、 A/D 変 121から出力されるデジタルゥォブル信号カゝら検出し、ヘッダ領域検出区間を 記録再生アクセス制御部 108に出力する。また、ヘッダ領域でのクロック信号の周波 数を計測し、その計測値に基づ 、て次のセクタのヘッダ領域の位置の補間も行う。
[0166] 記録再生アクセス制御部 108は、ヘッダ領域のアドレス情報を再生する指示をデー タ復調部 111へ出力し、アドレス情報を得て、それに基づいて光ディスク媒体 100の データ領域にデータを記録するタイミング、データ領域からデータを再生するタイミン グを制御する。また、次のセクタのヘッダ領域の位置を示すタイミング信号を、アナ口 グ信号処理部 104、ヘッダ検出 &補間部 113、データ復調部 106、クロック信号生成 装置 120へ出力し、ヘッダ領域とデータ領域でそれぞれに適した動作をするように制 御する。
[0167] ヘッダ検出 &補間部 113および記録再生アクセス制御部 108は、ヘッダ領域にァ クセスしているときのクロック信号の周波数を検出し、検出した周波数に基づいてへッ ダ領域に続くデータ領域の長さを推定し、次に続くヘッダ領域の位置を判断する制 御部としても機能する。
[0168] 位相誤差加算部 132は、ゥォブル位相誤差およびデータ位相誤差をそれぞれの比 率を制御しながら加算し、加算値に基づいて、クロック信号の周波数を上げる場合は UPパルス信号を、下げる場合は DOWNパルス信号を出力する。
[0169] 図 27は、本実施形態の位相誤差加算部 132を示すブロック図である。位相誤差加 算部 132は、乗算器 200〜204と、ゥォブル位相誤差の比率を切り換えるゥォブルゲ インセレクタ 205と、データ位相誤差の比率を切り換えるデータゲインセレクタ 206と 、ゥォブルゲインセレクタ 205とデータゲインセレクタ 206の選択論理を決定する状態 判定部 207と、ゲイン制御されたゥォブル位相誤差とデータ位相誤差とを加算しなが ら動作する位相誤差カウンタ 208と、位相誤差カウンタ 208のカウント値に基づ 、て UPパルス信号と DOWNパルス信号を出力するパルス変換部 209とを備える。
[0170] 図 28は、状態判定部 207によるゥォブル位相誤差ゲインとデータ位相誤差ゲイン の切換論理を示すテーブルである。
[0171] 位相誤差加算部 132は、ヘッダ領域およびデータ領域力もアドレス情報およびデ ータを再生するときは、ゥォブル位相誤差の比率をデータ位相誤差の比率よりも低く 設定する。また、位相誤差加算部 132は、データ領域にデータを記録するときは、デ ータ位相誤差の比率をゥォブル位相誤差の比率よりも低く設定する。
[0172] データ領域の処理において、ゥォブル信号の振幅検出部 122から入力されるゥォ ブル振幅値が所定の閾値を下回る場合、位相誤差加算部 132は、ゥォブル信号が 正常に再生されて 、な 、と判断し、制御条件（ 1)の「ゥォブル振幅小さ 、」の状態とな り、ゥォブル位相誤差ゲインを OFFとする。データ位相誤差ゲインはそれまでと同じ 状態のまま変更しない。これによつて、光ディスク媒体 100のトラック上の傷や汚れが 原因でゥォブル信号の振幅が正常に得られな 、箇所にぉ 、ては、ゥォブル信号の信 頼性が低 、ため、クロック信号の周波数の制御にはゥォブル位相誤差は用いな ヽ状 態になる。
[0173] データ信号の振幅検出部 131から入力されるデータ振幅値が所定の閾値を下回る 場合、位相誤差加算部 132は、データ信号が正常に再生されていないと判断し、制 御条件（2)の「データ振幅小さ!/、」の状態となり、データ位相誤差ゲインを OFFとする 。ゥォブル位相誤差ゲインはそれまでと同じ状態のまま変更しない。これによつて、光 ディスク媒体 100のトラック上の傷や汚れが原因でデータ信号の振幅が正常に得ら れない箇所や、データを記録する際に光ビームのパワーが弱くデータが正常に記録 できていない箇所においては、データ信号の信頼性が低いため、クロック信号の周 波数の制御にはデータ位相誤差は用いな ヽ状態になる。
[0174] 記録再生アクセス制御部 108によりヘッダ領域の再生を指示されている場合、位相 誤差加算部 132は、制御条件（3)の「ヘッダ領域再生」の状態となる。ヘッダ領域で はトラックはゥォブリングされておらず、アドレス情報を示すデータが記録されて 、るた め、ゥォブル位相誤差ゲインを OFF、データ位相誤差ゲインを通常ゲインとし、デー タ位相誤差のみで制御を行う。
[0175] また、データ領域の再生を指示されている場合、位相誤差加算部 132は、制御条 件 (4)の「データ領域再生」の状態となる。データ領域ではトラックはゥォブリングされ ているが、データの再生のみ最適に行えばよいため、ゥォブル位相誤差ゲインを OF F、データ位相誤差ゲインを通常ゲインとし、データ位相誤差のみで制御を行う。
[0176] データ領域の記録を指示されている場合、位相誤差加算部 132は、制御条件（5) の「データ領域記録」の状態となる。データをトラックのゥォブリングに同期して記録で きるようにするため、ゥォブル位相誤差ゲインを通常ゲイン、データ位相誤差ゲインを OFFとし、ゥォブル位相誤差のみで制御を行う。
[0177] データ領域においてデータの記録も再生も行わない場合、位相誤差加算部 132は 、次のセクタのヘッダ領域までのデータ領域の区間を正確に補間するため、ゥォブル 位相誤差ゲインを通常ゲイン、データ位相誤差ゲインを OFFとし、ゥォブル位相誤差 のみで制御を行う。
[0178] 次に、図 29を参照して、上述した本実施形態のクロック信号生成装置 120の動作 を説明する。
[0179] 図 29は、ヘッダ領域再生の状態、データ領域再生の状態、データ領域記録の状態 、データ領域非記録再生の状態の動作を示すタイミング図である。図 29 (a)は、へッ ダ領域とデータ領域を有するトラックを示している。図 29 (b)は、データ領域の再生を 指示する再生ゲート信号を示している。図 29 (c)は、データ領域の記録を指示する 記録ゲート信号を示している。図 29 (d)は、ヘッダ領域を検出したことを示すヘッダ 検出信号を示している。図 29 (e)は、ゥォブル位相誤差を示している。図 29 (f)は、 データ位相誤差を示している。図 29 (g)は、ゥォブル位相誤差とデータ位相誤差の それぞれのゲインを示している。図 29 (h)は、クロック信号の周波数を示している。図 29 (i)は、データ領域の補間動作を示している。
[0180] ヘッダ領域を示すヘッダ検出信号（図 29 (d) )が出力されている区間では、位相誤 差加算部 132はヘッダ領域再生の状態となり、ゥォブルの位相誤差ゲイン（図 29 (g) )は OFF、データの位相誤差ゲインは通常ゲインとなる。また、ヘッダ領域において は、続くデータ領域の区間を補間し、次セクタのヘッダ領域の位置を予測するために 、図 29 (i)に示すようにクロック信号の周波数を計測し、その計測値に基づいてデー タ領域の区間を補間する。
[0181] データの再生を指示する再生ゲート信号（図 29 (b) )がデータ領域において出力さ れている場合、位相誤差加算部 132はデータ領域再生の状態となり、ゥォブルの位 相誤差ゲイン（図 29 (g) )を OFF、データの位相誤差ゲインを通常ゲインとする。これ により、図 29 (h)に示すように、データ信号のチャネル周波数が標準周波数 (ゥォブ ル信号の周波数)よりやや高 、状態にあつたとしても、データ位相誤差（図 29 (f) )の みで制御を行っているため、良好に再生することができる。
[0182] データの記録を指示する記録ゲート信号（図 29 (c) )がデータ領域において出力さ れている場合、位相誤差加算部 132はデータ領域記録の状態となり、ゥォブルの位 相誤差ゲイン（図 29 (g) )を通常ゲイン、データの位相誤差ゲインを OFFとする。ゥォ ブル位相誤差（図 29 (e) )のみでクロック信号を制御するため、ゥォブル形状に同期 してデータを記録することができる。
[0183] データ領域にお 、て再生ゲート信号（図 29 (b) )も記録ゲート信号（図 29 (c) )も出 力されていない場合、位相誤差加算部 132はデータ領域非記録再生の状態となり、 ゥォブルの位相誤差ゲイン（図 29 (g) )を通常ゲイン、データの位相誤差ゲインを OF Fとする。データ領域のゥォブリングによるチャネル周波数と、ヘッダ領域のデータの チャネル周波数とは同一であるため、データ領域の区間をゥォブル位相誤差（図 29 ( e) )のみで制御する状態にしておくことにより、次のセクタのヘッダ領域の再生の開始 時点において周波数誤差がない状態であるため、アドレス情報の再生を安定して行 うことが可能となる。
[0184] また、ゥォブル信号振幅が小さい状態、データ信号振幅が小さい状態については、 前述の実施形態 1で説明した動作と同様の動作となる。
[0185] 以上説明したように、実施形態 3によれば、アドレス情報が記録されたヘッダ領域と データの記録再生を行うデータ領域とを有する光ディスク媒体に対するデータの記 録再生において、記録の際に用いるクロック信号と再生の際に用いるクロック信号を 同一の VCOから生成することにより、安価で消費電力が小さい光ディスク装置および クロック信号生成装置を実現することができる。
[0186] また、本発明のクロック信号生成装置を備える LSIで使用するクロック信号の種類を 削減し、構成を簡素化することができる。
[0187] また、ゥォブル信号とデータ信号の再生状態、ヘッダ領域とデータ領域に応じてゥ ォブル位相誤差とデータ位相誤差のゲインを制御することにより、安定したヘッダ領 域の再生とデータの記録再生を両立することができる。
[0188] なお、本発明の光ディスク装置およびクロック信号生成装置の各構成要素は、ハー ドウエアにより実現されてもよいし、ソフトウェアにより実現されてもよい。例えば、上述 したクロック信号生成処理が、コンピュータにより実行可能なプログラムおよびコンピ ユータにより実現されてもょ 、。
[0189] また、本発明のクロック信号生成装置は、例えば、半導体集積回路、クロック信号生 成処理プログラムが記録された ROM、クロック信号生成処理プログラムが（プレ)イン ストールされた RAM、ダウンロードされたクロック信号生成処理プログラムがインスト ールされた RAM等、およびこれらの組み合わせにより実現され得る。
[0190] 本発明のクロック信号生成装置は集積回路である LSIとして実現され得る。クロック 信号生成装置が備える構成要素は個別に 1チップ化されてもよいし、一部または全 てを含むように 1チップィ匕されてもよい。
[0191] ここでは、集積回路を LSIと呼んだ力 集積度の違いにより、 IC、 LSI,スーパー LS I、ウノレ卜ラ LSIと呼称されることちある。
[0192] また、本発明の集積回路は LSIに限るものではなぐ専用回路または汎用プロセッ サで実現してもよい。 LSI製造後にプログラムすることが可能な FPGA (Field Progr ammable Gate Array)や、 LSI内部の回路セルの接続や設定を再構成可能なリ コンフィギユラブル ·プロセッサを利用してもよ 、。
[0193] さらには、半導体技術の進歩または派生する別技術により LSIに置き換わる集積回 路化の技術が登場すれば、当然、その技術を用いて機能ブロックの集積ィ匕を行って もよ 、。バイオ技術の適応等が可能性としてあり得る。
[0194] 本発明は、ゥォブル信号を再生するためのクロック信号とデータ信号を再生するた めのクロック信号を同一とする。これにより、ゥォブル信号およびデータ信号の両方の 安定な再生性能を確保しながら、高価で消費電力の大きいアナログ部品である VCO を削減することができる。また、関連するデータ記録系回路とデータ再生系回路の構 成を簡素化することにより LSIの低コストィ匕を実現することができる。
産業上の利用可能性
[0195] 本発明は、クロック信号を用いてデータの記録再生を行う技術分野で特に有用であ る。

Claims

請求の範囲
[1] クロック信号を生成するクロック信号生成装置であって、
前記クロック信号生成装置は、
光ディスク媒体が有するトラックのゥォブル形状力 得られるゥォブル信号と、前記ク ロック信号との位相誤差であるゥォブル位相誤差を検出するゥォブル位相誤差検出 部と、
前記光ディスク媒体に記録されたデータから得られるデータ信号と、前記クロック信 号との位相誤差であるデータ位相誤差を検出するデータ位相誤差検出部と、 前記ゥォブル位相誤差および前記データ位相誤差に基づ 、て、前記クロック信号 の周波数を制御する周波数制御信号を生成する周波数制御部と、
前記周波数制御信号に応じた周波数の前記クロック信号を生成するクロック発振部 と
を備える、クロック信号生成装置。
[2] 前記周波数制御部は、前記ゥォブル位相誤差と前記データ位相誤差とを加算した 加算値に応じて前記周波数制御信号を生成し、
前記周波数制御部は、前記ゥォブル信号および前記データ信号の状態に応じて、 前記加算を行うときの前記ゥォブル位相誤差と前記データ位相誤差との比率を変更 する、請求項 1に記載のクロック信号生成装置。
[3] 前記周波数制御部は、前記ゥォブル信号および前記データ信号の品質に応じて、 前記比率を変更する、請求項 2に記載のクロック信号生成装置。
[4] 前記周波数制御部は、前記ゥォブル信号の振幅が第 1の閾値よりも小さいときは、 前記ゥォブル位相誤差の比率を前記データ位相誤差の比率よりも低くし、
前記周波数制御部は、前記データ信号の振幅が第 2の閾値よりも小さいときは、前 記データ位相誤差の比率を前記ゥォブル位相誤差の比率よりも低くする、請求項 2に 記載のクロック信号生成装置。
[5] 前記トラックのゥォブル形状の一部は、周波数変調または位相変調されており、 前記周波数制御部は、前記周波数変調または前記位相変調されたゥォブル形状 に応じたゥォブル信号が検出される区間では、前記ゥォブル位相誤差の比率を前記 データ位相誤差の比率よりも低くする、請求項 2に記載のクロック信号生成装置。
[6] 前記周波数制御部は、前記ゥォブル信号および前記データ信号の少なくとも一方 と前記クロック信号との同期状態に応じて、前記比率を変更する、請求項 2に記載の クロック信号生成装置。
[7] 前記周波数制御部は、前記ゥォブル位相誤差の絶対値が第 1の閾値よりも大きい 場合は、前記ゥォブル位相誤差の比率を前記データ位相誤差の比率よりも高くし、 前記周波数制御部は、前記データ位相誤差の絶対値が第 2の閾値よりも大きい場 合は、前記データ位相誤差の比率を前記ゥォブル位相誤差の比率よりも高くする、 請求項 2に記載のクロック信号生成装置。
[8] 前記周波数制御部は、前記ゥォブル信号の位相と前記クロック信号の位相とがロッ ク状態でな!、ときは、前記データ位相誤差の比率を前記ゥォブル位相誤差の比率よ りも低くし、
前記ロック状態になった後は、前記周波数制御部は、前記ロック状態にないときょり も前記データ位相誤差の比率を高くする、請求項 2に記載のクロック信号生成装置。
[9] 前記トラックのゥォブル形状の一部は、周波数変調または位相変調されており、 前記周波数変調または前記位相変調されたゥォブル形状の検出率が所定の閾値 よりも低い場合は、前記周波数制御部は、前記ゥォブル位相誤差の比率を前記デー タ位相誤差の比率よりも高くする、請求項 2に記載のクロック信号生成装置。
[10] 前記光ディスク媒体のトラックには所定の間隔でフレーム同期マークが配置されて おり、
前記周波数制御部は、前記フレーム同期マークの検出率が所定の閾値よりも低い 場合は、前記データ位相誤差の比率を前記ゥォブル位相誤差の比率よりも高くする 、請求項 2に記載のクロック信号生成装置。
[11] 前記光ディスク媒体のトラックには所定の間隔でフレーム同期マークが配置されて おり、
前記周波数制御部は、前記フレーム同期マークが検出される間隔が所定の間隔よ り長 、または短 、場合は、前記データ位相誤差の比率を前記ゥォブル位相誤差の比 率よりも高くする、請求項 2に記載のクロック信号生成装置。
[12] 前記周波数制御部は、前記ゥォブル位相誤差と前記データ位相誤差とを加算した 加算値に応じて前記周波数制御信号を生成し、
前記周波数制御部は、前記クロック信号生成装置が搭載される光ディスク装置の 動作モードに応じて、前記加算を行うときの前記ゥォブル位相誤差と前記データ信号 との比率を変更する、請求項 1に記載のクロック信号生成装置。
[13] 前記周波数制御部は、前記光ディスク媒体にデータを記録して 、るときは、前記デ ータ位相誤差の比率を前記ゥォブル位相誤差の比率よりも低くする、請求項 12に記 載のクロック信号生成装置。
[14] 前記ゥォブル位相誤差および前記データ位相誤差に対する前記クロック発振部の 応答性は、前記光ディスク媒体にデータを記録しているときよりも、前記光ディスク媒 体力もデータを再生しているときの方が高い、請求項 12に記載のクロック信号生成装 置。
[15] 前記光ディスク媒体の記録済みデータに同期するようにリンキング記録を行う場合 、前記周波数制御部は、記録開始までは前記データ位相誤差の比率を前記ゥォブ ル位相誤差の比率よりも高くし、記録開始後は前記データ位相誤差の比率を前記ゥ ォブル位相誤差の比率よりも低くする、請求項 12に記載のクロック信号生成装置。
[16] 前記トラックは、データを記録するデータ領域と、前記データ領域に対応したァドレ ス情報を含むヘッダ領域とを備え、
前記周波数制御部は、前記ヘッダ領域および前記データ領域からアドレス情報お よびデータを再生するときは、前記ゥォブル位相誤差の比率を前記データ位相誤差 の比率よりも低くし、
前記周波数制御部は、前記データ領域にデータを記録するときは、前記データ位 相誤差の比率を前記ゥォブル位相誤差の比率よりも低くする、請求項 12に記載のク ロック信号生成装置。
[17] 前記ヘッダ領域にアクセスしているときの前記クロック信号の周波数を検出し、前記 検出した周波数に基づいて前記ヘッダ領域に続く前記データ領域の長さを推定し、 次に続くヘッダ領域の位置を判断する制御部をさらに備える、請求項 16に記載のク ロック信号生成装置。
[18] 前記データ位相誤差検出部は、
前記クロック信号に同期して前記データ信号をサンプリングし、前記データ信号に 対応するデジタルデータ信号を出力するサンプリング部と、
前記デジタルデータ信号を補間して、補間デジタル信号を出力する補間フィルタ部 と、
前記補間デジタル信号から前記データ位相誤差を検出するデジタルデータ位相誤 差検出部と、
前記データ位相誤差に基づいて前記補間フィルタ部のフィルタ係数を制御する位 相同期制御部と、
を備える、請求項 1に記載のクロック信号生成装置。
[19] 前記ゥォブル位相誤差検出部は、
前記クロック信号を M分周（Mは 1以上の整数)した第 1分周クロック信号を出力す る第 1分周部と、
前記第 1分周クロック信号に同期して前記ゥォブル信号をサンプリングし、前記ゥォ ブル信号に対応するデジタルゥォブル信号を出力する第 1サンプリング部と、 前記デジタルゥォブル信号カゝら前記ゥォブル位相誤差を検出するデジタルゥォブル 位相誤差検出部と
を備え、
前記データ位相誤差検出部は、
前記クロック信号を N分周（Nは 1以上の整数)した第 2分周クロック信号を出力する 第 2分周部と、
前記第 2の分周クロック信号に同期して前記データ信号をサンプリングし、前記デ ータ信号に対応するデジタルデータ信号を出力する第 2サンプリング部と、
前記デジタルデータ信号から前記データ位相誤差を検出するデジタルデータ位相 誤差検出部と
を備える、請求項 1に記載のクロック信号生成装置。
[20] 請求項 1に記載のクロック信号生成装置と、
前記光ディスク媒体からの反射光に応じた信号を出力する光ヘッド部と、 前記光ヘッド部の出力信号から前記ゥォブル信号および前記データ信号を抽出し て前記クロック信号生成装置へ出力するアナログ信号処理部と
を備えた、光ディスク装置。
[21] クロック信号を生成する方法であって、
光ディスク媒体が有するトラックのゥォブル形状力 得られるゥォブル信号と、前記ク ロック信号との位相誤差であるゥォブル位相誤差を検出するステップと、
前記光ディスク媒体に記録されたデータから得られるデータ信号と、前記クロック信 号との位相誤差であるデータ位相誤差を検出するステップと、
前記ゥォブル位相誤差および前記データ位相誤差に基づ 、て、前記クロック信号 の周波数を制御する周波数制御信号を生成するステップと、
前記周波数制御信号に応じた周波数の前記クロック信号を生成するステップと を包含する、方法。
[22] 前記光ディスク媒体からの反射光に応じた信号を出力するステップと、
前記反射光に応じた信号力 前記ゥォブル信号および前記データ信号を抽出する ステップと
をさらに包含する、請求項 21に記載の方法。
[23] クロック信号生成処理をコンピュータに実行させるプログラムであって、
前記クロック信号生成処理は、
光ディスク媒体が有するトラックのゥォブル形状力 得られるゥォブル信号と、クロッ ク信号との位相誤差であるゥォブル位相誤差を検出するステップと、
前記光ディスク媒体に記録されたデータから得られるデータ信号と、前記クロック信 号との位相誤差であるデータ位相誤差を検出するステップと、
前記ゥォブル位相誤差および前記データ位相誤差に基づ 、て、前記クロック信号 の周波数を制御する周波数制御信号を生成するステップと、
前記周波数制御信号に応じた周波数の前記クロック信号を生成するステップと を包含する、プログラム。
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