JP2005276412A - 動的な等化器最適化を行うための装置 - Google Patents
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Abstract
【課題】データ・チャネルにおけるデータ信号検出において、動的な等化器最適化を行うための装置が必要である。
【解決手段】動的等化器最適化のための装置が開示される。本発明は上記課題を、最初に既知のパターンをディスクに書き込んだりすでにディスク上に書き込まれたデータの知識を事前に得ることなく直接的な方法と同じソリューションに収束する等化器係数更新を提供することによって解決する。適応余弦関数はDFIRフィルタ932のタップ・セットのみ、余弦等化器940のj、kパラメータのみ、あるいはDFIRフィルタ932のタップ・セットと余弦等化器940のj、kパラメータの両方を修正する。LMSアルゴリズムなどの別のアルゴリズムは余弦アルゴリズムによって修正されないパラメータを修正するために使用できる。
【選択図】図9
【解決手段】動的等化器最適化のための装置が開示される。本発明は上記課題を、最初に既知のパターンをディスクに書き込んだりすでにディスク上に書き込まれたデータの知識を事前に得ることなく直接的な方法と同じソリューションに収束する等化器係数更新を提供することによって解決する。適応余弦関数はDFIRフィルタ932のタップ・セットのみ、余弦等化器940のj、kパラメータのみ、あるいはDFIRフィルタ932のタップ・セットと余弦等化器940のj、kパラメータの両方を修正する。LMSアルゴリズムなどの別のアルゴリズムは余弦アルゴリズムによって修正されないパラメータを修正するために使用できる。
【選択図】図9
Description
本開示は一般的にはデータ・チャネルにおけるデータ信号検出に関しており、より具体的には動的な等化器最適化を行うための装置に関するものである。
コンピュータのハードウエア及びソフトウエア技術が引き続き進歩しており、コンピュータ・ソフトウエア及びデータを保存するためのより大容量でしかもより高速な大容量記憶装置のニーズは引き続き増大している。電子データベースおよびマルチメディア・アプリケーションなどのコンピュータ・アプリケーションは大量のディスク記憶スペースを必要としている。
大容量記憶装置メーカーは大容量データの高速ハード・ディスク・ドライブを一層の低コストで生産しようとしている。高速ハード・ディスク・ドライブはデータをより高速に記憶し検索できる装置である。ディスク・ドライブの高速化及び大容量化の一側面は面積密度を改良し増大することである。面積密度はデータの保存検索方法を改良することによって増大することができる。
一般的に、ハード・ディスク・ドライブなどの大容量記憶装置及びシステムは回転ディスクあるいはプラターなどの磁気記憶媒体、スピンドル・モータ、記録/再生ヘッド、アクチュエータ、プリアンプ、読み取りチャネル、書き込みチャネル、サーボ・コントローラあるいはデジタル信号プロセッサ、及びハード・ディスク・ドライブの動作を制御し、ハード・ディスク・ドライブとホストあるいはシステム・バスとの適切なインターフェースを提供するための制御回路を含んでいる。読み取りチャネル、書き込みチャネル、サーボ・コントローラ、及びメモリはデータ・チャネルと呼ばれる一体化された回路として実装することもできる。この制御回路はハード・ディスク・ドライブの動作中に制御プログラムあるいは命令を実行するためのマイクロプロセッサを含んでいることが多い。
ハード・ディスク・ドライブはデータを記憶し検索する際に書き込み及び読み取り動作を行う。一般的なハード・ディスク・ドライブはデータをホスト・インターフェースからその制御回路に転送することによって書き込み動作を行う。そうすると制御回路はローカル・ダイナミック・ランダム・アクセス・メモリにそのデータを保存する。制御回路プロセッサは書き込みチャネルを介してディスク・プラターに情報を提供できるように一連のイベントをスケジュール管理する。この制御回路は記録/再生ヘッドを適切なトラックに移動させてそのトラックの適切なセクタの位置を定める。最後に、ハード・ディスク・ドライブ制御回路はダイナミック・ランダム・アクセス・メモリからディスク・プラターの位置決めされたセクタに書き込みチャネル介してデータを転送する。1つのセクタは通常512バイトのユーザ・データに相当する固定データ記憶割り当てを有している。書き込みクロックは書き込みチャネル内の書き込み動作のタイミングを制御する。この書き込みチャネルは後でより安定して検索できるようにデータをコード化することができる。
読み取り動作においては、再生ヘッドを適切に位置決めして読み取るべき適切なセクタの場所を決め、そのディスクに以前書き込まれたデータを読み取る。記録/再生ヘッドはディスク・プラターの磁束の変化を感知して、対応するアナログ読み取り信号を発生させる。読み取りチャネルはこのアナログ信号を受信して、その信号を調整し、その信号から0と1を検出する。読み取りチャネルは自動ゲイン制御(AGC)技術を用いて適切なレベルに信号を増幅することによってその信号を調節する。そして次に読み取りチャネルはその信号をフィルタリングして望ましくない周波数ノイズを除去し、チャネルを等化し、その信号から0と1を検出し、その2値データを制御回路用にフォーマット化する。この2値あるいはデジタル・データは次に読み取りチャネルから転送されて、制御回路のDRAM内に保存される。次にプロセッサはデータが伝送可能であることをホストに知らせる。読み取りクロックは読み取りチャネルの読み取り動作のタイミングを制御する。
ディスク・プラターが作動すると、記録/再生ヘッドは特定のトラック上に位置あわせあるいは存在しなければならない。これはサーボ・ウェッジと呼ばれるディスクから補助情報を読み取ることによって達成される。サーボ・ウェッジは半径方向とトラックの周方向の両方でのヘッドの位置を示す。データ・チャネルがこの位置情報を受け取るので、サーボ・コントローラは引き続きヘッドをそのトラック上に適切に位置決めすることができる。
従来のハード・ディスク・ドライブあるいは読み取りチャネルは磁気媒体上に保存されたアナログ情報からデジタル情報を抽出あるいは検出するためにピーク検出として知られている技術を用いていた。この技術においては、波形がレベル検出され、そして、波形レベルがサンプリング・ウィンドウ中に閾値以上であれば、データは“1”とみなされる。より最近は面積密度を改良するために、個別時間信号処理を用いてディスクに書き込まれたオリジナル・データを再構成する最新の技術が読み取りチャネル電子技術で用いられている。これらの技術においては、データはデータ・リカバリ・クロックを用いて同期的にサンプリングされる。そしてサンプルを、信号処理理論を用いて一連の数学的演算を介して処理している。
同期的にサンプリングされるデータ・チャネルにはいくつかのタイプがある。部分応答、最大尤度(PRML)、拡張されたPRML(EPRML)、強化拡張されたPRML(EEPRML)、固定遅延ツリー検索(FDTS)、そして決定フィードバック等化(DFE)などが個別時間信号処理技術を用いて同期的にサンプリングされたデータ・チャネルの異なるタイプとして例示される。これらのシステムの多くで行われる最大尤度検出は、通常ビタビ・アルゴリズムを実装するビタビ検出装置によって実行される。
同期的にサンプリングされるデータ・チャネルや読み取りチャネルは一般に読み取り作業を実行するための混合モード回路を必要とする。上記回路はアナログ信号増幅、自動ゲイン制御(AGC)、連続時間フィルタリング、信号サンプリング、個別時間処理操作、タイミング・リカバリ、信号検出、及びフォーマット設定などの機能を行うことができる。同期的にサンプリングされる全てのデータ・チャネルにおいて、読み取り作業中の重要な目的は最も高いノイズ環境でも最低のビット誤り率で正確にデータを取得することである。
磁気及び光学記録システムの記録密度を制限する基本的な影響のひとつに符号間干渉(ISI)がある。この影響はヘッドと媒体の組み合わせで生じる帯域制限の性質によるもので、媒体上に順次記録される遷移のために応答が重複するという結果を招く。つまり、ある時間の瞬間において、媒体からの出力信号はその瞬間の入力符号による応答だけでなく以前に記録された符号からの応答によって構成される。この重複の量と範囲は線記録密度が増すにつれて増加し、通常非常に複雑で、単純な装置では解明が難しい符号間のパターンの重複が発生する。
受信信号を等化するためには有限インパルス応答フィルタリングが使用できる。例えば、通信チャネルにより導入される符号間干渉を低減するために、適応フィルタを用いてかなり精密な等化を行うことができる。しかし、適応フィルタはノイズ削除、線形予測、適応信号の増強、適応制御にも使用できる。
適応フィルタは自己調節可能なデジタル・フィルタであり、多種多様な信号条件に応じて異なるフィルタ特性を必要とするアプリケーションで使用される。適応フィルタは係数を更新する能力を備えている。適応フィルタに対する係数は係数生成装置から新規の係数をフィルタに送信することにより更新される。係数生成装置は着信する信号に応じて係数を修正する適応アルゴリズムである。
等化器性能の重要な特徴はその収束にある。最初にある程度のトレーニング期間を経ると、適用等化器の係数は適切なアルゴリズムに従って決定指向の方法で連続的に調整可能となる。このモードにおいて、送信順の最終受信器推定(必ずしも正確ではない)から誤差信号が出される。通常の動作では、受信器の決定は高い確率で正確であるため、誤差推定は適応等化器が精密な等化を維持するには十分正確である場合が多い。さらに、決定指向の適応等化器はチャネル特性の低速振動やサンプリング位相の緩慢な変動(ジッター)といった受信器入力側の線形摂動をトラックすることができる。
従って、有限インパルス応答フィルタを記述する望ましい等化器タップを決定するためには適切なアルゴリズムを使用しなければならない。この問題を解決する直接的な方法は、ディスクに既知のパターンを書き込み、そのパターンをリードバックし、書き込まれたパターンをデコンボリューション処理してシステム応答を得ることにより等化器タップの連立方程式を直接解くというものである。この方法は最初に既知のパターンをディスクに書き込む必要がある。
もう1つの(よく)知られたソリューションはLMS(リースト・ミーン・スクエア)アルゴリズムである。最小2乗(LMS)誤差適応フィルタリング方式は、非特許文献1に記載されている。符号間干渉を低減するための適応等化器におけるLMSの使用については、非特許文献2で論じられている。
「B.Widrow and M.E.Hoff、Jr.、"Adaptive Switching Circuits"in IRE Wescon Conv.Rec.、Part 4.pp.96-104、August 1960」
「S.U.H.Qureshi、"Adaptive Equalization"、Proc.IEEE、Vol.73、No.9、pp.1349-1387、September 1987」
LMS等化器では、等化器フィルタ係数が、等化器の出力時における全てのISI期間とノイズ電力の2乗和である平均2乗誤差を最小にするために選択される。従ってLMS等化器は、その出力時に、等化器の時間範囲と等化器による遅延の制約条件内で信号対歪み比を最大にする。正規のデータ送信を始める前に、トレーニング期間中に未知のチャネル用のLMS等化器を自動合成することができる。これは通常、一連の連立方程式の反復解法を伴う。上記トレーニング期間中に既知の信号が送信され、チャネル特性に関する情報を取得するためにその信号の同期バージョンが受信器で生成される。トレーニング信号は周期的な孤立パルス、または周知の最長シフト・レジスタや擬似ノイズ・シーケンスなどの広範な同一スペクトルを含む連続シーケンスで構成することができる。しかし、LMS等化器の収束速度は比較的遅いため帯域幅がトレーニング・シーケンスのために消費されてしまう。しかもLMSソリューションは直接的な方法と同じソリューションに収束しない。
従って、動的な等化器最適化を行うための装置が必要であることが理解されよう。
上記従来技術の限界を克服するとともに本明細書を読み理解するうえで明らかになるその他の制約を克服するために、本発明は動的な等化器最適化を行うための装置を開示する。
本発明は直接的な方法と同じソリューションに収束する等化器係数更新を提供することにより、最初に既知のパターンをディスクに書き込んだり、すでにディスクに書き込まれたデータの知識を事前に得ることなく上記の問題を解決する。適応余弦関数はDFIRタップ・セットのみ、すなわち余弦等化器のjパラメータとkパラメータのみを修正するか、あるいはDFIRフィルタのタップ・セットと余弦等化器のパラメータj、kの両方を修正するために使用できる。LMSアルゴリズムなどの別のアルゴリズムは余弦アルゴリズムで修正されないパラメータを修正するために使用できる。
本発明の原理に基づく読み取りチャネルは、デジタル信号を等化して、等化された再生信号を提供するように構成された等化器と、等化された再生信号を受信してその再生信号を記録媒体に記憶されたデータを示すデジタル出力信号に変換することができるビタビ検出装置とで構成され、上記等化器が余弦関数に基づいて等化器係数を適応的に更新する係数学習回路を用いて実装される。
本発明の別の実施形態では波形等化器が提供される。波形等化器は再生信号の伝播を遅らせる遅延要素と、所定の係数を再生信号と遅延要素からの遅延信号で掛け合わせる複数の乗算器と、上記複数の乗算器のそれぞれについて所定の係数を適応的に更新する係数学習回路と、上記複数の乗算器からの出力を加算する加算器とを有し、上記係数学習回路が余弦関数に基づいて等化器係数を適応的に更新する。
本発明の別の実施形態では信号処理システムが提供される。信号処理システムは内部にデータを記憶するためのメモリと、上記メモリに結合されてデジタル信号を等化することで等化された再生信号を提供するプロセッサとを有し、上記プロセッサが余弦関数に基づいて等化器係数を適応的に更新する。
本発明の別の実施形態では磁気記憶装置が提供される。磁気記憶装置はデータを記録するための磁気記憶媒体と、上記磁気記憶媒体を駆動するためのモータと、上記磁気記憶媒体上のデータを書き込み及び読み取るためのヘッドと、上記磁気記憶媒体に対してヘッドを位置づけするためのアクチュエータと、そして上記磁気記憶媒体上のコード化された信号を処理するデータ・チャネルであって、デジタル信号を等化して、等化された再生信号を提供するように構成された等化器と、等化された再生信号を受信してその再生信号を記録媒体に記憶されたデータを示すデジタル出力信号に変換することができるビタビ検出装置とで構成されるデータ・チャネルを有し、上記等化器が余弦関数に基づいて等化器関数を適応的に更新する係数学習回路を用いて実装される。
本発明の別の実施形態では別の読み取りチャネルが提供される。この読み取りチャネルはデジタル信号を等化し、等化された再生信号を提供するための手段と、上記等化手段に結合されて等化された再生信号を受信することによりその再生信号を記録媒体上に記憶されたデータを示すデジタル出力信号に変換する手段とを有し、上記等化手段が余弦関数に基づいて上記等化手段の関数を適応的に更新するための手段を用いて実装される。
本発明の別の実施形態では別の波形等化器が提供される。この波形等化器は再生信号の伝播を遅らせる手段と、所定の係数を再生信号と上記遅延手段からの遅延信号で掛け合わせる手段と、所定の係数を上記乗算手段のために適応的に更新する手段と、上記乗算手段からの出力を加算する手段とを有し、上記所定の関数を適応的に更新する手段が余弦関数に基づいて所定の係数を更新する。
本発明を特徴づけるこれらの利点及び他の各種利点と新規性の特徴は附属の特許請求の範囲に詳細に指摘され、かつ本発明の一部を形成するものである。しかし、本発明とその利点及びその使用から得られる目的をより一層理解するために、本発明の一部を形成する図面と付随の記述事項に基づいて本発明に係る装置の具体例の説明を行う。
本発明によれば、動的な等化器最適化を行うための装置を提供することができる。
ここで図面を参照するが、全図を通じて対応する部分には同様の符号を付している。以下の実施形態の説明ではその一部を形成する添付図面への参照を行うが、これらの図面では本発明を実施できる具体的な実施形態が図解されている。なお、本発明の範囲から逸脱せずに構造上の変更が可能であることから、別の実施形態も利用できる。
本発明は動的等化器最適化を行うための装置を提供する。本発明は、最初に既知のパターンをディスクに書き込むことなく、またすでにディスクに書き込まれたデータの知識を事前に得ることなく、直接的な方法と同一のソリューションに収束する等化器係数更新を提供する。適応余弦関数はDFIRタップ・セットのみ、すなわち余弦等化器のj、kパラメータのみを修正するか、あるいはDFIRフィルタのタップ・セットと余弦等化器のj、kパラメータの両方を修正するために使用できる。LMSアルゴリズムなどの別のアルゴリズムは余弦アルゴリズムで修正されないパラメータを修正するために使用できる。
図1は本発明の1実施形態に係る記憶システム100の説明図である。図1ではトランスデューサ110がアクチュエータ120の管理下にある。アクチュエータ120はトランスデューサ110の位置を制御する。トランスデューサ110は磁気媒体130上のデータの読み取りと書き込みを行う。読み取り/書き込み信号はデータ・チャネル140に渡される。信号処理システム150はアクチュエータ120を制御してデータ・チャネル140の信号を処理する。さらに、媒体変換装置160は信号処理システム150によって制御され、磁気媒体130をトランスデューサ110に対して移動させる。しかし、本発明は記憶システム100のタイプや記憶システム100内で使用される媒体130のタイプを特に限定するものではない。
図2は本発明の1実施形態に係る磁気ディスク・ドライブ装置200のブロック図である。図2ではディスク210がスピンドル・モータ234によって回転し、各ヘッド212が対応するそれぞれのディスク210の表面に位置づけられる。ヘッド212はE型ブロック・アセンブリ214からディスク210に延びた対応するサーボ・アームに取り付けられる。ブロック・アセンブリ214は、ブロック・アセンブリ214を移動させて、1つ以上のディスク210の所定位置からデータを読み込む又は所定位置にデータを書き込むためにヘッド212の位置に移動する付属の回転式ボイス・コイル・アクチュエータ230を有している。
プリアンプ216はヘッド212で取り込まれた信号を前置増幅して、読み取り動作中に増幅された信号を読み取り/書き込み・チャネル回路218に提供する。書き込み動作中には、プリアンプ216が読み取り/書き込み・チャネル回路218からコード化された書き込みデータ信号をヘッド212に転送する。読み取り動作では、読み取り/書き込み・チャネル回路218がプリアンプ216で提供された読み取り信号からデータ・パルスを検出してそのデータ・パルスをデコードする。読み取り/書き込み・チャネル回路218はデコードされたデータ・パルスをディスク・データ・コントローラ(DDC)220に転送する。さらに、読み取り/書き込み・チャネル回路218はDDC220から受信した書き込みデータをデコードして、プリアンプ216にそのデコードされたデータを提供する。
DDC220は、ホスト・コンピュータ(図示せず)から受信したデータを、読み取り/書き込み・チャネル回路218とプリアンプ216を介してディスク210上に書き込むとともに、読み取りデータをディスク210からホスト・コンピュータに転送する。DDC220はまた、ホスト・コンピュータとマイクロコントローラ224の間のインターフェースを提供する。バッファRAM(ランダム・アクセス・メモリ)222はDDC220とホスト・コンピュータ、マイクロコントローラ224、及び読み取り/書き込み・チャネル回路218の間で転送されたデータを一時的に記憶する。マイクロコントローラ224は、ホスト・コンピュータからの読み取り命令や書き込み命令に従ってトラック検索機能とトラック追従機能を制御する。
ROM(リード・オンリー・メモリ)226はマイクロコントローラ224及び各種設定値のための制御プログラムを記憶する。サーボ・ドライバ228は、ヘッド212の位置制御を行うマイクロコントローラ224から発生する制御信号に応じて駆動アクチュエータ230のための駆動電流を発生させる。駆動電流はアクチュエータ230のボイス・コイルに適応される。アクチュエータ230はサーボ・ドライバ228から供給される駆動電流の方向と量に基づき、ディスク210に対してヘッド212を位置づけする。スピンドル・モータ・ドライバ232は、ディスク210を制御するために、マイクロコントローラ224から発生する制御値に基づきディスク210を回転させるスピンドル・モータ234を駆動する。
図3は、PRML検出を使用する図2の読み取り/書き込み・チャネル回路300のブロック図である。図3では、読み取り/書き込み・チャネル回路300は、読み取り/書き込み手段及び記録媒体を有する物理記録チャネル338と、記録媒体にデータを書き込むための書き込みチャネル回路340と、記録媒体からデータを読み取るための読み取りチャネル回路342とを含む。書き込みチャネル回路340はエンコーダ344と、プリコーダ346と、書き込み前置補償器348とで構成される。読み取りチャネル回路342は自動ゲイン制御(AGC)増幅器350と、ロー・パス・フィルタ(LPF)352と、アナログ・デジタル変換器(ADC)354と、適応等化器356と、ビタビ検出装置358と、ゲイン・コントローラ360と、タイミング・コントローラ362と、デコーダ364とで構成される。ビタビ検出装置358は照合フィルタ(図3に図示せず)を含む。
エンコーダ344は動作中、記録媒体に書き込むために入力された書き込みデータを所定のコードにコード化する。例えば、RLL(ラン・レングス・リミテッド)コードは隣接するゼロ(0)の数が特定の最大値と最小値の間でなければならないコードで、一般に上記所定コードのために使用される。しかし、本発明ではRLLに限らず他のコーディングも使用可能である。プリコーダ346は誤差伝播を防止するために含まれる。読み取り前置補償器348は記録/再生ヘッドから生じる非線形の影響を低減する。しかし、実際の記録チャネルの応答はこの転送関数と正確に一致するわけではないため、その後も若干の等化が常に必要となる。
自動ゲイン制御(AGC)増幅器350はディスクから読み取ったアナログ信号を増幅する。ロー・パス・フィルタ352はAGC増幅器350から高周波ノイズを除去し、AGC増幅器350から出力された信号を再構築する。ロー・パス・フィルタ352から出力された信号はアナログ・デジタル(A/D)変換器354によって個別のデジタル信号に変換される。そして変換されたデジタル信号は、符号間干渉(ISI)を適応的に制御して望ましい波形を生成する適応等化器356に適応される。ビタビ検出装置358は適応等化器356から出力された等化信号を受信して、その出力信号からコード化されたデータを生成する。デコーダ364はビタビ検出装置358から出力されたコード化データをデコードして最終的な読み取りデータを生成する。同時にアナログ信号エンベロープとデジタル処理のサンプリング・タイミングを補正するために、ゲイン・コントローラ360がAGC増幅器350のゲインを制御し、タイミング・コントローラ362がA/D変換器354のサンプリング・タイミングを制御する。
図4は本発明の1実施形態に係る等化器400の説明図である。図4では入力信号410がシフト・レジスタ回路412に送り込まれる。シフト・レジスタへの連続する各入力によってメモリ要素420の値がタップオフされる。タップされた信号は選択係数440によって乗算される430。そして乗算されたタップ信号450は加算され460、出力470を提供する。
図5は本発明の1実施形態に係る等化器500の各ステップでの信号を示す機能ブロック図である。図5では、入力時に、検出される書き込みビットak510が提供される。記録媒体からビットをリードバックする場合、例えば、各論理“1”は対極する2つのローレンツ型様の二重パルスである双ビット応答を生成するが、論理“0”は出力を全く生成しない。図5では、hk512がシステム双ビット応答を表している。従って、sk514はノイズなしのリードバック信号である。ノイズなしのリードバック信号sk514はノイズ不正リードバック信号nk520に結合されてノイズ的なリードバック信号xk530となる。ノイズ的なリードバック信号xk530はDFIRフィルタ・タップ重量wk540によって調節されてノイズ的な等化リードバック信号yk550を生成する。望ましい無ノイズ信号dk570は、検出される書き込みビットak510と、例えばPR4に対して(tk、tk−1、tk−2)=(1、0、−1)となるような目標応答tk560から導かれる。ノイズ的な等化リードバック信号yk550と望ましい無ノイズ信号dk570との差は、yk−dkの式で与えられる誤差信号ek580となる。
DFIRフィルタ・タップ重量wk540は、gを更新減衰ゲイン、f()を後述する関数として、wi=wi−g*f(ak−i)*ekの式で与えられる更新アルゴリズムに基づいて更新される。上述したように、DFIRフィルタ・タップ重量540を決定する直接的な方法は、ディスクに既知のパターンを書き込み、そのパターンをリードバックし、書き込まれたパターンをデコンボリューション処理してシステム応答を得た後に等化器タップ重量540の連立方程式を解くというものである。この方法では最初に既知のパターンをディスクに書き込む必要がある。より一般的には、wi=wi−g*xk−i *ekの式で与えられるLMSアルゴリズムがDFIRフィルタ・タップ重量540の更新に用いられる。LMS等化器では、等化器フィルタ係数が、等化器出力における全てのISI期間とノイズ電力の2乗和である平均2乗誤差を最小化するために選択される。しかしLMS等化器の収束速度は比較的遅く、帯域幅はトレーニング・シーケンスのために消費されてしまう。しかも、LMSソリューションは直接的な方法と同じソリューションに収束しない。
図6は、本発明の1実施形態に係るDFIRフィルタのタップ重量を更新するためのシステム600を示すブロック図である。図6では、既存のDFIRタップ重量610が所定のパラメータを有する余弦等化器620に適応されて新規のDFIRタップ重量630を提供する。上記パラメータについては以下で説明する。
余弦等化器620は、適正なスターティングDFIRタップ・セットがすでに存在し(例えば、製造段階で取得され)ており、若干の調整(例えば浮上量の変動、温度変動などの補正)のみが必要な場合に有利である。余弦等化器620は等化器タップを適応的に変更して全体の誤り率を改善するだけでなく、高速のデータ・リカバリ手順としても有益である。余弦等化器630は、最初に既知のパターンを書き込んだり、すでにディスクに書き込まれたデータの知識を事前に得ることなく、上記の直接的な方法と同じソリューションに収束する。
余弦等化器620はディスク上に存在するいかなる未知の顧客データでもリードバックするために使用できる。これは、ある特定のデータ・リカバリ状況において大きな効果を発揮する。例えば、低温時に書き込まれたデータを高温時にリードバックする場合などが考えられる。読み取りチャネルから見た有効なビット密度は温度変動によって大きく変化するため、必須の最適な等化器タップ設定に影響する。上記変化は、回復したセクタ上で直接動作するアルゴリズムを付加する際に自動的に考慮される。最初に既知のデータ・パターンの書き込みが必要なアルゴリズムを用いる場合、各セクタに対して読み取り温度を同様にすることは極めて困難だと考えられる。
図7は本発明の1実施形態に係るk余弦関数を示すダイアグラム700である。図7の余弦等化器ダイアグラム700はマグニチュード応答を調節するための単一パラメータkを含む。図7では、kを余弦等化器パラメータとして余弦等化器がk710、l720、k730で表されている。従って、4タップDFIRに既存タップw1、w2、w3、w4が付加されると、余弦等化器700のDFIRタップ重量はw1+kw2、kw1+w2+kw3、kw2+w3+kw4、kw3+w4の式で与えられる。Nタップで開始すると、コンボリューション処理はN+2タップとなるkパラメータを用いるために切り捨てが行われ、最終的な結果は最初と最後の2値を削除することによりNタップまで戻って切り捨てられる。
図8は本発明の別の実施形態に係るj、k余弦関数を示すダイアグラム800である。図8の余弦等化器ダイアグラム800は、マグニチュード応答を調節するkパラメータと位相応答を調節するjパラメータとを含む。図8では、kをマグニチュード応答を調節するための余弦等化器パラメータ、jを位相応答を調節するための余弦等化器パラメータとして余弦等化器がj802、+k810、l820、+k830、−j840で表されている。Nタップで開始すると、コンボリューション処理はN+4タップとなるj、kパラメータを用いるために切り捨てが行われ、最終的な結果は最初と最後の2値を削除することによりNタップまで戻って切り捨てられる。
図9は本発明の1実施形態に係る等化器900の各ステップにおける信号を示す機能ブロック図である。図9では検出される読み取りビットak910が入力時に提供される。記録媒体からビットをリードバックすると、例えば各論理“1”は2つの対極するローレンツ型様の二重パルスである双ビット応答を生成するが、論理“0”は出力を全く生成しない。図9ではhk912がシステム双ビット応答を表している。従って、sk914はノイズなしのリードバック信号となる。ノイズなしのリードバック信号sk914はノイズ不正リードバック信号nk920に結合されて、ノイズ的なリードバック信号xk930となる。ノイズ的なリードバック信号xk930はDFIRフィルタ932と余弦等化器940によって調節される。余弦等化器940はノイズ的な等化リードバック信号yk950を生成する。望ましい無ノイズ信号dk970は検出される書き込みビットak910と目標応答tk960から導かれる。繰り返しになるが、ノイズ的な等化リードバック信号yk950と望ましい無ノイズ信号dk970との間の差はyk−dkで与えられる誤差信号ek980である。しかし、DFIRフィルタ932のタップ重量や余弦等化器940のタップ重量は誤差信号ek980と余弦アルゴリズムを用いて更新される。
例えば、適応余弦関数はDFIRタップ・セット932のみを修正するために使用できる。LMSアルゴリズムなどの別のアルゴリズムは余弦等化器940のjとkを修正するために使用できる。また、適用余弦関数は余弦等化器のjパラメータとkパラメータのみを修正するために使用できる。上述したように、LMSアルゴリズムなどの別のアルゴリズムはDFIRフィルタ932のタップ・セットを修正するために使用できる。さらに、適用余弦関数は、DFIRフィルタ932のタップ・セットと余弦等化器940のj、kパラメータの両方を修正するために使用できる。
マグニチュード応答を修正するパラメータのみを使用して、gを更新減衰ゲイン、f()を選択された余弦関数に基づくものとするwi=wi−g*f(ak−i)*ekの式によりDFIRフィルタ932のタップ重量が更新される。従って、LMSアルゴリズムと比べると、余弦等化器は修正されたタップ更新式を提供してxk−iをf(ak−i)に置き換える。しかし、上記のようにパラメータjは位相を修正するために含めることもできる。
図10は本発明に係る余弦等化器の関数f()1010を示すチャート1000である。図10は関数1020と関数1010の詳細を示している。図10によると、f(ak−i)はPR4応答1052が付加されたak−iを有するak−i−ak−i−21050であるように選択できる。また、f(ak−i)は、EPR4応答1062が付加されたak−iを有するak−i+ak−i−1−ak−i−2−ak−i−31060と等しくなるように選択できる。さらに、f(ak−i)は、tk1072が付加されたak−iを有するak−itk1070と等しくなるように、あるいはhk1082が付加されたak−iを有するak−ihk1080であるように選択できる。
上述した実施形態のそれぞれについて、マグニチュード応答を修正するためのタップ更新アルゴリズムはk=k−g*(f(ak+1)+ f(ak−1))*ekとなる。例えば、PR4応答1052に対応するf(ak)=ak−ak−21050の場合、更新はk=k−g*(ak+1−ak−3)*ekとなる。f(ak)がEPR4応答1062に対応するak−i+ak−i−1−ak−i−2−ak−i−31060である場合、更新はk=k−g*(ak+1+ak−ak−3−ak−4)*ekとなる。f(ak)=ak−itk1070の場合、更新はk=k−g*(ak+itk+1+ak−itk−1)*ekとなる。f(ak)=ak−ihk1080の場合、更新はk=k−g*(ak+ihk+1+ak−ihk−1)*ekとなる。従って、当業者はこれらの原理がE2PR4フィルタなどの他のタイプのフィルタにも拡大できることを認識するだろう。
また上述した実施形態のそれぞれについて、位相応答を修正するためのタップ更新アルゴリズムはj=j−g*(f(ak+2)+ f(ak−2))*ekとなる。例えば、PR4応答1052に対応するf(ak)=ak−ak−21050の場合、更新はj=j−g*(ak+2−ak+ak−2−ak−4)*ekとなる。EPR4応答を付加されたak−i、tk(目的応答)を付加されたak−i、及びhk(双ビット応答)を付加されたak−iなどのj更新も同じ方法で得ることができる。
本発明の1実施形態に係る係数更新ループは余弦アルゴリズムを使用する。理想的な余弦アルゴリズムの周波数応答は、低周波数における余弦関数と高周波数における全減衰を含む。しかし、本発明はタップ係数を更新するための余弦アルゴリズムに厳密に限定されるものではない。本発明の別の実施形態に係る適応フィルタは二乗余弦アルゴリズムを用いて実装できる。理想的な二乗余弦アルゴリズムの周波数応答は、低周波数における統一ゲインと、中周波数における二乗余弦関数と、高周波数における全減衰から構成される。中周波数の幅はロール・オフ係数定数アルファα(0<α<1)で定義される。
本発明の実施形態に係る余弦等化器は、前提パターン周波数(0.25T同期パターン)でのDFIRのゲインや位相応答を修正することなく線形位相によるマグニチュード調整を行う。この特性はタイミングとゲイン・リカバリ・ループの整合性を維持する上で重要となり得る。
図11は本発明の1実施形態において、ゼロ(0)に設定されたjパラメータ1120を有する余弦等化器の正規化周波数に対するマグニチュード1100及び位相1150を示すグラフである。
図12は本発明の1実施形態において、ゼロ(0)に設定されたkパラメータ1230を有する余弦等化器の正規化周波数に対するマグニチュード1200及び位相1250を示すグラフである。
図12は本発明の1実施形態において、ゼロ(0)に設定されたkパラメータ1230を有する余弦等化器の正規化周波数に対するマグニチュード1200及び位相1250を示すグラフである。
図1から図12に基づいて説明したプロセスは、コンピュータが読み取り可能な媒体、あるいは、例えば図1に示された1つ以上の固定されたデータ記憶装置188や取り外し可能なデータ記憶装置188、または他のデータ記憶装置やデータ通信装置などのキャリアにおいて具体化され得る。またコンピュータ・プログラム190をメモリ170にロードすると、コンピュータ・プログラム190を実行するためのプロセッサ172を構成することができる。コンピュータ・プログラム190に含まれる命令は、図1のプロセッサ172によって読み取られて実行され、本発明の1実施形態のステップや要素を実行するために必要なステップを上記装置に実行させる。
前述した本発明の実施形態例は説明と解説を目的としたものであり、本発明を開示された形態に厳密に限定するものではない。上記教示を考慮して多くの修正や変更が可能である。本発明の範囲はこの詳細な説明に限定されるものではない。
100…記憶システム、
110…トランスデューサ、
120…アクチュエータ、
130…媒体、
140…データ・チャネル、
150…信号処理システム、
160…媒体トランスレータ、
170…メモリ、
172…プロセッサ、
188…データ記憶装置、
190…コンピュータ・プログラム、
200…磁気ディスク・ドライブ装置、
210…ディスク、
212…ヘッド、
214…E型ブロック・アセンブリ、
216…プリアンプ、
218…読み取り/書き込みチャネル回路、
220…DDC、
222…バッファRAM、
224…マイクロコントローラ、
228…サーボ・ドライバ、
230…ボイス・コイル・モータ、
232…スピンドル・モータ・ドライバ、
234…スピンドル・モータ、
300…読み取り/書き込みチャネル回路、
338…物理的記録チャネル、
340…書き込みチャネル回路、
342…読み取りチャネル回路、
344…エンコーダ、
346…プリコーダ、
348…書き込みプリコンペンセータ、
350…AGCAMP、
352…LFP、
354…ADC,
356…適応的等化器、
358…ビタビ検出装置、
360…ゲイン・コントローラ、
362…タイミング・コントローラ、
364…デコーダ、
400…等化器、
410…入力信号、
412…シフト・レジスタ回路、
420…メモリ要素、
430…乗算器、
440…選択係数、
450…タップ信号、
460…加算器、
470…出力、
500…等化器、
510…書き込みビットak、
512…システム双ビット応答hk、
514…ノイズなしのリードバック信号sk、
520…ノイズ不正リードバック信号nk、
530…ノイズ的なリードバック信号xk、
540…DFIRフィルタ・タップ重量wk、
550…ノイズ的な等化リードバック信号yk、
560…目標応答tk、
570…望ましい無ノイズ信号dk、
580…誤差信号ek、
600…DFIRフィルタのタップ重量を更新するためのシステム、
610…既存のDFIRタップ重み、
620…余弦等化器、
630…新しいDFIRタップ重み、
700…k余弦関数を示すダイアグラム、
800…j、k余弦関数を示すダイアグラム、
900…等化器、
910…読み取りビットak、
912…システム双ビット応答hk、
914…ノイズなしのリードバック信号sk、
920…ノイズ不正リードバック信号nk、
930…ノイズ的なリードバック信号xk、
932…DFIRフィルタ、
940…余弦等化器、
950…ノイズ的な等化リードバック信号yk、
960…目標応答tk、
970…望ましい無ノイズ信号dk、
980…誤差信号ek、
1010…余弦等化器の関数f()、
1020…関数の記述、
1052…PR4応答でコンボルブされたak-I、
1062…EPR4応答でコンボルブされたak-I、
1072…tk応答でコンボルブされたak-I、
1082…hk応答でコンボルブされたak-I、
1100…マグニチュード、
1120…ゼロ(0)に設定されたjパラメータ、
1150…位相、
1200…マグニチュード、
1230…ゼロ(0)に設定されたkパラメータ、
1250…位相。
110…トランスデューサ、
120…アクチュエータ、
130…媒体、
140…データ・チャネル、
150…信号処理システム、
160…媒体トランスレータ、
170…メモリ、
172…プロセッサ、
188…データ記憶装置、
190…コンピュータ・プログラム、
200…磁気ディスク・ドライブ装置、
210…ディスク、
212…ヘッド、
214…E型ブロック・アセンブリ、
216…プリアンプ、
218…読み取り/書き込みチャネル回路、
220…DDC、
222…バッファRAM、
224…マイクロコントローラ、
228…サーボ・ドライバ、
230…ボイス・コイル・モータ、
232…スピンドル・モータ・ドライバ、
234…スピンドル・モータ、
300…読み取り/書き込みチャネル回路、
338…物理的記録チャネル、
340…書き込みチャネル回路、
342…読み取りチャネル回路、
344…エンコーダ、
346…プリコーダ、
348…書き込みプリコンペンセータ、
350…AGCAMP、
352…LFP、
354…ADC,
356…適応的等化器、
358…ビタビ検出装置、
360…ゲイン・コントローラ、
362…タイミング・コントローラ、
364…デコーダ、
400…等化器、
410…入力信号、
412…シフト・レジスタ回路、
420…メモリ要素、
430…乗算器、
440…選択係数、
450…タップ信号、
460…加算器、
470…出力、
500…等化器、
510…書き込みビットak、
512…システム双ビット応答hk、
514…ノイズなしのリードバック信号sk、
520…ノイズ不正リードバック信号nk、
530…ノイズ的なリードバック信号xk、
540…DFIRフィルタ・タップ重量wk、
550…ノイズ的な等化リードバック信号yk、
560…目標応答tk、
570…望ましい無ノイズ信号dk、
580…誤差信号ek、
600…DFIRフィルタのタップ重量を更新するためのシステム、
610…既存のDFIRタップ重み、
620…余弦等化器、
630…新しいDFIRタップ重み、
700…k余弦関数を示すダイアグラム、
800…j、k余弦関数を示すダイアグラム、
900…等化器、
910…読み取りビットak、
912…システム双ビット応答hk、
914…ノイズなしのリードバック信号sk、
920…ノイズ不正リードバック信号nk、
930…ノイズ的なリードバック信号xk、
932…DFIRフィルタ、
940…余弦等化器、
950…ノイズ的な等化リードバック信号yk、
960…目標応答tk、
970…望ましい無ノイズ信号dk、
980…誤差信号ek、
1010…余弦等化器の関数f()、
1020…関数の記述、
1052…PR4応答でコンボルブされたak-I、
1062…EPR4応答でコンボルブされたak-I、
1072…tk応答でコンボルブされたak-I、
1082…hk応答でコンボルブされたak-I、
1100…マグニチュード、
1120…ゼロ(0)に設定されたjパラメータ、
1150…位相、
1200…マグニチュード、
1230…ゼロ(0)に設定されたkパラメータ、
1250…位相。
Claims (46)
- デジタル信号を等化して、等化された再生信号を提供するように構成された等化器と、
前記等化された再生信号を受信し、その受信信号を記録媒体に保存されたデータを示すデジタル出力信号に変換することができるビタビ検出装置とを有し、
前記等化器が余弦関数に基づいて当該等化器の係数を適応的に更新する係数学習回路を用いて実装されることを特徴とする読み取りチャネル。 - 前記係数学習回路がマグニチュード応答を修正するための第1のパラメータkを含むタップ係数更新式を用いて係数を調節することを特徴とする請求項1記載の読み取りチャネル。
- 前記第1のパラメータkが、kをマグニチュード応答を修正するための余弦等化器パラメータ、gを更新減衰ゲイン、ekをノイズ的に等化された信号と望ましい無ノイズ信号との間の差に基づく誤差信号として、k=k−g*(f(ak+1)+f(ak−1))* ekの式により調整されることを特徴とする請求項2記載の読み取りチャネル。
- 前記係数学習回路が位相応答を修正するための第2のパラメータjを有するタップ係数更新式を用いて係数を調節することを特徴とする請求項2記載の読み取りチャネル。
- 前記第2のパラメータjが、jを位相応答を修正するための余弦等化器パラメータ、gを更新減衰ゲイン、そしてekをノイズ的に等化された信号と望ましい無ノイズ信号との間の差に基づく誤差信号として、j=j−g*(f(ak+2)+f(ak−2))* ekの式で調節されることを特徴とする請求項4記載の読み取りチャネル。
- 前記係数学習回路が位相応答を修正するためのパラメータjを含むタップ係数更新式を用いて係数を調節することを特徴とする請求項1記載の読み取りチャネル。
- gを与えられた更新減衰ゲイン、そしてf(ak−i)を前記余弦係数に基づくものとして、前記係数学習回路がwi=wi−g*f(ak−i)*ekに従って係数wiを調節することを特徴とする請求項1記載の読み取りチャネル。
- f(ak−i)がak−i−ak−i−2であるように選択され、検出される書き込みビットak−iに、前記余弦関数に基づいてPR4応答が付加されることを特徴とする請求項7記載の読み取りチャネル。
- f(ak−i)がak−i+ak−i−1−ak−i−2−ak−i−3であるように選択され、検出される書き込みビットak−iに、前記余弦関数に基づいてEPR4応答が付加されることを特徴とする請求項7記載の読み取りチャネル。
- f(ak−i)がak−itkであるように選択され、検出される書き込みビットak−iに、前記余弦関数に基づいてtkが付加されることを特徴とする請求項7記載の読み取りチャネル。
- f(ak−i)がak−ihkであるように選択され、検出される書き込みビットak−iに、前記余弦関数に基づいてhkが付加されることを特徴とする請求項7記載の読み取りチャネル。
- 記録媒体上に記録された符号及び非符号を再生することによって得られる再生信号の波形を等化する波形等化器において、
前記再生された信号の伝播を遅らせる遅延要素と、
所定の係数を前記再生信号及び遅延要素からの遅延信号に掛け合わせる複数の乗算器と、
前記複数の乗算器のそれぞれについて、所定の係数を適応的に更新する係数学習回路と、
前記複数の乗算器からの出力を加算する加算器とを有し、
前記係数学習回路が余弦関数に基づいて前記等化器の係数を適応的に更新することを特徴とする波形等化器。 - 前記係数学数回路がマグニチュード応答を修正するための第1のパラメータkを有するタップ係数更新式を用いて係数を調節することを特徴とする請求項12記載の波形等化器。
- 前記第1のパラメータkが、kを前記マグニチュード応答を修正するための余弦等化器パラメータ、gを更新減衰ゲイン、そしてekをノイズ的な等化信号と望ましい無ノイズ信号との間の差に基づく誤差信号として、k=k−g*(f(ak+1)+f(ak−1))*ekによって調節されることを特徴とする請求項13記載の波形等化器。
- 前記係数学習回路が位相応答を修正するための第2のパラメータjを有するタップ係数更新式を用いて係数を調節することを特徴とする請求項13記載の波形等化器。
- 前記第2のパラメータjが、jを位相応答を修正するための余弦等化パラメータ、gを更新減衰ゲイン、そしてekをノイズ的な等化信号と望ましい無ノイズ信号との間の差に基づく誤差信号として、j=j−g*(f(ak+2)+f(ak−2))*ekの式により調節されることを特徴とする請求項15記載の波形等化器。
- 前記係数学習回路が位相応答を修正するためのパラメータjを有するタップ係数更新式を用いて係数を調節することを特徴とする請求項12記載の波形等化器。
- 前記係数学習回路が、gを与えられた更新減衰ゲイン、そしてf(ak−i)を余弦関数に基づくものとして、wi=wi−g*f(ak−i)*ekに従って係数wiを調節することを特徴とする請求項12記載の波形等化器。
- f(ak−i)がak−i−ak−i−2であるように選択され、検出される書き込みビットak−iに、前記余弦関数に基づいてPR4応答が付加されることを特徴とする請求項18記載の波形等化器。
- f(ak−i)がak−i+ak−i−1−ak−i−2−ak−i−3であるように選択され、検出される書き込みビットak−iに、前記余弦関数に基づいてEPR4応答が付加されることを特徴とする請求項18記載の波形等化器。
- f(ak−i)がak−itkであるように選択され、検出される書き込みビットak−iに、前記余弦関数に基づいてtkが付加されることを特徴とする請求項18記載の波形等化器。
- f(ak−i)がak−ihkであるように選択され、検出される書き込みビットak−iに、前記余弦関数に基づいてhkが付加されることを特徴とする請求項18記載の波形等化器。
- 信号処理システムにおいて、
内部にデータを保存するメモリと、
前記メモリに結合され、デジタル信号を等化して、等化された再生信号を提供し、余弦関数に基づいて前記等化器の係数を適応的に更新するプロセッサと、
を有することを特徴とする信号処理システム。 - 前記プロセッサがマグニチュード応答を修正するための第1のパラメータkを有するタップ係数更新式を用いて係数を調節することを特徴とする請求項23記載の信号処理システム。
- kを前記マグニチュード応答を修正するための余弦等化器パラメータ、gを更新減衰ゲイン、そしてekをノイズ的な等化信号と望ましい無ノイズ信号との間の差に基づく誤差信号として、前記第1のパラメータkがk=k−g*(f(ak+1)+f(ak−1))*ekによって調節されることを特徴とする請求項24記載の信号処理システム。
- 前記プロセッサが、位相応答を修正するための第2のパラメータjを有するタップ係数更新式を用いて係数を調節することを特徴とする請求項24記載の信号処理システム。
- 前記第2のパラメータjが、jを位相応答を修正するための余弦等化器パラメータ、gを更新減衰ゲイン、そしてekをノイズ的な等化信号と望ましい無ノイズ信号との間の差に基づく誤差信号として、j=j−g*(f(ak+2)+f(ak−2))*ekの式により調節されることを特徴とする請求項26記載の信号処理システム。
- 前記プロセッサが、位相応答を修正するためのパラメータjを有するタップ係数更新式を用いて係数を調節することを特徴とする請求項23記載の信号処理システム。
- 前記係数学習回路が、gを与えられた更新減衰ゲイン、そしてf(ak−i)を余弦関数に基づくものとして、wi=wi−g*f(ak−i)*ekに従って係数wiを調節することを特徴とする請求項23記載の信号処理システム。
- f(ak−i)がak−i−ak−i−2であるように選択され、検出される書き込みビットak−iに、前記余弦関数に基づいてPR4応答が付加されることを特徴とする請求項29記載の信号処理システム。
- f(ak−i)がak−i+ak−i−1−ak−i−2−ak−i−3であるように選択され、検出される書き込みビットak−iに、前記余弦関数に基づいてEPR4応答が付加されることを特徴とする請求項29記載の信号処理システム。
- f(ak−i)がak−itkであるように選択され、検出される書き込みビットak−iに、前記余弦関数に基づいてtkが付加されることを特徴とする請求項29記載の信号処理システム。
- f(ak−i)がak−ihkであるように選択され、検出される書き込みビットak−iに、前記余弦関数に基づいてhkが付加されることを特徴とする請求項29記載の信号処理システム。
- 磁気記憶装置において、
データを記録するための磁気記憶媒体と、
前記磁気記憶媒体を駆動するためのモータと、
前記磁気記憶媒体上のデータを書き込み及び読み取るためのヘッドと、
前記磁気記憶媒体に対して前記ヘッドを位置づけするアクチュエータと、
デジタル信号を等化して等化された再生信号を提供するように構成された等化器と、その等化された再生信号を受信してその再生信号を記録媒体上に記憶されたデータを示すデジタル出力信号に変換することができるビタビ検出装置とを備えて構成され、前記磁気記憶媒体上のコード化された信号を処理するためのデータ・チャネルとを有し、前記等化器が余弦関数に基づいて当該等化器の係数を適応的に更新する係数学習回路を用いて実装されることを特徴とする磁気記憶装置。 - 前記等化器が、マグニチュード応答を修正するための第1のパラメータkを有するタップ係数更新式を用いて係数を調節することを特徴とする請求項34記載の磁気記憶装置。
- kを上記マグニチュード応答を修正するための余弦等化器パラメータ、gを更新減衰ゲイン、そしてekをノイズ的な等化信号と望ましい無ノイズ信号との間の差に基づく誤差信号として、前記第1のパラメータkがk=k−g*(f(ak+1)+f(ak−1))*ekによって調節されることを特徴とする請求項35記載の磁気記憶装置。
- 前記等化器が、位相応答を修正するための第2のパラメータjを有するタップ係数更新式を用いて係数を調節することを特徴とする請求項35記載の磁気記憶装置。
- 前記第2のパラメータjが、jを位相応答を修正するための余弦等化器パラメータ、gを更新減衰ゲイン、そしてekをノイズ的な等化信号と望ましい無ノイズ信号との間の差に基づく誤差信号として、j=j−g*(f(ak+2)+f(ak−2))*ekの式により調節されることを特徴とする請求項37記載の磁気記憶装置。
- 前記等化器が、位相応答を修正するためのパラメータjを有するタップ係数更新式を用いて係数を調節することを特徴とする請求項34記載の磁気記憶装置。
- 前記係数学習回路が、gを与えられた更新減衰ゲイン、そしてf(ak−i)を余弦関数に基づくものとして、wi=wi−g*f(ak−i)*ekに従って係数wiを調節することを特徴とする請求項34記載の磁気記憶装置。
- f(ak−i)がak−i−ak−i−2であるように選択され、検出される書き込みビットak−iに、前記余弦関数に基づいてPR4応答が付加されることを特徴とする請求項40記載の磁気記憶装置。
- f(ak−i)がak−i+ak−i−1−ak−i−2−ak−i−3であるように選択され、検出される書き込みビットak−iに、前記余弦関数に基づいてEPR4応答が付加されることを特徴とする請求項40記載の磁気記憶装置。
- f(ak−i)がak−itkであるように選択され、検出される書き込みビットak−iに、前記余弦関数に基づいてtkが付加されることを特徴とする請求項40記載の磁気記憶装置。
- f(ak−i)がak−ihkであるように選択され、検出される書き込みビットak−iに、前記余弦関数に基づいてhkが付加されることを特徴とする請求項40記載の磁気記憶装置。
- 読み取りチャネルにおいて、
デジタル信号を等化して等化された再生信号を提供するための手段と、
前記等化手段と結合されて、等化された再生信号を受信し、その再生信号を記録媒体上に記憶されたデータを示すデジタル出力信号に転換するための手段とを有し、前記等化手段が、余弦関数に基づいて等化する手段のための係数を適応的に更新する手段を用いて実装されることを特徴とする読み取りチャネル。 - 記録媒体上に記録された符号及び非符号を再生することで得られる再生信号の波形を等化する波形等化器において、
再生信号の伝播を遅らせる手段と、
前記再生信号と遅延手段からの遅延信号に所定の係数を掛け合わせる手段と、
前記乗算のための手段の所定の係数を適応的に更新する手段と、
前記乗算手段からの出力を加算する手段とを有し、
前記所定の係数を適応的に更新する手段が余弦関数に基づいて所定の係数を更新することを特徴とする波形等化器。
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