JP5136577B2 - 等化器および等化方法 - Google Patents

Description

本発明は、等化器に関し、特に非線形ひずみを等化する等化器および等化方法に関する。

光ディスクから検出した再生信号を良好に復号するために、パーシャルレスポンス方式の線形波形等化回路とビタビ復号との併用が有効である。これは、例えば、ＤＶＤフォーラムより公開されているＨＤ ＤＶＤ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ ＤＶＤ）−ＲＯＭ Ｐａｒｔ１（物理）規格書などに示されている。これに対応した光ディスク再生装置において、ディスク制御回路は、光ディスクを所定の回転速度で回転させ、光ピックアップは、光ディスクに記録された再生信号を読み取る。再生信号は、プリアンプで増幅された後、ＡＧＣ回路等で所定の振幅に増幅される。

さらに、再生信号は、Ａ／Ｄ変換され、線形波形等化回路で波形等化された後、ビタビ復号で復号される。その結果、光ディスクに記録された画像データや音楽データが再現される。一方、光ディスクがさらに高密度化されると、再生波形の非線形歪が大きくなるので、線形波形等化回路だけでは不十分になる。そのため、非線形歪を低減するために、非線形波形等化回路が使用される。また、非線形波形等化回路を実現するために、ニューラルネットワークが使用される（例えば、特許文献１参照）。

特開平１０−１０６１５８号公報

一般的に、ニューラルネットワークに所望の動作を実行させるためには、既知のトレーニング信号を使用して、学習動作を予め実行させることが必要である。例えば、光ディスクの所定箇所にトレーニング信号を記録しておき、トレーニング信号に対応した出力を教師信号として、ニューラルネットワークにおける係数が決定される。そのため、光ディスクにトレーニング信号が予め記録されるので、光ディスクの利用効率が低減する。また、学習動作の終了後は係数が固定されるので、光ディスクの面内において再生波形特性が変動することへの追従が困難になる。さらに、光ディスクにデータを記録した記録機によってパワー変動等があるが、それへの追従も困難になる。そのため、線形歪を適応的に低減するとともに、記録密度の向上や記録パワー変動等によって生じる再生信号の非線形歪をトレーニング信号なしで適応的に低減することが要求される。

本発明はこうした状況に鑑みてなされたものであり、その目的は、記録密度の向上や記録パワー変動等によって生じる再生信号の非線形歪をトレーニング信号なしで低減する技術を提供することにある。

上記課題を解決するために、本発明のある態様の等化器は、処理対象の信号を順次線形等化する線形等化部と、線形等化部において線形等化した信号をパーシャルレスポンス規則に従って順次仮判定する仮判定部と、仮判定部において仮判定した信号を教師信号として、ニューラルネットワークの学習には通常必要とされている、特定の出力に対する既知の入力であるトレーニング信号なしでニューラルネットワークの複数の係数を導出するとともに、複数の係数をもとに、線形等化部において線形等化した信号を順次非線形等化するニューラルネットワークから構成される非線形等化部と、非線形等化部において非線形等化した信号を遅延させる遅延部とを備える。遅延部は、仮判定部における処理遅延と非線形等化部における処理遅延との差異に応じた期間にわたって遅延を実行し、非線形等化部は、遅延部において遅延した信号と仮判定部において仮判定した信号との差異をもとに、複数の係数を導出する。

この態様によると、線形等化信号を仮判定した結果を教師信号とするので、トレーニング信号を使用せずに、非線形等化のための係数を導出できる。この場合、仮判定部における処理遅延と非線形等化部における処理遅延との差異に応じた期間にわたって遅延を実行するので、遅延した信号と仮判定した信号とのタイミングを合わせることができる。この場合、パーシャルレスポンス規則にしたがった仮判定が実行されるので、パーシャルレスポンス処理に対応できる。

非線形等化部は、遅延部において遅延した信号と仮判定部において仮判定した信号との差異がしきい値よりも大きくなった場合に、複数の係数を新たに導出してもよい。この場合、発散を検出した場合に複数の係数を新たに導出するので、等化特性の悪化を抑制できる。

本発明の別の態様は、等化方法である。この方法は、入力した信号を順次線形等化するステップと、線形等化した信号をパーシャルレスポンス規則に従って順次仮判定するステップと、仮判定した信号を教師信号として、ニューラルネットワークの学習には通常必要とされている、特定の出力に対する既知の入力であるトレーニング信号なしでニューラルネットワークの複数の係数を導出するとともに、複数の係数をもとに、線形等化した信号をニューラルネットワークから構成される適応非線形等化部によって順次非線形等化するステップと、非線形等化した信号を遅延させるステップとを備える。遅延させるステップは、仮判定するステップにおける処理遅延と非線形等化するステップにおける処理遅延との差異に応じた期間にわたって遅延を実行し、非線形等化するステップは、遅延させるステップにおいて遅延した信号と仮判定するステップにおいて仮判定した信号との差異をもとに、複数の係数を導出する。

なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システム、記録媒体、コンピュータプログラムなどの間で変換したものもまた、本発明の態様として有効である。

本発明によれば、記録密度の向上や記録パワー変動等によって生じる再生信号の非線形歪をトレーニング信号なしで低減できる。

本発明の実施例に係る再生装置の構成を示す図である。 図１の処理部の構成を示す図である。 図２の線形等化部の構成を示す図である。 図２の非線形等化部の構成を示す図である。 図２の仮判定部の構成を示す図である。 図５の仮判定部がパーシャルレスポンス（１，２，２，２，１）に対応する場合の状態遷移を示す図である。 図５の仮判定部がパーシャルレスポンス（１，２，２，２，１）に対応する場合の状態遷移を示す別の図である。 図５のブランチメトリック演算部の構成を示す図である。 図５のパスメモリ部の構成を示す図である。 図５の特定部に記憶されたテーブルのデータ構造を示す図である。 図２の非線形等化部における係数の導出手順を示すフローチャートである。 図１２（ａ）−（ｂ）は、従来および図１の再生装置による出力信号のヒストグラムを示す図である。

本発明を具体的に説明する前に、まず概要を述べる。本発明の実施例は、光ディスク等の記録媒体に記録されている信号を再生し、再生した信号（以下、「再生信号」という）をパーシャルレスポンス方式にて等化するととともに、等化した信号（以下、「等化信号」という）を復号する再生装置に関する。前述のごとく、光ディスクの記録容量が高まるにつれ、線形波形等化器では除去しきれない非線形歪の影響が大きくなっている。非線形歪を除去するためには、非線形等化器としてのニューラルネットが有効であるが、トレーニング信号によって学習、収束させる必要がある。そこで、再生信号の非線形歪をトレーニング信号なしで低減するために、本実施例に係る再生装置は次の処理を実行する。

再生装置は、非線形波形等化器の前段に線形波形等化器を直列に配置する。また、再生装置は、線形波形等化器からの等化信号（以下、「線形等化信号」という）を非線形波形等化器に入力した後、非線形波形等化器からの等化信号（以下、「非線形等化信号」という）をビタビ復号器に入力する。線形等化信号は、仮判定部にも入力され、仮判定部において仮判定される。仮判定された信号（以下、「仮判定信号」という）は、教師信号として、線形波形等化器と非線形波形等化器とに入力される。線形波形等化器と非線形波形等化器とは、教師信号をもとにタップ係数を導出して等化処理を実行する。

例えば、非線形等化器には、ニューラルネットワークが使用されているが、上記の構成によれば、トレーニング信号を使用せずにニューラルネットワークの学習がなされる。また、線形波形等化器と非線形波形等化器とにおけるタップ係数の導出には、線形等化信号、非線形等化信号、仮判定信号が使用されるが、線形等化信号や非線形信号と、仮判定信号とは、出力タイミングが異なる。そのため、これらのタイミングを合わせるために、再生装置は、タップ係数導出のために、線形等化信号と非線形等化信号とを遅延させる。

図１は、本発明の実施例に係る再生装置１００の構成を示す。再生装置１００は、光ディスク１０、光ディスク駆動部１２、光ピックアップ１４、プリアンプ部１６、ＡＧＣ部１８、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）部２０、Ａ／Ｄ変換部２２、処理部２４、制御部２６を含む。

光ディスク１０は、再生装置１００に着脱可能に構成された記録媒体である。光ディスク１０は、ＣＤ、ＤＶＤ、ＢＤ、ＨＤ ＤＶＤのようなさまざまな種類に対応する。ここでは、特に光ディスク１０として、非線形歪が再生に影響を及ぼす程度に大きい場合を対象にする。光ディスク駆動部１２は、所定の回転速度で光ディスク１０を回転させるためのモータである。光ピックアップ１４は、光ディスク１０から処理対象となる信号を読み出すとともに、これに対して光電変換および増幅を実行する。その結果の信号が、前述の「再生信号」に相当する。光ピックアップ１４は、再生信号をプリアンプ部１６へ出力する。

プリアンプ部１６は、再生信号を増幅し、ＡＧＣ部１８は、プリアンプ部１６からの再生信号を所定の振幅に増幅する。ＡＧＣ部１８は、増幅した再生信号をＰＬＬ部２０へ出力し、ＰＬＬ部２０は、再生信号からクロックを検出する。Ａ／Ｄ変換部２２は、ＰＬＬ部２０によって検出されたクロックをもとに、再生信号をアナログ／デジタル変換する。処理部２４は、Ａ／Ｄ変換部２２においてアナログ／デジタル変換された再生信号（以下、これもまた「再生信号」という）に対して、等化処理および復号処理を実行する。処理部２４の詳細は、後述する。

この構成は、ハードウエア的には、任意のコンピュータのＣＰＵ、メモリ、その他のＬＳＩで実現でき、ソフトウエア的にはメモリにロードされたプログラムなどによって実現されるが、ここではそれらの連携によって実現される機能ブロックを描いている。したがって、これらの機能ブロックがハードウエアのみ、ソフトウエアのみ、またはそれらの組合せによっていろいろな形で実現できることは、当業者には理解されるところである。

図２は、処理部２４の構成を示す。処理部２４は、線形等化部４４、第１遅延部３２、仮判定部３０、非線形等化部４６、第２遅延部３４、第１加算部４０、第２加算部４２、ビタビ復号部３８を含む。また、信号として、線形等化用誤差信号３００、非線形等化用誤差信号３０２、仮判定信号３０６を含む。

図１のＡ／Ｄ変換部２２においてビットクロック毎にサンプリングされた再生信号は、線形等化部４４に順次入力される。線形等化部４４は、入力した再生信号を順次線形等化する。線形等化部４４は、トランスバーサルフィルタにて構成されており、多段タップで再生信号を遅延させるとともに、多段タップからの出力と複数のタップ係数とを乗算し、かつ乗算結果を加算する。ここで、加算結果が、前述の線形等化信号に相当する。また、線形等化部４４は、後述の第１加算部４０から線形等化用誤差信号３００を入力し、線形等化用誤差信号３００をもとに、複数のタップ係数を導出する。ここで、複数のタップ係数の導出には、ＬＭＳ（Ｌｅａｓｔ Ｍｅａｎ Ｓｑｕａｒｅ）アルゴリズムのような適応アルゴリズムが使用される。線形等化部４４は、第１遅延部３２、仮判定部３０、非線形等化部４６へ線形等化信号を出力する。

非線形等化部４６は、線形等化部４４からの線形等化信号を入力し、線形等化信号を順次非線形等化する。非線形等化部４６は、ニューラルネットワークにて構成されている。非線形等化部４６における非線形等化の結果が、前述の非線形等化信号に相当する。また、非線形等化部４６は、後述の第２加算部４２から、非線形等化用誤差信号３０２を入力し、非線形等化用誤差信号３０２をもとに、ニューラルネットワークにおいて使用される複数のタップ係数を導出する。ここで、非線形等化用誤差信号３０２は、第２遅延部３４からの遅延信号と仮判定信号３０６との差異にて生成されているので、非線形等化部４６は、仮判定信号を教師信号として複数の係数を導出するといえる。非線形等化部４６は、非線形等化信号を第２遅延部３４とビタビ復号部３８へ出力する。

ビタビ復号部３８は、非線形等化部４６からの非線形等化信号を入力し、非線形等化信号に対してビタビ復号を実行する。ビタビ復号部３８は、非線形等化信号からブランチメトリックを計算するブランチメトリック演算回路と、ブランチメトリックを１クロック毎に累積加算してパスメトリックを計算するパスメトリック演算回路と、パスメトリックが最小となるデータ系列を最も確からしい候補系列として選択して記憶するパスメモリとを含む。パスメモリは、複数の候補系列を格納しており、パスメトリック演算回路からの選択信号にしたがって候補系列を選択する。また、選択された候補系列がデータ系列として出力される。

仮判定部３０は、線形等化部４４からの線形等化信号を入力し、線形等化信号に対してビタビ復号を実行することによって、線形等化信号を順次仮判定する。仮判定部３０は、ビタビ復号部３８と同様に構成されている。パスメモリは、複数の候補系列を格納しており、パスメトリック演算回路からの選択信号をもとに、パーシャルレスポンス規則にしたがって仮判定が実行される。具体的に説明すると、仮判定部３０は、パーシャルレスポンス等化が正常になされた場合に、所定の入力ビットに対する出力のレベルを仮判定し、入力ビットに対して仮判定したレベルを仮判定信号３０６として出力する。ここで、仮判定部３０とビタビ復号部３８とは、パスメモリ長が異なるように構成されている。例えば、ビタビ復号部３８のパスメモリ長が６４ビットである場合、仮判定部３０のパスメモリ長は２４ビットや３２ビットである。

第１遅延部３２は、線形等化部４４からの線形等化信号を入力する。第１遅延部３２は、線形等化信号を遅延させた後、遅延した線形等化信号（以下、「線形等化信号」あるいは「遅延信号」という）を第１加算部４０へ出力する。ここで、第１遅延部３２は、仮判定部３０での処理遅延に応じた期間にわたって遅延を実行する。つまり、仮判定部３０から出力された仮判定信号３０６と、線形等化部４４からの線形等化信号とのタイミングが、第１加算部４０において合わされる。第１遅延部３２は、例えば、ビットクロックで駆動されるラッチ回路にて構成される。第１加算部４０は、第１遅延部３２からの線形等化信号、仮判定信号３０６を入力する。第１加算部４０は、線形等化誤差と仮判定信号３０６との差異をもとに、線形等化用誤差信号３００を生成する。例えば、線形等化誤差から仮判定信号３０６を減算することによって、線形等化用誤差信号３００が導出される。第１加算部４０は、線形等化用誤差信号３００を線形等化部４４へ出力する。

第２遅延部３４は、非線形等化部４６からの非線形等化信号を入力する。第２遅延部３４は、非線形等化信号を遅延させた後、遅延した非線形等化信号（以下、「非線形等化信号」あるいは「遅延信号」という）を第２加算部４２へ出力する。ここで、第２遅延部３４は、仮判定部３０における処理遅延と非線形等化部４６における処理遅延との差異に応じた期間にわたって遅延を実行する。第２加算部４２は、第２遅延部３４からの非線形等化信号と、仮判定信号３０６との差異をもとに、非線形等化用誤差信号３０２を生成する。例えば、非線形等化信号和から仮判定信号３０６を減算することによって、非線形等化用誤差信号３０２が導出される。第２加算部４２は、非線形等化用誤差信号３０２を非線形等化部４６へ出力する。

ここで、非線形等化部４６は、非線形等化用誤差信号３０２をもとに、複数の係数を導出する。つまり、非線形等化部４６は、仮判定信号３０６を教師信号として使用する。また、非線形等化部４６は、非線形等化用誤差信号３０２の二乗値を次々に加算していった総和である積算値を計算することによって、非線形等化部４６における複数のタップ係数の収束を監視する。つまり、非線形等化部４６は、その積算値がしきい値よりも大きい状態から小さい状態へ、非線形等化用誤差信号３０２が変化した場合に、複数のタップ係数の収束を判定する。また、収束を判定した後、非線形等化用誤差信号３０２の二乗値の総和である積算値がしきい値よりも再び大きくなった場合に、非線形等化部４６の複数のタップ係数の発散と判定する。その際、非線形等化部４６は、複数のタップ係数を新たに導出する。

図３は、線形等化部４４の構成を示す。線形等化部４４は、多段タップ５０、線形処理部５２を含む。多段タップ５０は、遅延タップ５４と総称される第１遅延タップ５４ａ、第２遅延タップ５４ｂ、第３遅延タップ５４ｃ、第Ｎ遅延タップ５４ｎを含む。線形処理部５２は、乗算部５６と総称される第１乗算部５６ａ、第２乗算部５６ｂ、第３乗算部５６ｃ、第Ｎ＋１乗算部５６ｎ＋１、タップ係数導出部５８、積算部６０を含む。

多段タップ５０は、複数の遅延タップ５４がシリアルに接続されることによって形成される。具体的に説明すると、第１遅延タップ５４ａは、再生信号を入力し、遅延後、再生信号を出力する。第２遅延タップ５４ｂは、第１遅延タップ５４ａからの再生信号を入力し、遅延後、再生信号を出力する。第３遅延タップ５４ｃから第Ｎ遅延タップ５４ｎも、同様の処理を実行する。遅延タップ５４への入力部分と出力部分が多段タップ５０からの出力信号であり、例えば、４つの遅延タップ５４が配置される場合、５つの出力信号が存在する。これらの出力信号は、乗算部５６へ出力されている。

乗算部５６は、遅延タップ５４からの出力信号を入力するとともに、タップ係数導出部５８からのタップ係数も入力する。ここで、タップ係数は、各出力信号に対応づけられて導出されている。乗算部５６は、出力信号とタップ係数とを乗算する。乗算部５６は、各乗算結果を積算部６０へ出力する。積算部６０は、乗算部５６からの乗算結果を次々に加算して加算結果である積算値を求める。加算結果である積算値が、前述の線形等化信号に相当する。積算部６０は、線形等化信号を出力する。タップ係数導出部５８は、線形等化用誤差信号３００を入力する。タップ係数導出部５８は、再生信号がパーシャルレスポンス特性に適合するように、線形等化用誤差信号３００、乗算部５６での乗算結果を使用して、複数のタップ係数を制御する。なお、タップ係数の導出には、例えばＬＭＳアルゴリズムのような適応アルゴリズムが使用されることによって、線形等化用誤差信号３００が小さくなるように制御される。なお、ＬＭＳアルゴリズムは、公知の技術であるので、ここでは説明を省略する。

図４は、非線形等化部４６の構成を示す。非線形等化部４６は、多段タップ７０、非線形処理部７２を含む。多段タップ７０は、遅延タップ７４と総称される第１遅延タップ７４ａ、第２遅延タップ７４ｂ、第Ｎ遅延タップ７４ｎを含む。非線形処理部７２は、乗算部７６と総称される第１１乗算部７６ａａ、第１２乗算部７６ａｂ、第１Ｍ乗算部７６ａｍ、第２１乗算部７６ｂａ、第２２乗算部７６ｂｂ、第２Ｍ乗算部７６ｂｍ、第（Ｎ＋１）１乗算部７６（ｎ＋１）ａ、第（Ｎ＋１）２乗算部７６（ｎ＋１）ｂ、第（Ｎ＋１）Ｍ乗算部７６（ｎ＋１）ｍ、積算部７８と総称される第１積算部７８ａ、第２積算部７８ｂ、第Ｍ積算部７８ｍ、関数演算部８０と総称される第１関数演算部８０ａ、第２関数演算部８０ｂ、第Ｍ関数演算部８０ｍ、乗算部８２と総称される第１乗算部８２ａ、第２乗算部８２ｂ、第Ｍ乗算部８２ｍ、積算部８４、関数演算部８６、タップ係数導出部８８を含む。

非線形等化部４６は、図示のごとく、３層パーセプトロン型のニューラルネットワークにて構成される。ここで、入力層が多段タップ７０に相当し、隠れ層が関数演算部８０に相当し、出力層が関数演算部８６に相当する。多段タップ７０は、複数の遅延タップ７４がシリアルに接続されることによって形成される。具体的に説明すると、第１遅延タップ７４ａは、線形等化信号を入力し、遅延後、線形等化信号を出力する。第２遅延タップ７４ｂは、第１遅延タップ７４ａからの線形等化信号を入力し、遅延後、線形等化信号を出力する。第Ｎ遅延タップ７４ｎも、同様の処理を実行する。遅延タップ７４への入力部分と出力部分が多段タップ７０からの出力信号である。これらの出力信号は、乗算部７６へ出力されている。

乗算部７６は、多段タップ７０からの出力信号と、タップ係数導出部８８からのタップ係数とを乗算する。具体的に説明すると、第ＩＪ乗算部７６ｉｊは、多段タップ７０の先頭からｉ番目の出力信号Ｓ（ｉ）と、タップ係数Ｗ１（ｉ，ｊ）とを乗算することによって、乗算結果Ｕ（ｉ，ｊ）を生成する。積算部７８は、乗算部７６における乗算結果を次々に加算する積算を行う。具体的に説明すると、第Ｊ積算部７８ｊは、乗算結果Ｕ（１，ｊ）、Ｕ（２，ｊ）、Ｕ（３，ｊ）、・・・、Ｕ（ｎ＋１，ｊ）を加算する積算によって、積算結果Ｖ（ｊ）を生成する。関数演算部８０は、積算部７８における積算結果Ｖ（ｊ）にシグモイド関数を演算する。シグモイド関数は、次のように示される。
ｆ（ｘ）＝（１−ｅｘｐ（−αｘ））/（１＋ｅｘｐ（−αｘ）） （式１）
ここで、式１のｘに積算結果Ｖ（ｊ）が入力される。ここでは、第Ｊ関数演算部８０ｊでの演算結果をＸ（ｊ）と示し、当該演算結果が隠れ層からの出力に相当する。

乗算部８２は、関数演算部８０における演算結果とタップ係数導出部８８からのタップ係数とを乗算する。具体的に説明すると、第Ｊ乗算部８２ｊは、第Ｊ関数演算部８０ｊにおける演算結果Ｘ（ｊ）と、タップ係数Ｗ２（ｊ）とを乗算することによって、乗算結果Ｙ（ｊ）を生成する。積算部８４は、乗算部８２における乗算結果を次々に加算する積算を行う。ここでは、すべての乗算部８２における乗算結果が積算され。積算結果Ｚが生成される。関数演算部８６は、積算部８４における積算結果にシグモイド関数を演算する。ここでは、式１のｘに積算結果Ｚが入力される。関数演算部８６の演算結果が、出力層からの出力に相当し、前述の非線形等化信号に相当する。

タップ係数導出部８８は、乗算部７６および乗算部８２において使用されるタップ係数Ｗ１（ｉ，ｊ）とＷ２（ｊ）とを導出する。なお、Ｗ１（ｉ，ｊ）、Ｗ２（ｊ）の初期値として、ランダムな値や収束後に近い値が設定される。また、タップ係数導出部８８は、図３のタップ係数導出部５８と同様にＬＭＳアルゴリズムによって、Ｗ１（ｉ，ｊ）、Ｗ２（ｊ）を更新する。ここで、Ｗ１（ｉ，ｊ）、Ｗ２（ｊ）の学習は、バックプロパゲーションによってなされる。非線形等化用誤差信号３０２の二乗値は、次のように示される。
Ｅ＝（Ａ−Ｄ）^２ （式２）

ここで、Ａは、線形等化信号に相当し、Ｄは、仮判定信号３０６に相当する。つまり、Ａ−Ｄは、非線形等化用誤差信号３０２に相当する。タップ係数導出部８８は、Ｅが最小となるように、Ｗ１（ｉ，ｊ）、Ｗ２（ｊ）を制御する。出力層でのバックプロパゲーションの結果は次のように示される。
（∂Ｅ）／（∂Ｙ（ｊ）)＝ｆ’（Ｙ（ｊ））×２（Ａ−Ｄ） （式３）
タップ係数導出部８８は、タップ係数Ｗ２（ｊ）を次のように更新する。
Ｗ２（ｊ）＝Ｗ２（ｊ）_ｏｌｄ−ε×（∂Ｅ）／（∂Ｗ２（ｊ）） （式４）

ここで、Ｗ２（ｊ）_ｏｌｄは、ひとつ前のタイミングにおけるタップ係数Ｗ２（ｊ）を示す。一方、隠れ層でのバックプロパゲーションは次のように示される。
（∂Ｅ）／（∂Ｕ（ｉ，ｊ））＝
ｆ’（Ｕ（ｉ，ｊ））×（∂Ｅ）／（∂Ｙ（ｊ））×Ｗ２（ｊ） （式５）
タップ係数導出部８８は、タップ係数Ｗ１（ｉ，ｊ）を次のように更新する。
Ｗ１（ｉ，ｊ）＝
Ｗ１（ｉ，ｊ）_ｏｌｄ−ε×（∂Ｅ）／（∂Ｗ１（ｉ，ｊ）） （式６）
ここで、Ｗ１（ｉ，ｊ）_ｏｌｄは、ひとつ前のタイミングにおけるタップ係数Ｗ１（ｉ，ｊ）を示す。

図５は、仮判定部３０の構成を示す。仮判定部３０は、ブランチメトリック演算部９０、パスメモリ部９２、特定部９６を含む。また、信号として、選択信号ＳＥＬを含む。ブランチメトリック演算部９０は、図示しない線形等化部４４からの線形等化信号をもとに、ブランチメトリック演算およびパスメトリック演算を実行する。そのため、ブランチメトリック演算部９０には、前述のブランチメトリック演算回路およびパスメトリック演算回路が含まれる。前述のごとく、本実施例では、パーシャルレスポンス方式が適用されているが、仮判定部３０の構成を説明する前に、ここでは、パーシャルレスポンス方式における状態遷移を説明する。

図６は、仮判定部３０がパーシャルレスポンス（１，２，２，２，１）に対応する場合の状態遷移を示す。パーシャルレスポンス（１，２，２，２，１）では、振幅が±４の範囲に収まる。４ビットをひとつの組合せとすれば、組合せに含まれる値に応じて、Ｓ０からＳ９までの１０状態が規定されている。また、次に入力されるビット値に応じて図示のごとく、状態が遷移する。例えば、状態Ｓ０にビット値「１」が入力されると、状態Ｓ１への遷移がなされる。ここで、状態間を結ぶ矢印に「ｘ／ｙ」のような値が示されているが、ｘは、入力されるビット値を示し、ｙは、もとの状態に新たなビット値が加わった５ビットに対する仮判定値を示す。図７は、仮判定部３０がパーシャルレスポンス（１，２，２，２，１）に対応する場合の状態遷移を示す。図７は、連続したふたつのタイミングでの状態を示しており、各状態は、図６と同様である。

図８は、ブランチメトリック演算部９０の構成を示す。ブランチメトリック演算部９０は、加算部１１０と総称される第１加算部１１０ａ、第２加算部１１０ｂ、第３加算部１１０ｃ、第４加算部１１０ｄ、第５加算部１１０ｅ、第６加算部１１０ｆ、第７加算部１１０ｇ、第８加算部１１０ｈ、第９加算部１１０ｉ、第１０加算部１１０ｊ、第１１加算部１１０ｋ、第１２加算部１１０ｌ、第１３加算部１１０ｍ、第１４加算部１１０ｎ、第１５加算部１１０ｏ、第１６加算部１１０ｐ、二乗回路１１２と総称される第１二乗回路１１２ａ、第２二乗回路１１２ｂ、第３二乗回路１１２ｃ、第４二乗回路１１２ｄ、第５二乗回路１１２ｅ、第６二乗回路１１２ｆ、第７二乗回路１１２ｇ、第８二乗回路１１２ｈ、第９二乗回路１１２ｉ、第１０二乗回路１１２ｊ、第１１二乗回路１１２ｋ、第１２二乗回路１１２ｌ、第１３二乗回路１１２ｍ、第１４二乗回路１１２ｎ、第１５二乗回路１１２ｏ、第１６二乗回路１１２ｐ、ＡＣＳ回路１１４と総称される第１ＡＣＳ回路１１４ａ、第２ＡＣＳ回路１１４ｂ、第３ＡＣＳ回路１１４ｃ、第４ＡＣＳ回路１１４ｄ、第５ＡＣＳ回路１１４ｅ、第６ＡＣＳ回路１１４ｆ、加算部１１６と総称される第１加算部１１６ａ、第２加算部１１６ｂ、第３加算部１１６ｃ、第４加算部１１６ｄを含む。また、選択信号ＳＥＬと総称される第０選択信号ＳＥＬ０、第１選択信号ＳＥＬ１、第２選択信号ＳＥＬ２、第７選択信号ＳＥＬ７、第８選択信号ＳＥＬ８、第９選択信号ＳＥＬ９を含む。

加算部１１０は、線形等化信号から所定の目標値を減じる。二乗回路１１２は、加算部１１０における減算結果の二乗値を計算する。ＡＣＳ回路１１４は、二乗回路１１２からの二乗に対して、加算、比較、選択によるメトリック演算を実行する。また、ＡＣＳ回路１１４は、メトリック演算の結果として、第０選択信号ＳＥＬ０、第１選択信号ＳＥＬ１、第２選択信号ＳＥＬ２、第７選択信号ＳＥＬ７、第８選択信号ＳＥＬ８、第９選択信号ＳＥＬ９を出力する。また、パーシャルレスポンス特性からＡＣＳ回路１１４へ入力されない二乗値も存在する。そのような二乗値に対して、加算部１１６において加算がなされる。図５に戻る。

パスメモリ部９２は、ブランチメトリック演算部９０からの選択信号ＳＥＬを入力し、選択信号ＳＥＬに応じたパスを記憶する。図９は、パスメモリ部９２の構成を示す。パスメモリ部９２は、メモリ１２０と総称される第１１メモリ１２０ａａ、第１２メモリ１２０ａｂ、第１３メモリ１２０ａｃ、第１４メモリ１２０ａｄ、第１５メモリ１２０ａｅ、第１６メモリ１２０ａｆ、第１７メモリ１２０ａｇ、第１８メモリ１２０ａｈ、第１９メモリ１２０ａｉ、第１１０メモリ１２０ａｊ、第２１メモリ１２０ｂａ、第２２メモリ１２０ｂｂ、第２３メモリ１２０ｂｃ、第２４メモリ１２０ｂｄ、第２５メモリ１２０ｂｅ、第２６メモリ１２０ｂｆ、第２７メモリ１２０ｂｇ、第２８メモリ１２０ｂｈ、第２９メモリ１２０ｂｉ、第２１０メモリ１２０ｂｊ、第（Ｌ＋１）１メモリ１２０（ｌ＋１）ａ、第（Ｌ＋１）２メモリ１２０（ｌ＋１）ｂ、第（Ｌ＋１）３メモリ１２０（ｌ＋１）ｃ、第（Ｌ＋１）４メモリ１２０（ｌ＋１）ｄ、第（Ｌ＋１）５メモリ１２０（ｌ＋１）ｅ、第（Ｌ＋１）６メモリ１２０（ｌ＋１）ｆ、第（Ｌ＋１）７メモリ１２０（ｌ＋１）ｇ、第（Ｌ＋１）８メモリ１２０（ｌ＋１）ｈ、第（Ｌ＋１）９メモリ１２０（ｌ＋１）ｉ、第（Ｌ＋１）１０メモリ１２０（ｌ＋１）ｊ、選択部１２２と総称される第１１選択部１２２ａａ、第１２選択部１２２ａｂ、第１３選択部１２２ａｃ、第１４選択部１２２ａｄ、第１５選択部１２２ａｅ、第１６選択部１２２ａｆ、第Ｌ１選択部１２２ｌａ、第Ｌ２選択部１２２ｌｂ、第Ｌ３選択部１２２ｌｃ、第Ｌ４選択部１２２ｌｄ、第Ｌ５選択部１２２ｌｅ、第６Ｌ６選択部１２２ｌｆ、多数決部１２４を含む。

ここでは、Ｌ＋１のメモリ１２０によってひとつのパスが記憶され、かつ図６、７に示した１０種類の状態のそれぞれに対応するように、１０種類のパスが記憶される。選択部１２２は、選択信号ＳＥＬに応じて、いずれかのパスを選択する。選択されたパスが、生き残りパス相当する。多数決部１２４は、第（Ｌ＋１）１メモリ１２０（ｌ＋１）ａから第（Ｌ＋１）１０メモリ１２０（ｌ＋１）ｊのそれぞれに記憶されたビット値を入力し、多数決を実行する。多数決部１２４は、選択結果を出力する。図５に戻る。

特定部９６は、図示しない多数決部１２４からの選択値を入力し、ラッチにて選択値を保持する。ここで、特定部９６は、過去の選択値を含めて、５つのタイミングに対応した選択値からひとつの組合せを選択する。なお、特定部９６に新たな選択値が入力されると、組合せの中から最も過去の選択値が除外されることによって、組合せが更新される。

図１０は、特定部９６に記憶されたテーブルのデータ構造を示す。図示のごとく、メモリ値欄２００、ｂ（ｋ）欄２０２、ｂ（ｋ−１）欄２０４、ｂ（ｋ−２）欄２０６、ｂ（ｋ−３）欄２０８、ｂ（ｋ−４）欄２１０、仮判定出力欄２１２が含まれる。ここで、ｂ（ｋ）は、最も新しく入力された選択値に相当し、ｂ（ｋ−１）は、ひとつ前のタイミングに入力された選択値に相当し、ｂ（ｋ−４）は、４つ前のタイミングに入力された選択値に相当する。前述のごとく、これらはラッチにて保持されている。ｂ（ｋ）欄２０２からｂ（ｋ−４）欄２１０には、ラッチに保持された選択値が取り得る値の組合せが示されている。メモリ値欄２００では、取り得る値に対応したメモリ値が示され、仮判定出力欄２１２では、取り得る値に対応した仮判定値が示されている。例えば、パスメモリの内容が「０００００」であれば仮判定値「−４」、「００００１」であれば仮判定値「−３」が対応づけられている。図５に戻る。特定部９６は、図１０に示したテーブルを参照しながら、組合せに対応した仮判定値を特定する。特定部９６は、仮判定値を仮判定信号３０６として出力する。

以上の構成による再生装置１００の動作を説明する。図１１は、非線形等化部４６における係数の導出手順を示すフローチャートである。非線形等化部４６は、非線形等化用誤差信号３０２の大きさが収束した後も、継続して非線形等化用誤差信号３０２の大きさを導出する。大きさがしきい値よりも大きくなった場合（Ｓ４０のＹ）、非線形等化部４６は、新たにタップ係数を導出する（Ｓ４２）。大きさがしきい値よりも大きくならなければ（Ｓ４０のＮ）、処理は終了される。

図１２（ａ）−（ｂ）は、従来および図１の再生装置１００による出力信号のヒストグラムを示す。図１２（ａ）は、従来の線形波形等化器で等化した信号のヒストグラムを示す。このときのビットエラーレートは、１．１×１０^−２である。一方、図１２（ｂ）は、再生装置１００で等化した信号のヒストグラムを示す。このときの目標値は、前述のごとく、パーシャルレスポンス（１，２，２，２，１）の９値としている。また、このときのビットエラーレートは、１．５×１０^−４である。従来の線形波形等化器における特性悪化は、波形に非線形成分が含まれているので、ビタビ目標値に収束がなされないためであると推定される。

本発明の実施例によれば、線形等化信号を仮判定した結果を教師信号とするので、トレーニング信号の代わりに仮判定信号を教師信号に使用できる。また、トレーニング信号の代わりに仮判定信号を教師信号に使用するので、トレーニング信号を使用せずに、非線形等化のための係数を導出できる。また、トレーニング信号を使用せずに、非線形等化のための係数が導出されるので、トレーニング信号を使用せずに非線形等化を実行できる。また、トレーニング信号を使用せずに、非線形等化のための係数が導出されるので、記録密度の向上や記録パワー変動等によって生じる再生信号の非線形歪をトレーニング信号なしで低減できる。

また、パーシャルレスポンス規則にしたがった仮判定が実行されるので、パーシャルレスポンス処理に対応できる。また、仮判定部における処理遅延と非線形等化部における処理遅延との差異に応じた期間にわたって遅延を実行するので、非線形等化信号と仮判定信号とのタイミングを合わせることができる。また、非線形等化信号と仮判定信号とのタイミングが合わされるので、非線形等化のためのタップ係数の推定精度を向上できる。また、非線形等化用誤差信号の発散を検出した場合に複数の係数を新たに導出するので、等化特性の悪化を抑制できる。

以上、本発明を実施例をもとに説明した。この実施例は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

本発明の実施例において、線形等化部４４および非線形等化部４６は、いずれも複数のタップ係数を使用しており、複数のタップ係数を適応的に導出している。しかしながらこれに限らず例えば、非線形等化部４６は、複数のタップ係数を適応的に導出し、線形等化部４４は、複数のタップ係数として固定値を使用してもよい。つまり、線形等化部４４は、複数のタップ係数を適応的に導出しなくてもよい。その際、第１加算部４０は、線形等化部４４へ線形等化用誤差信号３００を出力しない。本変形例によれば、線形等化のための係数を固定値とするので、処理を簡易にできる。

１０ 光ディスク、 １２ 光ディスク駆動部、 １４ 光ピックアップ、 １６ プリアンプ部、 １８ ＡＧＣ部、 ２０ ＰＬＬ部、 ２２ Ａ／Ｄ変換部、 ２４ 処理部、 ２６ 制御部、 ３０ 仮判定部、 ３２ 第１遅延部、 ３４ 第２遅延部、 ３８ ビタビ復号部、 ４０ 第１加算部、 ４２ 第２加算部、 ４４ 線形等化部、 ４６ 非線形等化部、 １００ 再生装置。

Claims (4)

1. 処理対象の信号を順次線形等化する線形等化部と、
   前記線形等化部において線形等化した信号をパーシャルレスポンス規則に従って順次仮判定する仮判定部と、
   前記仮判定部において仮判定した信号を教師信号として、ニューラルネットワークの学習には通常必要とされている、特定の出力に対する既知の入力であるトレーニング信号なしでニューラルネットワークの複数の係数を導出するとともに、前記複数の係数をもとに、前記線形等化部において線形等化した信号を順次非線形等化するニューラルネットワークから構成される非線形等化部と、
   前記非線形等化部において非線形等化した信号を遅延させる遅延部とを備え、
   前記遅延部は、前記仮判定部における処理遅延と前記非線形等化部における処理遅延との差異に応じた期間にわたって遅延を実行し、
   前記非線形等化部は、前記遅延部において遅延した信号と前記仮判定部において仮判定した信号との差異をもとに、前記複数の係数を導出することを特徴とする等化器。
2. 前記非線形等化部は、前記遅延部において遅延した信号と前記仮判定部において仮判定した信号との差異がしきい値よりも大きくなった場合に、前記複数の係数を新たに導出することを特徴とする請求項１に記載の等化器。
3. 入力した信号を順次線形等化するステップと、
   線形等化した信号をパーシャルレスポンス規則に従って順次仮判定するステップと、
   仮判定した信号を教師信号として、ニューラルネットワークの学習には通常必要とされている、特定の出力に対する既知の入力であるトレーニング信号なしでニューラルネットワークの複数の係数を導出するとともに、前記複数の係数をもとに、線形等化した信号をニューラルネットワークから構成される適応非線形等化部によって順次非線形等化するステップと、
   非線形等化した信号を遅延させるステップとを備え、
   前記遅延させるステップは、前記仮判定するステップにおける処理遅延と前記非線形等化するステップにおける処理遅延との差異に応じた期間にわたって遅延を実行し、
   前記非線形等化するステップは、前記遅延させるステップにおいて遅延した信号と前記仮判定するステップにおいて仮判定した信号との差異をもとに、前記複数の係数を導出することを特徴とする等化方法。
4. 入力した信号を順次線形等化するステップと、
   線形等化した信号をパーシャルレスポンス規則に従って順次仮判定するステップと、
   仮判定した信号を教師信号として、ニューラルネットワークの学習には通常必要とされている、特定の出力に対する既知の入力であるトレーニング信号なしでニューラルネットワークの複数の係数を導出するとともに、前記複数の係数をもとに、線形等化した信号をニューラルネットワークから構成される適応非線形等化部によって順次非線形等化するステップと、
   非線形等化した信号を遅延させるステップとを備え、
   前記遅延させるステップは、前記仮判定するステップにおける処理遅延と前記非線形等化するステップにおける処理遅延との差異に応じた期間にわたって遅延を実行し、
   前記非線形等化するステップは、前記遅延させるステップにおいて遅延した信号と前記仮判定するステップにおいて仮判定した信号との差異をもとに、前記複数の係数を導出することをコンピュータに実行させるためのプログラム。

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