TW202231033A - 決策回饋等化器及包括其的電子系統 - Google Patents

Abstract

本發明提供一種決策回饋等化器，包含：第一輸入鎖存器，經組態以自由第一輸入鎖存器接收到的第一資料產生第一輸出信號，其中第一輸入鎖存器包含：第一子電路，經組態以接收第一資料及參考電壓、比較第一資料與參考電壓，以及根據第一資料與參考電壓之間的比較的結果而產生具有不同轉變時序的第一內部信號；以及第二子電路，經組態以接收對應於比第一資料更早由第一鎖存器接收到的第二資料的第二輸出信號作為第一回饋，以及產生第一輸出信號，第一輸出信號基於第一回饋補償第一內部信號的轉變時序之間的差異。

Description

決策回饋等化器及包括其的電子系統

本發明概念是關於一種決策回饋等化器，且更特定而言，是關於一種用於使藉由低功率接收到的資料信號等化的決策回饋等化器，以及一種包含所述決策回饋等化器的裝置。 [相關申請案的交叉引用]

本申請案主張2020年11月5日在韓國智慧財產局（Korean Intellectual Property Office）申請的韓國專利申請案第10-2020-0147152號的優先權，其揭露內容以全文引用的方式併入本文中。

由於大量資料信號歸因於資料技術的快速發展而在裝置之間傳輸及接收，故採用用於促進此資料交換的介接技術。裝置可經由用於傳送資料信號的通道彼此耦接。然而，經由通道傳送的資料信號可能歸因於諸如集膚效應、介電損耗以及類似者的各種因素而包含雜訊，諸如符號間干擾（intersymbol interference；ISI）以及類似者。因此，以高速傳送的資料信號的品質可能劣化。

為了提高在裝置之間傳送的資料信號的品質，裝置可包含藉由使用先前資料作為回饋來辨別當前資料的決策回饋等化器。然而，決策回饋等化器消耗相對較高功率或具有較長回饋迴路時間。因此，決策回饋等化器可能未平穩地進行等化操作。

根據本發明概念的實施例，提供一種決策回饋等化器，包含：第一輸入鎖存器，經組態以自由所述第一輸入鎖存器接收到的第一資料產生第一輸出信號，其中所述第一輸入鎖存器包含：第一子電路，經組態以接收所述第一資料及參考電壓、比較所述第一資料與所述參考電壓，以及根據所述第一資料與所述參考電壓之間的所述比較的結果而產生具有不同轉變時序的第一內部信號；以及第二子電路，經組態以接收對應於比所述第一資料更早由所述第一鎖存器接收到的第二資料的第二輸出信號作為第一回饋，以及產生所述第一輸出信號，所述第一輸出信號基於所述第一回饋補償所述第一內部信號的所述轉變時序之間的差異。

根據本發明概念的實施例，提供一種電子系統，包含：接收墊，經組態以接收經由通道依序傳送的包含第一資料及第二資料的資料信號；以及決策回饋等化器，經組態以使接收到的資料信號等化，其中所述決策回饋等化器包含：第一輸入鎖存器，耦接至所述接收墊且經組態以自所述第一資料產生第一輸出信號；以及第二輸入鎖存器，耦接至所述接收墊且經組態以自所述第二資料產生第二輸出信號，且其中所述第二輸入鎖存器包含：第一子電路，經組態以根據所述第二資料與參考電壓之間的比較的結果而產生具有不同轉變時序的內部信號；以及第二子電路，經組態以接收所述第一輸出信號作為回饋，以及藉由基於所述回饋補償所述內部信號的所述轉變時序之間的差異來產生所述第二輸出信號。

根據本發明概念的實施例，提供一種決策回饋等化器，包含：輸入鎖存電路，經組態以藉由分別比較奇數資料及偶數資料與參考電壓而輸出作為歸零信號的第一輸出信號及第二輸出信號；中間鎖存電路，經組態以接收所述第一輸出信號及所述第二輸出信號、將所述第一輸出信號及所述第二輸出信號轉換成非歸零信號，以及輸出經轉換第一輸出信號及經轉換第二輸出信號；以及輸出鎖存電路，經組態以接收所述經轉換第一輸出信號及所述經轉換第二輸出信號，以及與時脈信號同步輸出所述經轉換第一輸出信號及所述經轉換第二輸出信號，其中所述輸入鎖存電路包含：第一輸入鎖存器，包含第一子電路及第二子電路，所述第一子電路經組態以藉由比較所述奇數資料與所述參考電壓而產生第一內部信號，且所述第二子電路經組態以基於所述第一內部信號及所述第二輸出信號來產生所述第一輸出信號；以及第二輸入鎖存器，包含第三子電路及第四子電路，所述第三子電路經組態以藉由比較所述偶數資料與所述參考電壓而產生第二內部信號，且所述第四子電路經組態以基於所述第二內部信號及所述第一輸出信號來產生所述第二輸出信號。

在下文中，將參考隨附圖式詳細地描述本發明概念的實施例。在圖式中，相同附圖標號可指相同元件。

圖1為示出根據本發明概念的實施例的電子系統的方塊圖。

電子系統1可包含第一裝置10及第二裝置20。第一裝置10及第二裝置20可稱為電子裝置，且可各自由各種裝置中的一者實施，所述各種裝置諸如桌上型電腦、膝上型電腦、平板電腦、智慧型電話、可穿戴裝置、視訊遊戲控制台、家用電器、醫療裝置以及類似者。

然而，本發明概念不限於此，且在一些實施例中，電子系統1可由單一電子裝置實施。在此類實施例中，第一裝置10及第二裝置20中的每一者可為包含於單一電子裝置中的組件或智慧財產（intellectual property；IP），且可由電路、模組、晶片及/或封裝層級實體實施。在一些實施例中，第一裝置10及第二裝置20亦可由一個電路、模組、晶片及/或封裝層級實體實施。術語「系統」及「裝置」經提供以允許較佳理解，且應理解，本發明概念不受此等術語限制。

第一裝置10及第二裝置20可彼此通信，且因此經由第一通道CH_1及第二通道CH_2彼此交換資料信號。第一通道CH_1及第二通道CH_2中的每一者可包含導電材料以傳輸資料信號。舉例而言，第一通道CH_1及第二通道CH_2中的每一者可藉由印刷電路板（printed circuit board；PCB）上的跡線圖案、電纜的導線、連接器的金屬接腳/墊或類似者實施。

第一裝置10可包含接收墊11、傳輸墊12、等化器13、傳輸器14以及串列器/解串器（serializer/deserializer；SERDES）15。第二裝置20可包含傳輸墊21、接收墊22、傳輸器23、等化器24以及SERDES 25。儘管第一裝置10及第二裝置20的最小組件示出於圖1中以描述本發明概念，但本發明概念不限於此。舉例而言，第一裝置10及第二裝置20中的每一者可更包含功能電路（例如，控制器、處理器、記憶體、影像感測器、顯示器以及類似者）、時脈與資料回復（clock and data recovery；CDR）電路、接收器以及類似者。

第一裝置10及第二裝置20可由個別組件、IP或電子裝置實施。在一些實施例中，第一裝置10及第二裝置20可互相辨識出第一裝置10為第二裝置20的外部裝置，且第二裝置20為第一裝置10的外部裝置。

在下文中，將描述資料信號自第一裝置10至第二裝置20的傳輸。SERDES 15可使根據第一裝置10中的功能電路的操作產生的資料信號串列化。SERDES 15可將串列化資料信號提供至傳輸器14，且傳輸器14可經由第二通道CH_2將資料信號傳輸至第二裝置20。舉例而言，傳輸器14可經由傳輸墊12將資料信號傳輸至第二通道CH_2。等化器24可耦接至接收墊22，且可經由接收墊22接收資料信號。等化器24可根據本發明概念的實施例對資料信號進行等化操作，且可將經等化資料信號傳送至SERDES 25。SERDES 25可解串列化經等化資料信號，且可將解串列化資料信號提供至第二裝置20中的功能電路。

在下文中，將描述資料信號自第二裝置20至第一裝置10的傳輸。

SERDES 25可使根據第二裝置20中的功能電路的操作產生的資料信號串列化。SERDES 25可將串列化資料信號提供至傳輸器23，且傳輸器23可經由第一通道CH_1將資料信號傳輸至第一裝置10。舉例而言，傳輸器23可經由傳輸墊21將資料信號傳輸至第一通道CH_1。等化器13可耦接至接收墊11，且可經由接收墊11接收資料信號。等化器13可根據本發明概念的實施例對資料信號進行等化操作，且可將經等化資料信號傳送至SERDES 15。SERDES 15可解串列化經等化資料信號，且可將解串列化資料信號提供至第一裝置10中的功能電路。

在第一裝置10與第二裝置20之間的通信中，歸因於諸如第一通道CH_1及第二通道CH_2的集膚效應、介電損耗以及類似者的各種因素，第一通道CH_1及第二通道CH_2中的每一者可展現低通頻率回應特性。因此，在高速操作中，第一通道CH_1及第二通道CH_2的頻寬可能受到限制，且可能小於資料信號的頻寬。此可能減弱經由第一通道CH_1及第二通道CH_2傳送的資料信號的高頻分量，且可導致時域中的符號間干擾。為了減輕此類符號間干擾，等化器13及等化器24可根據本發明概念的實施例對接收到的資料信號進行等化操作。

根據本發明概念的實施例的等化器13及等化器24可各自由決策回饋等化器實施。等化器13及等化器24可分別包含補償電路13_1及補償電路24_1。補償電路13_1及補償電路24_1可分別接收第一回饋FB_1及第二回饋FB_2，且可分別基於第一回饋FB_1及第二回饋FB_2進行補償操作以減輕符號間干擾。

在下文中，將主要描述第一裝置10的等化器13，且其描述亦可應用於第二裝置20的等化器24。在本發明概念的實施例中，等化器13可接收先前資料值作為第一回饋FB_1，且可藉由使用第一回饋FB_1來辨別當前資料值。第一回饋FB_1為在等化器13內部產生的信號，且用於將第一回饋FB_1提供至補償電路13_1的時序裕度可實施為充分確保。舉例而言，等化器13可經實施以使得用於將第一回饋FB_1提供至第一補償電路13_1的時序裕度固定為「1單位間隔（unit interval；UI）+α」。此將在下文詳細描述。等化器13可包含多個鎖存電路而不包含單獨加法器，使得等化器13能夠進行基於低功率的等化操作。鎖存電路可為包含至少一個鎖存器的電路。舉例而言，等化器13可由k級鎖存器結構（其中k為2或大於2的整數）實施。舉例而言，等化器13可包含：輸入鎖存電路，經組態以藉由辨別包含於接收到的資料信號中的資料值來鎖存所述資料值；中間鎖存電路，經組態以自輸入鎖存電路接收包含經鎖存資料值的輸出信號；以及輸出鎖存電路，經組態以與某一時脈信號同步輸出自中間鎖存電路接收到的輸出信號。然而，由於此僅為實例，故本發明概念不限於此，且等化器13可由各種鎖存器結構實施。

由於歸因於符號間干擾而在資料與參考電壓之間未存在顯著差異，故可能未準確地辨別資料值。為了解決此問題，補償電路13_1可基於第一回饋FB_1補償資料與參考電壓之間的差異，藉此使得等化器13能夠準確且快速地辨別資料值。在本發明概念的實施例中，補償電路13_1可藉由基於第一回饋FB_1選擇性地調整流動至接地節點的電流路徑的驅動強度來補償歸因於符號間干擾的資料與參考電壓之間的精細差異。此將在下文詳細描述。

根據本發明概念的實施例的等化器13及等化器14可以低功率操作，且可藉由最大限度地確保用於將第一回饋FB_1及第二回饋FB_2分別提供至補償電路13_1及補償電路24_1的時序裕度來進行經促進及改良的等化操作。

圖2為示出經由圖1的第一通道接收到的資料信號的實例失真的圖。假設資料信號包含具有值「0」或「1」的多個資料片段。由於此為輔助理解本發明概念的實施例的假設，故本發明概念不限於此。舉例而言，本發明概念亦可應用於基於脈衝振幅調變的資料信號。

參考圖1及圖2，自第二裝置20的傳輸墊21輸出的傳輸資料信號DATA_TX的波形可接近於脈衝形狀。舉例而言，數位脈衝形狀。傳輸資料信號DATA_TX穿過第一通道CH_1且由等化器13經由第一裝置10的接收墊11接收到作為接收資料信號DATA_RX，且接收資料信號DATA_RX可歸因於符號間干擾或類似者而失真，且因此具有與傳輸資料信號DATA_TX不同的波形。因此，接收資料信號DATA_RX可能不適合於藉由比較接收資料信號DATA_RX與參考電壓VREF而准許習知等化器快速且準確地辨別其資料值。然而，根據本發明概念的實施例的等化器13及等化器24可對接收資料信號DATA_RX進行等化操作，且因此快速且準確地辨別資料值。

圖3A至圖5為各自示出根據本發明概念的實施例的等化器的方塊圖。應理解，下文所描述的等化器僅為實例，且因此，本發明概念不限於此。

參考圖3A，等化器100可包含第一輸入鎖存器110a及第二輸入鎖存器110b、第一中間鎖存器120a及第二中間鎖存器120b，以及第一輸出鎖存器130a及第二輸出鎖存器130b。第一輸入鎖存器110a及第二輸入鎖存器110b可統稱為輸入鎖存電路（或第一鎖存電路），第一中間鎖存器120a及第二中間鎖存器120b可統稱為中間鎖存電路（或第二鎖存電路），且第一輸出鎖存器130a及第二輸出鎖存器130b可統稱為輸出鎖存電路（或第三鎖存電路）。

第一輸入鎖存器110a及第二輸入鎖存器110b可替代地對資料信號DATA_RX進行鎖存操作。第一輸入鎖存器110a可辨別資料信號DATA_RX的奇數資料值且輸出所述奇數資料值作為第一輸出信號OUT_S11，且第二輸入鎖存器110b可辨別資料信號DATA_RX的偶數資料值且輸出所述偶數資料值作為第二輸出信號OUT_S12。第一輸入鎖存器110a可包含第一子電路112a及第二子電路114a，且第二輸入鎖存器110b可包含第三子電路112b及第四子電路114b。

第一子電路112a可接收第一資料及參考電壓VREF，可與正時脈信號CLK_P同步比較第一資料與參考電壓VREF，且可根據比較的結果產生具有不同轉變時序的第一內部信號IN_S1。第一資料可為資料信號DATA_RX的奇數資料。第一子電路112a可將第一內部信號IN_S1提供至第二子電路114a。第二子電路114a可包含第一補償電路114a_11。

第一補償電路114a_11可接收對應於第二資料的第二輸出信號OUT_S12作為回饋，所述第二資料比第一資料更早自第二輸入鎖存器110b接收到。第一補償電路114a_11可基於第二輸出信號OUT_S12補償第一內部信號IN_S1的轉變時序之間的差異。此處，歸因於符號間干擾或類似者，第一內部信號IN_S1的轉變時序之間的差異可能已減小。在本發明概念的實施例中，第一補償電路114a_11可耦接至接地節點，且可藉由選擇性地調整自節點至接地節點的電流路徑的驅動強度而補償第一內部信號IN_S1的轉變時序之間的差異，所述節點經組態以輸出第一輸出信號OUT_S11。第二子電路114a可產生包含基於第一內部信號IN_S1來辨別的第一資料的第一輸出信號OUT_S11。

第一中間鎖存器120a可接收第一輸出信號OUT_S11且可將第一輸出信號OUT_S11轉換成某一信號。舉例而言，當第一輸出信號OUT_S11為歸零信號時，第一中間鎖存器120a可將第一輸出信號OUT_S11轉換成非歸零信號。第一中間鎖存器120a可將經轉換第一輸出信號OUT_S21提供至第一輸出鎖存器130a。第一輸出鎖存器130a可與第一時脈信號CLK_1同步輸出第一輸出信號OUT_S31。

第三子電路112b可接收第二資料及參考電壓VREF，可與負時脈信號CLK_N同步比較第二資料與參考電壓VREF，且可根據比較的結果產生具有不同轉變時序的第二內部信號IN_S2。第二資料可為資料信號DATA_RX的偶數資料。第三子電路112b可將第二內部信號IN_S2提供至第四子電路114b。第四子電路114b可包含第二補償電路114b_11。

第二補償電路114b_11可接收對應於比第二資料更早自第一輸入鎖存器110a接收到的第三資料的第一輸出信號OUT_S11作為回饋。第二補償電路114b_11可基於第一輸出信號OUT_S11補償第二內部信號IN_S2的轉變時序之間的差異。此處，歸因於符號間干擾或類似者，第二內部信號IN_S2的轉變時序之間的差異可能已減小。在本發明概念的實施例中，第二補償電路114b_11可耦接至接地節點，且可藉由選擇性地調整自節點至接地節點的電流路徑的驅動強度而補償第二內部信號IN_S2的轉變時序之間的差異，所述節點經組態以輸出第二輸出信號OUT_S12。第四子電路114b可產生包含基於第二內部信號IN_S2來辨別的第二資料的第二輸出信號OUT_S12。

第二中間鎖存器120b可接收第二輸出信號OUT_S12且可將第二輸出信號OUT_S12轉換成某一信號。舉例而言，當第二輸出信號OUT_S12為歸零信號時，第二中間鎖存器120b可將第二輸出信號OUT_S12轉換成非歸零信號。第二中間鎖存器120b可將經轉換第二輸出信號OUT_S22提供至第二輸出鎖存器130b。第二輸出鎖存器130b可與第一時脈信號CLK_1同步輸出第二輸出信號OUT_S32。第一時脈信號CLK_1可為正時脈信號CLK_P或負時脈信號CLK_N。在本發明概念的一些實施例中，第一時脈信號CLK_1可為具有與正時脈信號CLK_P及負時脈信號CLK_N不同的相位的時脈信號。負時脈信號CLK_N可為正時脈信號CLK_P的反相時脈信號。

在本發明概念的實施例中，第一中間鎖存器120a及第二中間鎖存器120b可由能夠輸出由輸入信號產生的非歸零信號的鎖存器實施，例如，第一中間鎖存器120a及第二中間鎖存器120b可由設定-重設（set-reset；S-R）鎖存器實施。

在本發明概念的實施例中，等化器100可進行半速率型等化操作，基於正時脈信號CLK_P及負時脈信號CLK_N將本發明概念的實施例應用於所述半速率型等化操作。然而，由於此僅為實例，故本發明概念不限於此，且等化器100可進行等化操作，基於具有不同相位的四個或大於四個時脈信號將本發明概念的實施例應用於所述等化操作。

根據本發明概念的實施例的第一輸入鎖存器110a及第二輸入鎖存器110b中的每一者可藉由經由內部節點（例如，耦接至第一補償電路114a_11及第二補償電路114b_11的節點）而非經由輸入節點接收回饋而確保用於提供回饋的充足時序裕度。因此，此是由於第一輸入鎖存器110a及第二輸入鎖存器110b可能不具有關於回饋的接收時序的限制。

進一步參考圖3B，與圖3A的等化器100相比，等化器100'可更包含第三輸入鎖存器110c及第四輸入鎖存器110d、第三中間鎖存器120c及第四中間鎖存器120d，以及第三輸出鎖存器130c及第四輸出鎖存器130d。第三輸入鎖存器110c可包含第五子電路112c及第六子電路114c，且第四輸入鎖存器110d可包含第七子電路112d及第八子電路114d。第六子電路114c可包含第三補償電路114c_11，且第八子電路114d可包含第四補償電路114d_11。第一子電路112a可接收假想（imaginary；I）時脈信號CLK_I，第三子電路112b可接收正交（quadrature；Q）時脈信號CLK_Q，第五子電路112c可接收反相I時脈信號CLK_IB，且第七子電路112d可接收反相Q時脈信號CLK_QB。I時脈信號CLK_I及Q時脈信號CLK_Q可彼此具有90度的相位差，I時脈信號CLK_I及反相I時脈信號CLK_IB可彼此具有180度的相位差，且Q時脈信號CLK_Q及反相Q時脈信號CLK_QB可彼此具有180度的相位差。等化器100'可進行四分之一速率型等化操作，基於I時脈信號CLK_I及反相I時脈信號CLK_IB以及Q時脈信號CLK_Q及反相Q時脈信號CLK_QB將本發明概念的實施例應用於所述四分之一速率型等化操作。第三輸入鎖存器110c及第四輸入鎖存器110d、第三中間鎖存器120c及第四中間鎖存器120d以及第三輸出鎖存器130c及第四輸出鎖存器130d可根據本發明概念的實施例輸出信號OUT_S13、信號OUT_S23以及信號OUT_S33，以及信號OUT_S14、信號OUT_S24信號OUT_S34。舉例而言，第三輸入鎖存器110c及第四輸入鎖存器110d、第三中間鎖存器120c及第四中間鎖存器120d以及第三輸出鎖存器130c及第四輸出鎖存器130d可與如上文參考圖3A所描述的輸出信號OUT_S1至信號OUT_S31以及信號OUT_S12至信號OUT_S32的方式相同或類似地輸出信號OUT_S13、信號OUT_S23以及信號OUT_S33，以及信號OUT_S14、信號OUT_S24信號OUT_S34。第一輸出鎖存器130a至第四輸出鎖存器130d可與第一時脈信號CLK_1同步操作。第一時脈信號CLK_1可為I時脈信號CLK_I及反相I時脈信號CLK_IB以及Q時脈信號CLK_Q及反相Q時脈信號CLK_QB中的一者。在本發明概念的一些實施例中，第一時脈信號CLK_1可為具有與I時脈信號CLK_I及反相I時脈信號CLK_IB以及Q時脈信號CLK_Q及反相Q時脈信號CLK_QB不同的相位的時脈信號。

第一輸出信號OUT_S11可輸入至第二補償電路114b_11，第二輸出信號OUT_S12可輸入至第三補償電路114c_11，第三輸出信號OUT_S13可輸入至第四補償電路114d_11，且第四輸出信號OUT_S14可輸入至第一補償電路114a_11。由於第三輸入鎖存器110c及第四輸入鎖存器110d、第三中間鎖存器120c及第四中間鎖存器120d以及第三輸出鎖存器130c及第四輸出鎖存器130d的操作與參考圖3A所描述的第一輸入鎖存器110a及第二輸入鎖存器110b、第一中間鎖存器120a及第二中間鎖存器120b以及第一輸出鎖存器130a及第二輸出鎖存器130b的操作相同或類似，故省略其描述。

進一步參考圖4，與圖3A相比，第一補償電路114a_12可接收由第二中間鎖存器120b產生的第二輸出信號OUT_S22作為回饋，且第二補償電路114b_12可接收由第一中間鎖存器120a產生的第一輸出信號OUT_S21作為回饋。

進一步參考圖5，與圖3A相比，第二子電路114a可包含第一增強型補償電路114a_13，且第四子電路114b可包含第二增強型補償電路114b_13。

第一增強型補償電路114a_13可自外部接收第一係數信號DFE_COE_1，且可基於第一係數信號DFE_COE_1控制自經組態以輸出第一輸出信號OUT_S11的節點至接地節點的第一電流路徑的驅動強度的調整程度。舉例而言，第一電流路徑的驅動強度的調整程度可取決於由諸如資料信號DATA_RX經傳送所經由的通道的狀態（例如，集膚效應或介電損耗）的因素引起的符號間干擾程度來控制。舉例而言，當符號間干擾的程度相對較大時，第一增強型補償電路114a_13可回應於第一係數信號DFE_COE_1而控制增大第一電流路徑的驅動強度的調整程度。另外，當符號間干擾的程度相對較小時，第一增強型補償電路114a_13可回應於第一係數信號DFE_COE_1而控制減小第一電流路徑的驅動強度的調整程度。

第二增強型補償電路114b_13可自外部接收第二係數信號DFE_COE_2，且可基於第二係數信號DFE_COE_2控制自經組態以輸出第二輸出信號OUT_S12的節點至接地節點的第二電流路徑的驅動強度的調整程度。由於控制第二電流路徑的驅動強度的調整程度的方法與控制第一電流路徑的驅動強度的調整程度的方法相同，故省略其描述。

在本發明概念的實施例中，第一係數信號DFE_COE_1可與第二係數信號DFE_COE_2相同或不同。另外，根據第一增強型補償電路114a_13及第二增強型補償電路114b_13的實施實例，第一係數信號DFE_COE_1及第二係數信號DFE_COE_2可由包含多個位元的數位信號或由類比信號實施。第一係數信號DFE_COE_1及第二係數信號DFE_COE_2可判定為某些訓練操作的結果，且此將在下文詳細描述。

根據本發明概念的實施例的第一增強型補償電路114a_13及第二增強型補償電路114b_13可藉由自適應地對通道的狀態或類似者進行補償操作來改良等化器100的等化效能。

圖6為示出圖3A的第二輸入鎖存器的電路圖。由於在下文所描述的第二輸入鎖存器的實施實例僅為實例，故本發明概念不限於此。舉例而言，第二輸入鎖存器可藉由本發明概念可應用於的各種組態來實施，且第二輸入鎖存器的實施實例亦可應用於第一輸入鎖存器，例如，圖3A的第一輸入鎖存器。

參考圖6，第二輸入鎖存器200a可包含第三子電路210a及第四子電路220a。第三子電路210a可包含第一pMOS電晶體pTR_11、第二pMOS電晶體pTR_21以及第三pMOS電晶體pTR_31，以及第一nMOS電晶體nTR_11及第二nMOS電晶體nTR_21。第一pMOS電晶體pTR_11可經由其源極接收電源電壓VDD，可經由其閘極接收第二時脈信號CLK_A，且可經由其汲極耦接至第二pMOS電晶體pTR_21及第三pMOS電晶體pTR_31的源極。第二pMOS電晶體pTR_21可經由其閘極接收資料信號DATA_RX，且可經由其汲極耦接至第一nMOS電晶體nTR_11的汲極。第三pMOS電晶體pTR_31可經由其閘極接收參考電壓VREF，且可經由其汲極耦接至第二nMOS電晶體nTR_21的汲極。第一nMOS電晶體nTR_11可經由其閘極接收第二時脈信號CLK_A，且可經由其汲極耦接至接地節點。第二nMOS電晶體nTR_21可經由其閘極接收第二時脈信號CLK_A，且可經由其汲極耦接至接地節點。換言之，第一nMOS電晶體nTR_11及第二nMOS電晶體nTR_21兩者的汲極連接至接地節點。

第三子電路210a可藉由基於第二時脈信號CLK_A、資料信號DATA_RX以及參考電壓VREF辨別資料信號DATA_RX的偶數資料值來產生第2-1內部信號IN_S12及第2-2內部信號IN_S22。換言之，藉由使用第二時脈信號CLK_A、資料信號DATA_RX以及參考電壓VREF來辨別資料信號DATA_RX的偶數資料值。第2-1內部信號IN_S12可經由第二pMOS電晶體pTR_21的汲極及第一nMOS電晶體nTR_11的汲極所耦接至的節點輸出至第四子電路220a，且第2-2內部信號IN_S22可經由第三pMOS電晶體pTR_31的汲極及第二nMOS電晶體nTR_21的汲極所耦接至的節點輸出至第四子電路220a。根據本發明概念的實施例，第二時脈信號CLK_A可為圖3A的負時脈信號CLK_N。然而，應理解，在將圖6的組態實例應用於圖3A的第一輸入鎖存器110a時，第二時脈信號CLK_A為正時脈信號CLK_P。

第四子電路220a可包含第四pMOS電晶體pTR_12、第五pMOS電晶體pTR_22、第六pMOS電晶體pTR_32以及第七pMOS電晶體pTR_42，以及第三nMOS電晶體nTR_12、第四nMOS電晶體nTR_22、第五nMOS電晶體nTR_32、第六nMOS電晶體nTR_42、第七nMOS電晶體nTR_52、第八nMOS電晶體nTR_62、第九nMOS電晶體nTR_72以及第十nMOS電晶體nTR_82。第四pMOS電晶體pTR_12可經由其源極接收電源電壓VDD，可經由其閘極接收第2-1內部信號IN_S12，且可經由其汲極耦接至第三nMOS電晶體nTR_12的汲極。第五pMOS電晶體pTR_22可經由其源極接收電源電壓VDD，可經由其閘極耦接至第三nMOS電晶體nTR_12的閘極，且可經由其汲極耦接至第三nMOS電晶體nTR_12的汲極。第六MOS電晶體pTR_32可經由其源極接收電源電壓VDD，可經由其閘極耦接至第八nMOS電晶體nTR_62的閘極，且可經由其汲極耦接至第七nMOS電晶體nTR_52的汲極。第七pMOS電晶體pTR_42可經由其源極接收電源電壓VDD，可經由其閘極耦接至第七nMOS電晶體nTR_52的閘極，且可經由其汲極耦接至第七nMOS電晶體nTR_52的汲極。

第三nMOS電晶體nTR_12可經由其源極耦接至第四nMOS電晶體nTR_22的汲極。第七nMOS電晶體nTR_52可經由其源極耦接至第八NMOS電晶體nTR_62的汲極。第四nMOS電晶體nTR_22可經由其源極耦接至第五nMOS電晶體nTR_32及第六nMOS電晶體nTR_42的汲極。第五nMOS電晶體nTR_32可經由其閘極接收啟用信號EN且可經由其源極耦接至接地節點。啟用信號EN可為能夠持續導通第五nMOS電晶體nTR_32以產生正第二輸出信號OUT_S12P的信號。可在連接至第三nMOS電晶體nTR_12的汲極的節點處輸出正第二輸出信號OUT_S12P。在本發明概念的一些實施例中，啟用信號EN可對應於電源電壓VDD。第六nMOS電晶體nTR_42可經由其閘極接收正第一輸出信號OUT_S11P，且可經由其源極耦接至接地節點。第八nMOS電晶體nTR_62可經由其源極耦接至第九nMOS電晶體nTR_72及第十nMOS電晶體nTR_82的汲極。第九nMOS電晶體nTR_72可經由其閘極接收啟用信號EN且可經由其源極耦接至接地節點。由第九nMOS電晶體nTR_72接收到的啟用信號EN可為能夠持續導通第九nMOS電晶體nTR_72以產生負第二輸出信號OUT_S12N的信號。負第二輸出信號sOUT_S12N可在連接至第七nMOS電晶體nTR_52的汲極的節點處輸出。第十nMOS電晶體nTR_82可經由其閘極接收負第一輸出信號OUT_S11N且可經由其源極耦接至接地節點。

耦接至第四pMOS電晶體pTR_12的閘極及第四nMOS電晶體nTR_22的閘極的節點可接收第2-1內部信號IN_S12。耦接至第六pMOS電晶體pTR_32的閘極及第八nMOS電晶體nTR_62的閘極的節點可接收第2-2內部信號IN_S22。

第一輸出節點可輸出正第二輸出信號OUT_S12P，所述第一輸出節點耦接至第七pMOS電晶體pTR_42的閘極及第七nMOS電晶體nTR_52的閘極，且耦接至第四pMOS電晶體pTR_12及第五pMOS電晶體pTR_22的汲極以及第三nMOS電晶體nTR_12的汲極。第二輸出節點可輸出負第二輸出信號OUT_S12N，所述第二輸出節點耦接至第五pMOS電晶體pTR_22的閘極及第三nMOS電晶體nTR_12的閘極，且耦接至第六pMOS電晶體pTR_32及第七pMOS電晶體pTR_42的汲極以及第七nMOS電晶體nTR_52的汲極。

第五nMOS電晶體nTR_32及第六nMOS電晶體nTR_42以及第九nMOS電晶體nTR_72及第十nMOS電晶體nTR_82可構成第二補償電路221a。第六nMOS電晶體nTR_42可基於正第一輸出信號OUT_S11P選擇性地導通，藉此選擇性地增大自第一輸出節點至接地節點的第一電流路徑的驅動強度。可沿著第一電流路徑提供第三nMOS電晶體nTR_12至第六nMOS電晶體nTR_42。第十nMOS電晶體nTR_82可基於負第一輸出信號OUT_S11N選擇性地導通，藉此選擇性地增大自第二輸出節點至接地節點的第二電流路徑的驅動強度。可沿著第二電流路徑提供第五nMOS電晶體nTR_52至第十nMOS電晶體nTR_82。

在本文中，正第二輸出信號OUT_S12P及負第二輸出信號OUT_S12N可具有相對於彼此的反相關係且可統稱為由第二輸入鎖存器200a產生的第二輸出信號。正第一輸出信號OUT_S11P及負第一輸出信號OUT_S11N可相對於彼此具有反相關係且可統稱為第一輸出信號，所述第一輸出信號為自第一輸入鎖存器110a（圖3）接收到的回饋。

圖7為示出圖6的第二輸入鎖存器的操作的時序圖。

參考圖6及圖7，在作為時脈信號CLK的下降邊緣時序的第一時間點t1及第五時間點t5處，第二輸入鎖存器200a可辨別包含於資料信號DATA_RX中的偶數資料值且產生及輸出第二輸出信號OUT_S12P及第二輸出信號OUT_S12N。舉例而言，在第一時間點t1處，第三子電路210a可比較參考電壓VREF與包含於資料信號DATA_RX中的第一偶數資料，且可產生第2-1內部信號IN_S12及第2-2內部信號IN_S22，所述第2-1內部信號IN_S12及第2-2內部信號IN_S22指示第一偶數資料大於參考電壓VREF。第2-2內部信號IN_S22自低位準轉變至高位準的時序可比第2-1內部信號IN_S12自低位準轉變至高位準的時序更晚。如上文所描述，第2-2內部信號IN_S22與第2-1內部信號IN_S12的轉變時序之間的差異可歸因於符號間干擾或類似者而減小。因此，第四子電路220a可在第二時間點t2處自第一輸入鎖存器110a（圖3A）接收回饋FB_11以補償減小的差異。

第四子電路220a可自第一輸入鎖存器110a（圖3A）接收正第一輸出信號OUT_S11P及負第一輸出信號OUT_S11N，所述正第一輸出信號OUT_S11P及負第一輸出信號OUT_S11N對應於比第一偶數資料更早作為回饋FB_11接收到的第一奇數資料。當第一奇數資料的值為「0」時，由於正第一輸出信號OUT_S11P處於低位準，故可截止第六nMOS電晶體nTR_42，且由於負第一輸出信號OUT_S11N處於高位準，故可導通第十nMOS電晶體nTR_82。因此，自第二輸出節點至接地節點的第二電流路徑的驅動強度可由第十nMOS電晶體nTR_82增大，所述第二輸出節點耦接至第六pMOS電晶體pTR_42的閘極及第七nMOS電晶體nTR_52的閘極。因此，與第一輸出節點的電壓相比，第二輸出節點的電壓可快速下降，且因此，可輸出具有高位準的正第二輸出信號OUT_S12P及具有低位準的負第二輸出信號OUT_S12N。

在作為時脈信號CLK的上升邊緣時序的第三時間點t3及第七時間點t7處，第一輸入鎖存器110a（圖3A）可辨別包含於資料信號DATA_RX中的奇數資料值且產生及輸出第一輸出信號。第二輸入鎖存器200a可在第四時間點t4及第八時間點t8處將第二輸出信號OUT_S12P及第二輸出信號OUT_S12N作為回饋提供至第一輸入鎖存器110a（圖3A）。由於第三時間點t3及第七時間點t7處的辨別過程類似於針對第一時間點t1及第五時間點t5所描述的辨別過程，故省略其描述。

接下來，在第五時間點t5處，第三子電路210a可比較參考電壓VREF與包含於資料信號DATA_RX中的第二偶數資料，且可產生第2-1內部信號IN_S12及第2-2內部信號IN_S22，所述第2-1內部信號IN_S12及第2-2內部信號IN_S22指示第二偶數資料小於參考電壓VREF。第2-2內部信號IN_S22自低位準轉變至高位準的時序可比第2-1內部信號IN_S12自低位準轉變至高位準的時序更早。當第二偶數資料值為「0」且比第二偶數資料更早接收到的第二奇數資料值亦為「0」時，由於參考電壓VREF與第二偶數資料之間存在充足差異，故第二輸入鎖存器200a可容易地辨別第二偶數資料值，且可忽略在第六時間點t6處由第二輸入鎖存器200a自第一輸入鎖存器110a（圖3A）接收到的回饋FB_21的影響。

第二補償電路221a可基於作為對應於先前資料的回饋的第一輸出信號OUT_S11P及第一輸出信號OUT_S11N選擇性地增大自第一輸出節點及第二輸出節點中的一者至接地節點的電流路徑的驅動強度，使得允許快速且準確地辨別當前資料，且改良效能的效應可在先前資料值與當前資料值彼此不同時尤其顯著。

圖8A至圖9B為示出驅動強度的調整程度待根據通道的狀態由補償電路控制的圖。以下描述將基於參考圖6描述的第二輸入鎖存器200a進行，且顯而易見的是，以下描述亦可應用於第一輸入鎖存器110a（圖3A）。

參考圖8B，當通道的狀態相對較佳時，在第一時間點t1處參考電壓VREF與已穿過通道的資料信號DATA_RX_1之間的差異diff_1可相對充足以辨別偶數資料值，且因此，如圖8A中所繪示，由於第2-1內部信號IN_S12及第2-2內部信號IN_S22的轉變時序之間的差異w1可相對充足，故即使由第二補償電路進行的驅動強度的調整程度相對較小，亦可達成根據本發明概念的效應。

參考圖9B，當通道的狀態相對不良時，由於在第一時間點t1處參考電壓VREF與已穿過通道的資料信號DATA_RX_2之間的差異diff_2較小，故可能不辨別資料信號DATA_RX_2的偶數資料值。因此，如圖9A中所繪示，第2-1內部信號IN_S12及第2-2內部信號IN_S22的轉變時序之間的差異w2可能不充足，僅可在由第二補償電路進行的驅動強度的調整程度大於圖8A的調整程度時達成根據本發明概念的效應。

換言之，通道的狀態可歸因於各種因素（諸如包含通道的系統1（圖1）的製造製程或操作環境）而變化，且根據本發明概念的實施例的第二補償電路可根據通道的狀態（或符號間干擾的狀態）自適應地控制驅動強度的調整程度。舉例而言，當通道的狀態相對不良時，第二補償電路可增大驅動強度的調整程度，且當通道的狀態相對較佳時，第二補償電路可減小驅動強度的調整程度。然而，第二補償電路亦可藉由考慮除通道的狀態之外的妨礙包含於資料信號中的資料值的辨別的各種因素而控制驅動強度的調整程度。

圖10A及圖10B各自為根據圖5的第二增強型補償電路的實施實例的電路圖。在下文描述的第二增強型補償電路221b_1及第二增強型補償電路221b_2的組態亦可應用於圖5的第一增強型補償電路114a_13，且第二增強型補償電路221b_1及第二增強型補償電路221b_2中的每一者可替代圖6的第四子電路220a的第二補償電路221a。

參考圖10A，第二增強型補償電路221b_1可包含第五nMOS電晶體nTR_32、第6-1 nMOS電晶體nTR_42_1a至第6-1 nMOS電晶體nTR_42_na、第6-2 nMOS電晶體nTR_42_1b至第6-2 nMOS電晶體nTR_42_nb、第九nMOS電晶體nTR_72、第10-1 nMOS電晶體nTR_82_1a至第10-1 nMOS電晶體nTR_82_na，以及第10-2 nMOS電晶體nTR_82_1b至第10-2 nMOS電晶體nTR_82_nb。

在本發明概念的實施例中，第6-1 nMOS電晶體nTR_42_1a至第6-1 nMOS電晶體nTR_42_na可分別串列耦接至第6-2 nMOS電晶體nTR_42_1b至第6-2 nMOS電晶體nTR_42_nb。作為實例，第6-1 nMOS電晶體nTR_42_1a可串列連接至第6-2 nMOS電晶體nTR_42_1b。第6-1 nMOS電晶體nTR_42_1a至第6-1 nMOS電晶體nTR_42_na的源極可分別耦接至對應第6-2 nMOS電晶體nTR_42_1b至第6-2 nMOS電晶體nTR_42_nb的汲極。第10-1 nMOS電晶體nTR_82_1a至第10-1 nMOS電晶體nTR_82_na可分別串列耦接至第10-2 nMOS電晶體nTR_82_1b至第10-2 nMOS電晶體nTR_82_nb。第10-1 nMOS電晶體nTR_82_1a至第10-1 nMOS電晶體nTR_82_na的源極可分別耦接至對應第10-2 nMOS電晶體nTR_82_1b至第10-2 nMOS電晶體nTR_82_nb的汲極。作為實例，第10-1 nMOS電晶體nTR_82_1a的源極可耦接至第10-2 nMOS電晶體nTR_82_1b的汲極。第6-1 nMOS電晶體nTR_42_1a至第6-1 nMOS電晶體nTR_42_na的汲極可耦接至圖6的第四nMOS電晶體nTR_22的源極，且第10-1 nMOS電晶體nTR_82_1a至第10-1 nMOS電晶體nTR_82_na的汲極可耦接至第八nMOS電晶體nTR_62的源極。

在本發明概念的實施例中，第二增強型補償電路221b_1可自外部接收第二係數信號DFE_COE_2[1:n]（其中n為等於或大於2的整數）以及第一輸出信號OUT_S11P及第一輸出信號OUT_S11N。第二係數信號DFE_COE_2[1: n]可包含多個位元，換言之，n個位元。可將第二係數信號DFE_COE_2[1:n]的多個位元提供至分別對應於其的第6-1 nMOS電晶體nTR_42_1a至第6-1 nMOS電晶體nTR_42_na的閘極，且提供至分別對應於其的第10-1 nMOS電晶體nTR_82_1a至第10-1 nMOS電晶體nTR_82_na的閘極。可將正第一輸出信號OUT_S11P提供至第6-2 nMOS電晶體nTR_42_1b至第6-2 nMOS電晶體nTR_42_nb的閘極，且可將負第一輸出信號OUT_S11N提供至第10-2 nMOS電晶體nTR_82_1b至第10-2 nMOS電晶體nTR_82_nb的閘極。

藉由使用上述組態，在第6-1 nMOS電晶體nTR_42_1a至第6-1 nMOS電晶體nTR_42_na以及第10-1 nMOS電晶體nTR_82_1a至第10-1 nMOS電晶體nTR_82_na中，可判定回應於第二係數信號DFE_COE_2[1:n]而導通的電晶體的數目。換言之，第二係數信號DFE_COE_2[1:n]可指示在第二增強型補償電路221b_1中導通或截止多少電晶體。隨著導通的電晶體的數目增大，由第二增強型補償電路221b_1進行的驅動強度的調整程度可增大，且隨著導通的電晶體的數目減小，由第二增強型補償電路221b_1進行的驅動強度的調整程度可減小。

進一步參考圖10B，與圖10A相比，在第二增強型補償電路221b_2中，第6-1 nMOS電晶體nTR_42_1a至第6-1 nMOS電晶體nTR_42_na的數目可不同於第10-1 nMOS電晶體nTR_82_1a至第10-1 nMOS電晶體nTR_82_ma的數目（其中m為等於或大於1的整數）。另外，第6-2 nMOS電晶體nTR_42_1b至第6-2 nMOS電晶體nTR_42_nb的數目可不同於第10-2 nMOS電晶體nTR_82_1b至第10-2 nMOS電晶體nTR_82_mb的數目。因此，第二係數信號DFE_COE_2[1:n]的分別由第6-1 nMOS電晶體nTR_42_1a至第6-1 nMOS電晶體nTR_42_na的閘極接收到的位元的數目可不同於第二係數信號DFE_COE_2[1:m]的分別由第10-1 nMOS電晶體nTR_82_1a至第10-1 nMOS電晶體nTR_82_ma的閘極接收到的位元的數目。

圖11為根據圖5的第二增強型補償電路的另一實施實例的電路圖。在下文描述的第二增強型補償電路221c的組態亦可應用於圖5的第一增強型補償電路114a_13，且第二增強型補償電路221c可替代圖6的第四子電路220a的第二補償電路221a。

參考圖11，第二增強型補償電路221c可包含第五nMOS電晶體nTR_32、第6-1 nMOS電晶體nTR_42_1a、第6-2 nMOS電晶體nTR_42_1b、第九nMOS電晶體nTR_72、第10-1 nMOS電晶體nTR_82_1a以及第10-2 nMOS電晶體nTR_82_1b。

在本發明概念的實施例中，第6-1 nMOS電晶體nTR_42_1a可串列耦接至第6-2 nMOS電晶體nTR_42_1b。第6-1 nMOS電晶體nTR_42_1a的源極可耦接至第6-2 nMOS電晶體nTR_42_1b的汲極。第10-1 nMOS電晶體nTR_82_1a可串列耦接至第10-2 nMOS電晶體nTR_82_1b。第10-1 nMOS電晶體nTR_82_1a的源極可耦接至第10-2 nMOS電晶體nTR_82_1b的汲極。第6-1 nMOS電晶體nTR_42_1a的汲極可耦接至圖6的第四nMOS電晶體nTR_22的源極，且第10-1 nMOS電晶體nTR_82_1a的汲極可耦接至第八nMOS電晶體nTR_62的源極。

在本發明概念的實施例中，第二增強型補償電路221c可自外部接收類比類型的第二係數信號DFE_COE_2，以及第一輸出信號OUT_S11P及第一輸出信號OUT_S11N。可將第二係數信號DFE_COE_2提供至第6-1 nMOS電晶體nTR_42_1a的閘極及第10-1 nMOS電晶體nTR_82_1a的閘極。可將正第一輸出信號OUT_S11P提供至第6-2 nMOS電晶體nTR_42_1b的閘極，且可將負第一輸出信號OUT_S11N提供至第10-2 nMOS電晶體nTR_82_1b的閘極。

藉由使用上述組態，可回應於第二係數信號DFE_COE_2而判定第6-1 nMOS電晶體nTR_42_1a及第10-1 nMOS電晶體nTR_82_1a的電阻值。換言之，可藉由第二係數信號DFE_COE_2調整第6-1 nMOS電晶體nTR_42_1a及第10-1 nMOS電晶體nTR_82_1a的電阻值。在本發明概念的實施例中，第二係數信號DFE_COE_2可具有可變電壓位準。舉例而言，隨著第二係數信號DFE_COE_2的量值增大，第6-1 nMOS電晶體nTR_42_1a及第10-1 nMOS電晶體nTR_82_1a的電阻值減小，且因此，由第二增強型補償電路221c進行的驅動強度的調整程度可增大。隨著第二係數信號DFE_COE_2的量值減小，第6-1 nMOS電晶體nTR_42_1a及第10-1 nMOS電晶體nTR_82_1a的電阻值增大，且因此，由第二增強型補償電路221c進行的驅動強度的調整程度可減小。

由於繪示於圖10A、圖10B以及圖11中的第二補償電路221b_1、第二補償電路221b_2以及第二補償電路221c的實施實例僅為實例，故本發明概念不限於此。舉例而言，可進行實施以各種方式控制驅動強度的調整程度，且所描述實施實例可彼此組合。

圖12為示出根據本發明概念的實施例的用於設定提供至補償電路的係數信號的裝置的訓練操作。

參考圖12，在操作S100中，裝置可將訓練係數信號設定為特定值。在操作S110中，裝置可經由通道接收訓練型樣。接下來，包含於裝置中的等化器可接收訓練係數信號且基於訓練係數信號對訓練型樣進行等化操作。在操作S120中，裝置可藉由比較經等化訓練型樣與參考型樣來判定訓練是否合格。當在操作S120中給出「是」時，隨後在操作S130中，裝置可將當前訓練係數信號設定為係數信號。舉例而言，訓練係數信號可設定為第一係數信號DFE_COE_1或第二係數信號DFE_COE_2中的一者。當根據本發明概念的實施例操作等化器時，可將設定係數信號提供至等化器。當在操作S120中給出「NO」時，隨後在操作S100中，可藉由將訓練係數信號設定為另一值而重複訓練操作。

圖13A及圖13B為各自示出根據本發明概念的實施例的用於進行訓練操作以設定係數信號的系統1000_1及系統1000_2的方塊圖。

參考圖13A，系統1000_1可包含第一通道CH_1以及第一裝置1100_1及第二裝置1200。第一裝置1100_1可包含接收墊1110、等化器1120、SERDES 1130以及控制器1140_1。等化器1120可包含增強型補償電路1121_1，且本發明概念的上述實施例可應用於所述增強型補償電路1121_1。控制器1140_1可控制第一裝置1100_1的功能電路。在本發明概念的一些實施例中，控制器1140_1可包含內建自測試（built-in self-test；BIST）電路且可藉由使用BIST電路控制用於設定提供至增強型補償電路1121_1的係數信號的訓練操作。

首先，自第二裝置1200傳輸的訓練型樣T_PT可經由第一通道CH_1傳送至第一裝置1100_1的接收墊1110。訓練型樣T_PT可包含具有合適型樣的多個訓練資料片段以設定係數信號。控制器1140_1可將訓練係數信號T_DFE_COE提供至增強型補償電路1121_1，所述訓練係數信號T_DFE_COE經設定以使得其多個位元具有某些值。此處，訓練係數信號T_DFE_COE可為數位信號。增強型補償電路1121_1可基於訓練係數信號T_DFE_COE預先設定驅動強度的調整程度。等化器1120可藉由使用增強型補償電路1121_1來使訓練型樣T_PT等化。SERDES 1130可解串列化經等化訓練型樣T_PT且將解串列化訓練型樣T_PT提供至控制器1140_1。控制器1140_1可比較接收到的訓練型樣T_PT與參考型樣，且可基於比較的結果判定是重複抑或終止訓練。換言之，控制器1140_1可判定訓練合格抑或未合格。舉例而言，當接收到的訓練型樣T_PT與參考型樣之間的差異等於或大於臨限值時，控制器1140_1可將訓練視為未合格，將多個位元的值改變為其他值，且將其他值提供至增強型補償電路1121_1作為新訓練係數信號T_DFE_COE，藉此重複訓練操作。當接收到的訓練型樣T_PT與參考型樣之間的差異小於臨限值或可接受值時，控制器1140_1可將訓練視為合格且將當前訓練係數信號T_DFE_COE設定為係數信號。可在等化器1120的等化操作期間將如此設定的係數信號提供至增強型補償電路1121_1。

參考圖13B，與圖13A相比，系統1000_2的第一裝置1100_2可更包含數位類比轉換器（digital-to-analog converter；DAC）1150。控制器1140_2可將第一訓練係數信號T_DFE_COE1提供至DAC 1150，所述第一訓練係數信號T_DFE_COE1經設定以使得其多個位元具有某些值。DAC 1150可藉由對第一訓練係數信號T_DFE_COE1進行數位/類比轉換而產生第二訓練係數信號T_DFE_COE2，且將第二訓練係數信號T_DFE_COE2提供至增強型補償電路1121_2。當訓練未合格時，控制器1140_2可將第一訓練係數信號T_DFE_COE1的多個位元的值改變為其他值，且將所述其他值提供至DAC 1150，藉此重複訓練操作。當訓練合適時，控制器1140_2可固定當前第一訓練係數信號T_DFE_COE1，使得將當前第二訓練係數信號T_DFE_COE2設定為係數信號。換言之，在等化器1120的操作期間，控制器1140_2可將固定的第一訓練係數信號T_DFE_COE1提供至DAC 1150，且DAC 1150可藉由轉換第一訓練係數信號T_DFE_COE1將第二訓練係數信號T_DFE_COE2提供至增強型補償電路1121_2。

圖14及圖15為示出本發明概念的實施例所應用於的系統的圖。

參考圖14，系統2000可包含系統晶片（system-on-chip；SoC）2200、本發明概念的實施例所應用於的介面裝置（或介面晶片）2100以及半導體晶片2300。在本發明概念的一些實施例中，SoC 2200可為處理裝置，且半導體晶片2300可為記憶體裝置。SoC 2200可作為應用程式處理器進行主機的功能。SoC 2200可包含具有某一標準匯流排規格的協定所應用於的系統匯流排，且可包含耦接至系統匯流排的各種IP。

作為系統匯流排的標準規格，可應用進階RISC機器（Advanced RISC Machine；ARM）有限公司的進階微控制器匯流排架構（Advanced Microcontroller Bus Architecture；AMBA）協定。AMBA協定的匯流排類型可包含進階高效能匯流排（Advanced High-Performance Bus；AHB)、進階周邊匯流排（Advanced Peripheral Bus；APB)、進階可擴展介面（Advanced eXtensible Interface；AXI)、AXI4、AXI同調性擴展（AXI Coherency Extensions；ACE)以及類似者。另外，亦可應用其他類型的協定，諸如索尼克公司（SONICs Inc.）的u網路（uNetwork）、IBM的核心連接（CoreConnect）或OCPIP的開放核心協定（Open Core Protocol）。

進一步參考圖15以描述半導體晶片2300的組態。半導體晶片2300可為高頻寬記憶體（high bandwidth memory；HBM），其包含具有彼此獨立的介面的多個通道CH1至通道CH8。半導體晶片2300可包含多個晶粒，例如，緩衝器晶粒2310以及堆疊於緩衝器晶粒2310上的多個記憶體晶粒2320。舉例而言，第一記憶體晶粒2321可包含第一通道CH1及第三通道CH3，第二記憶體晶粒2322可包含第二通道CH2及第四通道CH4，第三記憶體晶粒2323可包含第五通道CH5及第七通道CH7，且第四記憶體晶粒2324可包含第六通道CH6及第八通道CH8。第一記憶體晶粒2321至第四記憶體晶粒2324可為動態隨機存取記憶體（dynamic random access memory；DRAM）晶粒，但本發明概念不限於此。

緩衝器晶粒2310可經由形成於半導體晶片2300的外表面上的導電構件（例如，凸塊或焊料球）耦接至介面裝置2100。緩衝器晶粒2310可經由介面裝置2100自SoC 2200接收命令、位址以及資料，且可將接收到的命令、位址以及資料提供至多個記憶體晶粒2320中的至少一者的通道。另外，緩衝器晶粒2310可經由介面裝置2100將自多個記憶體晶粒2320中的至少一者的通道輸出的資料提供至SoC 2200。

半導體晶片2300可包含穿透多個記憶體晶粒2320的多個矽穿孔（through-silicon via；TSV）2330。通道CH1至通道CH8中的每一者可分開地配置於TSV 2330的左側及右側上，且例如，在第四記憶體晶粒2324中，第六通道CH6可分離成偽通道CH6a及偽通道CH6b，且第八通道CH8可分離成偽通道CH8a及偽通道CH8b。TSV 2330可配置於第六通道CH6的偽通道CH6a與偽通道CH6b之間以及第八通道CH8的偽通道CH8a與偽通道CH8b之間。

緩衝器晶粒2310可包含TSV區域2316、SERDES區域2314以及HBM物理層介面區域，換言之，HBM PHY區域2312。TSV區域2316為形成用於與多個記憶體晶粒2320通信的TSV 2330的區域。

SERDES區域2314為提供符合電子裝置工程聯合委員會（Joint Electron Device Engineering Council；JEDEC）標準的SERDES介面的區域，此是由於SoC 2200的處理輸送量增加且對記憶體頻寬的需求增加。SERDES區域2314可包含SERDES傳輸器部分、SERDES接收器部分以及控制器部分。SERDES傳輸器部分可包含並列至並列-串列電路及傳輸器，可接收並列資料流，且可串列化接收到的並列資料流。SERDES接收器部分可包含放大器、等化器、時脈與資料回復（CDR）電路以及串列-並列電路，可接收串列資料流，且可解串列化接收到的串列資料流。控制器部分包含錯誤偵測電路、錯誤校正電路以及暫存器，諸如先進先出（first-in first-out；FIFO）暫存器。

HBM PHY區域2312可包含物理層或電氣層及邏輯層，其經提供用於SoC 2200與半導體晶片2300之間的高效通信所需的信號、頻率、時序、驅動、詳細操作參數以及功能性。HBM PHY區域2312可進行記憶體介接，諸如選擇對應於記憶單元的列及行、將資料寫入至記憶單元，或讀取寫入資料。HBM PHY區域2312可支援符合JEDEC標準的HBM協定的特徵。

介面裝置2100可包含根據本發明概念的實施例的等化器。介面裝置2100可使由SoC 2200提供的資料信號等化以將經等化資料信號傳送至半導體晶片2300，且可使由半導體晶片2300提供的資料信號等化以將經等化資料信號傳送至SoC 2200。

介面裝置2100可進行介接，使得平穩地進行SoC 2200與半導體晶片2300之間的資料通信。根據本發明概念的實施例，介面裝置2100可快速且準確地使具有低功率的資料信號等化，藉此改良SoC 2200及半導體晶片2300的接收品質，且因此，改良系統2000的總體效能。

圖16為示出根據本發明概念的實施例的SoC的方塊圖。SoC可為積體電路，計算系統或另一電子系統的部分整合於其中。舉例而言，作為SoC中的一者的應用程式處理器（application processor；AP）可包含處理器，以及用於其他功能的部分。

參考圖16，SoC 3000可包含核心3100、數位信號處理器（digital signal processor；DSP）3200、圖形處理單元（graphics processing unit；GPU）3300、嵌入式記憶體3400、通信介面（communication interface；I/F）3500以及記憶體介面3600。SoC 3000的組件可經由匯流排3700彼此通信。

核心3100可處理指令且可控制包含於SoC 3000中的組件的操作。舉例而言，核心3100可藉由處理一系列指令而運行作業系統且對作業系統執行應用程式。DSP 3200可藉由處理數位信號（例如，由通信介面3500提供的數位信號）而產生有用資料。GPU 3300可自藉由嵌入式記憶體3400或記憶體介面3600提供的影像資料產生經由顯示裝置輸出的影像資料，且可編碼影像資料。嵌入式記憶體3400可儲存操作核心3100、DSP 3200以及GPU 3300所需的資料。記憶體介面3600可提供用於在SoC 3000外部的記憶體（例如，動態隨機存取記憶體（dynamic random access memory；DRAM）或快閃記憶體）的介面。

通信介面3500可提供與SoC 3000外部的串列通信。舉例而言，通信介面3500可存取乙太網路且可包含用於串列通信的SERDES。

可將本發明概念的實施例所應用於的等化器應用於通信介面3500及/或記憶體介面3600。舉例而言，通信介面3500及/或記憶體介面3600可藉由使用根據本發明概念的實施例的組態及方法使資料信號等化。

儘管本發明概念已參考其實施例特定地繪示及描述，但應理解，可在不脫離以下申請專利範圍的精神及範圍的情況下在其中作出形式及細節的各種改變。

1:電子系統 10、1100_1、1100_2:第一裝置 11、22、1110:接收墊 12、21:傳輸墊 13、24、100、100'、1120:等化器 13_1、24_1:補償電路 14、23:傳輸器 15、25、1130:串聯器/解串器 20、1200:第二裝置 110a:第一輸入鎖存器 110b、200a:第二輸入鎖存器 110c:第三輸入鎖存器 110d:第四輸入鎖存器 112a:第一子電路 112b、210a:第三子電路 112c:第五子電路 112d:第七子電路 114a:第二子電路 114a_11、114a_12:第一補償電路 114a_13:第一增強型補償電路 114b、220a:第四子電路 114b_11、114b_12、221a:第二補償電路 114b_13、221b_1、221b_2、221c:第二增強型補償電路 114c:第六子電路 114c_11:第三補償電路 114d:第八子電路 114d_11:第四補償電路 120a:第一中間鎖存器 120b:第二中間鎖存器 120c:第三中間鎖存器 120d:第四中間鎖存器 130a:第一輸出鎖存器 130b:第二輸出鎖存器 130c:第三輸出鎖存器 130d:第四輸出鎖存器 1000_1、1000_2、2000:系統 1121_1、1121_2:增強型補償電路 1140_1、1140_2:控制器 1150:數位類比轉換器 2100:介面裝置 2200、3000:系統晶片 2300:半導體晶片 2310:緩衝器晶粒 2312:HBM物理層介面區域 2314:SERDES區域 2316:TSV區域 2320:記憶體晶粒 2321:第一記憶體晶粒 2322:第二記憶體晶粒 2323:第三記憶體晶粒 2324:第四記憶體晶粒 2330:矽穿孔 3100:核心 3200:數位信號處理器 3300:圖形處理單元 3400:嵌入式記憶體 3500:通信介面 3600:記憶體介面 3700:匯流排 diff_1、w1:差異 nTR_11:第一nMOS電晶體 nTR_12:第三nMOS電晶體 nTR_21:第二nMOS電晶體 nTR_22:第四nMOS電晶體 nTR_32:第五nMOS電晶體 nTR_42:第六nMOS電晶體 nTR_42_1a、nTR_42_2a、nTR_42_na:第6-1 nMOS電晶體 nTR_42_1b、nTR_42_2b、nTR_42_nb:第6-2 nMOS電晶體 nTR_52:第七nMOS電晶體 nTR_62:第八nMOS電晶體 nTR_72:第九nMOS電晶體 nTR_82:第十nMOS電晶體 nTR_82_1a、nTR_82_2a、nTR_82_ma、nTR_82_na:第10-1 nMOS電晶體 nTR_82_1b、nTR_82_2b、nTR_82_mb、nTR_82_nb:第10-2 nMOS電晶體 pTR_11:第一pMOS電晶體 pTR_12:第四pMOS電晶體 pTR_21:第二pMOS電晶體 pTR_22:第五pMOS電晶體 pTR_31:第三pMOS電晶體 pTR_32:第六pMOS電晶體 pTR_42:第七pMOS電晶體 t1:第一時間點 t2:第二時間點 t3:第三時間點 t4:第四時間點 t5:第五時間點 t6:第六時間點 t7:第七時間點 t8:第八時間點 CH_1、CH1:第一通道 CH_2、CH2:第二通道 CH3:第三通道 CH4:第四通道 CH5:第五通道 CH6:第六通道 CH6a、CH6b、CH8a、CH8b:偽通道 CH7:第七通道 CH8:第八通道 CLK:時脈信號 CLK_1:第一時脈信號 CLK_A:第二時脈信號 CLK_I:I時脈信號 CLK_IB:反相I時脈信號 CLK_N:負時脈信號 CLK_P:正時脈信號 CLK_Q:Q時脈信號 CLK_QB:反相Q時脈信號 DATA_RX:接收資料信號 DATA_RX_1、DATA_RX_2:資料信號 DATA_TX:傳輸資料信號 DFE_COE_1:第一係數信號 DFE_COE_2、DFE_COE_2[1:m]、DFE_COE_2[1:n]:第二係數信號 EN:啟用信號 FB_1:第一回饋 FB_2:第二回饋 FB_11、FB_21:回饋 IN_S1:第一內部信號 IN_S2:第二內部信號 IN_S12:第2-1內部信號 IN_S22:第2-2內部信號 OUT_S11、OUT_S21、OUT_S31:第一輸出信號 OUT_S11N:負第一輸出信號 OUT_S11P:正第一輸出信號 OUT_S12、OUT_S22、OUT_S32:第二輸出信號 OUT_S12N:負第二輸出信號 OUT_S12P:正第二輸出信號 OUT_S13:第三輸出信號 OUT_S14:第四輸出信號 OUT_S21:經轉換第一輸出信號 OUT_S23、OUT_S24、OUT_S33、OUT_S34:信號 S100、S110、S120、S130:操作 T_DFE_COE:訓練係數信號 T_DFE_COE1:第一訓練係數信號 T_DFE_COE2:第二訓練係數信號 T_PT:訓練型樣 VDD:電源電壓 VREF:參考電壓

自結合隨附圖式進行的以下詳細描述將更清楚地理解本發明概念的實施例，在隨附圖式中： 圖1為示出根據本發明概念的實施例的電子系統的方塊圖。 圖2為示出經由圖1的第一通道接收到的資料信號的實例失真的圖。 圖3A、圖3B、圖4以及圖5為各自示出根據本發明概念的實施例的等化器的方塊圖。 圖6為示出圖3的第二輸入鎖存器的電路圖。 圖7為示出圖6的第二輸入鎖存器的操作的時序圖。 圖8A、圖8B、圖9A以及圖9B為示出驅動強度的調整程度待根據通道的狀態由補償電路控制的圖。 圖10A及圖10B各自為根據圖5的第二增強型補償電路的實施實例的電路圖。 圖11為根據圖5的第二增強型補償電路的另一實施實例的電路圖。 圖12為示出根據本發明概念的實施例的用於設定提供至補償電路的係數信號的裝置的訓練操作的流程圖。 圖13A及圖13B為各自示出根據本發明概念的實施例的用於進行訓練操作以設定係數信號的系統的方塊圖。 圖14及圖15為示出本發明概念的實施例所應用於的系統的圖。 圖16為示出根據本發明概念的實施例的系統晶片的方塊圖。

100:等化器

110a:第一輸入鎖存器

110b:第二輸入鎖存器

112a:第一子電路

112b:第三子電路

114a:第二子電路

114a_11:第一補償電路

114b:第四子電路

114b_11:第二補償電路

120a:第一中間鎖存器

120b:第二中間鎖存器

130a:第一輸出鎖存器

130b:第二輸出鎖存器

CLK_1:第一時脈信號

CLK_N:負時脈信號

CLK_P:正時脈信號

DATA_RX:接收資料信號

IN_S1:第一內部信號

IN_S2:第二內部信號

OUT_S11、OUT_S21、OUT_S31:第一輸出信號

OUT_S12、OUT_S22、OUT_S32:第二輸出信號

VREF:參考電壓

Claims (20)

1. 一種決策回饋等化器，包括： 第一輸入鎖存器，經組態以自第一資料產生第一輸出信號， 其中所述第一輸入鎖存器包括： 第一子電路，經組態以接收所述第一資料及參考電壓、比較所述第一資料與所述參考電壓，以及根據所述第一資料與所述參考電壓之間的所述比較的結果而產生具有不同轉變時序的第一內部信號；以及 第二子電路，經組態以接收對應於比所述第一資料更早的第二資料的第二輸出信號作為第一回饋，以及產生所述第一輸出信號，所述第一輸出信號基於所述第一回饋補償所述第一內部信號的所述轉變時序之間的差異。
2. 如請求項1所述的決策回饋等化器，更包括： 第二輸入鎖存器，經組態以自所述第二資料產生所述第二輸出信號。
3. 如請求項2所述的決策回饋等化器，其中所述第二輸出信號為歸零信號，且 所述決策回饋等化器更包括：中間鎖存器，經組態以將所述第二輸出信號轉換成非歸零信號；以及 輸出鎖存器，經組態以與時脈信號同步輸出經轉換的所述第二輸出信號。
4. 如請求項2所述的決策回饋等化器，其中所述第一回饋為由中間鎖存器轉換的所述第二輸出信號。
5. 如請求項1所述的決策回饋等化器，其中所述第二子電路包括耦接至接地節點且經組態以調整自節點的電流路徑的驅動強度的補償電路，所述節點經組態以基於去至所述接地節點的所述第一回饋來產生所述第一輸出信號。
6. 如請求項5所述的決策回饋等化器，其中所述補償電路經進一步組態以接收係數信號以控制所述電流路徑的所述驅動強度的調整程度。
7. 如請求項6所述的決策回饋等化器，其中所述補償電路包括： 多個第一電晶體，經組態以經由其閘極接收所述第二輸出信號，且所述多個第一電晶體耦接至所述接地節點；以及 多個第二電晶體，經組態以經由其閘極接收所述係數信號，且所述多個第二電晶體分別串列耦接至所述多個第一電晶體。
8. 如請求項1所述的決策回饋等化器，其中所述第一輸出信號包括正第一輸出信號及負第一輸出信號， 所述第一回饋包括正第一回饋及負第一回饋，且 所述第二子電路包括耦接至接地節點的補償電路，所述補償電路經組態以調整自第一節點至所述接地節點的第一電流路徑的第一驅動強度，其中所述第一節點經組態以基於所述正第一回饋輸出所述正第一輸出信號，以及調整自第二節點至所述接地節點的第二電流路徑的第二驅動強度，其中所述第二節點經組態以基於所述負第一回饋輸出所述負第一輸出信號。
9. 如請求項8所述的決策回饋等化器，其中所述補償電路經進一步組態以基於係數信號控制所述第一驅動強度及所述第二驅動強度的調整程度。
10. 一種電子系統，包括： 接收墊，經組態以接收經由通道依序傳送的包括第一資料及第二資料的資料信號；以及 決策回饋等化器，經組態以使接收到的所述資料信號等化， 其中所述決策回饋等化器包括： 第一輸入鎖存器，耦接至所述接收墊且經組態以自所述第一資料產生第一輸出信號；以及 第二輸入鎖存器，耦接至所述接收墊且經組態以自所述第二資料產生第二輸出信號， 且其中所述第二輸入鎖存器包括： 第一子電路，經組態以根據所述第二資料與參考電壓之間的比較的結果而產生具有不同轉變時序的內部信號；以及 第二子電路，經組態以接收所述第一輸出信號作為回饋，以及藉由基於所述回饋補償所述內部信號的所述轉變時序之間的差異來產生所述第二輸出信號。
11. 如請求項10所述的電子系統，其中所述第二輸出信號包括正第二輸出信號及負第二輸出信號，且 所述第二子電路經進一步組態以： 基於所述回饋選擇自輸出所述正第二輸出信號的第一節點至接地節點的第一電流路徑及自輸出所述負第二輸出信號的第二節點至所述接地節點的第二電流路徑中的一者，所述第一電流路徑及所述第二電流路徑回應於所述內部信號而啟動；以及調整所述第一電流路徑及所述第二電流路徑中的選定者的驅動強度以使其增大。
12. 如請求項10所述的電子系統，其中所述第二子電路經進一步組態以： 接收係數信號；以及基於所述係數信號補償所述內部信號的所述轉變時序之間的所述差異。
13. 如請求項12所述的電子系統，其中所述第二輸出信號包括正第二輸出信號及負第二輸出信號，且 所述第二子電路經進一步組態以基於所述係數信號控制自輸出所述正第二輸出信號的第一節點至接地節點的第一電流路徑及自輸出所述負第二輸出信號的第二節點至所述接地節點的第二電流路徑的驅動強度的調整程度，所述第一電流路徑及所述第二電流路徑回應於所述內部信號而啟動。
14. 如請求項12所述的電子系統，更包括： 控制器，經組態以對所述決策回饋等化器進行訓練操作以判定所述係數信號的值。
15. 如請求項14所述的電子系統，其中所述係數信號包括多個位元信號，且 所述控制器經進一步組態以基於所述訓練操作的結果來產生所述係數信號的所述值。
16. 如請求項15所述的電子系統，其中所述第二子電路包括多個電晶體，所述多個電晶體經組態以使得回應於所述多個位元信號而判定自所述多個電晶體當中導通的電晶體的數目，以控制所述第二子電路中的電流路徑的驅動強度的調整程度。
17. 如請求項14所述的電子系統，其中所述控制器經進一步組態以基於所述訓練操作的結果來產生數位信號，且 所述電子系統更包括數位類比轉換器（DAC），所述數位類比轉換器經組態以將自所述控制器接收到的所述數位信號轉換成作為類比信號的所述係數信號。
18. 如請求項17所述的電子系統，其中所述第二子電路包括多個電晶體，所述多個電晶體經組態以使得回應於所述係數信號而判定所述多個電晶體的電阻值，以控制所述第二子電路中的電流路徑的驅動強度的調整程度。
19. 如請求項10所述的電子系統，其中所述第一輸出信號及所述第二輸出信號為歸零信號，且 所述電子系統更包括：中間鎖存電路，經組態以接收所述第一輸出信號及所述第二輸出信號，以及將所述第一輸出信號及所述第二輸出信號轉換成非歸零信號；以及 輸出鎖存電路，經組態以與時脈信號同步輸出經轉換的所述第一輸出信號及經轉換的所述第二輸出信號。
20. 一種決策回饋等化器，包括： 輸入鎖存電路，經組態以藉由分別比較奇數資料及偶數資料與參考電壓而輸出作為歸零信號的第一輸出信號及第二輸出信號； 中間鎖存電路，經組態以接收所述第一輸出信號及所述第二輸出信號、將所述第一輸出信號及所述第二輸出信號轉換成非歸零信號，以及輸出經轉換的所述第一輸出信號及經轉換的所述第二輸出信號；以及 輸出鎖存電路，經組態以接收經轉換的所述第一輸出信號及經轉換的所述第二輸出信號，以及與時脈信號同步輸出經轉換的所述第一輸出信號及經轉換的所述第二輸出信號， 其中所述輸入鎖存電路包括： 第一輸入鎖存器，包括第一子電路及第二子電路，所述第一子電路經組態以藉由比較所述奇數資料與所述參考電壓而產生第一內部信號，且所述第二子電路經組態以基於所述第一內部信號及所述第二輸出信號來產生所述第一輸出信號；以及 第二輸入鎖存器，包括第三子電路及第四子電路，所述第三子電路經組態以藉由比較所述偶數資料與所述參考電壓而產生第二內部信號，且所述第四子電路經組態以基於所述第二內部信號及所述第一輸出信號來產生所述第二輸出信號。

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