JP2018530799A - バースト許容判定帰還等化 - Google Patents

バースト許容判定帰還等化 Download PDF

Info

Publication number
JP2018530799A
JP2018530799A JP2017559855A JP2017559855A JP2018530799A JP 2018530799 A JP2018530799 A JP 2018530799A JP 2017559855 A JP2017559855 A JP 2017559855A JP 2017559855 A JP2017559855 A JP 2017559855A JP 2018530799 A JP2018530799 A JP 2018530799A
Authority
JP
Japan
Prior art keywords
data
memory access
bit
access command
time intervals
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017559855A
Other languages
English (en)
Other versions
JP6871867B2 (ja
Inventor
ギオバンニニ，トーマス，ジェイ．
アビヤンカール，アビジット
Original Assignee
ラムバス・インコーポレーテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ラムバス・インコーポレーテッド filed Critical ラムバス・インコーポレーテッド
Publication of JP2018530799A publication Critical patent/JP2018530799A/ja
Priority to JP2021069457A priority Critical patent/JP7153760B2/ja
Application granted granted Critical
Publication of JP6871867B2 publication Critical patent/JP6871867B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
    • H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
    • H04L25/03057—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a recursive structure
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/0644—Management of space entities, e.g. partitions, extents, pools
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
    • H04L25/03114—Arrangements for removing intersymbol interference operating in the time domain non-adaptive, i.e. not adjustable, manually adjustable, or adjustable only during the reception of special signals
    • H04L25/03146—Arrangements for removing intersymbol interference operating in the time domain non-adaptive, i.e. not adjustable, manually adjustable, or adjustable only during the reception of special signals with a recursive structure
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03878—Line equalisers; line build-out devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
  • Dram (AREA)
  • Memory System (AREA)
  • Dc Digital Transmission (AREA)
  • Communication Control (AREA)

Abstract

【課題】 集積回路装置間で伝達される信号の等化に関する。
【解決手段】 第１のデータビットシーケンスは、ビット時間間隔の第１のシーケンス中に、信号受信機の記憶素子にシフトされ、メモリアクセスコマンドは、第２のデータビットシーケンスが、ビット時間間隔の第２のシーケンス中に信号受信機内で受信されることになることを示す。シフトレジスタ記憶素子の内容は、１つ又は複数のビット時間間隔が、ビット時間間隔の第１及び第２のシーケンス間に発生するかどうかに依存して、所定のシードビットセットで、条件付きで上書きされる。シフトレジスタ記憶素子の内容に少なくとも部分的に基づいて生成された等化信号は、第２のデータビットシーケンスにおける１つ又は複数のビットを表すそれぞれの信号レベルを調整するために用いられる。
【選択図】 図１

Description

関連出願の相互参照
本出願は、これによって、次の米国仮特許出願、即ち２０１５年７月２８日出願で「メモリシステム用のバーストモード受信判定帰還等化（Burst-Mode Receive Decision Feedback Equalization for Memory Systems）」なる名称の米国仮特許出願第６２／１９７，７９９号、及び２０１６年３月７日出願で「バースト許容判定帰還等化（Burst-Tolerant Decision Feedback Equalization）」なる名称の米国仮特許出願第６２／３０４，８３４号のそれぞれの優先権を主張し、且つそれらのそれぞれを参照によって援用する。
技術分野
本開示は、集積回路装置間で伝達される信号の等化に関する。
背景
判定帰還等化器（「ＤＦＥ」）は、前に送信されたシンボルに対するシグナリングチャネル応答を予測し、且つ一般に調整された信号レベルの形で、予測応答をデジタル「判定」回路に帰還させるために、高速チップ間シグナリングシステムにおいて用いられることが多い。今度は、デジタル判定回路が、ＤＦＥで調整された信号レベルをデジタルサンプルに分解する。
増加したシグナリングマージン（並びに従ってより低いビット誤り率（ＢＥＲ）及び／又はより高速なシグナリングレートを可能にするにもかかわらず、ＤＦＥは、一般にチャネル応答予測を生じるために、且つ従ってバーストシグナリングシステムにおける限られた用途を見つけるために、中断のないシンボル送信ストリームを一般に必要とする。
図面
本明細書で開示される様々な実施形態は、添付の図面の図において、限定としてではなく例として示され、それらの図面において、同様の参照数字は、同様の要素を指す。
本明細書で説明される様々な実施形態に従って、バーストモードＤＦＥ受信機を用いる例示的なメモリシステムを示す。 メモリダイ又はデータバッファチップの視点から、図１のメモリシステム内のデータ書き込みトランザクションの例示的なシーケンスを示すタイミング図である。 動的にシードされる判定帰還及び従ってギャップ許容ＤＦＥ動作を提供するために、図１のメモリコンポーネント及びデータバッファＩＣ内に配置され得る４タップバーストＤＦＥ受信機の実施形態を示す。 図３のバーストモードＤＦＥ受信機内の例示的な２ＵＩ、３ＵＩ及び４ＵＩ書き込み−後−書き込みタップメモリシーディング動作を示すタイミング図である。 図３のバーストモードＤＦＥ受信機内の例示的な２ＵＩ、３ＵＩ及び４ＵＩ書き込み−後−書き込みタップメモリシーディング動作を示すタイミング図である。 図３のバーストモードＤＦＥ受信機内の例示的な２ＵＩ、３ＵＩ及び４ＵＩ書き込み−後−書き込みタップメモリシーディング動作を示すタイミング図である。 図３に関連して上記で説明されたシード制御機能を実行するための、メモリダイ、データバッファチップ又は制御コンポーネント内に実現され得るシード制御回路の実施形態を示す。 図７のシードコントローラを有するメモリダイ又はデータバッファＩＣ内の、且つ所定の書き込みバースト長さで同じメモリランクに向けられた連続書き込み動作の文脈における例示的なギャップ値判定を示す。 図７のシードコントローラを有するメモリダイ又はデータバッファＩＣ内の、且つ所定の書き込みバースト長さで同じメモリランクに向けられた連続書き込み動作の文脈における例示的なギャップ値判定を示す。 図７のシードコントローラを有するメモリダイ又はデータバッファＩＣ内の、且つ所定の書き込みバースト長さで同じメモリランクに向けられた連続書き込み動作の文脈における例示的なギャップ値判定を示す。 図７のシードコントローラを有する制御コンポーネント内の、且つ所定の読み出しバースト長さで同じメモリランクに向けられた連続読み出し動作の文脈における例示的なギャップ値判定を示す。 図７のシードコントローラを有する制御コンポーネント内の、且つ所定の読み出しバースト長さで同じメモリランクに向けられた連続読み出し動作の文脈における例示的なギャップ値判定を示す。 図７のシードコントローラを有する制御コンポーネント内の、且つ所定の読み出しバースト長さで同じメモリランクに向けられた連続読み出し動作の文脈における例示的なギャップ値判定を示す。 制御コンポーネント、メモリダイ、又はデータバッファチップのシグナリングインターフェース内に配置され得るバーストＤＦＥ受信機の代替実施形態を示す。 図１４のバーストモードＤＦＥ受信機内の例示的な２ＵＩ、３ＵＩ及び４ＵＩ書き込み−後−書き込みタップメモリシーディング及び係数選択動作を示す。 図１４のバーストモードＤＦＥ受信機内の例示的な２ＵＩ、３ＵＩ及び４ＵＩ書き込み−後−書き込みタップメモリシーディング及び係数選択動作を示す。 図１４のバーストモードＤＦＥ受信機内の例示的な２ＵＩ、３ＵＩ及び４ＵＩ書き込み−後−書き込みタップメモリシーディング及び係数選択動作を示す。
詳細な説明
本明細書で開示される様々な実施形態において、バースト送信プロファイルにもかかわらず、判定帰還等化器（ＤＦＥ）の動的シーディングを可能にし、それによりＤＦＥで改善されたシグナリング性能（例えば、マージンの増加、ビット誤り率（ＢＥＲ）の低下、及び／又はより高いシグナリング周波数）を達成するために、バースト送信間のギャップが、検出され測定される。以下で説明される多くの実施形態において、かかる「バースト許容」又は「バーストモード」判定帰還等化は、メモリシステム又はメモリサブシステムの双方向データシグナリングインターフェースの片側又は両側に展開されるが、しかし開示される技術、回路及び原理は、バーストトラフィックが存在する状態で、判定帰還等化から利益を得ることが可能なあらゆるシグナリングシステム又は文脈に拡張されてもよい。
図１は、本明細書で説明される様々な実施形態に従って、バーストモードＤＦＥ受信機を用いる例示的なメモリシステム１００を示す。示された実装形態において、メモリシステム１００は、データ（ＤＱ）、コマンド／アドレス（ＣＡ）及びチップ選択（ＣＳ）シグナリングリンクを介して別のものと相互接続された制御コンポーネント１０１及び１つ又は複数のメモリモジュール１０３ａ、１０３ｂ（自らの上にメモリコンポーネント１０７（「Ｍｅｍ」）を有するソケット基板）を含む。特に示していないが、制御コンポーネント１０１及びメモリコンポーネント１０７内のデータ受信のタイミング（同期）を取るためのデータストローブ信号を伝達するデータストローブシグナリングリンクと、メモリコンポーネント内の同期コマンド／アドレス信号受信をイネーブルにするクロック信号を伝達するクロック信号リンクと、様々なシグナリングリンクへの終端構造の適用を動的にイネーブル／ディスエーブルにするオンダイ終端信号と、などを含む様々な他のシグナリングリンクもまた、実現されてもよい。
図１の実施形態において、メモリモジュール１０３ａ、１０３ｂ（制御コンポーネント１０１から延びるデータ、コマンド／アドレス、チップ選択及び他の信号線に並列に結合される）のそれぞれは、メモリモジュール基板（網掛け）の各側に配置された１８のメモリコンポーネント１０７のそれぞれの行を有するデュアルインラインメモリモジュール（ＤＩＭＭ）である。今度は、メモリコンポーネント１０７のそれぞれは、例えば、パッケージ当たり２つ以上のメモリダイが存在するマルチダイ集積回路（ＩＣ）パッケージ内に積み重ねられた１つ又は複数のメモリダイを含む。更に、モジュール基板の所与の側における、且つメモリコンポーネントダイスタックの特定のレベルにおける１８のメモリダイの各セットは、本明細書ではメモリランクと呼ばれるユニットとして管理されてもよい。例えば、同一ランク内の全てのメモリダイは、共有のチップ選択線に結合されてもよく、且つ／又はランクの構成メモリダイが、同じクロックタイミングエッジにおいて着信メモリアクセスコマンドをサンプリングできるようにすることによって、メモリアクセス動作用のランクを選択する共有の論理識別子を有してもよい。より具体的には、示された（且つさしあたり任意選択の登録クロックドライバ１１２（ＲＣＤ）及びデータバッファコンポーネント１０９（ＤＢ）を無視した）メモリモジュール実施形態において、所与のランクの各メモリダイは、（ｉ）ホストメモリモジュール（一般的に１０３）と制御コンポーネント１０１との間にルーティングされた多数のチップ選択線の共通線に結合され、（ｉｉ）全ての他のメモリコンポーネント１０７と同じようにコマンド／アドレスリンク（「ＣＡ」）に結合され、且つ（ｉｉｉ）制御コンポーネントとメモリモジュールとの間にルーティングされた７２のデータシグナリング線のそれぞれの４ビットスライス（又は「レーン」）に結合される。この配置によって、特定のメモリランク専用のチップ選択信号がアサートされた場合に、選択されたランクの構成メモリダイは、１８の４ビットデータレーンを介して、７２ビット読み出しデータワードを出力すること（各メモリダイは、４ビットのそれぞれのセットを提供する）又は着信７２ビット書き込みデータワードをサンプリングすること（各メモリダイは、４ビットのそれぞれのセットを受信／サンプリングする）によって、ランク指定コマンド／アドレスを捕捉し、且つ次に所定の時間後に、（例えば、１つ又は複数の決定論的に選択されたクロックエッジにおいて）コマンド／アドレスに応答するために、コマンド／アドレス経路を排他的にサンプリングする。
やはり図１を参照すると、登録クロックドライバ１１２及びデータバッファコンポーネント１０９は、制御−制御コンポーネントドライバローディング／ファンアウト制約が、別の状況で可能にし得るよりも高いメモリランクカウントを容易にするために設けられた任意選択のコンポーネント（それらの破線の輪郭によって示されているような）である。一実施形態において、例えば、登録クロックドライバ１１２は、着信コマンドストリームによって示された書き込みデータ受信及び読み出しデータ送信動作を可能にするために、着信コマンドをモジュール上のコマンド／アドレス線のＣＳ選択サブセット（例えば、メモリモジュールの両側におけるメモリコンポーネントの行用のＣＡ線の１つのかかるセット、又はファンアウト、ローディング若しくは他の実際的な制約を満たすために、必要に応じて更に一層区分されたサブセット）にルーティングし、且つまたコマンド及びタイミング情報をデータバッファコンポーネント１０９に送付する。データバッファコンポーネント１０９（本明細書ではまた、データバッファ集積回路（ＩＣ）又はバッファチップと呼ばれる）は、データ線（ＤＱ）を介して受信された書き込みデータをメモリダイの対象ランク（例えば、ＲＣＤ転送チップ選択（ＣＳ）信号によってイネーブルにされたメモリランク）に転送し、且つ反対に、選択されたメモリランクからの読み出しデータをＤＱ線に、及び従って制御コンポーネント１０１に逆に転送する。かかるものとして、データバッファコンポーネント１０９のそれぞれは、ＤＱ線（モジュール上の及びモジュール外のセグメントを含む）を介して、読み出し及び書き込みデータを制御コンポーネント１０１と交換する制御側データインターフェースと、読み出し及び書き込みデータをメモリダイのチップ選択セットと交換するメモリ側データインターフェースと、コマンド及びタイミング信号（例えば、クロックイネーブル、クロック信号等）、コマンド並びに構成情報を登録クロックドライバ１１２から受信するコマンドポートと、を含む。示された特定の例において、各データバッファ１０９は、２つの４ビット幅の制御側データインターフェースを含み、その結果、合計９つのデータバッファが、１８の４ビット制御側データレーンを介してデータを送信及び受信するために設けられる。更に、一実施形態において、各データバッファコンポーネント１０９は、メモリモジュールの各側におけるそれぞれのペアのメモリコンポーネント１０７と、且つ従ってＮメモリランクのいずれか１つにおけるメモリダイペアとデータを交換し、ここでＮは、メモリコンポーネント１０７ごとのメモリダイ数の２倍である。メモリモジュール、メモリコンポーネント、メモリダイ、データ経路幅、コマンド経路幅、信号ルーティングトポロジ、データバッファコンポーネント、及び／又はＲＣＤコンポーネントの様々な他の構成／容量は、メモリモジュール又は全メモリサブシステム（少なくとも制御コンポーネント及びメモリダイ）が、システムインパッケージ、システムオンチップ、パッケージインパッケージ等として実現されるコンポーネントを含む代替実施形態において用いられてもよい。また、所与のメモリランクの構成メモリダイのそれぞれは、一般に、データインターフェース及びホストメモリシステムアーキテクチャに従うコマンドインターフェースと一緒に、コア記憶装置アレイ（即ち、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）アレイ、ＳＲＡＭ（スタティックランダムアクセスメモリ）アレイ、フラッシュメモリアレイ等）などの揮発性又は不揮発性コア記憶装置アレイ）と同様に、特にコア記憶装置アレイに対して、書き込みデータ及び読み出しデータの記憶及び検索をそれぞれ管理する内部制御回路を含む。
バーストモード受信ＤＦＥ（「ＢＲｘＤＦＥ」）回路は、図１に示された所与のチップ間シグナリングリンクのどちらか又は両側に実現されてもよいが、以下の例は、制御コンポーネント１０１内の読み出しデータ受信、並びにデータバッファコンポーネント１０９及びメモリダイ１０７内の書き込みデータ受信に焦点をあわせる（即ち、１１５及び１１７で示された一般化データ（ＤＱ）トランシーバ要素の受信機「ｒｘ」内である）。従って、引き続き、ここまで説明されたデータストローブモジュールメモリシステムコンテクストに関して、かかる各バーストＤＦＥ受信機は、一般に詳細図１２５に示されたように実現されてもよい。即ち、外部ＤＱ（データ）及びＤＱＳ（データストローブ）線は、ホスト集積回路（ＩＣ）ダイ（即ち、制御コンポーネント、データバッファＩＣ及び／又はメモリダイ）のそれぞれのパッド１２１、１２２又は他の相互接続部に結合され、今度は、パッド１２１、１２２又は他の相互接続部が、それぞれの信号調整回路１２７、１２８（例えば、連続時間線形等化回路ＣＴＬＥ）に接続される。信号調整（即ち、ＣＴＬＥ出力部における）の後で、データストローブ信号（ＤＱＳ）は、ストローブデジタイザ又は「スライサ」１２９に供給され、ストローブデジタイザ又は「スライサ」１２９は、着信信号振幅を論理レベル出力（「１」又は「０」）に分解し、送信された信号のデジタル状態を効果的に判定する（本明細書でデジタル判定と呼ばれる動作）。（例えば、以下で説明されるように、多くのビット時間間隔及び追加のクロック対ストローブ位相遅延だけ遅延された）着信書き込みコマンドに応じて生成され、且つストローブプリアンブル波形の終わりでアサートされるストローブイネーブル信号（ＤＱＳｅｎ）は、ホスト集積回路装置内のストローブ同期データ受信用の窓を実際に開けながら、ストローブスライサ１２９の出力が、論理ゲート１３１を通って下流論理へと伝搬できるようにする（即ち、ゲートストローブ信号ｇＤＱＳとして）。
データ信号は、データスライサ１３９まで同様のルートに従うが、しかし帰還等化データ信号レベルＤａｄｊをもたらすために、動的にシードされた判定帰還エンジン１４１からの判定帰還信号１４０に応じて、最初に調整される。示された実施形態及び以下の例において、判定帰還信号１４０は、着信データ信号（例えば、加算回路１３８内の）と合計されるが、判定帰還を着信データ信号に適用するための様々な他の技術が、全ての場合に用いられてもよい。ストローブスライサ１２９のように、データスライサ１３９は、着信信号を論理レベル出力に分解するが、この場合に、等化データ信号レベルのデジタル状態を分解し、且つ従って元々送信されたデータシンボルを入力データ信号Ｄｉｎとして回復する。
やはり図１を参照すると、論理ゲート１３１からのゲートストローブ信号（ｇＤＱＳ）及びデータスライサ１３９からの回復されたデータシンボル（Ｄｉｎ）は、動的にシードされた判定帰還エンジン１４１（簡潔に言うと「帰還エンジン」）に供給され、動的にシードされた判定帰還エンジン１４１は、着信ギャップ及びシードイネーブル信号（「Ｇａｐ」及び「ＳｅｅｄＥｎ」）に従って、判定帰還１４０信号の状態を操作する。より具体的には、以下でより詳細に説明されるように、帰還エンジン１４１は、ギャップ値によって示されたバースト間データギャップの期間に従って、瞬間的な判定帰還状態を格納する（且つ従って判定帰還信号１４０を供給する）内部「タップメモリ」を所定の値に予め設定（「シーディング」）することによって、シードイネーブル信号のアサーションに応答し、ギャップによって引き起こされたチャネル状態を予測するシードデータソースのほうを選んで、断続的データ受信中に適用されたシフトレジスタデータ進行を実際に非選択にする。他の実施形態において、帰還エンジン１４１はまた、ポストギャップデータバーストが受信されるときに、係数アレイを通るバースト間データギャップ及びシーケンスに従って、等化係数（タップメモリ値に適用される重み又はスケーリング値）アレイを選択してもよい。
図２は、メモリダイの視点からの図１のメモリシステム内の同一ランクデータ書き込みトランザクション、又はデータバッファＩＣの視点からの同一モジュールデータ書き込みトランザクションの例示的なシーケンスを示すタイミング図である。示されたように、書き込みコマンドＷＲａ及びＷＲｂ、並びに対応アドレス値ＡＤＤＲａ及びＡＤＤＲｂは、それぞれ、システムクロック信号（例えば、真（ＣＫｔ）及び補（ＣＫｃ）信号成分を有する差動クロック信号の「真」成分「ＣＫｔ」の立ち下がりエッジにおける）に対して同期してサンプリング／受信される。関連する８ビット書き込みデータバーストＤａ［７：０］及びＤｂ［７：０］は、それらのそれぞれのコマンド／アドレス値の受信後の所定の時間（書き込み待ち時間間隔ＴＷＬ）に、差動データストローブ信号ＤＱＳ（真及び補信号成分ＤＱＳｔ、ＤＱＳｃを含む）の立ち上がり及び立ち下がりエッジに応じて、データ線ＤＱを介してそれぞれ受信される。専門用語の問題として、システムクロック周期は、本明細書においてｔＣＫと呼ばれ、理想的なデータ有効間隔（又は理想的なデータアイ幅）は、単位間隔（ＵＩ）と呼ばれる。示された例において、ダブルデータレート（ＤＤＲ）データシグナリング方式故に、ｔＣＫ間隔ごとに２つの単位間隔が存在するが、個別データ間隔は、データストローブとシステムクロック信号との間のメソクロナス関係（即ち、同じ周波数及び任意の位相オフセット）故に、相異なるメモリコンポーネント及びデータバッファ内で、システムクロックサイクルから位相オフセットされてもよい（位相オフセットとして示されている）。
やはり図２を参照すると、各８ビットデータバースト長さが、４ｔＣＫ周期ｔＢｕｒｓｔにわたって発生することが分かるが、それは、書き込みコマンドが４ｔＣＫ間隔（即ち、コマンドはｔＢｕｒｓｔによって分離される）で受信される場合に、所与のメモリダイ又はデータバッファＩＣに対してピーク（連続的）データスループットが発生することを意味する。多くの実施形態において、データバースト長さ（ＢＬ）及び従ってｔＢｕｒｓｔは、直接且つ／又は間接的にプログラム可能であってもよく、対応するコマンド分離は、それに応じてスケーリングしてもよい。例えば、バースト長さ（ＢＬ）は、システムに支援された値（４ビット、８ビット等）の特定の１つにプログラムされてもよく、且つ／又は１つ又は複数のプログラム可能にイネーブルにされた機能が、別の状況では固定されるか、プログラムされるか、又は命令されるバースト長さの拡張を達成してもよい（例えば、誤り検査情報を各データバーストに添付できるようにして、例えば８ビットから１０ビットに各データバーストを拡張する）。また、個別コマンドは、対応するデータバーストが、別の状況では設計によって固定されるか又はプログラム可能に構成されるバースト長さに対してトランケートされることを指示してもよく（例えば、バーストチョップコマンドは、８ビットバースト長さ設定にもかかわらず４ビットデータバーストを示す）、適宜に、トランケートされたコマンド分離を可能にしてもしなくてもよい。例えば、所与のコマンドが、トランケートされたバーストを指定するかどうかにかかわらず、メモリ装置内のプリフェッチ動作又は他の実際的な考慮が、所定の同一ランクのコマンド分離（例えば、プログラムされたバースト長さに従って）を命じる場合に、任意のかかるトランケートされたデータバーストは、バーストＤＦＥ受信機によって対処され得るデータギャップの増加をもたらしてもよい（即ち、コマンドでトランケートされたｔＢｕｒｓｔにより）。
図１の例示的なシステムにおけるメモリモジュールと制御コンポーネントとの間の多対１の関係は、バーストギャップ判定における別の変数を提示する。例えば、コマンドバススヌーピング／スニッフィングがない場合に、所与のメモリモジュール上のデータバッファＩＣ及びメモリダイは、別のメモリモジュールに向けられたトランザクションに対する可視性を欠き、所与のメモリランク内のメモリダイは、別のメモリランクに向けられたトランザクションに対する可視性を欠く。従って、たとえデータバッファ又はメモリのダイ内で受信されたコマンド間のギャップが、モジュール共有（及びランク共有）データ線上のデータ送信ギャップを達成するために十分に分離され得ても、本明細書で説明されるバーストＤＦＥシーディング方策は、データ送信ギャップが、別のモジュール又はランクからの／へのデータバーストの終わりに始まる可能性に対処する。従って、本明細書におけるコマンド分離判定は、同一モジュール／同一ランクに向けられた２つのコマンドが、それらのそれぞれの到着時刻によって、連続的に送信された（即ち、別のモジュール／ランクに対する介在するコマンドなしに）と仮定されるシナリオと同様に、コマンド到着時刻が、別のモジュール又はランクに対する介在するコマンド送信の可能性を許すシナリオに対処する。一般に、以下の実施形態は、データバッファの全体像に焦点を合わせ、データバッファは、少なくとも一実装形態において、メモリモジュール上の各メモリランク（又はデータバッファが転送するデータトラフィック用の少なくとも各ランク）用のコマンドストリームを受信し、且つ従って全ての同一モジュールのメモリコマンドに対する可視性を有する。明示的に述べられていない場合に、データバッファＩＣ内のギャップ判定に影響する同一モジュール／異なるモジュールの考慮がまた、メモリダイ内のギャップ判定に影響する同一ランク／異なるランクの考慮に適用され得ることを理解されたい。
着信書き込みコマンド分離（ｔＷｒＳｅｐ）が、ｔＢｕｒｓｔを超過する場合に、対応する書き込みデータバーストは、それらの２つの間隔（即ち、ｔＷｒＳｅｐ−（マイナス）ｔＢｕｒｓｔ）間の差による期間を有するギャップ１６０によって分離される。示された特定の例において、フルバースト書き込みコマンド「ＷＲａ」及び「ＷＲｂ」間の分離は、５ｔＣＫであり、従って、対応する８ビットデータバースト、Ｄａ［７：０］及びＤｂ［７：０］間の２ＵＩ（又は単一ｔＣＫ）ギャップを生じる。以下の実施形態に関連して説明されるように、データバッファ、メモリダイ及び／又は制御コンポーネントは、コマンド分離、プログラムされたバースト長さ、及びコマンド指定バーストトランケーションを監視する回路を含み、それによって、データバースト間のギャップを検出し定量化し、知覚されたギャップタイミングが可能にする異なるモジュール／ランクに対する介在するコマンドの可能性を説明してもよい。それらのコンポーネントのいずれかの内の動的にシードされた判定帰還等化器の全体像から、興味のあるギャップは、データ受信トランザクションに先行するギャップ及び従ってメモリダイ又はデータバッファにおける書き込みデータバーストに先行するギャップと、制御コンポーネント（即ち、ＣＰＵ、専用メモリコントローラ等）内の読み出しデータバーストに先行するギャップと、である。以下で説明される多くの実施形態は、非ゼロギャップ間隔（即ち、連続書き込みデータバースト間、又は読み出しデータバーストと続いて起こる書き込みデータバーストとの間）を補償するための、メモリダイ又はデータバッファＩＣ内の判定帰還タップの動的シーディングを示す。メモリダイ及び／又はデータバッファＩＣ内で説明される動作及び回路は、同様に、連続、非連続読み出しデータバースト（即ち、ｔＢｕｒｓｔより大きな間隔によって分離された連続読み出しコマンド送信に起因する）用に、且つ非ゼロギャップ間隔によって分離された連続書き込みデータ及び読み出しデータバースト用に、判定帰還タップの動的シーディングを提供するために、プロセッサ、専用メモリコントローラ又は他の制御コンポーネント内で実現されてもよい。
図３は、動的にシードされた判定帰還及び従ってギャップ許容ＤＦＥ動作を提供するために、図１のデータバッファＩＣ内に配置され得る４タップバーストＤＦＥ受信機１７０の実施形態を示す。示されたように、バーストＤＦＥ受信機１７０は、フロントエンド回路１７１として、連続時間線形等化器１２７、１２８、加算回路１３８、スライサ１２９、１３９、及び論理ゲート１３１を含み、それらの全ては、バッファ制御回路１７３（「バッファコントローラ」）及び動的にシードされた判定帰還エンジン１７５（「帰還エンジン」）と同様に、一般に上記のように動作する。
示された実施形態において、バッファコントローラ１７３は、バッファクロック信号ｂＣＫ（例えば、上記のシステムクロックのＲＣＤ転送インスタンス又はそこから派生したクロック信号）と同様に、バースト長さ値（ＢＬ）、動的タップ制御信号（ＤＴＣ）、コマンド対データ待ち時間情報（ＬＤａｔ）、並びに開始及び／又は周期的較正動作中のトレーニングデータ（Ｔｒａｉｎ）と同期し、ＣｍｄＩｎを介して着信コマンドを受信する。以下でより詳細に説明されるように、バッファコントローラ１７３は、連続受信コマンド間の分離を測定するか、そうでなければ判定する内部回路を含み、且つ後置コマンドが書き込みコマンドである場合に、これから受信される書き込みデータバーストと先行する読み出し又は書き込みデータバーストとの間の「バーストギャップ」を表すギャップコード（ＧａｐＣ）を生成するために、先頭コマンドタイプ及びバースト長さ設定と一緒にコマンド分離情報を適用し、タイミングが許す場合に異なるメモリモジュールへの／からの介在するデータ送信の可能性を説明する。
バッファコントローラ１７３は、（例えば、トレーニングデータに基づいて）バッファクロックとデータストローブタイミング領域との間の位相オフセットを確認するための、且つそれに応じて「シード」クロック（データストローブ領域と整列され、且つ本明細書でシードクロックと呼ばれるバッファクロックの位相シフトバージョン）を生成するための回路を追加的に含む。以下で説明されるように、見込まれる書き込みデータバーストに対して非ゼロバーストギャップを判定すると、バッファコントローラ１７３は、データギャップ間隔中に帰還エンジン１７５内の動的シーディング動作を可能にするために、待ち時間データ及びクロック対ストローブ位相オフセットに従ってタイミングを取られたシードイネーブル信号（ＳｅｅｄＥｎ）を出力する。
やはり図３を参照すると、帰還エンジン１７５は、タップコントローラ１８１、タップメモリ１８５、及び係数乗算器１８７を含み、係数乗算器１８７は、判定帰還信号１４０を生じるために、プログラムされた係数値（即ち、構成レジスタ１７７内に格納されたＣ０〜Ｃ３）をタップメモリ１８５からのタップ値出力に掛ける。示された実施形態において、タップメモリ１８５は、４つのタップメモリ素子１９３０〜１９３３（Ｔ０、Ｔ２、Ｔ１、Ｔ３、集合的に１９３）を含み、それぞれは、ゲートストローブ信号の立ち上がり又は立ち下がりエッジに応じて、データの入力時にデータを同期してラッチし、且つタップコントローラ１８１からのタップロード信号（ＬｄＴａｐ）に応じて、データの入力時にデータを非同期にラッチする１ビットレジスタ（又はラッチ）によって実現される。タップメモリ素子１９３のそれぞれは、それぞれの格納されたタップメモリ値（ビットが格納されるタップメモリ素子及び従ってＴ０、Ｔ１、Ｔ２及びＴ３と同じ名前で呼ばれる）を係数乗算器ユニット１８７内のそれぞれの乗算器に出力する。
示された実施形態において、タップメモリ素子１９３のそれぞれは、タップマルチプレクサ１９５０〜１９５３のそれぞれの１つによって供給され、従って、（ｉ）デフォルトのビットシフトされたタップデータ進行における先行するタップメモリ素子の出力（例えば、第２のタップメモリ素子の入力は、第１のタップメモリから受信される）から、又は（ｉｉ）１つ又は複数のシードデータソースからタップデータソースが選択され得るようにする。タップマルチプレクサ（集合的に１９５）は、本明細書では集合的にタップ選択値ＴａｐＳｅｌ［３：０］と呼ばれる、タップコントローラ１８１からのそれぞれのタップ選択信号によって制御される。個別タップ選択信号（ＴａｐＳｅｌ［０］、ＴａｐＳｅｌ［１］、ＴａｐＳｅｌ［２］及びＴａｐＳｅｌ［３］）は、それらのそれぞれのタップマルチプレクサへの個別入力を選択するために、必要に応じて１つ又は複数の制御ビットからそれぞれなることができる。この配置によって、タップコントローラ１８１は、デフォルトのタップデータ進行（そこでは、所与の単位間隔中に、メモリ素子Ｔ０内で捕捉されたデータ値Ｄ［ｉ］が、今度は、後続の単位間隔において、メモリ素子Ｔ１、Ｔ２及びＴ３を通して伝搬する（即ち、タップメモリが、Ｎ個の記憶素子を有するシフトレジスタとして動作するシフトレジスタ進行であり、この例では、Ｎ＝４である））を可能にするために、又はタップロードパルスのアサーションに応じて、且つバッファコントローラ１７３によってシグナリングされたバーストギャップシナリオに従って、タップメモリ素子１９３が、それぞれのシードデータ値と並列ロードされ得るように（即ち、タップメモリ素子がシードされ得るように）するために、タップ選択値を設定してもよい。
図３の実施形態において、タップコントローラ１８１は、シードクロックの立ち上がり及び立ち下がりエッジによってタイミングを取られた、且つバッファコントローラ１７３からのシードイネーブル及びギャップコード信号に応じた状態機械を実現する。例えば、詳細図１９７を参照すると、シードイネーブルは低いが、タップコントローラは、シフトレジスタ状態（Ｓ０）に留まり、シフトレジスタ状態（Ｓ０）において、タップ選択値は、タップメモリ素子１９３を通してデータのデフォルトシフトレジスタ進行を選択する（即ち、タップ選択信号のそれぞれは、上記のように、タップメモリ１８５内のビットシフトされたタップデータ進行を達成するために、ゼロに設定される）。論理ハイシードイネーブル信号をサンプリングすると、タップコントローラ１８１は、シード選択状態Ｓ１に遷移し、且つその状態において、バッファコントローラ１７３によって供給されたギャップコードに従って、シード値を選択するようにタップ選択信号を設定することによって、タップシーディング動作の準備をする。例えば、示された特定の実施形態において、タップコントローラ１８１は、バッファコントローラ１７３によって検出されたデータバーストシナリオに従って、タップシード値セットを検索するために、ギャップコードを用いて、プログラム可能なルックアップテーブル１９１（「ＴａｐＳｅｌ ＬＵＴ」（代替として、論理回路によって実現することができる））にインデックスを付ける。従って、２ＵＩギャップ書き込み−書き込みシナリオ（即ち、２ＵＩギャップによって分離された連続書き込みデータバーストであり、ギャップコード＝０）において、タップコントローラ１８１は、ギャップ間隔中にデータチャネルのパーク状態を反映するために、且つ従ってこの例において、マルチプレクサ１９５０及び１９５１（即ち、それらのマルチプレクサの論理「１」ポートにおいて＋ｖ入力によって表されているような）を介して、論理ハイタップ値を選択するために、より低い待ち時間のタップＴ０及びＴ１用のタップ選択信号を設定する。着信シンボル（Ｄｉｎ）に先立つ２単位間隔を超えて送信されるシンボルが、チャネル状態にかなり影響を及ぼし続けるほどギャップ間隔が短いので、より高い待ち時間のタップＴ２及びＴ３は、先行する（ｎ−１番目）書き込みデータバーストの最後の２ビットで、且つ従ってＷＤｎ−１［７］及びＷＤｎ−１［６］でそれぞれシードされる。３ＵＩギャップ書き込み−書き込みシナリオにおいて（着信書き込みコマンドが、システムクロックの立ち上がり又は立ち下がりエッジのどちらかでサンプリングされ得るように、例えば、ＤＤＲ（又はフルレート）コマンドシグナリングを有するシステムにおいて適用可能であり得る幾らか特殊なケース）、３ＵＩギャップ間隔は、３つの最低待ち時間のタップ（Ｔ０〜Ｔ２）の論理ハイシーディングによって対処され、且つ先行する書き込みデータバースト（ＷＤｎ−１［７］）の最終ビットで最高待ち時間タップ（Ｔ３）をシードする。３ＵＩギャップ読み出し−書き込みシナリオ（それはまた、ＤＤＲコマンドシグナリングシステムにおいて適用可能であり得るか、又は読み出し−書き込みターンアラウンドは、発信読み出しデータバーストと着信書き込みデータバーストとの間の追加の待ち時間を生じる）は、３ＵＩギャップ書き込み−書き込みシナリオに似ており、３つの最低待ち時間タップは、シードされた論理ハイであり、最高待ち時間タップ（Ｔ３）は、先行する読み出しデータバースト（ＲＤｎ−１［７］）の最終ビットでシードされる。
引き続き、ルックアップテーブル１９１の集団及び従って相異なるギャップ／トランザクションシナリオ用のシーディングに関して、４つのＤＦＥタップが、４ＵＩチャネル履歴補償を可能にするので、（トランザクションタイプにかかわらず）４又はより大きなＵＩの任意のギャップは、示されたように４つの全てのタップの論理ハイシーディング（又はデータチャネルが、ギャップ中に論理ローレベルでパークされる場合の論理ローシーディング）によって補償されてもよい。多くの実施形態において、多数のシナリオが、モジュール切り替え又はランク切り替えトラフィック（即ち、相異なるメモリモジュール又は相異なるメモリランクに向けられる連続トランザクションであり、そこでは、モジュール及び／又はランクを切り替えために必要とされる追加時間が、新しく選択されたモジュール／ランクへのコマンドが１つ又は複数の単位間隔だけ延ばされるように、強制する）及び読み出し−書き込みトラフィックイベントを含む４又はより大きなＵＩのギャップを生じ得る。より一般的には、タップ選択ルックアップテーブルは、ギャップコードインデックス付きタップ選択信号状態が、所与のシグナリングシステムコンポーネント内で適用可能な事実上任意のギャップシナリオ及び対応するチャネル挙動用にプログラムされ得るようにする。また、以下で説明されるように、タップ係数は、ギャップシナリオ（ギャップコード）に従って選択され、且つデータバースト受信中に次第に変化されてもよく、様々なギャップシナリオ及びチャネル挙動に対するＤＦＥ応答に付加的な柔軟性及び次元を追加し得る。より一般的には、本明細書において図３及び他の実施形態に関して示された技術及び回路は、任意の実行性のあるタップ数を備えたＤＦＥ実装形態に拡張されてもよい。
やはり図３を参照すると、着信ギャップコードに従うシード選択状態Ｓ１への遷移及びタップ選択信号の設定後に、タップコントローラ１８１は、シードロード状態Ｓ２（「ＳｅｅｄＬｏａｄ」）に遷移し（例えば、後に続くシードクロックエッジにおいて）、且つその状態の間に、タップロード信号（ＬｄＴａｐ）をパルスして、予め選択されたシード値をタップメモリにロードし、従って動的シーディング動作を達成する。以下でより詳細に説明される一実施形態において、シードロード状態への遷移（及び従ってタップロード信号のパルシング）は、データストローブプリアンブルと一致するように、且つ従ってデータバースト間のギャップ中にタップメモリシーディングを達成するようにタイミングを取られる。より一般的には、シードロード動作は、ポストギャップ書き込みデータバーストの第１のビットが到着する前に、タップローディング／シーディング動作を完了する十分な時間を提供するために、ギャップ内でできるだけ早くタイミングを取られてもよい。例えば、ｓＣＫは、ギャップにおいてできるだけ早くロードタップパルスを確立するために、着信ＤＱＳに対して進んだ位相であってもよい。タップシーディング動作を完了した後で、タップコントローラ１８１は、タップメモリ１８５にロードされたシード値が、書き込みデータバーストが受信されたときに、ビットシフトされる（デフォルト進行）ように、状態Ｓ０に戻る（例えば、後に続くシードクロックエッジにおいてＳ０に戻る）。
図４、５及び６は、図３のバーストモードＤＦＥ受信機内の例示的な２ＵＩ、３ＵＩ及び４ＵＩ書き込み−後−書き込みタップメモリシーディング動作を示すタイミング図である。図４から始まり、データ線（ＤＱ）は、書き込みデータバーストＷＤａ［７：０］とＷＤｂ［７：０］との間の２つの単位間隔の間は高くパークされ、それによって、それらのデータバースト間の２ＵＩギャップを達成する。示されたように、ストローブイネーブル信号（ＤＱＳｅｎ）は、ＷＤａデータバースト用の最終ＤＱＳ立ち下がりエッジに続いて低くなり、次に単一ｔＣＫ ＤＱＳプリアンブルの立ち下がりエッジ２０３後に再びアサートされ、それによって、ＤＱＳ線上で伝達されるそれぞれのデータビットのサンプリングの瞬間にのみ遷移するゲートストローブ信号（ｇＤＱＳ）を生じる。最終ストローブ立ち下がりエッジの直後にＤＱＳプリアンブルが来るので、ＤＱＳ線は、それがより長いギャップシナリオに存在し得るように、決して高くパークされない。
やはり図４を参照すると、バッファコントローラは、書き込みデータバーストＷＤｂ用の書き込みコマンドの受信に続く所定の時間に、シードクロック信号（ｓＣＫ）の発振をイネーブルにし、次にシードイネーブル信号及びギャップコードをアサートする（例えば、同じｓＣＫエッジにおいてギャップコード及びシードイネーブル信号をアサートする）。以下で説明されるように、シードイネーブルアサーション（及びシードクロック信号のイネーブリング／ディスエーブリング）のタイミングは、書き込みデータバーストに先行するデータギャップ中にシーディング動作を達成するために、書き込み待ち時間（コマンド受信とデータバースト受信との間の遅延）に従って選択される。タップコントローラ状態進行（ＴＣｓｔａｔｅ）によって示されたように、タップコントローラは、シフトレジスタ状態Ｓ０からシード選択状態Ｓ１に遷移すること及び「０」値ギャップコードに従ってタップ選択ルックアップを実行することによって、シードイネーブル信号アサーションに応答する。それに応じて、状態Ｓ１の最後に、タップ制御値ＴａｐＳｅｌ［３：０］は、表形式の２ＵＩシード値をタップメモリにロードするように設定される。後に続く立ち下がりシードクロックエッジにおいて、タップコントローラは、シードロード状態Ｓ２に遷移し、シフトレジスタ状態Ｓ０に戻る前に、タップロード信号をパルスする。タップロードパルス２０５は、タップ制御値に従って、タップメモリ素子１９３内の非同期ロード動作及び従ってタップデータを用いたタップメモリ素子のシーディングをトリガする。図４に示された特定の例において、タップメモリ素子は、図３に示された２ＵＩルックアップテーブルエントリにおける値でシードされる。即ち「論理１」値は、タップメモリ素子Ｔ０及びＴ１にロードされ、一方で残りの書き込みデータビットａ７及びａ６（即ち、先行する書き込みデータバーストの最終２ビット）は、より高い待ち時間のメモリ素子Ｔ２及びＴ３にロードされる。その後に、ｇＤＱＳが、着信書き込みデータバーストの捕捉をトリガするために遷移し始めると、シード値は、タップメモリ素子を通して（且つそれらから）連続して伝搬し、着信書き込みバーストのｂ０〜ｂ７のビットが後に続く。
図５において、データ線（ＤＱ）は、書き込みデータバーストＷＤａ［７：０］及びＷＤｂ［７：０］間の３つの単位間隔にわたって高くパークされ、それによって、それらのデータバースト間の３ＵＩギャップを達成する。図４におけるように、ＤＱＳイネーブル信号は、ＷＤａデータバースト用の最終ＤＱＳ立ち下がりエッジ（２０９）に続いて低くなり、次に単一ｔＣＫ ＤＱＳプリアンブルの立ち下がりエッジ２１３後に再びアサートされて、ＤＱＳ線上で伝達されるそれぞれのデータビットサンプリングの瞬間にのみ遷移するｇＤＱＳ信号を生じる。この場合に、拡張ギャップ故に、ＤＱＳ信号線は、２ＵＩプリアンブルに先行する単位間隔２１０中に高くパークされる。ストローブ信号線及び／又はデータ信号線が、代替実施形態において他のレベルにパークされてもよく（例えば、高及び低信号レベル間の中間信号レベル）、それに応じて、シード値及び／又はタップ係数が、それらの相異なるレベルを補償するために調整されてもよいことに留意されたい。例えば、データ信号線が、中間レベルでパークされる場合に、タップ係数は、それに応じて、シードされた／重み付けされた判定帰還をイネーブルにするために、（例えば、以下で説明されるように）動的に切り替えられてもよい。
やはり図５を参照すると、バッファコントローラは、図４に関連して説明されたタップコントローラ状態遷移を達成するために、シードクロック発振をイネーブルにし、且つ示されたタイミングでシードイネーブル信号を立ち上げる。この例において、タップコントローラは、「１」値ギャップコードをサンプリングし（連続書き込みデータバースト間の３ＵＩギャップ）、それに応じてタップ選択値を設定し、且つ書き込みデータバーストＷＤｂの受信に先立ってデータギャップにおいて、タップロード信号をパルスする。図４の例におけるように、タップロードパルス２１５は、タップ選択値に従って、タップデータを用いてタップメモリ素子Ｔ０〜Ｔ３のシーディングをトリガする。論理「１」値は、タップメモリ素子Ｔ０〜Ｔ２にロードされ、残りの書き込みデータビットａ７は、タップメモリ素子Ｔ３にロードされる（即ち、図３に示された３ＵＩ書き込み−書き込みルックアップテーブルエントリにおけるように）。シード動作が、完了した後で、ｇＤＱＳは、着信書き込みデータバーストの捕捉をトリガするために遷移し始め、タップメモリ素子を通して（且つそれらから）連続してシード値をシフトし、着信書き込みデータバーストのｂ０〜ｂ７のビットが後に続く。
図６において、データ線（ＤＱ）は、書き込みデータバーストＷＤａ［７：０］及びＷＤｂ［７：０］間の４つの単位間隔にわたって高くパークされ、それによって、４ＵＩバースト間ギャップ間隔を達成する。図４及び５におけるように、ＤＱＳイネーブル信号は、ＷＤａデータバーストにわたって、最終ＤＱＳ立ち下がりエッジ（２１９）に続いて低くなり、次に単一ｔＣＫ ＤＱＳプリアンブルの立ち下がりエッジ２２３後に再びアサートされ、ＤＱＳ線上で伝達されるそれぞれのデータビットのサンプリングの瞬間にのみ遷移するｇＤＱＳ信号を生じる。図５におけるように、データギャップサイズは、ＤＱＳプリアンブルに先行する間隔２２０（この場合には２ＵＩ間隔）中に、ＤＱＳ信号が高くパークされ得るようにする。
引き続き図６を見ると、バッファコントローラは、上記のタップコントローラ状態遷移を達成するために、シードクロック発振をイネーブルにし、且つ示されたタイミングでシードイネーブル信号を立ち上げる。この例において、タップコントローラは、「３」値ギャップコードをサンプリングし（≧連続データバースト間の４ＵＩギャップ）、それに応じてタップ選択値を設定し、且つ書き込みデータバーストＷＤｂの受信の直前に、タップロード信号をパルスする。先行する例におけるように、タップロードパルス２２５は、タップ選択値に従って、タップデータを用いてタップメモリ素子Ｔ０〜Ｔ３のシーディングをトリガする。この場合に、論理「１」値は、全てのタップメモリ素子にロードされる。シード動作が、完了した後で、ｇＤＱＳは、着信書き込みデータバーストの捕捉をトリガするために遷移し始め、タップメモリ素子を通して（且つそれらから）連続して論理「１」シード値をシフトし、着信書き込みデータバーストのｂ０〜ｂ７のビットが後に続く。
図７は、ホスト集積回路装置の文脈において、図３のバッファコントローラの一般的機能を実行するために、メモリダイ、データバッファＩＣ、又は制御コンポーネント内に実現され得るシード制御回路２７１（「シードコントローラ」）の実施形態を示す。示されたように、シードコントローラ２７１は、それぞれの入力部においてクロック、コマンド、待ち時間データ、バースト長さ、及びトレーニング信号を受信し、且つシードクロック（ｓＣＫ）、ギャップコード（「ＧａｐＣ」）及びシードイネーブル（「ＳｅｅｄＥｎ」）出力を生成するために、コマンドギャップ（ＣＧ）カウンタ２７３、シードイネーブル（ＳＥ）タイマ２７５、及び制御論理２７７を含む。シードコントローラ２７１は、データストローブとクロックタイミング領域との間の位相オフセットを判定するために、着信する所定のランクごとのトレーニングコードを予測する位相調整回路２７６を追加的に含み、シードイネーブルクロックをストローブ領域にシフトするために、その位相オフセットを適用する。図４〜６に関連して上記で説明されたように、別の状況では、着信クロック信号（例えば、ホストＩＣに依存して、バッファクロック、コマンドクロック等）の位相シフトバージョンと見なされ得るシードイネーブルクロックは、シーディングイベント中にのみイネーブルにされ、別の状況では電力を節約するために定常状態に保たれてもよい。
２８０における例示的な動作シーケンスを参照すると、制御論理２７７は、コマンドが受信される（２８１における肯定判定）まで、コマンドギャップカウンタ２７３が、クロック（例えば、データバッファＩＣの場合のバッファクロック、メモリＩＣの場合のコマンドクロック）のエッジをカウントできるようにする。コマンドを受信すると、制御論理２７７は、コマンドギャップカウンタ出力を捕捉し、且つ次のコマンド内ギャップをカウント／測定し始めるようにカウンタをリセットする。データが受信されることになることを着信コマンドが示す場合に（即ち、２８５で判定されたように、現在のコマンドは、メモリコンポーネント若しくはデータバッファＩＣの場合の書き込みコマンド、又は制御コンポーネントの場合の読み出しコマンドである）、制御論理２７７は、コマンドギャップカウント、バースト長さ、及びすぐ前のコマンドに基づいて、２８７において、予期されるデータギャップを判定する。データギャップが、非ゼロ（２８９の肯定判定）である場合に、２９１において、制御論理２７７は、対応するギャップコード（例えば、単位間隔における、又は図３のルックアップテーブル１９１の「コード」コラムに示されたような符号化インデックス値として）を出力し、シードイネーブルタイマ２７５にカウントダウン値をロードし（即ち、ギャップ値バースト長さ及び書き込み待ち時間に従って）、シードクロック発振をイネーブルにし、シードイネーブルタイマが、カウントダウン動作を有効に完了できるようにし（即ち、シードクロックエッジに応じてカウントダウン値を減分する）、その後、図４、５及び６に示されたように、シードイネーブル信号をパルスし、且つ従ってデータギャップ間隔内で時間がなくなるまで、シードイネーブル信号のアサーションを遅らせる。シードイネーブルカウンタ２７５のアーミング／イネーブリング後に（又は２８５若しくは２８９の否定判定後に）、制御論理２７７は、次のギャップ値判定に備えて現在のコマンドタイプを先行コマンドタイプ（２９３）として記録し、それから次のコマンドの受信を待ち始める。
図８、９及び１０は、図７のシードコントローラを有するメモリダイ又はデータバッファＩＣ内で、且つ同じメモリランクに向けられた連続書き込み動作及び８ＵＩ（４ｔＣＫ）バースト長さ（ＢＬ＝８）の文脈で、例示的なギャップ値判定を示す。図８において、書き込みコマンドＷＲｂは、示されたＢＬ＝８の例において、シードコントローラが、ゼロ値データギャップを判定し、且つ従ってシードイネーブルタイマをアームすることも別の状況においてシードイネーブル信号のアサーションをイネーブルにすることもなしに、次のコマンドを待ち始めるように、先行する書き込みコマンドＷＲａの後の４クロックサイクル（４ｔＣＫ）で受信される。即ち、ゼロ値データギャップを検出すると、シードコントローラは、タップメモリ素子のシーディングを控え、且つ従って連続的な書き込みデータバースト中に、タップメモリ素子を介した受信書き込みデータ値の連続的なビット単位のシフティングを可能にする。
図９において、書き込みコマンドＷＲｂは、同じＢＬ＝８文脈において、ＷＲａ後の５クロックサイクルで受信され、その結果、シードコントローラは、例えば、図４に示されたタップメモリシーディング及びシードイネーブルパルスタイミングをイネーブルにするために、２ＵＩデータギャップを識別し（カウントし、測定し、そうでなければ判定する）、ギャップ値を出力し、それに応じてシードイネーブルタイマをアームする。図１０において、ＷＲｂは、ＷＲａ（再びＢＬ＝８を備えた）の後の６クロックサイクルで受信され、その結果、シードコントローラは、例えば、図６に示されたタップメモリシーディング及びシードイネーブルタイミングをイネーブルにするために、４ＵＩデータギャップを識別し、ギャップ値を出力し、それに応じてシードイネーブルタイマをアームする。
図１１、１２及び１３は、図７のシードコントローラを有する制御コンポーネント（例えば、図１のコンポーネント１０１）内で、且つ同じメモリランクに向けられた連続読み出し動作及び８ＵＩ（４ｔＣＫ）バースト長さ（ＢＬ＝８）の文脈で、例示的なギャップ値判定を示す。これらの例において、シードコントローラは、待機コマンドストリームから着信コマンドを受信し、「ｐＣＫ」として示された、且つ図８〜１０に示されたコマンドクロックと同じ関係をコマンドストリームに対して一般に有するメモリコンポーネントの内部コアクロックを受信する（即ち、位相整合は変化してもよいが、同じｔＣＫ周期を有する）。従って、図１１において、シードコントローラは、読み出しデータバーストが、連続的に（ギャップなし）受信されることになると判定し、図１２及び１３の５ｔＣＫ及び６ｔＣＫコマンド間隔内の２ＵＩ及び４ＵＩギャップを識別し、それに応じてこれらの２つの場合に、シードイネーブルタイマを設定し、ギャップ値を出力する。特に示されてはいないが、３ＵＩの中間のギャップが、対応するシーディング動作をトリガしてもよい。
図１４は、制御コンポーネント、メモリダイ又はデータバッファＩＣのシグナリングインターフェース内に配置され得るバーストＤＦＥ受信機３５０の代替実施形態を示す。示されたバッファＩＣの例において、バーストＤＦＥ受信機３５０は、バッファコントローラ１７３、フロントエンド回路１７１、及びタップメモリ１８５を含み、それらの全ては、図３に関連して上記で説明されたように一般に動作する。しかしながら、図３に示されたタップコントローラの代わりに、帰還エンジン３５１は、タップメモリ内のシーディング及び漸進的なシフティング動作を管理するだけでなく、係数乗算回路３６３内のタップ係数の動的選択を可能にする一層包括的なＤＦＥコントローラ３６１を含む。例えば、示された特定の実施形態において、ＤＦＥコントローラ３６１は、マルチビット係数選択値（「係数セレクタ」（ＣｏｅｆＳｅｌ））及び上記のタップロード信号を乗算回路３６３に供給して、タップ係数が、相異なるデータギャップシナリオ（ギャップコード）に従って可変的に選択され得、且つ連続ビット受信間隔（即ち、「ビット時間」）中に自動的にシーケンスされ得るようにする。例えば、乗算回路３６３の詳細図３６４を参照すると、係数セレクタは、マルチプレクサ３７１０〜３７１３に供給され、それらのマルチプレクサのそれぞれは、タップ乗算器３７５０〜３７５３のそれぞれの１つに対応し、且つ構成レジスタ３５３から、ｎ×ｍのプログラム可能なタップ係数（この例においてｍ＝５）のそれぞれのアレイを受信するように結合される。この配置によって、マルチプレクサ３７１０〜３７１３のそれぞれは、ｍ係数のギャップコード選択セットを出力し、それらの係数をそれぞれのシーケンシングマルチプレクサ３７３０〜３７３３に供給する。今度は、シーケンシングマルチプレクサが、ｇＤＱＳアドバンスト「係数カウント」（ＣｏｅｆＣｎｔ）に応じて、それぞれのビット受信間隔中に、乗算器３７５０〜３７５３のそれぞれの１つに、ｍ係数のそれぞれを次々に出力する。例えば、示された実装形態において、係数カウンタ３７７は、ＬｄＴａｐパルスに応じて開始係数カウントに非同期にリセットされ、且つその後、ターミナルカウントに達するまで、ゲートストローブ信号の各立ち上がり及び立ち下がりエッジに応じて係数カウントを進める（それによって、各ビット時間用のタップ係数の新しいセットを達成する）。この配置によって、動的タップ係数選択が、構成レジスタ３５３内でイネーブルにされた場合に（即ち、ＤＣＥ＝１）、ＤＦＥコントローラ３６１は、係数選択信号を設定し、次にタップ乗算係数のギャップ特有セットが、データギャップが後に続く連続ビット受信間隔において適用され得るように、係数シーケンシングカウンタをアーム（リセット）し、且つ従って判定帰還に対して一層確固とした制御を達成する。
図１５、１６及び１７は、図１４のバーストモードＤＦＥ受信機内の例示的な２ＵＩ、３ＵＩ及び４ＵＩ書き込み−後−書き込みタップメモリシーディング及び係数選択動作を示す。ギャップ判定及びタップメモリシーディング信号が、図４〜６に関連して示され説明されたものに一般に対応するのに対して、ＤＦＥコントローラは、ポストギャップデータバーストの少なくとも初期ビットの受信中に、多くの係数を通してタップ係数セレクタ（「ＣｏｅｆＳｅｌ」）をさらにシーケンスする。例えば、図１５の２ＵＩギャップ例において、ＤＦＥコントローラは、ギャップコード０に従って係数セレクタを設定し、ｇＤＱＳ駆動係数カウンタは、予めプログラムされたタップ係数（例えば、０〜１に及ぶ正規化値として見なされ得るタップ重み）の数列を適用するために、それぞれのビット受信間隔において、０〜Ｎ（この例においてＮ＝４）で係数カウントをシーケンス／増分する。この配置によって、ギャップ特有タップ重みは、ポストギャップ書き込みデータバーストの最初のＮビット（即ち、ここでＮは、タップメモリ素子の数である）の受信中に適用されてもよく、その後にＤＦＥの開始期間に先行するギャップタイプに従って、ビット受信間隔用のタップ重みの静的セットの適用が続き、チャネル状態予測への個別メモリタップの寄与の相対的重み付け（又はスケーリング）をイネーブルにする。対応する動的シーディング及び動的係数選択動作が、図１６及び１７の３ＵＩ及び４ＵＩギャップ例において実行され、相異なるギャップコード及び係数選択値は、それらの相異なるギャップシナリオに従う。代替係数数列は、代替係数選択方式と同様に、代替実施形態（例えば、バーストの端部にまで延び得る多くの係数を通るシーケンシング）において実現されてもよい。例えば、係数選択パターンは、係数セレクタ値の数が、ギャップコードの数とは異なるように（従って、係数セレクタ及びギャップコードは、任意の所与のバーストシナリオ用に相異なる値であってもよい）、１つ又は複数のギャップコード用にマージされてもよい。また、係数アレイの合計サイズは、同じ静的な係数が、ＤＦＥ起動後に適用されるという起こりそうな場合に低減され得る。更に、タップ係数の任意の１つ又は複数は、例えば、制限を含む及び制限のない所定の状態において特定のメモリタップの寄与を抑えるために、ゼロにプログラムされてもよく、ここでＮ−ＵＩバースト間ギャップが検出され、Ｎ−１番目のタップメモリ素子用の適切なシード値は、バーストＤＦＥ受信機に知られていない。
本明細書で開示される様々な回路が、コンピュータ支援設計ツールを用いて説明され、且つ動作の点から様々なコンピュータ可読媒体に具体化されるデータ及び／又は命令、レジスタ転送、論理コンポーネント、トランジスタ、レイアウトジオメトリ、及び／又は他の特性として表現され（又は表され）てもよいことに留意されたい。かかる回路表現が実現され得るファイルフォーマット及び他のオブジェクトは、限定するわけではないが、Ｃ、Ｖｅｒｉｌｏｇ及びＶＨＤＬなどの挙動言語を支援するフォーマットと、ＲＴＬのようなレジスタレベル記述言語を支援するフォーマットと、ＧＤＳＩＩ、ＧＤＳＩＩＩ、ＧＤＳＩＶ、ＣＩＦ、ＭＥＢＥＳなどのジオメトリ記述言語を支援するフォーマットと、任意の他の適切なフォーマット及び言語と、を含む。かかるフォーマットされたデータ及び／又は命令が具体化され得るコンピュータ可読媒体は、限定するわけではないが、様々な形式におけるコンピュータ記憶媒体を含む（例えば、光、磁気、又は半導体記憶媒体であり、そのように独立して分配されるか又はオペレーティングシステムの「本来の場所」に格納されるかどうかにかかわらない）。
１つ又は複数のコンピュータ可読媒体を介してコンピュータシステム内で受信された場合に、上記の回路のかかるデータ及び／又は命令に基づいた表現は、かかる回路の物理的明示の表現又はイメージを生成するために、限定するわけではないが、ネットリスト生成プログラム、位置及びルートプログラム等を含む１つ又は複数の他のコンピュータプログラムの実行と協力して、コンピュータシステム内の処理エンティティ（例えば、１つ又は複数のプロセッサ）によって処理することができる。その後、かかる表現又はイメージは、例えば、装置製造プロセスにおいて回路の様々なコンポーネントを形成するために用いられる１つ又は複数のマスクの生成を可能にすることによって、装置製造において用いることができる。
前述の説明及び添付の図面において、特定の専門用語及び図面の符号は、開示される実施形態の完全な理解を提供するために明記された。幾つかの例において、専門用語及び符号は、それらの実施形態を実行するためには必要とされない特定の詳細を意味し得る。例えば、特定の電圧、画素アレイサイズ、信号経路幅、シグナリング又は動作周波数、コンポーネント回路又は装置等のいずれも、代替実施形態において上記のものとは異なり得る。加えて、集積回路装置又は内部回路要素若しくはブロック間のリンク又は他の相互接続部は、バス又は単一信号線として示されてもよい。バスのそれぞれは、代替として単一信号線とすることができ、単一信号線のそれぞれは、代替としてバスとすることができる。しかしながら、図示又は説明されている信号及びシグナリングリンクは、シングルエンド又は差動とすることができる。しかしながら、図示又は説明されているタイミングエッジは、代替実施形態において立ち上がりエッジ及び／又は立ち下がりエッジ感度を有してもよく（又はレベルセンシティブであってよく）、アクティブハイ又はロー論理レベルは、示されたものと逆にされてもよい。信号駆動回路は、信号駆動回路が、信号駆動及び信号受信回路間に結合された信号線上で信号をアサートする（又は文脈によって明示的に言及されているか又は示されている場合にはデアサートする）場合に、信号受信回路に信号を「出力する」と言われる。「結合される」という用語は、直接接続と同様に、１つ又は複数の介在する回路又は構造を通して接続を表現するために本明細書で用いられる。集積回路装置の「プログラミング」は、例えば、限定するわけではないが、ホスト命令に応じて（且つ従って装置の動作態様の制御及び／若しくは装置構成の確立）又は一度だけのプログラミング動作（例えば、装置製造中の構成回路内のヒューズの切断）を通して、集積回路装置内のレジスタ又は他の記憶回路に制御値をロードすること、並びに／又は特定の装置構成又は装置の動作態様を確立するために、装置の１つ若しくは複数の選択されたピン若しくは他の接点構造を基準電圧線（ストラッピングとも呼ばれる）に接続することを含むことができる。放射に当てはまるように用いられる用語「光」は、可視光線に制限されず、且つセンサ機能を説明するために用いられる場合には、特定の画素構造（任意の対応するフィルタを含む）が敏感な波長帯域に当てはまるように意図されている。「例示的な」及び「実施形態」という用語は、選好又は要件ではなく、例を表現するために用いられる。また、用語「してもよい」及び「できる」は、任意選択の（許容し得る）主題を示すために、交換可能に用いられる。どちらの用語の欠如も、所与の特徴又は技術が必要とされることを意味するように解釈されるべきでない。
様々な修正及び変更が、本開示のより広い趣旨及び範囲から逸脱せずに、本明細書で示された実施形態に対して行われ得る。例えば、いずれかの実施形態の特徴又は態様は、いずれかの他の実施形態と組み合わせて、又はそれらにおける同等の特徴又は態様の代わりに適用することができる。従って、本明細書及び図面は、限定的な意味ではなく実例としてみなされるべきである。

Claims (23)

  1. 集積回路装置内の動作方法であって、
    ビット時間間隔の第１のシーケンス中に、第１のデータビットシーケンスをシフトレジスタの記憶素子にシフトすることと、
    第２のデータビットシーケンスが、ビット時間間隔の第２のシーケンス中に、外部データシグナリング経路を介して、前記集積回路装置内で受信されることになることを示すメモリアクセスコマンドを受信することと、
    前記メモリアクセスコマンドと先行するメモリアクセスコマンドとの間の時間的なオフセットに少なくとも部分的に基づいて、１つ又は複数のビット時間間隔が、ビット時間間隔の前記第１及び第２のシーケンス間に発生するかどうかを判定することと、
    １つ又は複数のビット時間間隔が、ビット時間間隔の前記第１及び第２のシーケンス間に発生する場合に、所定のシードビットセットで前記シフトレジスタ記憶素子の内容に上書きすることと、
    前記シフトレジスタ記憶素子の内容に少なくとも部分的に基づいて、複数の等化信号を生成することと、
    前記複数の等化信号に基づいて、前記第２のデータビットシーケンスの１つ又は複数のビットを表すそれぞれの信号レベルを調整することと、
    を含む方法。
  2. 前記第１のデータビットシーケンスが、ビット時間間隔の前記第１のシーケンス中に、前記外部データシグナリング経路を介して受信されたことを前記先行するメモリアクセスコマンドが示し、前記シフトレジスタ記憶素子への前記第１のデータビットシーケンスのシフティングが、前記外部データシグナリング経路を介して、前記第１のデータビットシーケンスを受信することを含む、請求項１に記載の方法。
  3. 前記第２のデータビットシーケンスが、前記外部データシグナリング経路を介して受信されることになることを示す前記メモリアクセスコマンドの受信が、外部コマンドシグナリング経路を介してメモリ書き込みコマンドを受信することを含み、前記第２のデータビットシーケンスが前記集積回路装置のコア記憶装置アレイに格納される書き込みデータビットを含むことを前記メモリ書き込みコマンドが追加的に示す、請求項１に記載の方法。
  4. 前記第２のデータビットシーケンスが、前記外部データシグナリング経路を介して受信されることになることを示す前記メモリアクセスコマンドの受信が、前記集積回路装置のコマンドキューからメモリ読み出しコマンドを受信することを含み、前記第２のデータビットシーケンスが、前記外部データシグナリング経路を介して集積回路メモリコンポーネントによって送信された読み出しデータビットを含むことを前記メモリ読み出しコマンドが追加的に示す、請求項１に記載の方法。
  5. 前記メモリアクセスコマンドと前記先行するメモリアクセスコマンドとの間の前記時間的なオフセットに少なくとも部分的に基づいて、１つ又は複数のビット時間間隔が、ビット時間間隔の前記第１及び第２のシーケンス間に発生するかどうかを判定することが、前記メモリアクセスコマンドと前記先行するメモリアクセスコマンドとの間の前記時間的なオフセットを測定することを含む、請求項１に記載の方法。
  6. 前記メモリアクセスコマンドと前記先行するメモリアクセスコマンドとの間の前記時間的なオフセットの測定が、前記メモリアクセスコマンド及び前記先行するメモリアクセスコマンドの受信間のタイミング信号の遷移を数えることを含む、請求項５に記載の方法。
  7. 前記メモリアクセスコマンドと前記先行するメモリアクセスコマンドとの間の前記時間的なオフセットに少なくとも部分的に基づいて、１つ又は複数のビット時間間隔が、ビット時間間隔の前記第１及び第２のシーケンス間に発生するかどうかを判定することが、前記時間的なオフセット、前記先行するメモリアクセスコマンドにおいて伝達されるバースト長さ情報、及び前記メモリアクセスコマンドの受信と前記第２のデータビットシーケンスの受信との間の名目上の待ち時間に少なくとも部分的に基づいて、１つ又は複数のビット時間間隔がビット時間間隔の前記第１及び第２のシーケンス間に発生するかどうかを判定することを含む、請求項１に記載の方法。
  8. 外部ストローブ信号線を介してデータストローブ信号を受信することと、前記データストローブ信号の遷移に応じて、前記第２のビットシーケンスを前記シフトレジスタ記憶素子にシフトすることと、を更に含む、請求項１に記載の方法。
  9. １つ又は複数のビット時間間隔が、前記第１及び第２のビットシーケンス間に発生する場合に、前記所定のシードビットセットで前記シフトレジスタ記憶素子の内容に上書きすることが、第１及び第２のビットシーケンス間の間隔中に、前記シードビットを前記シフトレジスタ記憶素子にロードすることを含む、請求項８に記載の方法。
  10. 前記シフトレジスタ記憶素子の内容に少なくとも部分的に基づいて、前記複数の等化信号を生成することが、プログラム可能なレジスタ内に格納されたそれぞれの係数値を前記シフトレジスタ記憶素子内に格納された個別のビットに掛けることを含む、請求項１に記載の方法。
  11. それぞれのビット時間間隔において、前記シフトレジスタ記憶素子の内容を掛けられる複数の相異なる係数値のそれぞれを切り替え可能に選択することを更に含む、請求項１０に記載の方法。
  12. 集積回路装置であって、
    前記記憶素子と、ビット時間間隔の第１のシーケンス中に、第１のデータビットシーケンスを前記記憶素子にシフトする回路と、を有する受信機回路と、
    制御回路であって、
    第２のデータビットシーケンスが、ビット時間間隔の第２のシーケンス中に、外部データシグナリング経路を介して受信されることになることを示すメモリアクセスコマンドを受信するための、
    前記メモリアクセスコマンドと先行するメモリアクセスコマンドとの間の時間的なオフセットに少なくとも部分的に基づいて、１つ又は複数のビット時間間隔が、ビット時間間隔の前記第１及び第２のシーケンス間に発生するかどうかを判定するための、且つ
    １つ又は複数のビット時間間隔が、ビット時間間隔の前記第１及び第２のシーケンス間に発生する場合に、所定のシードビットセットで前記シフトレジスタ記憶素子の内容に上書きするための制御回路と、
    前記シフトレジスタ記憶素子の内容に少なくとも部分的に基づいて、複数の等化信号を生成するための、且つ前記複数の等化信号に基づいて、前記第２のデータビットシーケンスの１つ又は複数のビットを表すそれぞれの信号レベルを調整するための等化回路と、
    を含む集積回路。
  13. 前記第１のデータビットシーケンスが、ビット時間間隔の前記第１のシーケンス中に、前記外部データシグナリング経路を介して受信されたことを前記先行するメモリアクセスコマンドが示し、前記第１のデータビットシーケンスを前記記憶素子にシフトする前記受信機回路が、前記外部データシグナリング経路を介して、前記第１のデータビットシーケンスを受信する回路を含む、請求項１２に記載の集積回路装置。
  14. コア記憶装置アレイを更に含み、前記第２のデータビットシーケンスが、前記外部データシグナリング経路を介して受信されることになることを示す前記メモリアクセスコマンドを受信する前記制御回路が、外部コマンドシグナリング経路を介してメモリ書き込みコマンドを受信する回路を含み、前記第２のデータビットシーケンスが前記コア記憶装置アレイに格納される書き込みデータビットを含むことを前記メモリ書き込みコマンドが追加的に示す、請求項１２に記載の集積回路装置。
  15. 前記集積回路装置から１つ又は複数の外部メモリコンポーネントに出力されるコマンドを格納するコマンドキューを更に含み、前記第２のデータビットシーケンスが、前記外部データシグナリング経路を介して受信されることになることを示す前記メモリアクセスコマンドを受信する前記制御回路が、前記コマンドキューからメモリ読み出しコマンドを受信する回路を含み、前記第２のデータビットシーケンスが、前記外部データシグナリング経路を介して、前記１つ又は複数の外部メモリコンポーネントによって送信される読み出しデータビットを含むことを前記メモリ読み出しコマンドが追加的に示す、請求項１２に記載の集積回路装置。
  16. 前記メモリアクセスコマンドと前記先行するメモリアクセスコマンドとの間の前記時間的なオフセットに少なくとも部分的に基づいて、１つ又は複数のビット時間間隔が、ビット時間間隔の前記第１及び第２のシーケンス間に発生するかどうかを判定する前記制御回路が、前記メモリアクセスコマンドと前記先行するメモリアクセスコマンドとの間の前記時間的なオフセットを測定する回路を含む、請求項１２に記載の集積回路装置。
  17. 前記メモリアクセスコマンドと前記先行するメモリアクセスコマンドとの間の前記時間的なオフセットを測定する前記回路が、前記メモリアクセスコマンド及び前記先行するメモリアクセスコマンドの受信間のタイミング信号の遷移をカウントするためにカウンタ回路を含む、請求項１６に記載の集積回路装置。
  18. 前記メモリアクセスコマンドと前記先行するメモリアクセスコマンドとの間の前記時間的なオフセットに少なくとも部分的に基づいて、１つ又は複数のビット時間間隔がビット時間間隔の前記第１及び第２のシーケンス間に発生するかどうかを判定する前記制御回路が、前記時間的なオフセット、前記先行するメモリアクセスコマンドにおいて伝達されるバースト情報、及び前記メモリアクセスコマンドの受信と前記第２のデータビットシーケンスの受信との間の名目上の待ち時間に少なくとも部分的に基づいて、１つ又は複数のビット時間間隔がビット時間間隔の前記第１及び第２のシーケンス間に発生するかどうかを判定する回路を含む、請求項１２に記載の集積回路装置。
  19. 前記受信機回路が、外部ストローブ信号線を介してデータストローブ信号を受信するストローブ受信機回路を含み、前記第１のデータビットシーケンスを前記記憶素子にシフトする回路が、前記データストローブ信号の遷移に応じて、前記第２のビットシーケンスを前記記憶素子にシフトする回路を含む、請求項１２に記載の集積回路装置。
  20. １つ又は複数のビット時間間隔が、前記第１及び第２のビットシーケンス間に発生する場合に、前記所定のシードビットセットで前記シフトレジスタ記憶素子の内容に上書きする前記制御回路が、第１及び第２のビットシーケンス間の前記間隔中に、前記シードビットを前記記憶素子にロードする回路を含む、請求項１９に記載の集積回路装置。
  21. プログラム可能なレジスタを更に含み、前記シフトレジスタ記憶素子の内容に少なくとも部分的に基づいて、前記複数の等化信号を生成する前記等化回路が、前記プログラム可能なレジスタ内に格納されたそれぞれの係数値を前記記憶素子内に格納された個別のビットに掛ける乗算回路を含む、請求項１２に記載の集積回路装置。
  22. 前記等化回路が、それぞれのビット時間間隔において、前記シフトレジスタ記憶素子の内容を掛けられる複数の相異なる係数値のそれぞれを切り替え可能に選択するマルチプレクサ回路を含む、請求項２１に記載の集積回路装置。
  23. 集積回路装置であって、
    記憶素子を有するシフトレジスタと、
    ビット時間間隔の第１のシーケンス中に、第１のデータビットシーケンスを前記シフトレジスタの前記記憶素子にシフトするための手段と、
    第２のデータビットシーケンスが、ビット時間間隔の第２のシーケンス中に、外部データシグナリング経路を介して、前記集積回路装置内で受信されることになることを示すメモリアクセスコマンドを受信するための手段と、
    前記メモリアクセスコマンドと先行するメモリアクセスコマンドとの間の時間的なオフセットに少なくとも部分的に基づいて、１つ又は複数のビット時間間隔が、ビット時間間隔の前記第１及び第２のシーケンス間に発生するかどうかを判定するための手段と、
    １つ又は複数のビット時間間隔が、ビット時間間隔の前記第１及び第２のシーケンス間に発生する場合に、所定のシードビットセットで前記シフトレジスタ記憶素子の内容に上書きするための手段と、
    前記シフトレジスタ記憶素子の内容に少なくとも部分的に基づいて、複数の等化信号を生成するための手段と、
    前記複数の等化信号に基づいて、前記第２のデータビットシーケンスの１つ又は複数のビットを表すそれぞれの信号レベルを調整するための手段と、
    を含む集積回路装置。
JP2017559855A 2015-07-28 2016-07-22 バースト許容判定帰還等化 Active JP6871867B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2021069457A JP7153760B2 (ja) 2015-07-28 2021-04-16 バースト許容判定帰還等化

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201562197799P 2015-07-28 2015-07-28
US62/197,799 2015-07-28
US201662304834P 2016-03-07 2016-03-07
US62/304,834 2016-03-07
PCT/US2016/043534 WO2017019495A1 (en) 2015-07-28 2016-07-22 Burst-tolerant decision feedback equalization

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2021069457A Division JP7153760B2 (ja) 2015-07-28 2021-04-16 バースト許容判定帰還等化

Publications (2)

Publication Number Publication Date
JP2018530799A true JP2018530799A (ja) 2018-10-18
JP6871867B2 JP6871867B2 (ja) 2021-05-19

Family

ID=57885348

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2017559855A Active JP6871867B2 (ja) 2015-07-28 2016-07-22 バースト許容判定帰還等化
JP2021069457A Active JP7153760B2 (ja) 2015-07-28 2021-04-16 バースト許容判定帰還等化

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2021069457A Active JP7153760B2 (ja) 2015-07-28 2021-04-16 バースト許容判定帰還等化

Country Status (5)

Country Link
US (4) US10320591B2 (ja)
EP (2) EP3883129A1 (ja)
JP (2) JP6871867B2 (ja)
CN (2) CN107534425B (ja)
WO (1) WO2017019495A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11989442B2 (en) 2021-06-23 2024-05-21 Kioxia Corporation Semiconductor integrated circuit, reception device, memory system, and semiconductor storage device for reducing power consumption of equalizer

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9865315B1 (en) * 2015-12-04 2018-01-09 Integrated Device Technology, Inc. Compensation of deterministic crosstalk in memory system
KR20180075837A (ko) * 2016-12-27 2018-07-05 에스케이하이닉스 주식회사 수신 회로, 이를 이용하는 반도체 장치 및 시스템
KR102438991B1 (ko) * 2017-11-28 2022-09-02 삼성전자주식회사 메모리 장치 및 그것의 동작 방법
US10291439B1 (en) * 2017-12-13 2019-05-14 Micron Technology, Inc. Decision feedback equalizer
US10607671B2 (en) 2018-02-17 2020-03-31 Micron Technology, Inc. Timing circuit for command path in a memory device
US10693686B2 (en) * 2018-08-30 2020-06-23 Christopher P. Maiorana DFE open loop training for DDR data buffer and registered clock driver
US11735237B2 (en) 2019-02-27 2023-08-22 Rambus Inc. Low power memory with on-demand bandwidth boost
WO2021075302A1 (ja) * 2019-10-15 2021-04-22 株式会社ソニー・インタラクティブエンタテインメント 信号処理チップ、及び信号処理システム
US10978118B1 (en) * 2019-11-13 2021-04-13 Realtek Semiconductor Corporation DDR SDRAM signal calibration device and method
US11538508B2 (en) * 2019-12-31 2022-12-27 Micron Technology, Inc. Memory module multiple port buffer techniques
US11031070B1 (en) * 2020-01-27 2021-06-08 Micron Technology, Inc. Apparatus and method for performing continuous time linear equalization on a command/address signal
US11495281B2 (en) * 2020-03-30 2022-11-08 Micron Technology, Inc. Write interamble counter
US11145353B1 (en) * 2020-04-09 2021-10-12 Micron Technology, Inc. Centralized DFE reset generator for a memory device
US11417374B1 (en) * 2021-02-18 2022-08-16 Micron Technology, Inc. Reset speed modulation circuitry for a decision feedback equalizer of a memory device
US11978497B2 (en) 2021-11-17 2024-05-07 Realtek Semiconductor Corporation DDR SDRAM signal calibration device and method
WO2024086054A1 (en) * 2022-10-21 2024-04-25 The Johns Hopkins University Reliability analysis framework for node-local intermediary storage architectures

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040022311A1 (en) * 2002-07-12 2004-02-05 Zerbe Jared L. Selectable-tap equalizer
JP2005025768A (ja) * 1996-10-09 2005-01-27 Fujitsu Ltd 信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置
JP2007515130A (ja) * 2003-12-17 2007-06-07 ラムバス・インコーポレーテッド 適応送信プリエンファシス、反射相殺、およびオフセット相殺を用いる高速シグナリングシステム
JP2009110643A (ja) * 2007-10-31 2009-05-21 Samsung Electronics Co Ltd Ｄｆｅ回路及びその初期化方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0775332B2 (ja) * 1987-10-14 1995-08-09 キヤノン株式会社 受信装置
JP3428329B2 (ja) * 1996-10-31 2003-07-22 日本ビクター株式会社 波形等化回路
US7490275B2 (en) * 2001-02-02 2009-02-10 Rambus Inc. Method and apparatus for evaluating and optimizing a signaling system
US6501695B1 (en) * 2002-01-11 2002-12-31 Lsi Logic Corporation Technique for the reduction of memory access time variation
DE10231419B4 (de) 2002-07-11 2015-01-29 Qimonda Ag Vorrichtung und Verfahren zur Kalibrierung von Signalen
WO2004008490A2 (en) * 2002-07-12 2004-01-22 Rambus Inc. A selectable-tap equalizer, auto-configured equalizer, receiving circuit having an equalizer calibration function, and system having grouped reflection characteristics
US8861667B1 (en) 2002-07-12 2014-10-14 Rambus Inc. Clock data recovery circuit with equalizer clock calibration
CN1238977C (zh) * 2002-11-01 2006-01-25 上海奇普科技有限公司 一种可变步长受网格解码器输出影响的自适应均衡器
US7388910B2 (en) 2003-03-10 2008-06-17 Advanced Receiver Technologies, Llc Method and apparatus for single burst equalization of single carrier signals in broadband wireless access systems
US7397848B2 (en) * 2003-04-09 2008-07-08 Rambus Inc. Partial response receiver
US7092472B2 (en) * 2003-09-16 2006-08-15 Rambus Inc. Data-level clock recovery
US7627029B2 (en) * 2003-05-20 2009-12-01 Rambus Inc. Margin test methods and circuits
US7233164B2 (en) * 2003-12-17 2007-06-19 Rambus Inc. Offset cancellation in a multi-level signaling system
US7346819B2 (en) * 2004-10-29 2008-03-18 Rambus Inc. Through-core self-test with multiple loopbacks
EP2378730B1 (en) * 2005-01-20 2017-08-30 Rambus Inc. High-speed signaling systems with adaptable pre-emphasis and equalization
US7685393B2 (en) * 2006-06-30 2010-03-23 Mosaid Technologies Incorporated Synchronous memory read data capture
KR101496346B1 (ko) * 2007-06-28 2015-03-02 삼성전자주식회사 모바일/핸드헬드 ｒｆｐ ａ－ｖｓｂ ｍｃａｓｔ 에 대한응답 및, ａｔｓｃ－ｍ／ｈｈ에 대한 물리 계층
JP4439569B2 (ja) * 2008-04-24 2010-03-24 株式会社東芝 メモリシステム
CN101420405B (zh) * 2008-12-09 2013-08-21 中国电子科技集团公司第五十四研究所 抗多径符号定时同步装置
US8467440B2 (en) * 2010-05-10 2013-06-18 Lsi Corporation Compensated phase detector for generating one or more clock signals using DFE detected data in a receiver
CN102045277B (zh) * 2010-12-02 2013-10-16 中国电子科技集团公司第五十四研究所 基于mimo的单载波频域均衡装置
US9412428B2 (en) * 2011-04-22 2016-08-09 Rambus Inc. Memory components and controllers that calibrate multiphase synchronous timing references
US8537885B2 (en) * 2011-08-12 2013-09-17 Lsi Corporation Low-power down-sampled floating tap decision feedback equalization
WO2013057855A1 (ja) * 2011-10-17 2013-04-25 パナソニック株式会社 適応等化器
US20130243107A1 (en) * 2012-03-16 2013-09-19 Lsi Corporation Baud rate timing recovery for nyquist patterns in a communication system
US9148187B2 (en) 2012-08-02 2015-09-29 Rambus Inc. Methods and systems for self-referencing single-ended signals
US8861583B2 (en) * 2012-12-14 2014-10-14 Altera Corporation Apparatus and methods for equalizer adaptation
US8837571B1 (en) * 2013-08-02 2014-09-16 Altera Corporation Apparatus and methods for on-die instrumentation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005025768A (ja) * 1996-10-09 2005-01-27 Fujitsu Ltd 信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置
US20040022311A1 (en) * 2002-07-12 2004-02-05 Zerbe Jared L. Selectable-tap equalizer
JP2007515130A (ja) * 2003-12-17 2007-06-07 ラムバス・インコーポレーテッド 適応送信プリエンファシス、反射相殺、およびオフセット相殺を用いる高速シグナリングシステム
JP2009110643A (ja) * 2007-10-31 2009-05-21 Samsung Electronics Co Ltd Ｄｆｅ回路及びその初期化方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11989442B2 (en) 2021-06-23 2024-05-21 Kioxia Corporation Semiconductor integrated circuit, reception device, memory system, and semiconductor storage device for reducing power consumption of equalizer

Also Published As

Publication number Publication date
JP2021119551A (ja) 2021-08-12
US10320591B2 (en) 2019-06-11
US20220123969A1 (en) 2022-04-21
US20180294999A1 (en) 2018-10-11
JP6871867B2 (ja) 2021-05-19
EP3883129A1 (en) 2021-09-22
US11184197B2 (en) 2021-11-23
CN107534425B (zh) 2021-06-29
US20190379564A1 (en) 2019-12-12
EP3329593B1 (en) 2021-03-03
CN107534425A (zh) 2018-01-02
EP3329593A1 (en) 2018-06-06
US11949539B2 (en) 2024-04-02
JP7153760B2 (ja) 2022-10-14
WO2017019495A1 (en) 2017-02-02
CN113364713A (zh) 2021-09-07
EP3329593A4 (en) 2019-10-23
US20240283677A1 (en) 2024-08-22
CN113364713B (zh) 2024-06-04

Similar Documents

Publication Publication Date Title
JP7153760B2 (ja) バースト許容判定帰還等化
US10311940B2 (en) Nullifying incorrect sampled data contribution in decision feedback equalizer at restart of forwarded clock in memory system
US11062743B2 (en) System and method for providing a configurable timing control for a memory system
US10825494B2 (en) DFE conditioning for write operations of a memory device
US8719613B2 (en) Single-wire serial interface with delay module for full clock rate data communication between master and slave devices
US9531363B2 (en) Methods and apparatuses including command latency control circuit
US10153014B1 (en) DQS-offset and read-RTT-disable edge control
US9524759B2 (en) Apparatuses and methods for capturing data using a divided clock
US8856579B2 (en) Memory interface having extended strobe burst for read timing calibration
US10671300B1 (en) Command sequence response in a memory data buffer
US7590025B2 (en) Systems and methods for clean DQS signal generation in source-synchronous DDR2 interface design
CN106847319B (zh) 一种fpga电路及窗口信号调整方法
US8320204B2 (en) Memory interface control circuit
US6317417B1 (en) Method and apparatus for dynamic signal modification on a parallel bus
US9325601B2 (en) Reducing effective cycle time in accessing memory modules
US7154809B2 (en) Method for measuring the delay time of a signal line
US8635487B2 (en) Memory interface having extended strobe burst for write timing calibration

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190716

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200319

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200617

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200917

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210318

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210416

R150 Certificate of patent or registration of utility model

Ref document number: 6871867

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250