CN113364713A - 容忍突发的决策反馈均衡 - Google Patents

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Abstract

第一数据比特序列在第一比特时间间隔序列期间被移位到信号接收器的存储元件中，并且存储器访问命令指示在第二比特时间间隔序列期间在信号接收器内将要接收第二数据比特序列。取决于一个或多个比特时间间隔是否将出现在第一比特时间间隔序列和第二比特时间间隔序列之间，移位寄存器存储元件的内容被用预定的种子比特集合有条件地覆写。至少部分地基于移位寄存器存储元件的内容而生成的均衡信号被用来调整表示第二数据比特序列的一个或多个比特的相应信号电平。

Description

容忍突发的决策反馈均衡
本案是申请日为2016年7月22日、申请号为201680022214.6、题为“容忍突发的决策反馈均衡”的发明专利申请的分案申请。
技术领域
本公开涉及在集成电路器件之间传送的信号的均衡。
背景技术
决策反馈均衡器(“DFE”)通常使用在高速芯片到芯片信令系统中，以估计对先前发送的符号的信令信道响应，并且通常以调整的信号电平的形式将估计的响应馈送回数字“决策”电路。数字决策电路继而将DFE调整的信号电平解析为数字采样。
尽管实现了增加的信令余量(以及因此的降低的误码率(BER)和/或更快的信令速率，但是DFE通常需要不间断的符号传输流来产生信道响应估计，并且因此发现在突发信令系统中的受限的应用。
发明内容
本公开实施例提供了改进的决策反馈均衡方案。
根据本公开实施例的一个方面，提供一种在集成电路存储器组件(存储器IC)内的操作的方法。该方法包括：在采样间隔序列中的每个采样间隔期间对信令链路进行采样以生成相应的数据比特序列，包括在所述采样间隔期间根据所述信令链路和均衡信号两者的电压电平来将每个数据比特解析为逻辑状态；以及取决于每个所述采样间隔是否在一时间段之前，基于(i)一个或多个先前生成的数据比特的逻辑状态或(ii)具有预定逻辑状态的一个或多个比特值，针对所述采样间隔生成所述均衡信号，在所述时间段中没有数据经由所述信令链路被传送到所述存储器IC。
根据本公开实施例的另一方面，提供一种集成电路存储器组件(存储器IC)。该集成电路存储器组件包括：数据比特序列的采样电路，用于在相应的采样间隔序列中的每个采样间隔期间对信令链路进行采样，并在所述采样间隔期间根据所述信令链路和所述均衡信号两者的电压电平来将每个数据比特解析为逻辑状态；以及用于以下的电路：取决于每个所述采样间隔是否在一时间段之前，基于(i)一个或多个先前生成的数据比特的逻辑状态或(ii)具有预定逻辑状态的一个或多个比特值，针对所述采样间隔生成所述均衡信号，在所述时间段中没有数据经由所述信令链路被传送到所述存储器IC。
根据本公开实施例的又一方面，提供一种在集成电路存储器组件(存储器IC)内的操作的方法。该方法包括：接收第一存储器访问命令，所述第一存储器访问命令指示在第一比特时间间隔序列期间将经由外部数据信令路径接收第一数据比特序列；接收第二存储器访问命令，所述第二存储器访问命令指示在第二比特时间间隔序列期间将经由所述外部数据信令路径接收第二数据比特序列；以及使用一个或多个均衡信号接收所述第二数据比特序列，包括：至少部分地基于在所述第一比特时间间隔序列与所述第二比特时间间隔序列之间是否将出现间隙间隔，来预先设置所述第二数据比特序列的开始处的信号条件，所述间隙间隔由一个或多个连续比特时间间隔构成，在所述一个或多个连续比特时间间隔中没有数据经由外部数据信令路径被传送到所述存储器IC。
根据本公开实施例的再一方面，提供一种集成电路存储器组件(存储器IC)。该集成电路存储器组件包括：第一信令接口，用于接收(i)第一存储器访问命令，所述第一存储器访问命令指示在第一比特时间间隔序列期间将接收第一数据比特序列，以及(ii)第二存储器访问命令，所述第二存储器访问命令指示在第二比特时间间隔序列期间将接收第二数据比特序列；以及第二信令接口，用于使用一个或多个均衡信号、经由外部数据信令路径来接收所述第二数据比特序列，所述第二信令接口包括：接收电路，用于至少部分地基于在所述第一比特时间间隔序列与所述第二比特时间间隔序列之间是否将出现间隙间隔，来预先设置所述第二数据比特序列的开始处的信号条件，所述间隙间隔由一个或多个连续比特时间间隔构成，在所述一个或多个连续比特时间间隔中没有数据经由外部数据信令路径被传送到所述存储器IC。
根据本公开实施例的方案，能够实现“容忍突发”或“突发模式”的决策反馈均衡。
附图说明
在附图中通过示例而非限制图示出了本文所公开的各种实施例，并且其中相似的附图标记指代类似的元件，其中：
图1图示了根据本文所描述的各种实施例的采用突发模式DFE接收器的示例性存储器系统；
图2是从存储器裸片或数据缓冲器芯片的角度图示了图1的存储器系统内的数据写入事务的示例性序列的定时图；
图3图示了可以部署在图1的存储器组件和数据缓冲器IC中以提供动态播种(seeding)的决策反馈并从而提供容忍间隙的DFE操作的四抽头突发DFE接收器的实施例；
图4、图5和图6是图示出图3的突发模式DFE接收器内的示例性2-UI、3-UI和4-UI写入后写入抽头存储器播种操作的定时图；
图7图示了可以在存储器裸片、数据缓冲器芯片或控制组件内实现的用以执行上面参考图3讨论的种子控制功能的种子控制电路的实施例；
图8、图9和图10图示了在具有预定写入突发长度的针对同一存储器组块(rank)的接连的写入操作的环境中并且具有图7的种子控制器的存储器裸片或数据缓冲器IC内的示例性间隙值确定；
图11、图12和图13图示了在具有预定读取突发长度的针对同一存储器组块的接连的读取操作的环境中并且具有图7的种子控制器的控制组件内的示例性间隙值确定；
图14图示了可以部署在控制组件、存储器裸片或数据缓冲器芯片的信令接口内的突发DFE接收器的替代实施例；和
图15、图16和图17图示了图14的突发模式DFE接收器内的示例性2-UI、3-UI和4-UI写入后写入抽头存储器播种和系数选择操作；
具体实施方式
在本文所公开的各种实施例中，检测并测量突发传输之间的间隙以实现决策反馈均衡器(DFE)的动态播种，从而达到DFE改善的信令性能(例如，增加的余量、降低的误码率(BER)和/或更高的信号频率)而不管突发传输配置文件。在下面讨论的多个实施例中，将这种“容忍突发”或“突发模式”的决策反馈均衡部署在存储器系统或存储器子系统的双向数据信令接口的一侧或两侧上，但是所公开的技术、电路和原理可以被扩展到在突发业务存在的情况下可受益于决策反馈均衡的任何信令系统或环境。
图1图示了根据本文所描述的各种实施例的采用突发模式DFE接收器的示例性存储器系统100。在所示出的实现中，存储器系统100包括控制组件101和一个或多个存储器模块103a、103b——在其上具有存储器组件107(“Mem”)的套接式基板——经由数据(DQ)、命令/地址(CA)和芯片选择(CS)信令链路与另一个互连。虽然没有具体描绘，但是也可以实现各种其他信令链路，包括用以传送用于对控制组件101和存储器组件107内的数据接收进行定时(同步)的数据选通信号的数据选通信令链路、用以传送实现存储器组件内的同步命令/地址信号接收的时钟信号的时钟信号链路、用以动态地启用/禁用对各种信令链路的端接结构的应用的片上端接信号等等。
在图1的实施例中，存储器模块103a、103b(其并联耦合到从控制组件101延伸的数据、命令/地址、芯片选择和其它信号线路)中的每个存储器模块是具有安置在存储器模块基板(阴影)的每一侧上的相应行的十八个存储器组件107的双列直插式存储器模块(DIMM)。每个存储器组件107又包括例如堆叠在多裸片集成电路(IC)封装中的一个或多个存储器裸片，其中每个封装存在两个或多个存储器裸片。此外，在存储器组件裸片堆叠内的特定层级处并且在模块基板的给定侧上的每组十八个存储器裸片可以作为一个单元被管理，在本文中被称为存储器组块(rank)。例如，同一组块内的所有存储器裸片可以耦合到共享的芯片选择线路和/或具有共享的逻辑标识符，该共享的逻辑标识符通过在同一时钟定时边沿处使得该组块的组成的存储器裸片能够对传入的存储器访问命令进行采样来选择用于存储器访问操作的组块。更具体地说，在所示出的存储器模块实施例中(并且暂时忽略可选的注册时钟驱动器112(RCD)和数据缓冲器组件109(DB))，给定组块的每个存储器裸片(i)耦合到在主机存储器模块(通常为103)和控制组件101之间路由的多个芯片选择线路中的共享的一个芯片选择线路，(ii)与所有其他存储器组件107共同耦合到命令/地址链路(“CA”)，以及(iii)耦合到在控制组件和存储器模块之间路由的72个数据信令线路的相应4比特切片(或“通道”)。通过这种布置，当专用于特定存储器组块的芯片选择信号为生效时，所选择的组块的组成的存储器裸片专门地对命令/地址路径进行采样(例如，在一个或多个确定性选择的时钟边沿处)以捕获组块所针对的命令/地址，然后预定时间后通过输出72比特读取数据字(每个存储器裸片贡献相应组的四比特)或者经由18个四比特数据通道对传入的72比特写入数据字进行采样(每个存储器裸片接收/采样相应组的四比特)，来对命令/地址进行响应。
仍然参考图1，注册时钟驱动器112和数据缓冲器组件109是可选组件(如它们的虚线轮廓所示)，被提供用于促进比控制-控制组件驱动器加载/扇出约束可能另外允许的更高的存储器组块计数。在一个实施例中，例如，注册时钟驱动器112将传入命令路由到模块上命令/地址线路的CS选择的子集(例如，针对存储器模块的任一侧上的存储器组件行的一个这样的CA线路集合，或者为了满足扇出、加载或其他实际约束所必要的甚至更多的分区子集)，并且还将命令和定时信息递送给数据缓冲器组件109，以启用由传入命令流所指示的写入数据接收和读取数据传输操作。数据缓冲器组件109(在本文中也被称为数据缓冲器集成电路(IC)或缓冲器芯片)，将经由数据线路(DQ)接收的写入数据转发到存储器裸片的目标组块(例如，由RCD-转发芯片-选择(CS)信号所启用的存储器组块)，相反地，将读取数据从所选存储器组块转发到DQ线路上并因此转发回到控制组件101。这样，每个数据缓冲器组件109包括：用于经由DQ线路(包括模块上部分和模块外部分)来与控制组件101交换读取和写入数据的控制侧数据接口，用于与芯片选择的存储器裸片集合交换读取和写入数据的存储器侧数据接口，以及用于接收来自注册时钟驱动器112的命令和定时信号(例如，时钟使能、时钟信号等)、命令和配置信息的命令端口。在所示出的特定示例中，每个数据缓冲器109包括两个4比特宽的控制侧数据接口，使得提供共计9个数据缓冲器以经由十八个4比特控制侧数据通道发送和接收数据。此外，在一个实施例中，每个数据缓冲器组件109与存储器模块的每一侧上的相应的一对存储器组件107交换数据，并且因此与N个存储器组块中的任何一个组块的存储器裸片对进行交换，其中N是每个存储器组件107的存储器裸片计数的两倍。可以在替代实施例中采用存储器模块、存储器组件、存储器裸片、数据路径宽度、命令路径宽度、信号路由拓扑、数据缓冲器组件和/或RCD组件的各种其他组织/数量，包括在其中将存储器模块或整个存储器子系统(至少控制组件和存储器裸片)实现为系统级封装、片上系统、封装中封装等的组件。此外，给定存储器组块的每个组成的存储器裸片通常包括与数据接口一起的核心存储阵列(即，易失性或非易失性核心存储阵列，诸如DRAM(动态随机存取存储器)阵列、SRAM(静态随机存取存储器)阵列、闪存存储器阵列等)、以及根据主机存储器系统架构的命令接口、以及用于相对于核心存储阵列而分别管理写入数据和读取数据的存储和取回的内部控制电路。
虽然突发模式接收DFE(“BRxDFE”)电路可以在图1中所示的给定芯片到芯片信令链路的任一侧或两侧上实现，但是下面的示例聚焦在控制组件101内的读取数据接收以及在数据缓冲器组件109和存储器裸片107内的写入数据接收——即，在115和117处所示的通用数据(DQ)收发器元件的接收器“rx”内。因此，继续到目前为止描述的数据选通的模块化存储器系统环境，通常可以如详细视图125中所示的那样来实现每个这样的突发DFE接收器。也就是说，将外部DQ(数据)和DQS(数据选通)线路耦合到相应的焊盘121、122或主机集成电路(IC)裸片(即，控制组件、数据缓冲器IC和/或存储器裸片)的其他互连，其继而连接到相应的信号调节电路127、128(例如，连续时间线性均衡器电路，CTLE)。在信号调节之后(即，在CTLE输出处)，将数据选通信号(DQS)供应给选通数字化器或“限幅器”129，其将传入信号幅度分解为逻辑电平输出(‘1’或‘0’)，有效地决定发送信号的数字状态，在本文中被称为数字决策的操作。响应于传入写入命令(例如，延迟了多个比特时间间隔以及附加的时钟到选通相位延迟，如下所讨论的)而生成的并在选通前导码波形结束时生效的选通使能信号(DQSen)，使得选通限幅器129的输出能够通过逻辑门131传播到下游逻辑(即，作为门控选通信号gDQS)，实际上打开了用于主机集成电路器件内的选通同步数据接收的窗口。
数据信号遵循去往数据限幅器139的类似路由，但是首先响应于来自动态播种的决策反馈引擎141的决策反馈信号140来调整数据信号，以产生反馈均衡的数据信号电平Dadj。在所示出的实施例和下面的示例中，将决策反馈信号140与传入数据信号(例如，在求和电路138内)求和，但是在所有情况下可以采用用于将决策反馈应用于传入数据信号的各种其它技术。类似于选通限幅器129，数据限幅器139将传入信号解析为逻辑电平输出，在这种情况下解析均衡数据信号电平的数字状态，并且从而将原始发送的数据符号恢复为输入数据信号Din。
仍然参考图1，将来自逻辑门131的门控选通信号(gDQS)和来自数据限幅器139的恢复的数据符号(Din)供应给动态播种的决策反馈引擎141(为了简洁起见，“反馈引擎”)，其根据传入间隙和种子使能信号(“Gap”和“SeedEn”)来操纵决策反馈140信号的状态。更具体地，如下面更详细地解释的那样，反馈引擎141通过根据由间隙值所指示的突发到突发数据间隙的持续时间而将存储瞬时决策反馈状态(并且因此源起该决策反馈信号140)的内部“抽头存储器”预先设置(“播种”)为预定值来响应种子使能信号的生效，实际上取消了对在连续数据接收期间应用的移位寄存器数据进度的选择，有助于估计间隙导致的信道状态的种子数据源。在其他实施例中，反馈引擎141还可以根据在接收到间隙后数据突发时通过均衡系数(要被应用于抽头存储器值的加权或缩放值)阵列的序列和突发到突发数据间隙来选择该系数阵列。
图2是图示了从存储器裸片的角度来看图1的存储器系统内的同一组块数据写入事务或者从数据缓冲器IC的角度来看的同一模块数据写入事务的示例性序列的定时图。如所示，写入命令WRa和WRb以及对应的地址值ADDRa和ADDRb，分别相对于系统时钟信号(例如，在具有真(CKt)和补码(CKc)信号分量的差分时钟信号的“真”分量“CKt”的下降沿上)被同步地采样/接收。响应于差分数据选通信号DQS的上升沿和下降沿(包括真和补码信号分量DQSt，DQSc)，相关联的8比特写入数据突发Da[7:0]和Db[7:0]在它们各自的命令/地址值的接收之后的预定时间(写入时延间隔TWL)各自经由数据线路DQ而被接收。作为术语，系统时钟周期在本文中被称为tCK，并且理想数据有效间隔(或理想数据眼宽)被称为单位间隔(UI)。在所示出的示例中，由于双数据速率(DDR)数据信令方案，所以每个tCK间隔存在两个单位间隔，但是个体数据间隔可以是(并且被描绘为是)在不同的存储器组件和数据缓冲器内由于数据选通和系统时钟信号之间的平均同步关系导致的系统时钟周期的相位偏移(即相同频率，任意相位偏移)。
仍然参考图2，可以看出，每个八比特数据突发长度发生在四个tCK周期tBurst上，这意味着当以4tCK间隔接收写入命令时(即，命令由tBurst分离)时，相对于给定存储器裸片或数据缓冲器IC的峰值(连续)数据吞吐量出现。在多个实施例中，数据突发长度(BL)和因此的tBurst可以是直接和/或间接可编程的，并且对应的命令分离可以相应地缩放。例如，可以将突发长度(BL)编程为系统支持的值(4比特，8比特等)中的特定一个值，和/或一个或多个可编程启用的特征可以引起否则是固定的、已编程的或命令的突发长度的扩展(例如，使得错误检查信息能够被附加到每个数据突发，扩展突发长度，例如从8比特扩展到10比特)。此外，各个命令可以指定对应的数据突发将相对于否则是固定设计或可编程配置的突发长度而被截断(例如，指示4比特数据突发的突发切断命令——尽管是8比特突发长度设置)，其可以允许或可以不允许对应截断的命令分离。例如，无论给定的命令是否指定截断的突发，在存储器器件内的预取操作或其它实际考虑授权预定的相同组块命令分离(例如，根据编程的突发长度)的情况下，任何这样的截断的数据突发都可以产生可能被突发DFE接收器所虑及的增加的数据间隙(即，由于命令截断的tBurst所导致的)。
图1的示例性系统中的存储器模块和控制组件之间的多对一关系在突发间隙确定中呈现另一个变量。例如，缺少命令总线监听/嗅探，在给定的存储器模块上的存储器裸片和数据缓冲器IC对于指向另一个存储器模块的事务缺乏可见性，并且给定存储器组块内的存储器裸片对于指向另一个存储器组块的事务缺乏可见性。因此，即使在数据缓冲器或存储器裸片内接收到的命令之间的间隙可以被充分地分离以引起模块共享(和组块共享)的数据线路上的数据传输间隙，本文所描述的突发DFE播种策略也虑及了数据传输间隙在来自/去往另一模块或组块的数据突发的结束时开始的可能性。因此，本文中的命令分离确定虑及了在其中指向同一模块/同一组块的两个命令由于它们各自的到达时间而被假定已被接连发送(即，没有介入去往另一模块/组块的命令)的场景、以及在其中命令到达时间允许介入去往另一模块或组块的命令传输的可能性的场景。通常，下面的实施例聚焦在数据缓冲器的角度，数据缓冲器在至少一个实现中接收针对存储器模块上的每个存储器组块(或至少数据缓冲器转发数据业务所针对的每个组块)的命令流，并且因此对所有同一模块存储器命令具有可见性。在没有明确说明的情况下，应当理解，与数据缓冲器IC内的间隙确定有关的相同模块/不同模块的考虑也可以应用于与存储器裸片内的间隙确定有关的相同组块/不同组块的考虑。
在传入写入命令分离(tWrSep)超过tBurst的情况下，对应的写入数据突发将由具有根据这两个间隔之间的差(即tWrSep减去tBurst)的持续时间的间隙160来分离。在所示出的特定示例中，全突发写入命令‘WRa’和‘WRb’之间的分隔为5tCK，从而在对应的8比特数据突发Da[7:0]和Db[7:0]之间产生2UI(或单个tCK)间隙。如关于以下实施例所讨论的那样，数据缓冲器、存储器裸片和/或控制组件可以包括电路以监视命令分离、编程的突发长度和命令指定的突发截断并且从而检测和量化数据突发之间的间隙，虑及了在感知到的间隙定时允许的情况下介入去往不同模块/组块的命令的可能性。从这些组件中的任何组件内的动态播种的决策反馈均衡器的角度来看，感兴趣的间隙是在数据接收事务之前的间隙、以及因此在存储器裸片或数据缓冲器中的写入数据突发之前的间隙、以及在控制组件(即，CPU，专用存储器控制器等)内的读取数据突发之前的间隙。下面描述的多个实施例演示了在存储器裸片或数据缓冲器IC内的决策反馈抽头的动态播种以补偿非零间隙间隔(即，在接连的写入数据突发之间或在读取数据突发和随后的写入数据突发之间)。在存储器裸片和/或数据缓冲器IC内描述的操作和电路同样可以在处理器、专用存储器控制器或其他控制组件内实现，以针对接连的、非连续的读取数据突发(即，来自以大于tBurst的间隔所分离的接连的读取命令传输)以及针对由非零间隙间隔所分离的接连的写入数据突发和读取数据突发，来提供决策反馈抽头的动态播种。
图3图示了可以部署在图1的数据缓冲器IC内以提供动态播种的决策反馈并从而提供容忍间隙的DFE操作的四抽头突发DFE接收器170的实施例。如所示，突发DFE接收器170包括作为前端电路171的连续时间线性均衡器127、128、求和电路138、限幅器129、139和逻辑门131——所有这些通常如上所述地操作，以及缓冲器控制电路173(“缓冲器控制器”)和动态播种的决策反馈引擎175(“反馈引擎”)。
在所示出的实施例中，缓冲器控制器173相对于缓冲时钟信号bCK(例如，上述系统时钟的RCD转发的实例或从其导出的时钟信号)同步地经由CmdIn接收传入命令，以及突发长度值(BL)、动态抽头控制信号(DTC)、命令到数据时延信息(LDat)以及在启动和/或周期性校准操作期间的训练数据(训练)。如下面更详细地讨论的那样，缓冲器控制器173包括内部电路，用于测量或以其他方式确定接连接收的命令之间的分离，并且在尾部命令是写入命令的情况下，与前导命令类型和突发长度设置一起应用命令分离信息以生成间隙代码(GapC)，间隙代码(GapC)表示在尚待接收到的写入数据突发与在前的读取或写入数据突发之间的“突发间隙”，虑及了在定时允许的情况下去往/来自不同存储器模块的介入数据传输的可能性。
缓冲器控制器173附加地包括如下电路，用于(例如，基于训练数据)确定缓冲器时钟与数据选通定时域之间的相位偏移并相应地生成“种子”时钟——与数据选通域对准的并在本文中被称为种子时钟的缓冲器时钟的相移版本。如下所讨论的，在关于预期的写入数据突发确定非零突发间隙时，缓冲器控制器173输出根据时延数据和时钟到选通相位偏移而定时的种子使能信号(SeedEn)，以在数据间隙间隔期间启用反馈引擎175内的动态播种操作。
仍然参考图3，反馈引擎175包括抽头控制器181、抽头存储器185和系数乘法器187，系数乘法器187将来自抽头存储器185的抽头值输出与编程的系数值(即存储在配置寄存器内的C0-C3)相乘以产生决策反馈信号140。在所示出的实施例中，抽头存储器185包括四个抽头存储器元件1930-1933(T0，T1，T2，T3——统称为193)，每一个抽头存储器元件由1比特寄存器(或锁存器)来实现，所述1比特寄存器(或锁存器)响应于门控选通信号的上升沿或下降沿而在其输入端同步地锁存数据，并且响应于来自抽头控制器181的抽头加载信号(LdTap)而在其输入端异步地锁存数据。每个抽头存储器元件193将相应的存储的抽头存储器值(通过与其中存储比特的抽头存储器元件相同的名称来指代，因此为T0，T1，T2和T3)输出到系数乘法器单元187内的相应乘法器。
在所描绘的实施例中，抽头存储器元件193中的每一个抽头存储器元件由抽头多路复用器1950-1953中的相应一个抽头多路复用器馈送，从而使得抽头数据源能够从以下之中进行选择：(i)在默认的比特移位的抽头数据进度中的先前的抽头存储器元件的输出(例如，从第一抽头存储器接收的第二抽头存储器元件的输入)，或者(ii)一个或多个种子数据源。抽头多路复用器(统称为195)由来自抽头控制器181的相应的抽头选择信号控制，这些抽头选择信号在本文中被统称为抽头选择值TapSel[3:0]。各个抽头选择信号(TapSel[0]，TapSel[l]，TapSel[2]和TapSel[3])可以各自按照需要由一个或多个控制比特组成，以选择它们相应的抽头多路复用器的各个输入。通过这种布置，抽头控制器181可以将抽头选择值设置为启用默认的抽头数据进度，其中在给定单元间隔期间在存储器元件T0内捕获的数据值D[i]在后续单位间隔中依次通过存储器元件T1、T2和T3传播(即，移位寄存器进度，其中抽头存储器被操作为具有N个存储器元件的移位寄存器，其中在该示例中N＝4)，或者使得抽头存储器元件193能够响应于抽头加载脉冲的生效以及根据由缓冲器控制器173发信号通知的突发间隙场景而并行加载相应的种子数据值(即，使得抽头存储器元件能够被播种)。
在图3的实施例中，抽头控制器181实现响应于来自缓冲器控制器173的种子使能信号和间隙代码信号并且由种子时钟的上升沿和下降沿定时的状态机。参见详细视图197，例如，当种子使能为低时，抽头控制器保持在移位寄存器状态(S0)中，其中抽头选择值选择默认的数据通过抽头存储器元件193的移位寄存器进度(即，抽头选择信号中的每一个信号被设置为零，以实现如上所讨论的抽头存储器185内的比特移位的抽头数据进度)。在对逻辑高的种子使能信号进行采样时，抽头控制器181转变到种子选择状态S1，并且在该状态下，通过将抽头选择信号设置为根据由缓冲器控制器173供应的间隙代码来选择种子值，从而准备抽头播种操作。在所示出的特定实施例中，例如，抽头控制器181使用间隙代码来索引可编程查找表191(“TapSel LUT”——其可替代地可由逻辑电路实现)，以根据由缓冲器控制器173检测到的数据突发场景来取回抽头种子值集合。因此，在2-UI间隙、写入-写入场景(即，由2-UI间隙分离的接连的写入数据突发；间隙代码＝0)中，抽头控制器181设置用于较低时延的抽头T0和T1的抽头选择信号以在间隙间隔期间反映数据信道的停留状态，并且在本示例中因此经由多路复用器1950和1951选择逻辑高抽头值(即，如在这些多路复用器的逻辑‘1’端口处由+v输入所表示的)。因为间隙间隔足够短而使得在传入符号(Din)之前的两个单元间隔以上发送的符号继续明显地影响信道状态，所以用先前的(第n-1个)写入数据突发的最后两个比特并且因而分别用WDn-1[7]和WDn-1[6]来播种较高时延的抽头T2和T3。在3-UI间隙、写入-写入场景中，例如在具有DDR(或全速率)命令信令的系统中可能适用以使得可以在系统时钟的上升沿或下降沿上对传入的写入命令进行采样的某种特殊情况中，通过三个最低时延的抽头(T0-T2)的逻辑高播种来考虑3-UI间隙间隔，并且用在前的写入数据突发的最后一个比特(WDn-1[7])来播种最高时延的抽头(T3)。3-UI间隙、读取-写入场景——其也可以适用于DDR命令信令系统中，或者其中读取到写入的周转在传出的读取数据突发与传入的写入数据突发之间产生附加时延——类似于3-UI间隙写入-写入场景，其中三个最低时延的抽头被播种逻辑高，并且用前任读取数据突发(RDn-1[7])的最后一个比特播种最高时延的抽头(T3)。
继续查找表191的填充(population)以及因此的针对不同间隙/事务场景的播种，由于四个DFE抽头实现了四UI信道历史补偿，因此四UI或更大(不管事务类型如何)的任何间隙可以通过如所示的所有四个抽头的逻辑高播种(或逻辑低播种，其中数据信道在间隙期间停留在逻辑低电平)来补偿。在多个实施例中，多个场景可产生四UI或更大的间隙，包括模块交换业务或组块交换业务(即，针对不同存储器模块或不同存储器组块的接连事务，其中切换模块和/或组块所需的额外时间强制去往新选择的模块/组块的命令被推迟一个或多个单位间隔)和读取到写入业务事件。更一般地，抽头选择查找表允许间隙代码索引的抽头选择信号状态被编程以用于几乎任何间隙场景以及可能在给定信令系统组件内应用的对应的信道行为。此外，如下面所讨论的，可以根据间隙场景(间隙代码)选择抽头系数，并且在数据突发接收期间逐渐地变化，响应于各种间隙场景和信道行为而向DFE响应增加附加的灵活性和维度。更一般地，关于图3所示出的技术和电路以及本文中的其他实施例可以扩展到具有任何可行数量的抽头的DFE实现。
仍然参考图3，在转变到种子选择状态S1并根据传入的间隙代码设置抽头选择信号之后，抽头控制器181转变(例如，在随后的种子时钟边沿处)到种子加载状态S2(“SeedLoad”)，在该状态期间对抽头加载信号(LdTap)施加脉冲，以将预先选择的种子值加载到抽头存储器中，并从而引起动态播种操作。在下面更详细描述的一个实施例中，转变到种子加载状态(并且因此抽头加载信号的脉冲施加)被定时以与数据选通前导码一致，并且因此在数据突发之间的间隙期间实行抽头存储器播种。更一般地，可以在间隙内尽可能早地对种子加载操作进行定时，以便提供足够的时间来在间隙后写入数据突发的第一比特到达之前完成抽头加载/播种操作。例如，sCK可以相对于传入的DQS进行相位提前，以在间隙中尽可能早地建立加载抽头脉冲。在完成抽头播种操作之后，抽头控制器181返回到状态S0(例如，在随后的种子时钟边沿处返回到S0)，使得加载到抽头存储器185中的种子值在写入数据突发被接收时将被比特移位(默认进度)。
图4、图5和图6是图示出图3的突发模式DFE接收器内的示例性2-UI、3-UI和4-UI写入后写入抽头存储器播种操作的定时图。从图4开始，数据线路(DQ)对于在写入数据突发WDa[7:0]和WDb[7:0]之间的两个单位间隔而被停留为高，从而在这些数据突发之间引起2-UI间隙。如所示，选通使能信号(DQSen)跟随针对WDa数据突发的最后DQS下降沿而变为低，并且然后在单个tCK DQS前导码的下降沿203之后重新生效，从而产生门控选通信号gDQS，门控选通信号gDQS仅在DQS线路上传送的相应数据比特的采样时刻处转变。因为DQS前导码直接在最后的选通下降沿之后到来，所以DQS线路不会停留为高，因为它可能处于较长间隙的场景中。
仍然参考图4，缓冲器控制器在针对写入数据突发WDb的写入命令的接收之后的预定时间内使得实现种子时钟信号(sCK)的振荡，并且然后使种子使能信号和间隙代码生效(例如，在同一sCK边沿处使间隙代码和种子使能信号生效)。如下所讨论，根据写入时延(命令接收和数据突发接收之间的延迟)来选择种子使能生效的定时(以及种子时钟信号的启用/禁用)，以在写入数据突发之前的数据间隙期间实行播种操作。如由抽头控制器状态进度(TCstate)所示，抽头控制器通过从移位寄存器状态S0转变到种子选择状态S1并根据‘0’取值的间隙代码执行抽头查找来响应种子使能信号的生效。因此，在状态S1结束处，抽头控制值TapSel[3:0]被设置以使用表列的2UI种子值加载抽头存储器。在接下来的下降种子时钟沿处，抽头控制器转变到种子加载状态S2，在返回到移位寄存器状态S0之前对抽头加载信号施加脉冲。抽头加载脉冲205触发抽头存储器元件193内的异步加载操作，并因此触发根据抽头控制值用抽头数据对抽头存储器元件的播种。在图4中所示的特定示例中，用图3中所示的2-UI查找表条目中的值播种抽头存储器元件——也即是说，将逻辑‘1’值加载到抽头存储器元件T0和T1中，而将剩余的写入数据比特a7和a6(即，先前的写入数据突发的最后两比特)加载到较高时延的抽头存储器元件T2和T3中。此后，当gDQS开始转变以触发传入的写入数据突发的捕获时，种子值顺序地传播通过(并移出)抽头存储器元件，随后是传入的写入突发的b0-b7的比特。
在图5中，对于在写入数据突发WDa[7:0]和WDb[7:0]之间的三个单位间隔，数据线路(DQ)被停留为高，从而在这些数据突发之间引起3-UI间隙。如在图4中那样，DQS使能信号跟随针对WDa数据突发的最后DQS下降沿(209)而变为低，并且然后在单个tCK DQS前导码的下降沿213之后重新生效，从而产生gDQS信号，gDQS信号仅在DQS线路上传送的相应数据比特的采样时刻处转变。在这种情况下，由于延长的间隙，DQS信号线路在2UI前导码之前的单位间隔210期间被停留为高。注意，在替代实施例中选通信号线路和/或数据信号线路可以被停留于其他电平(例如，高信号电平和低信号电平之间的中间信号电平)以及相应调整的种子值和/或抽头系数，以补偿那些不同的电平。例如，在数据信号线路被停留在中间电平的情况下，可以动态地切换抽头系数(例如，如下所讨论的)，以实现相应播种/加权的决策反馈。
仍然参考图5，缓冲器控制器启用种子时钟振荡，并且利用所示的定时来提升种子使能信号，以引起参考图4所描述的抽头控制器状态转变。在该示例中，抽头控制器对‘1’取值的间隙代码(接连的写入数据突发之间的3UI间隙)进行采样，相应地设置抽头选择值，并且在写入数据突发WDb的接收之前并在数据间隙内对抽头加载信号施加脉冲。如图4的示例中那样，根据抽头选择值——逻辑‘1’值被加载到抽头存储器元件T0-T2中以及剩余的写入数据比特a7被加载到抽头存储器元件T3中(即，如图3中所示的3-UI写入-写入查找表条目中)，抽头加载脉冲215触发用抽头数据对抽头存储器元件T0-T3的播种。在种子操作完成之后，gDQS开始转变以触发传入的写入数据突发的捕获，将种子值顺序地移位通过(并移出)抽头存储器元件，随后是传入的写入突发的b0-b7的比特。
在图6中，对于在写入数据突发WDa[7:0]和WDb[7:0]之间的四个单位间隔，数据线路(DQ)被停留为高，从而引起4-UI突发到突发间隙间隔。如图4和图5中那样，DQS使能信号跟随针对WDa数据突发的最后DQS下降沿(219)而变为低，并且然后在单个tCK DQS前导码的下降沿223之后重新生效，从而产生gDQS信号，gDQS信号仅在DQS线路上传送的相应数据比特的采样时刻处转变。如图5中那样，数据间隙大小允许DQS信号在DQS前导码之前的间隔220(在这种情况下为2UI间隔)期间被停留为高。
继续图6，缓冲器控制器启用种子时钟振荡，并且利用所示的定时来提升种子使能信号，以引起上述的抽头控制器状态转变。在该示例中，抽头控制器对“3”取值的间隙代码(≥接连的数据突发之间的4UI间隙)进行采样，相应地设置抽头选择值，并且就在写入数据突发WDb的接收之前对抽头加载信号施加脉冲。如在前的示例中那样，根据抽头选择值——在这种情况下，逻辑‘1’值被加载到所有抽头存储器元件中，抽头加载脉冲225触发用抽头数据对抽头存储器元件T0-T3的播种。在种子操作完成之后，gDQS开始转变以触发传入的写入数据突发的捕获，将逻辑‘1’种子值顺序地移位通过(并移出)抽头存储器元件，随后是传入的写入突发的b0-b7的比特。
图7图示了可以在存储器裸片、数据缓冲器IC或控制组件内实现的种子控制电路271(“种子控制器”)的实施例，以在主机集成电路器件的环境中执行图3的缓冲器控制器的一般功能。如所示，种子控制器271在相应的输入处接收时钟、命令、时延数据、突发长度和训练信号，并且包括命令间隙(CG)计数器273、种子使能(SE)定时器275和控制逻辑277以生成种子时钟(sCK)、间隙代码(“GapC”)和种子使能(“SeedEn”)输出。种子控制器271附加地包括相位调整电路276，相位调整电路276评估传入的预定的每组块训练码，以确定在数据选通域和时钟定时域之间的相位偏移，应用该相位偏移来将种子使能时钟移位到选通域中。如上面参考图4-图6所讨论的，种子使能时钟可以另外被视为传入的时钟信号的相移版本(例如，缓冲器时钟，命令时钟等——取决于主机IC)，其可以仅在播种事件期间被启用，否则保持在稳定状态以节省功率。
参考在280处的示例性操作序列，控制逻辑277启用命令间隙计数器273以对时钟的边沿(例如，在数据缓冲器IC的情况下的缓冲器时钟，在存储器IC的情况下的命令时钟)进行计数，直到接收到命令(在281处的肯定判定)。在接收到命令后，控制逻辑277捕获命令间隙计数器输出并对计数器进行复位以开始计数/测量下一个命令间间隙。如果传入命令指示要接收数据(即，当前命令在存储器组件或数据缓冲器IC的情况下是写入命令，或者在控制组件的情况下是读取命令——正如在285处所确定的)，则控制逻辑277基于命令间隙计数、突发长度和前任命令来在287处确定期望的数据间隙。如果数据间隙是非零的(在289处的肯定确定)，那么在291处，控制逻辑277输出相应的间隙代码(例如，以单位间隔或如图3查找表191的“代码”列中所示的编码索引值)，并且用倒计数值加载种子使能定时器275(即，根据间隙值突发长度和写入时延)，并使得实现种子时钟振荡，有效地使种子使能定时器能够在对种子使能信号施加脉冲之前完成倒计数操作(即，响应于种子时钟边沿而递减倒计数值)，从而推迟种子使能信号的生效直到落入如图4、图5和图6中所示数据间隙间隔内的时间为止。在配备/启用种子使能计数器275之后(或在285或289处的否定确定之后)，控制逻辑277将当前命令类型记录为先前命令类型(293)，以准备下一个间隙值确定，然后开始等待下一个命令的接收。
图8、图9和图10图示了在针对同一存储器组块和8-UI(4tCK)突发长度(BL＝8)的接连写入操作的环境中并且在具有图7的种子控制器的存储器裸片或数据缓冲器IC内的示例性间隙值确定。在图8中，写入命令WRb在先前写入命令WRa之后的四个时钟周期(4tCK)被接收，使得在所示的BL＝8的示例中，种子控制器确定零取值的数据间隙，并因此开始等待下一个命令而没有配备种子使能定时器或以其他方式使得实现种子使能信号的生效。也就是说，在检测到零取值的数据间隙后，种子控制器避免播种抽头存储器元件，并从而允许在背对背写入数据突发期间通过抽头存储器元件继续逐比特地移位接收到的写入数据值。
在图9中，在相同的BL＝8的环境中写入命令WRb在WRa之后的五个时钟周期被接收，从而种子控制器识别(计数、测量或以其它方式确定)2-UI数据间隙，并输出间隙值并且相应地配备种子使能定时器，以使得实现例如图4中所示的抽头存储器播种和种子使能脉冲定时。在图10中，WRb在WRa(再次BL＝8)之后的六个时钟周期被接收，从而种子控制器识别4-UI数据间隙并相应地输出间隙值/配备种子使能定时器，以使得实现例如图6中所示的抽头存储器播种和种子使能定时。
图11、图12和图13图示了在针对同一存储器组块和8-UI(4tCK)突发长度(BL＝8)的接连读取操作的环境中并且在具有图7的种子控制器的控制组件(例如，图1的组件101)内的示例性间隙值确定。在这些示例中，种子控制器从排队的命令流中接收传入命令并接收存储器组件的内部核心时钟，内部核心时钟被示为“pCK”并且通常承载与图8-图10中所示的命令时钟相同(即，具有相同的tCK周期，尽管相位可能不同)的与命令流的关系。因此，在图11中，种子控制器确定读取数据突发将被背对背地接收(无间隙)，并且识别图12和图13的5tCK和6tCK命令间隔内的2-UI和4-UI间隙，在这两种情况下设置种子使能定时器并相应地输出间隙值。虽然没有具体示出，但3-UI的中间间隙可以触发对应的播种操作。
图14图示了可以部署在控制组件、存储器裸片或数据缓冲器IC的信令接口内的突发DFE接收器350的替代实施例。在所示的缓冲器IC示例中，突发DFE接收器350包括缓冲器控制器173、前端电路171和抽头存储器185，所有这些通常如上文参照图3所描述的那样进行操作。然而，代替图3中所示的抽头控制器，反馈引擎351包括更全面的DFE控制器361，其不仅管理抽头存储器内的播种和逐步移位操作，而且还使得实现系数乘法器电路363内的抽头系数的动态选择。在所示的特定实施例中，例如，DFE控制器361将多比特系数选择值(“系数选择器”，CoefSel)和上述抽头加载信号供应给乘法器电路363，以使得抽头系数能够根据不同的数据间隙场景(间隙代码)而被不同地选择，并在接连的比特接收间隔(即“比特时间”)期间自动排序。参考乘法器电路363的细节视图364，例如，系数选择器被供应给多路复用器3710-3713，多路复用器3710-3713中每一个多路复用器对应于抽头乘法器3750-3753中的相应一个抽头乘法器，并被耦合为从配置寄存器353接收n×m的可编程抽头系数(在此示例中为m＝5)的相应阵列。通过这种布置，多路复用器3710-3713中的每一个多路复用器输出间隙代码选择的m个系数的集合，将这些系数供应给相应排序的多路复用器3730-3733。响应于gDQ推进的“系数计数”(CoefCnt)，排序的多路复用器继而在相应的比特接收间隔期间将m个系数一个接一个地输出到乘法器3750-3753中的相应一个乘法器。在所示的实现中，例如，响应于LdTap脉冲，将系数计数器377异步地复位到起始系数计数，并且在那之后响应于门控选通信号的每个上升沿和下降沿而推进系数计数(从而引起针对每个比特时间的抽头系数的新集合)，直到达到最终计数。通过这种布置，当在配置寄存器353内启用动态抽头系数选择时(即，DCE＝1)，DFE控制器361设置系数选择信号，然后配备(复位)系数排序计数器，以使得间隙特定的抽头乘法器系数的集合能够被应用于跟在数据间隙之后的接连比特接收间隔中，并从而实现在决策反馈上的更绝对的控制。
图15、图16和图17图示了在图14的突发模式DFE接收器内的示例性2-UI、3-UI和4-UI写入后写入抽头存储器播种和系数选择操作。尽管间隙确定和抽头存储器播种信号通常对应于参考图4-图6所示出和所描述的那些，但是DFE控制器在间隙后数据突发的至少一个初始比特的接收期间，附加地通过多个系数对抽头系数选择器(“CoefSel”)进行排序。在图15的2-UI间隙示例中，例如，DFE控制器根据间隙代码0来设置系数选择器，并且gDQS驱动的系数计数器在相应的比特接收间隔中将系数计数从0排序/递增到N(在该示例中N＝4)，以应用预编程的抽头系数的进度(例如，可以被视为范围从0到1的归一化值的抽头权重)。通过这种布置，可以在间隙后写入数据突发的前N个比特(即，其中N是抽头存储器元件的数量)的接收期间应用间隙特定的抽头权重，随后针对在那之后的比特接收间隔应用静态抽头权重集合——使得实现各个存储器抽头对信道状态估计的贡献的相对加权(或缩放)，并且因此根据在DFE启动周期之前的间隙类型。在图16和图17的3UI和4UI间隙示例中执行对应的动态播种和动态系数选择操作，根据这些不同的间隙场景具有不同的间隙代码和系数选择值。可以在替代实施例和替代系数选择方案中实现替代系数进度(例如，通过可以延伸远至突发结束的多个系数进行排序)。例如，可以针对一个或多个间隙代码而将系数选择模式合并，使得系数选择器值的数量与间隙代码的数量不同(因此，对于任何给定的突发场景，系数选择器和间隙代码可以是不同的值)。而且，在DFE启动之后应用相同静态系数的可能情况下，可以减小系数阵列的总大小。此外，可以将抽头系数中的任何一个或多个抽头系数编程为零，以在预定状况下抑制特定存储器抽头的贡献，该预定状况包括--例如但不限于--检测到N-UI突发到突发间隙以及针对第N-1个抽头存储器元件的适当的种子值对突发DFE接收器而言是未知的情况。
应当注意，本文所公开的各种电路根据它们行为的寄存器传送、逻辑组件、晶体管、布局几何形状和/或其他特性，可以使用计算机辅助设计工具而被描述，并且被表达(或表示)为体现在各种计算机可读介质中的数据和/或指令。可以实现这种电路表达的文件和其他对象的格式包括但不限于支持诸如C、Verilog和VHDL之类的行为语言的格式，支持像RTL的寄存器级描述语言的格式，以及支持诸如GDSII、GDSIII、GDSIV、CIF、MEBES之类的几何描述语言的格式，和任何其他合适的格式和语言。其中可以体现这种格式化的数据和/或指令的计算机可读介质包括但不限于各种形式的计算机存储介质(例如，光、磁或半导体存储介质，无论是以这种方式独立分布的还是“原位”存储在操作系统中)。
当经由一个或多个计算机可读介质在计算机系统内接收时，上述电路的这种基于指令和/或数据的表达可以结合包括但不限于网表生成程序、布局和布线程序等的一个或多个其它计算机程序的执行而由计算机系统内的处理实体(例如，一个或多个处理器)来处理，以生成这种电路的物理体现的表示或图像。这样的表示或图像此后可以用于器件制造中，例如通过使得生成在器件制造工艺中用于形成电路的各种组件的一个或多个掩模。
在前面的描述中和在附图中，已经阐述了具体的术语和附图符号以提供对所公开的实施例的透彻理解。在一些情况下，术语和符号可以暗示实践这些实施例所不需要的具体细节。例如，任何特定电压、像素阵列大小、信号路径宽度、信令或操作频率、组件电路或器件等可以与上述替代实施例中所描述的不同。此外，集成电路器件或内部电路元件或块之间的链路或其他互连可以显示为总线或单信号线路。每个总线可以替代地是单信号线路，并且每个单信号线路可以替代地是总线。然而所示出或所描述的信号和信令链路以是单端或差分的。然而，所描绘或描述的定时边沿可以在替代实施例中具有上升沿和/或下降沿灵敏度(或者是电平敏感的)，并且有效的高或低逻辑电平可能与所示出的那些相反。当信号驱动电路使耦合在信号驱动电路与信号接收电路之间的信号线路上的信号生效(或者如果上下文明确地陈述或者指示为失效)时，信号驱动电路被认为将信号“输出”到信号接收电路。术语“耦合”在本文中用于表达直接连接以及通过一个或多个中间电路或结构的连接。集成电路器件“编程”可以包括--例如但不限于--响应于主机指令(并且因此控制器件的操作方面和/或建立器件配置)或通过一次性编程操作(例如，在器件生产期间在配置电路内熔断熔丝)将控制值加载到集成电路器件内的寄存器或其他存储电路中，和/或将该器件的一个或多个所选引脚或其他接触结构连接到参考电压线(也称为以捆绑)来建立器件的特定器件配置或操作方面。用于应用于辐射的术语“光”不限于可见光，并且当被用于描述传感器功能时，旨在应用于特定像素构造(包括任何相应的过滤器)对其敏感的一个或多个波长带。术语“示例性”和“实施例”用于表达示例，而不是优选或要求。此外，术语“可以”和“能”可互换使用来表示可选的(允许的)主题。任何一个术语的缺失不应被解释为意味着需要给定的特征或技术。
在不脱离本公开的较广泛的精神和范围的情况下，可以对本文给出的实施例进行各种修改和改变。例如，任何实施例的特征或方面可以与任何其他实施例相组合地或者代替其对应特征或方面而被应用。因此，说明书和附图被认为是说明性意义的而不是限制性意义的。

Claims (20)

1.一种在集成电路存储器组件(存储器IC)内的操作的方法，所述方法包括：
在采样间隔序列中的每个采样间隔期间对信令链路进行采样以生成相应的数据比特序列，包括在所述采样间隔期间根据所述信令链路和均衡信号两者的电压电平来将每个数据比特解析为逻辑状态；以及
取决于每个所述采样间隔是否在一时间段之前，基于(i)一个或多个先前生成的数据比特的逻辑状态或(ii)具有预定逻辑状态的一个或多个比特值，针对所述采样间隔生成所述均衡信号，在所述时间段中没有数据经由所述信令链路被传送到所述存储器IC。
2.根据权利要求1所述的方法，其中，所述采样间隔序列由采样间隔的第一子集和第二子集构成，以及
其中，在所述采样间隔序列中的每个采样间隔期间对所述信令链路进行采样包括：在所述第一子集的每个采样间隔期间对所述信令链路进行采样，然后在所述第二子集的每个采样间隔期间对所述信令链路进行采样，以及
其中，基于一个或多个先前生成的数据比特的逻辑状态或具有预定逻辑状态的一个或多个比特值，针对每个所述采样间隔生成所述均衡信号包括：针对所述第二子集的初始采样间隔，(i)如果所述第一子集的尾部采样间隔和所述第二子集的所述初始采样间隔背对背地出现，则基于所述第一子集的所述尾部采样间隔生成的数据比特的逻辑状态来生成均衡信号，以及(ii)如果所述第一子集的所述尾部采样间隔和所述第二子集的所述初始采样间隔隔开一时间间隔，在所述时间间隔中没有数据经由所述信令链路被传送到所述存储器IC，则基于具有预定逻辑状态的所述一个或多个比特值来生成均衡信号。
3.根据权利要求2所述的方法，其中，所述第一子集的所述尾部采样间隔出现在所述第一子集的所有其他采样间隔之后，并且其中，所述第二子集的所述初始采样间隔出现在所述第二子集的所有其他采样间隔之前。
4.根据权利要求1所述的方法，其中，所述具有预定逻辑状态的一个或多个比特值包括：与代表逻辑“1”状态和逻辑“0”状态的两个电压中的较低电压对应的比特值。
5.根据权利要求1所述的方法，其中，针对每个所述采样间隔生成所述均衡信号包括：取决于所述采样间隔是否在一时间段之前，基于被应用于(i)所述一个或多个先前生成的数据比特的逻辑状态或(ii)所述具有预定逻辑状态的一个或多个比特值的一个或多个加权值来生成所述均衡信号，在所述时间段中没有数据经由所述信令链路被传送到所述存储器IC。
6.根据权利要求5所述的方法，还包括：将所述一个或多个加权值存储在所述存储器IC的可编程存储电路内。
7.根据权利要求1所述的方法，其中，在所述采样间隔期间根据所述信令链路和均衡信号两者的电压电平来将每个数据比特解析为所述逻辑状态包括：如果所述存储器IC的可编程存储电路被编程有第一状态中的一个或多个配置值，则根据所述信令链路和所述均衡信号两者的电压电平，将每个数据比特解析为所述逻辑状态，以及
其中，在所述采样间隔序列中的每个采样间隔期间对所述信令链路进行采样以生成相应的数据比特序列包括：如果所述可编程存储电路被编程有第二状态中的一个或多个配置值，则根据所述信令链路的电压电平来将每个数据比特解析为所述逻辑状态，而不考虑所述一个或多个先前生成的数据比特的逻辑状态或所述具有预定逻辑状态的一个或多个比特值。
8.根据权利要求1所述的方法，还包括：
接收第一存储器写入命令和第二存储器写入命令，所述第一存储器写入命令和所述第二存储器写入命令分别指示第一写入数据和第二写入数据将在所述采样间隔序列的相应第一子集和第二子集中被传送，所述第一写入数据和所述第二写入数据构成将通过在所述采样间隔序列中的每个采样间隔期间对所述信令链路进行采样而生成的所述数据比特序列；以及
基于在所述第一存储器写入命令的接收与所述第二存储器写入命令的接收之间的时段，确定所述采样间隔序列的所述第二子集的初始采样间隔是否在一时间段之前，在所述时间段中没有数据经由所述信令链路被传送到所述存储器IC。
9.一种集成电路存储器组件(存储器IC)，包括：
数据比特序列的采样电路，用于在相应的采样间隔序列中的每个采样间隔期间对信令链路进行采样，并在所述采样间隔期间根据所述信令链路和所述均衡信号两者的电压电平来将每个数据比特解析为逻辑状态；以及
用于以下的电路：取决于每个所述采样间隔是否在一时间段之前，基于(i)一个或多个先前生成的数据比特的逻辑状态或(ii)具有预定逻辑状态的一个或多个比特值，针对所述采样间隔生成所述均衡信号，在所述时间段中没有数据经由所述信令链路被传送到所述存储器IC。
10.根据权利要求9所述的存储器IC，其中，所述采样间隔序列由采样间隔的第一子集和第二子集构成，以及
其中，用于在所述采样间隔序列中的每个采样间隔期间对所述信令链路进行采样的所述采样电路包括：用于在所述第一子集的每个采样间隔期间对所述信令链路进行采样、然后在所述第二子集的每个采样间隔期间对所述信令链路进行采样的电路，以及
其中，用于基于一个或多个先前生成的数据比特的逻辑状态或具有预定逻辑状态的一个或多个比特值、针对每个所述采样间隔生成所述均衡信号的所述电路包括：用于针对所述第二子集的初始采样间隔、基于以下项来生成均衡信号的电路：(i)如果所述第一子集的尾部采样间隔和所述第二子集的所述初始采样间隔背对背地出现，则基于所述第一子集的所述尾部采样间隔生成的数据比特的逻辑状态来生成均衡信号，以及(ii)如果所述第一子集的所述尾部采样间隔和所述第二子集的所述初始采样间隔隔开一时间间隔，在所述时间间隔中没有数据经由所述信令链路被传送到所述存储器IC，则基于具有预定逻辑状态的所述一个或多个比特值来生成均衡信号。
11.根据权利要求9所述的存储器IC，其中，所述具有预定逻辑状态的一个或多个比特值包括：与代表逻辑“1”状态和逻辑“0”状态的两个电压中的较低电压对应的比特值。
12.根据权利要求9所述的存储器IC，其中，用于针对每个所述采样间隔生成所述均衡信号的所述电路包括：用于取决于所述采样间隔是否在一时间段之前、基于被应用于(i)所述一个或多个先前生成的数据比特的逻辑状态或(ii)所述具有预定逻辑状态的一个或多个比特值的一个或多个加权值来生成所述均衡信号的电路，在所述时间段中没有数据经由所述信令链路被传送到所述存储器IC。
13.一种在集成电路存储器组件(存储器IC)内的操作的方法，所述方法包括：
接收第一存储器访问命令，所述第一存储器访问命令指示在第一比特时间间隔序列期间将经由外部数据信令路径接收第一数据比特序列；
接收第二存储器访问命令，所述第二存储器访问命令指示在第二比特时间间隔序列期间将经由所述外部数据信令路径接收第二数据比特序列；以及
使用一个或多个均衡信号接收所述第二数据比特序列，包括：至少部分地基于在所述第一比特时间间隔序列与所述第二比特时间间隔序列之间是否将出现间隙间隔，来预先设置所述第二数据比特序列的开始处的信号条件，所述间隙间隔由一个或多个连续比特时间间隔构成，在所述一个或多个连续比特时间间隔中没有数据经由外部数据信令路径被传送到所述存储器IC。
14.根据权利要求13所述的方法，其中，预先设置所述第二数据比特序列的开始处的所述信号条件包括：如果在所述第一比特时间间隔序列与所述第二比特时间间隔序列之间将出现所述间隙间隔，则在所述第二比特时间间隔序列的初始比特时间间隔期间，将用于生成所述一个或多个均衡信号的值设置为预定状态。
15.根据权利要求13所述的方法，还包括：基于在所述第一存储器访问命令的接收与所述第二存储器访问命令的接收之间的时段，确定在所述第一比特时间间隔序列与所述第二比特时间间隔序列之间是否将出现所述间隙间隔。
16.根据权利要求13所述的方法，其中，使用一个或多个均衡信号接收所述第二数据比特序列包括：取决于在所述第一比特时间间隔序列与所述第二比特时间间隔序列之间是否将出现所述间隙间隔，基于预先设置的所述信号条件或基于所述第一数据比特序列中的一个或多个数据比特来生成所述一个或多个均衡信号。
17.根据权利要求16所述的方法，还包括将加权值存储在所述存储器IC的可编程存储电路内，以及
其中，基于预先设置的所述信号条件或基于所述第一数据比特序列中的一个或多个数据比特来生成所述一个或多个均衡信号包括：取决于在所述第一比特时间间隔序列与所述第二比特时间间隔序列之间是否将出现所述间隙间隔，将所述加权值应用于预先设置的所述信号条件或所述第一数据比特序列中的一个或多个数据比特。
18.一种集成电路存储器组件(存储器IC)，包括：
第一信令接口，用于接收(i)第一存储器访问命令，所述第一存储器访问命令指示在第一比特时间间隔序列期间将接收第一数据比特序列，以及(ii)第二存储器访问命令，所述第二存储器访问命令指示在第二比特时间间隔序列期间将接收第二数据比特序列；以及
第二信令接口，用于使用一个或多个均衡信号、经由外部数据信令路径来接收所述第二数据比特序列，所述第二信令接口包括：接收电路，用于至少部分地基于在所述第一比特时间间隔序列与所述第二比特时间间隔序列之间是否将出现间隙间隔，来预先设置所述第二数据比特序列的开始处的信号条件，所述间隙间隔由一个或多个连续比特时间间隔构成，在所述一个或多个连续比特时间间隔中没有数据经由外部数据信令路径被传送到所述存储器IC。
19.根据权利要求18所述的存储器IC，其中，用于预先设置所述第二数据比特序列的开始处的所述信号条件的所述接收电路包括：一电路，用于如果在所述第一比特时间间隔序列与所述第二比特时间间隔序列之间将出现所述间隙间隔，则在所述第二比特时间间隔序列的初始比特时间间隔期间，将用于生成所述一个或多个均衡信号的值设置为预定状态。
20.根据权利要求18所述的存储器IC，还包括：一电路，用于基于在所述第一存储器访问命令的接收与所述第二存储器访问命令的接收之间的时段，确定在所述第一比特时间间隔序列与所述第二比特时间间隔序列之间是否将出现所述间隙间隔。
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