JP6434161B2 - ソースシンクロナスインターフェースから受信する制御デバイスのキャリブレーション - Google Patents
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Description
Claims (15)
- データバス及びソースクロックを有するソースシンクロナスインターフェースから受信するための制御デバイスであって、
サンプリング回路のデータ入力に結合されたデータ遅延ユニットを含むデータパスと、
前記サンプリング回路のクロック入力に結合されたクロック遅延ユニットを含むクロックパスと、
基準クロック又は前記データバスを前記データ遅延ユニットの入力に選択的に結合し、前記基準クロック又は前記ソースクロックを前記クロック遅延ユニットの入力に選択的に結合するように動作可能なマルチプレキシング回路と、
前記サンプリング回路のデータ出力に結合され、前記サンプリング回路の前記データ出力に基づいて前記データ遅延ユニット及び前記クロック遅延ユニットの遅延値を調整して、前記データパスと前記クロックパスとの間の相対遅延を設定及び維持するように動作可能なキャリブレーションユニットと、を備える制御デバイス。 - 前記キャリブレーションユニットが、前記マルチプレキシング回路を制御して、第1のモードで、前記基準クロックを前記データ遅延ユニットと前記クロック遅延ユニットの両方の入力に結合させ、第2のモードで、前記データバスを前記データ遅延ユニットの入力に結合させ、前記ソースクロックを前記クロック遅延ユニットの入力に結合させるように、動作可能である、請求項1に記載の制御デバイス。
- 前記第1のモードの間、前記キャリブレーションユニットが、前記データ遅延ユニット及び前記クロック遅延ユニットの遅延値を調整して、前記データパス及び前記クロックパス上の信号をアラインメントし、前記クロック遅延ユニットの出力を90度シフトさせる、請求項2に記載の制御デバイス。
- 前記第1のモードの間、前記キャリブレーションユニットが、前記データ遅延ユニット及び前記クロック遅延ユニットの遅延値を調整して、前記データパス及び前記クロックパス上の信号をアラインメントし、前記第2のモードの間、前記キャリブレーションユニットが、前記データ遅延ユニット及び前記クロック遅延ユニットの遅延値を調整して、前記ソースクロックを前記データバスのデータアイの中央に置く、請求項2又は3に記載の制御デバイス。
- 前記データバスが、複数のデータ信号を含み、前記データ遅延ユニットが、前記複数のデータ信号のそれぞれに関連付けられた複数のデジタル遅延線を含む、請求項2から4のいずれか一項に記載の制御デバイス。
- 前記第1のモードの間、前記キャリブレーションユニットが、前記複数のデジタル遅延線のタップ値を調整して、前記複数のデータ信号をアラインメントする、請求項5に記載の制御デバイス。
- 前記基準クロックを受信するように結合された入力を有するマスタ遅延ユニットと、
前記マスタ遅延ユニットの出力に従って前記基準クロックをサンプリングするように結合されたフリップフロップと、を更に備え、
前記キャリブレーションユニットが、前記フリップフロップのデータ出力に結合され、前記キャリブレーションユニットが、前記マスタ遅延ユニットの出力と前記基準クロックとをアラインメントし、前記マスタ遅延ユニットの出力と前記基準クロックとの間のマスタ相対遅延を設定し、前記マスタ遅延ユニットの遅延値を調整して前記マスタ相対遅延を維持するように、動作可能である、請求項1から6のいずれか一項に記載の制御デバイス。 - 前記キャリブレーションユニットが、前記データ遅延ユニット及び前記クロック遅延ユニットの遅延値を調整して、前記データ遅延ユニット及び前記クロック遅延ユニットの遅延値に対する前記マスタ遅延ユニットの遅延値の比率を維持することによって、前記データパスと前記クロックパスとの間の相対遅延を維持するように動作可能である、請求項7に記載の制御デバイス。
- 前記基準クロックを受信するように結合された入力と、前記フリップフロップのデータ入力に結合された出力とを有する固定遅延回路を更に含む、請求項7又は8に記載の制御デバイス。
- 前記ソースシンクロナスインターフェースが、シンクロナスダイナミックランダムアクセスメモリ(SDRAM)インターフェースを含み、前記制御デバイスが、前記SDRAMインターフェースを有するSDRAMシステムに結合された集積回路(IC)内に配置される、請求項1から9のいずれか一項に記載の制御デバイス。
- データバス及びソースクロックを有するソースシンクロナスインターフェースから受信する方法であって、
前記データバスの代わりに基準クロックをデータパスのデータ遅延ユニットの入力に結合することであって、前記データ遅延ユニットがサンプリング回路のデータ入力に結合されている、結合することと、
前記ソースクロックの代わりに前記基準クロックをクロックパスのクロック遅延ユニットの入力に結合することであって、前記クロック遅延ユニットが前記サンプリング回路のクロック入力に結合されている、結合することと、
前記データ遅延ユニット及び前記クロック遅延ユニットを制御して、前記データパスと前記クロックパスとの間の相対遅延を設定することと、
前記基準クロックの代わりに前記データバスを前記データパスの前記データ遅延ユニットに結合し、前記基準クロックの代わりに前記ソースクロックを前記クロックパスの前記クロック遅延ユニットに結合することと、
前記サンプリング回路のデータ出力に基づいて前記データ遅延ユニット及び前記クロック遅延ユニットを制御して、前記データパスと前記クロックパスとの間の前記相対遅延を維持することと、を含む方法。 - 前記データ遅延ユニット及び前記クロック遅延ユニットを制御して、前記データパスと前記クロックパスとの間の相対遅延を設定することが、
前記データ遅延ユニット及び前記クロック遅延ユニットの遅延値を調整して、
前記データパス及び前記クロックパス上の信号をアラインメントし、
前記クロック遅延ユニットの出力を90度シフトさせることを含む、請求項11に記載の方法。 - 前記データ遅延ユニット及び前記クロック遅延ユニットを制御して、前記データパスと前記クロックパスとの間の相対遅延を設定することが、
前記データ遅延ユニット及び前記クロック遅延ユニットの遅延値を調整して、前記データパス及び前記クロックパス上の信号をアラインメントすることと、
前記データバスを前記データパスに結合し、前記ソースクロックを前記クロックパスに結合することと、
前記データ遅延ユニット及び前記クロック遅延ユニットの遅延値を調整して、前記ソースクロックを前記データバスのデータアイの中央に置くこととを含む、請求項11又は12に記載の方法。 - 前記基準クロックをマスタ遅延ユニットに結合することと、
前記マスタ遅延ユニットの出力と前記基準クロックとをアラインメントすることと、
前記マスター遅延ユニットを制御して、前記マスタ遅延ユニットの出力と前記基準クロックとの間のマスタ相対遅延を設定することと、
前記マスタ遅延ユニットの遅延値を調整して、前記マスタ相対遅延を維持することと、を更に含み、
前記データ遅延ユニット及び前記クロック遅延ユニットを制御して、前記データパスと前記クロックパスとの間の前記相対遅延を維持することが、
前記データ遅延ユニット及び前記クロック遅延ユニットの遅延値を調整して、前記データ遅延ユニット及び前記クロック遅延ユニットの遅延値に対する前記マスタ遅延ユニットの遅延値の比率を維持することを含む、請求項11から13のいずれか一項に記載の方法。 - 前記ソースシンクロナスインターフェースが、シンクロナスダイナミックランダムアクセスメモリ(SDRAM)インターフェースを含み、前記データパス及び前記クロックパスが、前記SDRAMインターフェースを有するSDRAMシステムに結合された集積回路(IC)内に配置される、請求項11から14のいずれか一項に記載の方法。
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