KR102438991B1 - 메모리 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 복수의 데이터 라인들을 통해 외부 장치로부터 데이터를 수신하도록 구성된 메모리 장치의 동작 방법은 복수의 데이터 라인들 중 제1 데이터 라인에 대한 제1 기준 전압의 정보를 포함하는 제1 코드 및 제1 데이터 라인에 대한 제1 결정 궤환 등화 레벨(DFE; Decision Feedback Equalization level)에 대한 정보를 포함하는 제2 코드를 기반으로 제1 내부 코드를 생성하는 단계, 및 복수의 데이터 라인들 중 제2 데이터 라인에 대한 제2 기준 전압의 정보를 포함하는 제3 코드 및 제2 데이터 라인에 대한 제2 결정 궤환 등화 레벨에 대한 정보를 포함하는 제3 코드를 기반으로 제2 내부 코드를 생성하는 단계를 포함한다.

Description

메모리 장치 및 그것의 동작 방법{MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 메모리에 관한 것으로, 좀 더 상세하게는 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다.
DRAM 장치는 데이터 라인들을 통해 외부 장치(예를 들어, 호스트, 메모리 컨트롤러 등)와 데이터를 주고 받는다. 이 때, 데이터 라인들 각각의 물리적 특성이 상이하기 때문에, 데이터 라인들 각각에서 신호 특성이 달라질 수 있다. 이러한 요인으로 인하여, DRAM 장치의 신뢰성이 저하될 수 있다.
본 발명의 목적은 향상된 신뢰성을 갖는 메모리 장치를 제공하는데 있다.
본 발명의 실시 예에 따른 복수의 데이터 라인들을 통해 외부 장치로부터 데이터를 수신하도록 구성된 메모리 장치의 동작 방법은 상기 복수의 데이터 라인들 중 제1 데이터 라인에 대한 제1 기준 전압의 정보를 포함하는 제1 코드 및 상기 제1 데이터 라인에 대한 제1 결정 궤환 등화 레벨(DFE; Decision Feedback Equalization level)에 대한 정보를 포함하는 제2 코드를 기반으로 제1 내부 코드를 생성하는 단계, 및 상기 복수의 데이터 라인들 중 제2 데이터 라인에 대한 제2 기준 전압의 정보를 포함하는 제3 코드 및 상기 제2 데이터 라인에 대한 제2 결정 궤환 등화 레벨에 대한 정보를 포함하는 제3 코드를 기반으로 제2 내부 코드를 생성하는 단계를 포함한다.
본 발명의 실시 예에 따른 메모리 장치는 제1 및 제2 입력 데이터를 저장하는 복수의 메모리 셀 어레이, 제1 데이터 라인에 대한 제1 및 제2 코드들을 기반으로 제1 기준 전압 세트를 생성하고, 상기 제1 데이터 라인을 통해 수신된 상기 제1 입력 데이터를 상기 제1 기준 전압 세트를 기반으로 판독하도록 구성된 제1 데이터 라인 드라이버, 및 제2 데이터 라인에 대한 제3 및 제4 코드들을 기반으로 제2 기준 전압 세트를 생성하고, 상기 제2 데이터 라인을 통해 수신된 상기 제2 입력 데이터를 상기 제2 기준 전압 세트를 기반으로 판독하도록 구성된 제2 데이터 라인 드라이버를 포함한다.
본 발명의 실시 예에 따른 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 및 제1 및 제2 코드를 기반으로 제1 기준 전압 세트를 생성하고, 상기 제1 기준 전압 세트를 기반으로 제1 데이터 라인을 통해 입력되는 제1 입력 데이터를 판독하고, 제3 및 제4 코드들을 기반으로 제2 기준 전압 세트를 생성하고, 상기 제2 기준 전압 세트를 기반으로 제2 데이터 라인을 통해 입력되는 제2 입력 데이터를 판독하도록 구성된 데이터 라인 구동부를 포함한다.
본 발명에 따르면, 메모리 장치는 서로 다른 기준 전압을 사용하여 복수의 데이터 라인들 각각을 제어할 수 있다. 따라서, 복수의 데이터 라인들 각각에 대하여 최적의 데이터 신뢰성 또는 데이터-아이(data-eye)가 확보될 수 있기 때문에, 향상된 신뢰성을 갖는 메모리 장치 및 그것의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 메모리 장치를 예시적으로 보여주는 블록도이다.
도 3은 도 1의 메모리 시스템의 동작을 보여주는 순서도이다.
도 4a 내지 도 4c는 복수의 데이터 라인들 각각에 대한 기준 전압을 설명하기 위한 그래프들이다.
도 5는 도 2의 메모리 장치의 동작을 보여주는 순서도이다.
도 6은 도 2의 DQ 구동부를 상세하게 보여주는 블록도이다.
도 7은 도 6의 제1 DQ 드라이버를 보여주는 블록도이다.
도 8은 도 7의 샘플러를 예시적으로 보여주는 도면이다.
도 9는 도 6의 제1 DQ 드라이버의 다른 예를 보여주는 블록도이다.
도 10은 도 9의 샘플러를 예시적으로 보여주는 블록도이다.
도 11은 도 6의 제1 DQ 드라이버(111")를 보여주는 설명하기 위한 블록도이다.
도 12는 도 11의 제1 DQ 드라이버에 따른 메모리 장치(100)의 동작을 설명하기 위한 순서도이다.
도 13은 본 발명의 실시 예에 따른 DQ 구동부를 보여주는 도면이다.
도 14는 본 발명에 따른 메모리 장치가 적용된 그래픽 시스템을 보여주는 블록도이다.
도 15는 본 발명에 따른 메모리 장치가 적용된 메모리 모듈을 예시적으로 보여주는 블록도이다.
도 16은 본 발명에 따른 메모리 장치가 적용된 컴퓨팅 시스템을 예시적으로 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
이하에서 설명되거나 또는 도면에 도시된 "블록(block)", "부(unit)", "모듈(module)", 또는 "회로(circuit)" 등과 같이 특정 기능을 수행하거나 또는 특정 기능을 포함하는 용어들은 소프트웨어, 하드웨어, 또는 그것들의 조합의 형태로 구현될 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(10)을 보여주는 블록도이다. 도 1을 참조하면, 메모리 시스템(10)은 호스트(11) 및 메모리 장치(100)를 포함할 수 있다. 호스트(11)는 메모리 장치(100)에 데이터를 저장하거나 또는 메모리 장치(100)에 저장된 데이터를 읽기 위하여, 클럭 신호(CK), 커맨드(CMD), 및 어드레스(ADDR)를 메모리 장치(100)로 전송할 수 있다. 호스트(11)는 복수의 데이터 라인들(DQ1~DQn)을 통해 메모리 장치(100)와 데이터를 주고 받을 수 있다. 예시적으로, 호스트(11)는 메모리 컨트롤러 또는 중앙 처리 유닛(CPU; Central Processing Unit)일 수 있다.
예시적으로, 호스트(11)는 GDDR(Graphic Double Data Rate) 인터페이스를 기반으로 메모리 장치(100)와 통신할 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 호스트(11)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), NVMe (Nonvolatile Memory express) 등과 같은 다양한 인터페이스 중 적어도 하나를 기반으로 메모리 장치(100)와 통신할 수 있다.
메모리 장치(100)는 호스트(11)의 제어에 따라 복수의 데이터 라인들(DQ1~DQn)을 통해 수신된 데이터를 저장하거나 또는 저장된 데이터를 복수의 데이터 라인들(DQ1~DQn)을 통해 호스트(11)로 전송할 수 있다. 일 실시 예로서, 메모리 장치(100)는 동적 랜덤 액세스 메모리(DRAM; dynamic random access memory)를 포함할 수 있다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 장치(100)는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM), ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 다앙?h 메모리 장치들 중 적어도 하나를 포함할 수 있다.
일 실시 예로서, 메모리 장치(100)는 복수의 데이터 라인들(DQ1~DQn) 각각을 제어하도록 구성된 데이터 라인 구동부(110)(이하에서, "DQ 구동부"라 칭함.)를 포함할 수 있다. DQ 구동부(110)는 복수의 데이터 라인들(DQ1~DQn) 각각을 통해 제공되는 데이터를 판독하기 위한 기준 전압 또는 기준 전압 세트를 생성할 수 있다. 예를 들어, DQ 구동부(110)는 기준 전압 또는 기준 전압 세트를 기반으로 제1 데이터 라인(DQ1)을 통해 제공되는 데이터 신호가 "데이터 1"인지 또는 "데이터 0"인지를 판별할 수 있다.
일 실시 예로서, DQ 구동부(110)에 의해 생성되는 기준 전압은 복수의 데이터 라인들(DQ1~DQn) 각각에 대해 서로 다를 수 있다. 예를 들어, DQ 구동부(110)는 제1 기준 전압 또는 제1 기준 전압 세트를 사용하여 제1 데이터 라인(DQ1)을 통해 제공되는 신호를 판독할 수 있고, 제1 기준 전압 또는 제1 기준 전압 세트와 다른 제2 기준 전압 또는 제2 기준 전압 세트를 사용하여 제2 데이터 라인(DQ2)을 통해 제공되는 신호를 판독할 수 있다. 즉, DQ 구동부(110)는 복수의 데이터 라인들(DQ1~DQn) 각각에 대하여 서로 다른 기준 전압 또는 서로 다른 기준 전압 세트를 기반으로 신호를 판독할 수 있다.
일 실시 예로서, 복수의 데이터 라인들(DQ1~DQn) 각각에 대한 기준 전압에 대한 정보는 별도의 저장 회로(예를 들어, 모드 레지스터(Mode Register))에 코드 형태(예를 들어, MR6, MR9 등)로서 저장될 수 있다. DQ 구동부(110)는 상술된 코드를 기반으로 내부 코드를 생성하고, 생성된 내부 코드를 기반으로 기준 전압 또는 기준 전압 세트를 생성할 수 있다. 복수의 데이터 라인들(DQ1~DQn) 각각에 대한 기준 전압에 대한 코드들은 메모리 장치(100)에 대한 트레이닝 과정에서 결정될 수 있다.
상술된 바와 같이, 본 발명에 따른 메모리 장치(100)는 복수의 데이터 라인들(DQ1~DQn) 각각에 대한 서로 다른 기준 전압 또는 서로 다른 기준 전압 세트를 생성하고, 생성된 기준 전압 또는 기준 전압 세트를 기반으로 복수의 데이터 라인들(DQ1~DQn) 각각을 통해 수신된 신호를 판별할 수 있다.
도 2는 도 1의 메모리 장치(100)를 예시적으로 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(120), 행 디코더(130), 열 디코더(140), 감지 증폭기/쓰기 드라이버(150), 입출력 회로(160), 및 저장 회로(170)를 포함할 수 있다.
메모리 셀 어레이(120)는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들 각각은 워드라인들(WL) 및 비트라인들(BL)과 각각 연결될 수 있다. 메모리 셀들 각각은 워드라인들(WL) 및 비트라인들(BL)의 제어에 따라 데이터를 저장하도록 구성될 수 있다. 메모리 셀들 각각은 스토리지 캐패시터 및 전송 트랜지스터를 포함하는 DRAM(Dynamic Random Access Memory) 셀일 수 있다.
행 디코더(130)는 워드라인들(WL)을 통해 메모리 셀 어레이(120)와 연결될 수 있다. 행 디코더(130)는 어드레스(ADDR) 및 커맨드(CMD)에 응답하여 워드라인들(WL)의 전압을 제어할 수 있다. 일 실시 예로서, 어드레스(ADDR)는 행 어드레스일 수 있고, 커맨드(CMD)는 행 어드레스 스토르브(RAS; Raw Address Strobe) 신호일 수 있다.
열 디코더(140)는 비트라인들(BL)을 통해 메모리 셀 어레이(120)와 연결될 수 있다. 열 디코더(140)는 어드레스(ADDR) 및 커맨드(CMD)를 수신하고, 수신된 신호에 응답하여 비트라인들(BL) 중 적어도 하나의 비트라인을 선택할 수 있다. 일 실시 예로서, 어드레스(ADDR)는 열 어드레스(Column Address)이고, 커맨드(CMD)는 열 어드레스 스트로브(CAS; Column Address Strobe) 신호일 수 있다. 감지 증폭기/쓰기 드라이버(150)는 열 디코더(140)에 의해 선택된 비트라인의 전압을 감지하거나 또는 제어할 수 있다.
입출력 회로(160)는 복수의 데이터 라인들(DQ1~DQn)과 연결되고, 복수의 데이터 라인들(DQ1~DQn)을 통해 외부 장치(예를 들어, 호스트(11))와 데이터를 송수신할 수 있다.
일 실시 예로서, 입출력 회로(160)는 DQ 구동부(110)를 포함할 수 있다. 도 1을 참조하여 설명된 바와 같이, DQ 구동부(110)는 복수의 데이터 라인들(DQ1~DQn)을 통해 데이터를 외부 장치(예를 들어, 호스트(11))로 전송하기 위하여, 복수의 데이터 라인들(DQ1~DQn)의 전압을 제어할 수 있다. 또는 DQ 구동부(110)는 복수의 데이터 라인들(DQ1~DQn)을 통해 수신되는 데이터 신호를 판독할 수 있다.
일 실시 예로서, DQ 구동부(110)는 복수의 데이터 라인들(DQ1~DQn) 각각에 대하여 서로 다른 기준 전압 또는 서로 다른 기준 전압 세트를 기반으로 상술된 판독 동작을 수행할 수 있다. 예를 들어, DQ 구동부(110)는 저장 회로(170)로부터 복수의 데이터 라인들(DQ1~DQn) 각각에 대한 코드(CODE)를 수신할 수 있다. DQ 구동부(110)는 코드(CODE)를 기반으로 복수의 데이터 라인들(DQ1~DQn) 각각에 대하여 서로 다른 기준 전압 세트를 생성하고, 생성된 기준 전압 세트를 기반으로 복수의 데이터 라인들(DQ1~DQn) 각각에 대한 신호를 판별할 수 있다.
예시적으로, 코드(CODE)는 복수의 데이터 라인들(DQ1~DQn) 각각에 대한 기준 전압 및 결정 궤환 등화(DFE) 레벨에 대한 정보들을 포함할 수 있고, DQ 구동부(110)는 복수의 데이터 라인들(DQ1~DQn) 각각에 대한 코드(CODE)를 기반으로 내부 코드를 생성할 수 있다. 내부 코드는 DQ 구동부(110)가 동작하는데 사용될 수 있다.
저장 회로(170)는 메모리 장치(100)가 동작하는데 필요한 다양한 정보(즉, 모드 레지스터(MR; Mode Register)를 저장할 수 있다. 코드(CODE)는 상술된 다양한 정보 중 일부로서, 제6 모드 레지스터 6(MR6) 또는 제9 모드 레지스터(MR9)로서 저장된 정보일 수 있다. 예를 들어, 코드(CODE)는 복수의 데이터 라인들(DQ1~DQn) 각각에 대한 기준 전압 또는 결정 궤환 등화(DFE; Decision Feedback Equalization) 레벨에 대한 정보를 포함할 수 있다. 예시적으로, DFE 레벨은 이전에 판독된 데이터 비트를 기반으로 현재 판독 동작에서 사용될 기준 전압을 조절하기 위한 오프셋 전압일 수 있다.
좀 더 상세한 예로서, 저장 회로(170)에 저장된 제6 모드 레지스터(MR6)의 제7 내지 제11 옵코드들(Opcodes)은 복수의 데이터 라인들(DQ1~DQn) 각각을 지칭할 수 있고, 제0 내지 제6 옵코드들은 각각에 대응되는 기준 전압의 레벨을 지칭할 수 있다. 저장 회로(170)에 저장된 제9 모드 레지스터(MR9)의 제7 내지 제11 옵코드들은 복수의 데이터 라인들(DQ1~DQn) 각각을 지칭할 수 있고, 제0 내지 제3 옵코드들은 각각에 대응되는 DFE 레벨을 지칭할 수 있다. 상술된 정보(즉, 제6 및 제9 모드 레지스터들(MR6, MR9))는 메모리 장치(100)의 트레이닝 동작을 통해 결정될 수 있고, 모드 레지스터 셋 동작을 통해 저장 회로(170)에 저장될 수 있다. 예시적으로, DQ 구동부(110)는 상술된 모드 레지스터 값들(MR6, MR9)을 기반으로 내부 코드를 생성할 수 있다.
상술된 코드(CODE)에 대한 설명은 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 상술된 코드(CODE)는 다른 모드 레지스터들 또는 모드 레지스터 중 제조사 특정 영역에 저장될 수 있거나 또는 별도의 다른 저장 회로에 저장될 수 있다.
상술된 바와 같이, 본 발명에 따른 메모리 장치(100)는 복수의 데이터 라인들(DQ1~DQn) 각각에 대하여, 서로 다른 기준 전압 세트를 생성하고, 서로 다른 기준 전압 세트를 사용하여 복수의 데이터 라인들(DQ1~DQn) 각각으로부터 신호를 판별할 수 있다.
도 3은 도 1의 메모리 시스템(10)의 동작을 보여주는 순서도이다. 도 4a 내지 도 4c는 복수의 데이터 라인들(DQ1~DQn) 각각에 대한 기준 전압을 설명하기 위한 그래프들이다. 도 3을 참조하여, 메모리 시스템(10)의 초기화 동작이 설명된다. 일 실시 예로서, 초기화 동작 중 일부에서, 복수의 데이터 라인들(DQ1~DQn) 각각에 대한 기준 전압 및 DFE 레벨이 결정될 수 있다. 도 4a 내지 도 4c의 그래프들은 각 데이터 라인(DQ)으로 수신된 신호의 데이터-아이(data-eye)를 보여주는 그래프이다. 도 4a 내지 도 4c의 그래프들의 X축들은 시간을 가리키고, Y축들은 기준 전압의 레벨을 가리킨다.
도 1 및 도 3을 참조하면, S11 단계에서, 메모리 시스템(10)은 초기화를 수행할 수 있다. 예를 들어, 메모리 시스템(10)이 파워-업되는 경우, 호스트(11) 및 메모리 장치(100)는 미리 정해진 방식에 따라 초기화를 수행할 수 있다. 초기화 도중에, 호스트(11)는 메모리 장치(100)로 전원 전압을 제공하고, 다양한 초기 설정 동작을 수행하고, 메모리 장치(100)로부터 필요한 정보를 읽거나 또는 설정할 수 있다.
S12 단계에서, 메모리 시스템(10)은 커맨드 어드레스 트레이닝 동작을 수행할 수 있다. 예를 들어, 호스트(11) 및 메모리 장치(100)는 커맨드(CMD) 및 어드레스(ADDR)의 타이밍 마진을 향상시키기 위하여, 커맨드 어드레스 트레이닝 동작을 수행할 수 있다. 예시적으로, 커맨드 어드레스 트레이닝 동작은 선택적으로 수행되거나 또는 수행되지 않을 수 있다.
S13 단계에서, 메모리 시스템(10)은 클럭 정렬 트레이닝 동작(WCK2CK Alignment Training operation)을 수행할 수 있다. 예를 들어, 메모리 장치(100)는 호스트(11)로부터 클럭 신호(CK)를 수신하고, 수신된 클럭 신호(CK)를 기반으로 데이터 클럭 신호(WCK)를 생성할 수 있다. 클럭 신호(CK)는 커맨드(CMD) 및 어드레스(ADDR)를 처리하는데 사용될 수 있고, 데이터 클럭 신호(WCK)는 데이터를 처리하는데 사용될 수 있다. 메모리 장치(100)는 클럭 신호(CK) 및 데이터 클럭 신호(WCK)가 정렬되도록 클럭 정렬 트레이닝 동작(WCK2CK Alignment Training operation)을 수행할 수 있다. 예시적으로, 데이터 클럭 신호(WCK)의 주파수는 클럭 신호(CK)의 N배(단, N은 자연수)일 수 있다.
S14 단계에서, 메모리 시스템(10)은 읽기 트레이닝 동작(Read Training operation)을 수행할 수 있다. 예를 들어, 호스트(11)는 메모리 장치(100)로부터 읽은 데이터의 신호 신뢰성(Signal Integrity) 또는 데이터-아이(data-eye)가 최적이 되도록 메모리 장치(100)의 설정 값들을 조절할 수 있다. 예시적으로, 읽기 트레이닝 동작은 복수의 데이터 라인들(DQ1~DQn) 각각에 대하여 독립적으로 수행될 수 있다.
S15 단계에서, 메모리 시스템(10)은 쓰기 트레이닝 동작(Write Training operation)을 수행할 수 있다. 예를 들어, 호스트(11)는 메모리 장치(100)로 데이터를 전송하고, 전송된 데이터의 신호 신뢰성 또는 데이터-아이가 최적이 되도록 메모리 장치(100)의 설정 값들을 조절할 수 있다. 예시적으로, 쓰기 트레이닝 동작은 복수의 데이터 라인들(DQ1~DQn) 각각에 대하여 독립적으로 수행될 수 있다. 상술된 S11 단계 내지 S15 단계의 초기화 또는 트레이닝 동작이 수행된 이후에, S16 단계에서, 메모리 시스템(10)은 정상 동작을 수행할 수 있다.
일 실시 예로서, S14 단계 또는 S15 단계의 동작에서, 복수의 데이터 라인들(DQ1~DQn) 각각에 대한 기준 전압 또는 DFE 레벨이 결정될 수 있다. 예를 들어, 도 4a에 도시된 바와 같이, 제1 데이터 라인(DQ1)의 기준 전압이 제1 기준 전압(VREFD1)으로 설정된 경우, 제1 데이터 라인(DQ1)은 제1 신호 신뢰성(SI1)을 가질 수 있다. 반면에, 제1 데이터 라인(DQ1)의 기준 전압이 제2 기준 전압(VREFD2) 또는 제3 기준 전압(VREFD3)으로 설정된 경우, 제1 데이터 라인(DQ1)은 제1 신호 신뢰성(SI1)보다 작은 제2 신호 신뢰성(SI2) 또는 제1 신호 신뢰성(SI1)보다 작은 제3 신호 신뢰성(SI3)을 가질 수 있다.
신호 신뢰성(SI)은 데이터 라인(DQ)을 통해 수신된 신호의 데이터-아이(data-eye)의 크기 또는 수직적인 높이 또는 넓이를 가리킬 수 있다. 즉, 신호 신뢰성(SI)이 클수록, 데이터가 정확하게 식별될 수 있다. 즉, 제1 데이터 라인(DQ1)의 기준 전압이 제1 기준 전압(VREFD1)으로 설정된 경우, 제1 데이터 라인(DQ1)은 최적의 신호 신뢰성을 가질 것이다.
다음으로, 도 4b를 참조하면, 제1 내지 제3 데이터 라인들(DQ1~DQ3)의 기준 전압이 제1 기준 전압(VREFD1)으로 설정된 경우, 제1 내지 제3 데이터 라인들(DQ1~DQ3)은 각각 제1 내지 제3 신호 신뢰성(SI1~SI3)을 가질 수 있다. 이는 제1 내지 제3 데이터 라인들(DQ1~DQ3) 각각의 물리적 특성이 서로 다르기 때문이다. 다시 말해서, 기준 전압이 동일하더라도, 데이터 라인의 위치 또는 물리적 특성으로 인하여, 서로 다른 신호 신뢰성을 가질 수 있다. 즉, 제1 내지 제3 데이터 라인들(DQ1~DQ3)의 기준 전압이 제1 기준 전압(VREFD1)으로 설정된 경우, 제1 데이터 라인(DQ1)은 최적의 신호 신뢰성을 가질 수 있으나, 제2 및 제3 데이터 라인들(DQ2, DQ3)은 최적의 신호 신뢰성을 갖지 못할 수 있다.
다음으로, 도 4c를 참조하면, 제1 데이터 라인(DQ1)의 기준 전압은 제1 기준 전압(VREFD1)으로 설정되고, 제2 데이터 라인(DQ2)의 기준 전압은 제2 기준 전압(VREFD2)으로 설정되고, 제3 데이터 라인(DQ3)의 기준 전압은 제3 기준 전압(VREFD3)으로 설정될 수 있다. 이 경우, 제1 내지 제3 데이터 라인들(DQ1~DQ3) 각각은 최적의 신호 신뢰성을 가질 수 있다. 다시 말해서, 제1 내지 제3 데이터 라인들(DQ1~DQ3) 각각에 대하여 서로 다른 기준 전압을 설정함으로써, 각 데이터 라인이 최적의 신호 신뢰성을 가질 수 있다.
상술된 각 데이터 라인의 기준 전압은 상술된 S14 단계 또는 S15 단계의 동작(즉, 읽기 트레이닝 동작 또는 쓰기 트레이닝 동작)을 통해 결정될 수 있고, 이에 대한 정보는 저장 장치(170)에 코드(CODE)로서 저장될 수 있다.
비록, 도면에 도시되지는 않았으나, 상술된 상술된 S14 단계 또는 S15 단계의 동작(즉, 읽기 트레이닝 동작 또는 쓰기 트레이닝 동작)에서, DFE 레벨 또한 유사한 방식으로 결정될 수 있고, 이에 대한 정보는 저장 장치(170)에 코드(CODE)로서 저장될 수 있다.
도 5는 도 2의 메모리 장치(100)의 동작을 보여주는 순서도이다. 도 2 및 도 5를 참조하면, S110 단계에서, 메모리 장치(100)는 트레이닝 동작을 수행하여, 각 데이터 라인(DQ)에 대한 기준 전압(VREFD) 및 DFE 레벨을 결정할 수 있다. 예를 들어, 메모리 장치(100)는 도 3 내지 도 4c를 참조하여 설명된 방법과 유사하게, 각 데이터 라인(DQ)에 대한 기준 전압(VREFD) 및 DFE 레벨을 결정할 수 있다. 결정된 정보는 저장 장치(170)에 코드(CODE)로서 저장될 수 있다.
S120 단계에서, 메모리 장치(100)는 기준 전압(VREFD) 및 DFE 레벨을 기반으로 상위 기준 전압(VREFD_p) 및 하위 기준 전압(VREFD_n)을 포함하는 기준 전압 세트를 생성할 수 있다. 일 실시 예로서, 상위 기준 전압(VREFD_p)은 기준 전압(VREFD) 및 DFE 레벨의 합(VREFD+DFE)와 대응되는 레벨이고, 하위 기준 전압(VREFD_n)은 기준 전압(VREFD) 및 DFE 레벨의 차(VREFD-DFE)와 대응되는 레벨일 수 있다.
S130 단계에서, 메모리 장치(100)는 상위 기준 전압(VREFD_p) 및 하위 기준 전압(VREFD_n)을 포함하는 기준 전압 세트를 기반으로, 각 데이터 라인(DQ)을 통해 입력되는 데이터(DIN)를 샘플링할 수 있다. 예를 들어, 메모리 장치(100)는 상위 기준 전압(VREFD_p) 및 하위 기준 전압(VREFD_n)을 기반으로 각 데이터 라인(DQ)을 통해 입력되는 신호와 대응되는 데이터 비트를 판독할 수 있다.
도 6은 도 2의 DQ 구동부(110)를 상세하게 보여주는 블록도이다. 도 6에 도시된 DQ 구동부(110)는 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 이하에서 간결한 설명을 위하여, DQ 구동부(110)는 입력 데이터(DIN)를 판독하는 수신기(Receiver)로서 설명된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, DQ 구동부(110)는 외부 장치(예를 들어, 호스트(11))로 데이터를 전송하기 위하여, 각 데이터 라인(DQ)을 제어하는 전송기를 포함할 수 있다.
도 2 및 도 6을 참조하면, DQ 구동부(110)는 복수의 데이터 라인 드라이버들(111~11n)(이하에서, "DQ 드라이버"라 칭함.)를 포함할 수 있다. 복수의 DQ 드라이버들(111~11n)은 복수의 데이터 라인들(DQ1~DQn)을 통해 복수의 입력 데이터(DIN1~DINn)를 각각 수신할 수 있다. 예를 들어, 제1 DQ 드라이버(111)는 제1 데이터 라인(DQ1)을 통해 제1 입력 데이터(DIN1)를 수신하고, 제2 DQ 드라이버(112)는 제2 데이터 라인(DQ2)을 통해 제2 입력 데이터(DIN2)를 수신할 수 있다. 마찬가지로, 제3 내지 제n DQ 드라이버들(113~11n)은 제3 내지 제n 데이터 라인들(DQ3~DQn)을 통해 제3 내지 제n 입력 데이터(DIN3~DINn)를 각각 수신할 수 있다.
복수의 DQ 드라이버들(111~11n)은 저장 회로(170)로부터 복수의 코드들(CODE1~CODEn)을 각각 수신하고, 수신된 코드를 기반으로 기준 전압 세트를 생성할 수 있다. 예를 들어, 제1 DQ 드라이버(111)는 저장 회로(170)로부터 제1 코드(CODE1)를 수신하고, 수신된 제1 코드(CODE1)를 기반으로 기준 전압 세트를 생성할 수 있다. 제2 DQ 드라이버(111)는 저장 회로(170)로부터 제2 코드(CODE2)를 수신하고, 수신된 제2 코드(CODE2)를 기반으로 기준 전압 세트를 생성할 수 있다. 마찬가지로, 제3 내지 제n DQ 드라이버들(113~11n)은 저장 회로(170)로부터 제3 내지 제n 코드들(CODE3~CODEn)을 각각 수신하고, 수신된 코드를 기반으로 기준 전압 세트를 생성할 수 있다.
이 때, 제1 내지 제n DQ 드라이버들(111~11n)에서 생성된 기준 전압 세트들은 서로 다를 수 있다. 또는 제1 내지 제n DQ 드라이버들(111~11n) 중 적어도 하나에서 생성된 기준 전압 세트는 다른 DQ 드라이버들에서 생성된 기준 전압 세트와 다를 수 있다.
복수의 DQ 드라이버들(111~11n) 각각은, 생성된 기준 전압을 기반으로, 복수의 데이터 라인들(DQ1~DQn) 각각을 통해 입력된 복수의 입력 데이터(DIN1~DINn)을 샘플링하여 제1 내지 제n 데이터(D1~Dn)를 식별할 수 있다. 예를 들어, 제1 DQ 드라이버(111)는 생성된 기준 전압을 기반으로 제1 입력 데이터(DIN1)를 샘플링하여 제1 데이터(D1)를 출력할 수 있다. 제2 DQ 드라이버(112)는 생성된 기준 전압을 기반으로 제2 입력 데이터(DIN2)를 샘플링하여 제2 데이터(D2)를 출력할 수 있다. 마찬가지로, 제3 내지 제n DQ 드라이버들(113~11n)는 생성된 기준 전압을 기반으로 제3 내지 제n 입력 데이터(DIN3~DINn)를 샘플링하여 제3 내지 제n 데이터(D3~Dn)를 출력할 수 있다.
상술된 바와 같이, DQ 구동부(110)는 복수의 데이터 라인들(DQ1~DQn) 각각에 대하여, 서로 다른 기준 전압을 사용하여 입력 데이터(DIN)를 샘플링할 수 있다. 따라서, 복수의 데이터 라인들(DQ1~DQn) 각각에 대한 최적의 신호 신뢰성이 확보되기 때문에, 입력 데이터(DIN)의 신뢰성이 향상된다.
도 7은 도 6의 제1 DQ 드라이버(111)를 보여주는 블록도이다. 도 8은 도 7의 샘플러(1112)를 예시적으로 보여주는 도면이다. 도 7 및 도 8을 참조하여 제1 DQ 드라이버(111)가 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니다. 제1 DQ 드라이버(111)는 본 발명의 기술적 사상으로부터 벗어남 없이 다양한 다른 형태로 구현될 수 있다. 또한, 다른 DQ 드라이버들 또한 제1 DQ 드라이버(111)와 유사한 구조를 가질 수 있다.
도 7 및 도 8을 참조하면, 제1 DQ 드라이버(111)는 기준 전압 발생기(1111) 및 샘플러(1112)를 포함할 수 있다. 기준 전압 발생기(1111)는 제1 코드(CODE1)를 기반으로 제1 상위 기준 전압(VREFD1_p) 및 제1 하위 기준 전압(VREFD_n)을 생성할 수 있다. 예를 들어, 기준 전압 발생기(1111)는 저항 사다리(1111a), 가산부(1111b), 제1 디코딩부(1111c), 상위 기준 전압 선택기(1111d), 감산기(1111e), 제2 디코딩부(1111f), 및 하위 기준 전압 선택부(1111g)를 포함할 수 있다.
저항 사다리(1111a)는 직렬 또는 병렬 연결된 복수의 저항들을 포함할 수 있다. 저항 사다리(1111a)는 전원 전압을 분배하여 다양한 전압을 생성할 수 있다.
가산부(1111b)는 제1 코드(CODE1)를 수신하고, 수신된 제1 코드(CODE1)에 포함된 제1 기준 전압(VREFD1) 및 제1 DFE 레벨을 합산하도록 구성될 수 있다. 예를 들어, 앞서 설명된 바와 같이, 제1 코드(CODE1)는 읽기 트레이닝 또는 쓰기 트레이닝에서 결정될 수 있으며, 제1 데이터 라인(DQ1)에 대한 제1 기준 전압(VREFD1)에 대한 정보 및 제1 DFE 레벨에 대한 정보를 포함할 수 있다. 가산부(1111b)는 제1 기준 전압(VREFD1)에 대한 정보 및 제1 DFE 레벨에 대한 정보를 합산하여 합산 결과를 디지털 코드 형태로 출력할 수 있다.
제1 디코딩부(1111c)는 가산부(1111b)로부터의 합산 결과를 디코딩할 수 있다. 상위 기준 전압 선택기(1111d)는 제1 디코딩부(1111c)의 디코딩 결과를 기반으로 저항 사다리(1111a)로부터의 복수의 전압들 중 하나를 제1 상위 기준 전압(VREFD1_p)으로서 출력할 수 있다.
감산부(1111e)는 제1 코드(CODE1)를 수신하고, 수신된 제1 코드(CODE1)에 포함된 제1 기준 전압(VREFD1) 및 제1 DFE를 감산하도록 구성될 수 있다. 예를 들어, 앞서 설명된 바와 같이, 제1 코드(CODE1)는 읽기 트레이닝 또는 쓰기 트레이닝에서 결정될 수 있으며, 제1 데이터 라인(DQ1)에 대한 제1 기준 전압(VREFD1)에 대한 정보 및 제1 DFE에 대한 정보를 포함할 수 있다. 감산부(1111e)는 제1 기준 전압(VREFD1)에 대한 정보 및 제1 DFE에 대한 정보를 감산하여 감산 결과를 디지털 코드 형태로 출력할 수 있다.
제2 디코딩부(1111f)는 감산부(1111e)로부터의 감산 결과를 디코딩할 수 있다. 하위 기준 전압 선택기(1111f)는 제2 디코딩부(1111f)의 디코딩 결과를 기반으로 저항 사다리(1111a)로부터의 복수의 전압들 중 하나를 제1 하위 기준 전압(VREFD1_n)으로서 출력할 수 있다.
상술된 바와 같이, 기준 전압 발생기(1111)는 제1 코드(CODE1)를 기반으로 제1 상위 기준 전압(VREFD1_p) 및 제1 하위 기준 전압(VREFD1_n)을 생성할 수 있다. 이 때, 제1 상위 기준 전압(VREFD1_p)은 제1 기준 전압(VREFD1) 및 제1 DFE의 합(즉, VREFD1+DFE1)이고, 제2 하위 기준 전압(VREFD1_n)은 제1 기준 전압(VREFD1) 및 제1 DFE의 차(즉, VREFD1-DFE1)일 수 있다.
샘플러(1112)는, 제1 상위 기준 전압(VREFD1_p) 및 제1 하위 기준 전압(VREFD_n)을 기반으로, 제1 데이터 라인(DQ1)을 통해 수신되는 제1 입력 데이터(DQ1)를 샘플링하여 제1 데이터(D1)를 출력할 수 있다.
예를 들어, 도 8에 도시된 바와 같이, 샘플러(1112)는 비교기(1112a) 및 멀티플렉서(1112b)를 포함할 수 있다. 비교기(1112a)는 제1 상위 기준 전압(VREFD1_p) 및 제1 하위 기준 전압(VREFD1_n) 중 하나와 제1 입력 데이터(DIN1)를 비교하여 제1 데이터(D1)를 출력할 수 있다.
좀 더 상세한 예로서, 제1 입력 데이터(DIN1)에서, 비트 "1"은 하이 레벨과 대응되는 신호이고, 비트 "0"은 로우 레벨과 대응되는 신호인 것으로 가정한다. 비교기(1112a)는 제1 데이터 라인(DQ1)의 신호가 제1 상위 기준 전압(VREFD1_p) 및 제1 하위 기준 전압(VREFD1_n) 중 하나보다 높은 경우 제1 데이터(D1)로서 비트 "1"을 출력하고, 제1 데이터 라인(DQ1)의 신호가 제1 상위 기준 전압(VREFD1_p) 및 제1 하위 기준 전압(VREFD1_n) 중 하나보다 낮은 경우 제1 데이터(D1)로서 비트 "0"을 출력할 것이다.
이 때, 멀티플렉서(1112a)는 선택 신호(SEL)에 따라 제1 상위 기준 전압(VREFD1_p) 및 제1 하위 기준 전압(VREFD1_n) 중 하나를 선택하여 비교기(1112b)로 제공할 수 있다. 일 실시 예에서, 선택 신호(SEL)는 이전에 출력된 비교기(1112b)의 출력 신호에 기반될 수 있다. 즉, 제1 데이터(D1)로서 비트 "1"이 출력된 경우 다음 데이터 비트를 판독하기 위하여 제1 상위 기준 전압(VREFD1_p)이 선택될 수 있고, 제1 데이터(D1)로서 비트 "0"이 출력된 경우 다음 데이터 비트를 판독하기 위하여 제1 하위 기준 전압(VREFD1_n)이 선택될 수 있다. 이로 인하여, 제1 데이터 라인(DQ1)을 통해 수신된 제1 입력 데이터(DIN1)와 대응되는 신호가 풀-스윙하지 못하더라도, 이전에 판독된 비트 값을 기반으로 제1 상위 기준 전압(VREFD1_p) 및 제1 하위 기준 전압(VREFD1_n) 중 하나가 선택됨으로써, 정상적으로 데이터가 선택될 수 있다.
상술된 바와 같이, 본 발명에 따른 DQ 드라이버는 읽기 트레이닝 또는 쓰기 트레이닝을 통해 결정된 기준 전압 및 DFE의 값을 기반으로 상위 기준 전압 및 하위 기준 전압을 생성하고, 생성된 상위 기준 전압 및 하위 기준 전압을 기반으로 데이터 라인을 통해 수신되는 입력 데이터를 판독함으로써, 데이터 신뢰성을 향상시킬 수 있다.
예시적으로, 복수의 DQ 드라이버들(111~11n) 각각에서 생성된 상위 기준 전압 및 하위 기준 전압은 서로 다를 수 있다. 즉, 복수의 데이터 라인들(DQ1~DQn) 각각에 대하여 서로 다른 기준 전압(즉, 상위 기준 전압 및 하위 기준 전압, 또는 기준 전압 및 DFE 레벨)을 다르게 설정함으로써, 복수의 데이터 라인들(DQ1~DQn) 각각에 대하여 최적의 데이터 신뢰성이 확보될 수 있다.
도 9는 도 6의 제1 DQ 드라이버(111')의 다른 예를 보여주는 블록도이다. 도 10은 도 9의 샘플러(1113')을 예시적으로 보여주는 블록도이다. 도 9 및 도 10에 도시된 제1 DQ 드라이버(111')는 본 발명의 기술적 사상을 용이하게 설명하기 위한 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 9 및 도 10을 참조하면, 제1 DQ 드라이버(111')는 기준 전압 발생기(1111'), DFE 레벨 발생기(1112'), 및 샘플러(1113')를 포함할 수 있다. 기준 전압 발생기(1111')는 제1 코드(CODE1)를 수신하고, 수신된 제1 코드(CODE1)를 기반으로 제1 기준 전압(VREFD1)을 생성할 수 있다. DFE 레벨 발생기(1112')는 제1 코드(CODE1)를 수신하고, 수신된 제1 코드(CODE1)를 기반으로 제1 DFE 정레벨(DFE1_p) 및 제1 DFE 부레벨(DFE1_n)을 생성할 수 있다. 예시적으로, 제1 DFE 정레벨(DFE1_p)은 양의 값(positive value)이고, 제1 DFE 부레벨(DFE1_n)은 음의 값(negative value)일 수 있다.
샘플러(1113')는 제1 데이터 라인(DQ1)을 통해 제1 입력 데이터(DIN1)를 수신하고, 제1 기준 전압(VREFD1), 제1 DFE 정레벨(DFE1_p), 및 제1 DFE 부레벨(DFE1_n)을 기반으로, 제1 입력 데이터(DIN1)를 샘플링하여 제1 데이터(D1)를 출력할 수 있다. 예를 들어, 도 10에 도시된 바와 같이, 샘플러(1113')는 제1 서브-샘플러(1113a'), 제2 서브 샘플러(1113b'), 및 멀티플렉서(1113c')를 포함할 수 있다.
제1 서브-샘플러(1113a')는 제1 데이터 라인(DQ1)을 통해 제1 입력 데이터(DIN1)를 수신하고, 제1 기준 전압(VREFD1) 및 제1 DFE 정전압(DFE1_p)을 기반으로 제1 입력 데이터(DIN1)를 샘플링할 수 있다. 제2 서브-샘플러(1113b')는 제1 데이터 라인(DQ1)을 통해 제1 입력 데이터(DIN1)를 수신하고, 제1 기준 전압(VREFD1) 및 제1 DFE 부전압(DFE1_n)을 기반으로 제1 입력 데이터(DIN1)를 샘플링할 수 있다.
멀티플레서(1113c')는 선택 신호(SEL)에 따라 제1 및 제2 서브-샘플러들(1113a', 1113b')의 출력들 중 하나를 선택하여 제1 데이터(D1)로서 출력할 수 있다. 예시적으로, 선택 신호(SEL)는 제1 데이터(D1)의 값 또는 레벨에 따라 결정될 수 있다. 앞서 설명된 바와 유사하게, 현재 판독된 제1 데이터(D1)가 비트 "1"인 경우(즉, 하이 레벨인 경우), 다음 비트 판독에서, 제1 서브-샘플러(1113a')의 출력이 선택되도록 선택 신호(SEL)가 결정될 수 있다. 반면에, 현재 판독된 제1 데이터(D1)가 비트 "0"인 경우(즉, 로우 레벨인 경우), 다음 비트 판독에서, 제2 서브-샘플러(1113b')의 출력이 선택되도록 선택 신호(SEL)가 결정될 수 있다.
상술된 바와 같이, 복수의 DQ 드라이버들 각각은 복수의 데이터 라인들 각각에 대하여 서로 다른 기준 전압을 생성하고, 생성된 기준 전압을 기반으로 입력 데이터를 샘플링할 수 있다. 따라서, 복수의 데이터 라인들(DQ1~DQn) 각각에 대하여 최적의 데이터 신뢰성이 확보될 수 있다.
도 11은 도 6의 제1 DQ 드라이버(111")를 보여주는 설명하기 위한 블록도이다. 도 11에 도시된 제1 DQ 드라이버(111")는 본 발명의 기술적 사상을 용이하게 설명하기 위한 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 11을 참조하면, 제1 DQ 드라이버(111")는 코드 생성기(1113"), 기준 전압 생성기(1111"), 및 샘플러(1112")를 포함할 수 있다. 코드 생성기(1113")는 저장 회로(170)로부터 대응하는 코드(즉, 제1 코드(CODE1))를 수신하고, 수신된 제1 코드(CODE1)를 기반으로 제1 내부 코드(CD1_int)를 생성할 수 있다. 예를 들어, 앞서 설명된 바와 같이, 제1 코드(CODE1)는 제1 데이터 라인(DQ1)에 대한 기준 전압 정보를 가리키는 제1 서브 코드(CD1) 및 제1 데이터 라인(DQ1)에 대한 결정 궤환 등화(DFE) 레벨을 가리키는 제2 서브 코드(CD2)를 포함할 수 있다. 코드 생성기(1113")는 제1 코드(CODE1)에 포함된 제1 및 제2 서브 코드들(CD1, CD2)을 조합하여 제1 내부 코드(CD1_int)를 생성할 수 있다.
제1 내부 코드(CD1_int)는 제1 서브 코드(CD1) 및 제2 서브 코드(CD2)가 가산된 가산 코드 및 제1 서브 코드(CD1) 및 제2 서브 코드(CD2)가 감산된 감산 코드를 포함할 수 있다. 예시적으로, 제1 서브 코드(CD1)는 MR6에 대한 정보일 수 있고, 제2 서브 코드(CD2)는 MR9에 대한 정보일 수 있다. 이 경우, 제1 내부 코드(CD1_int)는 [MR6+MR9] 및 [MR6-MR9]에 대한 정보를 포함할 수 있다.
기준 전압 생성기(1111")는 제1 내부 코드(CD1_int)를 기반으로 제1 기준 전압 세트(VREF1_p, VREF1_n)를 생성할 수 있다. 샘플러(1112")는 제1 기준 전압 세트(VREF1_p, VREF1_n)를 기반으로 제1 데이터 라인(DQ1)을 통해 수신되는 제1 입력 데이터(DIN1)를 판독할 수 있다.
도 12는 도 11의 제1 DQ 드라이버(111")에 따른 메모리 장치(100)의 동작을 설명하기 위한 순서도이다. 도 11 및 도 12를 참조하면, S210 단계에서, 메모리 장치(100)는 트레이닝 동작을 수행하여 각 데이터 라인(DQ)에 대한 제1 및 제2 서브 코드들(CD1, CD2)을 결정할 수 있다. 예를 들어, 메모리 장치(100)는 앞서 설명된 바와 같이, 읽기 트레이닝 또는 쓰기 트레이닝 동작을 통해 각 데이터 라인(DQ)에 대한 기준 전압에 대한 정보를 가리키는 제1 서브 코드(CD1) 및 DFE 레벨에 대한 정보를 가리키는 제2 서브 코드(CD2)를 생성할 수 있다. 예시적으로, 제1 및 제2 서브 코드들(CD1, CD2) 각각은 앞서 설명된 바와 같이, 각 데이터 라인(DQ)에 대하여 서로 다를 수 있다.
S210 단계에서, 메모리 장치(100)는 각 데이터 라인(DQ)에 대하여 제1 및 제2 서브 코드들(CD1, CD2)을 기반으로 내부 코드(CD_int)를 생성할 수 있다. 예를 들어, 메모리 장치(100)는 각 데이터 라인(DQ)에 대한 제1 및 제2 서브 코드들(CD1, CD2)을 기반으로 각 데이터 라인(DQ)에 대하여 서로 다른 내부 코드(CD_int)를 생성할 수 있다.
S230 단계에서, 메모리 장치(100)는 내부 코드(CD_int)를 기반으로 각 데이터 라인(DQ)을 통해 수신되는 데이터를 판독하는 동작을 수행할 수 있다. 예를 들어, 메모리 장치(100)는, 앞서 설명된 바와 같이, 내부 코드(CD_int)를 기반으로 각 데이터 라인(DQ)에 대한 기준 전압 세트를 생성하고, 생성된 기준 전압 세트를 기반으로 각 데이터 라인을 통해 수신되는 데이터를 판독할 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따른 메모리 장치는 각 데이터 라인(DQ)에 대하여 서로 다른 코드를 기반으로 내부 코드를 생성하고, 생성된 내부 코드를 기반으로 데이터를 판독할 수 있다.
도 13은 본 발명의 실시 예에 따른 DQ 구동부(210)를 보여주는 도면이다. 도면의 간결성을 위하여, DQ 구동부(210)의 동작을 설명하는데 불필요한 구성 요소들은 생략된다.
도 13을 참조하면, DQ 구동부(210)는 제1 내지 제16 DQ 드라이버들(DRV1~DRV16)을 포함할 수 있다. 제1 내지 제16 DQ 드라이버들(DRV1~DRV16) 각각은 도 7 내지 도 10을 참조하여 설명된 구성 요소들을 포함할 수 있다. 앞서 설명된 바와 같이, 제1 내지 제16 DQ 드라이버들(DRV1~DRV16) 각각은 복수의 데이터 라인들(예를 들어, DQ1~DQ16) 각각과 연결될 수 있고, 복수의 데이터 라인들(예를 들어, DQ1~DQ16) 각각을 제어하도록 구성될 수 있다.
제1 내지 제16 DQ 드라이버들(DRV1~DRV16) 각각은 저장 회로(270)로부터 제1 내지 제16 코드들(CODE1~CODE16)을 각각 수신하고, 수신된 코드를 기반으로 기준 전압, DFE 레벨, 상위 기준 전압, 또는 하위 기준 전압을 생성할 수 있다. 이 때, 생성된 전압들은 대응되는 데이터 라인의 특성에 따라 서로 다른 레벨을 가질 수 있다. 예를 들어, 제1 내지 제16 DQ 드라이버들(DRV1~DRV16) 각각은 기준 전압 생성기 및 코드 생성기를 포함할 수 있다. 제1 내지 제16 DQ 드라이버들(DRV1~DRV16) 각각의 코드 생성기는 대응하는 코드를 수신하고, 수신된 코드를 기반으로 내부 코드를 생성할 수 있다. 제1 내지 제16 DQ 드라이버들(DRV1~DRV16) 각각의 기준 전압 생성기는 생성된 내부 코드를 기반으로 기준 전압 세트를 생성할 수 있다.
또는, 제1 내지 제16 DQ 드라이버들(DRV1~DRV16)은 그룹화될 수 있다. 예를 들어, 제1 및 제2 DQ 드라이버들(DRV1, DRV2)은 제1 그룹(G11)을 형성할 수 있다. 제3 및 제4 DQ 드라이버들(DRV3, DRV4)은 제2 그룹(G12)을 형성할 수 있다. 마찬가지로, 나머지 DQ 드라이버들 또한 2개씩 그룹화될 수 있다. 이 때, 복수의 그룹들(G11~G18)로 복수의 코드들(CODE_G11~CODE_G18)이 각각 제공될 수 있다.
또는, 제1 내지 제4 DQ 드라이버들(DRV1~DRV4)은 제1 그룹(G21)을 형성할 수 있다. 마찬가지로, 나머지 DQ 드라이버들 또한 4개씩 그룹화될 수 있다. 이 경우, 복수의 그룹들(G21~G24)로 복수의 코드들(CODE_G21~CODE_G24)이 각각 제공될 수 있다. 동일한 그룹에 포함된 DQ 드라이버들은 동일한 코드를 사용하여 기준 전압, DFE 레벨, 상위 기준 전압, 또는 하위 기준 전압을 생성할 수 있다.
다시 말해서, 복수의 DQ 드라이버들(DRV1~DRV16)은 2N개 또는 2N+1개씩(N은 자연수) 그룹화될 수 있고, 동일한 그룹에 포함된 DQ 드라이버들은 동일한 코드를 사용하여 기준 전압, DFE 레벨, 상위 기준 전압, 또는 하위 기준 전압을 생성할 수 있다.
비록 도 13에서, 제1 내지 제16 DQ 드라이버들(DRV1~DRV16)이 도시되었으나, 본 발명의 범위가 이에 한정되는 것은 아니다. DQ 드라이버들의 개수는 호스트와 연결된 데이터 라인들의 개수에 따라 달라질 수 있다. 또한, DQ 드라이버들은 상술된 그룹 이외에 다른 방식으로 그룹화될 수 있다. 예를 들어, 물리적으로 인접한 DQ 드라이버들은 서로 동일한 그룹에 속할 수 있다.
예시적으로, 도 1 내지 도 13을 참조하여 DQ 구동부의 데이터 수신 동작이 설명되었으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, DQ 구동부의 복수의 DQ 드라이버들 각각은 외부로 데이터를 전송하기 위하여 복수의 데이터 라인들을 각각 제어할 수 있다. 이 때, 복수의 DQ 드라이버들 각각은 서로 다른 DFE 레벨을 사용하여 복수의 데이터 라인들을 각각 제어할 수 있다.
도 14는 본 발명에 따른 메모리 장치가 적용된 그래픽 시스템을 보여주는 블록도이다. 도 14를 참조하면, 그래픽 시스템(1000)은 그래픽 프로세서(1100) 및 복수의 DRAM 장치들(1210~12i0)을 포함할 수 있다. 그래픽 프로세서(1100)는 이미지 정보를 처리하기 위한 다양한 연산 동작을 수행하도록 구성될 수 있다. 그래픽 프로세서(1100)는 복수의 채널들(CH1~CHi)을 통해 복수의 DRAM 장치들(1210~12i0)과 연결될 수 있다. 예시적으로, 복수의 채널들(CH1~CHi) 각각은 GDDR(Graphic Double Data Rate) 인터페이스에 기반된 통신 채널일 수 있다.
복수의 DRAM 장치들(1210~12i0) 각각은 도 1 내지 도 13을 참조하여 설명된 메모리 장치일 수 있다. 즉, 복수의 DRAM 장치들(1210~12i0) 각각은 복수의 데이터 라인들 각각에 대하여 서로 다른 기준 전압을 기반으로 데이터를 판독할 수 있다.
도 15는 본 발명에 따른 메모리 장치가 적용된 메모리 모듈을 예시적으로 보여주는 블록도이다. 도 13을 참조하면, 메모리 모듈(2000)은 RCD(2100)(Register Clock Driver), 복수의 DRAM 장치들(2210~2290), 및 복수의 데이터 버퍼들(DB)을 포함할 수 있다.
RCD(2100)는 외부 장치(예를 들어, 호스트 또는 메모리 컨트롤러))로부터 커맨드/어드레스(CA) 및 클럭 신호(CK)를 수신할 수 있다. RCD(2100)는 수신된 신호들을 기반으로, 커맨드/어드레스(CA)를 복수의 DRAM 장치들(2210~2290)로 전달하고, 복수의 데이터 버퍼들(DB)을 제어할 수 있다.
복수의 DRAM 장치들(2210~2290) 각각은 메모리 데이터 라인들(MDQ)을 통해 복수의 데이터 버퍼들(DB)과 각각 연결될 수 있다. 예시적으로, 복수의 DRAM 장치들(2210~2290)은 도 1 내지 도 11을 참조하여 설명된 DQ 구동부를 포함할 수 있다. 즉, 복수의 DRAM 장치들(2210~2290) 각각은 복수의 메모리 데이터 라인들(MDQ) 각각에 대하여 서로 다른 기준 전압을 기반으로 데이터를 식별하거나 또는 데이터를 전송할 수 있다.
복수의 데이터 버퍼들(DB)은 복수의 데이터 라인들(DQ)을 통해 외부 장치(예를 들어, 호스트 또는 메모리 컨트롤러)와 데이터를 송수신할 수 있다.
예시적으로, 도 15에 도시된 메모리 모듈(2000)은 LR-DIMM(Load Reduced Dual In-line Memory Module)의 폼 팩터일 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 모듈(2000)은 복수의 데이터 버퍼들(DB)이 생략된 RDIMM(Registered DIMM)의 폼 팩터를 가질 수 있다.
도 16은 본 발명에 따른 메모리 장치가 적용된 컴퓨팅 시스템(3000)을 예시적으로 보여주는 블록도이다. 도 16을 참조하면, 컴퓨팅 시스템(3000)은 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 서버 컴퓨터, 넷-북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나를 포함할 수 있다.
컴퓨팅 시스템(3000)은 프로세서(310), 메모리 모듈(3200), 칩셋(3300), GPU(또는 그래픽 모듈)(3400), 입출력 장치(3500), 및 스토리지 장치(3600)를 포함한다. 프로세서(3100)는 컴퓨팅 시스템(3000)의 제반 동작을 제어할 수 있다. 프로세서(3100)는 컴퓨팅 시스템(3000)에서 수행되는 다양한 연산을 수행할 수 있다.
메모리 모듈(3200)은 프로세서(3100)와 직접적으로 연결될 수 있다. 예를 들어, 메모리 모듈(3200)은 듀얼 인-라인 메모리 모듈(DIMM, Dual In-line Memory Module) 형태를 가질 수 있고, 메모리 모듈(3200)은 프로세서(3100)와 직접적으로 연결된 DIMM 소켓에 장착되어 프로세서(3100)와 통신할 수 있다. 예시적으로, 메모리 모듈(3200)은 도 1 내지 도 14를 참조하여 설명된 메모리 장치를 포함할 수 있다. 즉, 메모리 모듈(3200)은 서로 다른 기준 전압 또는 기준 전압 세트를 기반으로 복수의 데이터 라인들(DQ) 각각을 제어할 수 있다.
칩셋(3300)은 프로세서(3100)와 전기적으로 연결되고, 프로세서(3100)의 제어에 따라 사용자 시스템(3000)의 하드웨어를 제어할 수 있다. 예를 들어, 칩셋(3300)은 주요 버스들을 통해 GPU(3400), 입출력 장치(3500), 및 스토리지 장치(3600) 각각과 연결되고, 주요 버스들에 대한 브릿지 역할을 수행할 수 있다.
GPU(3400)는 사용자 시스템(3000)의 영상 데이터를 출력하기 위한 일련의 연산 동작을 수행할 수 있다. 예시적으로, GPU(3400)는 시스템-온-칩 형태로 프로세서(3100) 내에 실장될 수 있다. 예시적으로, GPU(3400)는 도 1 내지 도 11을 참조하여 설명된 메모리 장치를 포함할 수 있다. 즉, GPU(3400)에 포함된 메모리 장치는 서로 다른 기준 전압을 기반으로 복수의 데이터 라인들(DQ) 각각을 제어할 수 있다.
입출력 장치(3500)는 사용자 시스템(3000)으로 데이터 또는 명령어를 입력하거나 또는 외부로 데이터를 출력하는 다양한 장치들을 포함한다. 스토리지 장치(3600)는 사용자 시스템(3000)의 대용량 저장 매체로서 사용될 수 있다. 스토리지 장치(3600)는 하드 디스크 드라이브, SSD, 메모리 카드, 메모리 스틱 등과 같은 대용량 저장 매체들을 포함할 수 있다.
상술된 바와 같이 본 발명에 따른 메모리 장치는 복수의 데이터 라인들을 통해 외부 장치(예를 들어, 호스트 또는 메모리 컨트롤러)와 데이터를 송수신할 수 있다. 이 때, 메모리 장치는 서로 다른 기준 전압을 사용하여 복수의 데이터 라인들 각각을 제어할 수 있다. 따라서, 복수의 데이터 라인들 각각에 대하여 최적의 데이터 신뢰성이 확보될 수 있기 때문에, 향상된 신뢰성을 갖는 메모리 장치가 제공된다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
10: 메모리 시스템
11: 호스트
100: 메모리 장치
110: 데이터 라인(DQ) 구동부

Claims (20)

  1. 복수의 데이터 라인들을 통해 외부 장치로부터 데이터를 수신하도록 구성된 메모리 장치의 동작 방법에 있어서,
    상기 복수의 데이터 라인들 중 제1 데이터 라인에 대한 제1 기준 전압의 정보를 포함하는 제1 코드 및 상기 제1 데이터 라인에 대한 제1 결정 궤환 등화 레벨(DFE; Decision Feedback Equalization level)에 대한 정보를 포함하는 제2 코드를 기반으로 제1 내부 코드를 생성하는 단계; 및
    상기 복수의 데이터 라인들 중 제2 데이터 라인에 대한 제2 기준 전압의 정보를 포함하는 제3 코드 및 상기 제2 데이터 라인에 대한 제2 결정 궤환 등화 레벨에 대한 정보를 포함하는 제4 코드를 기반으로 제2 내부 코드를 생성하는 단계를 포함하는 동작 방법.
  2. 제 1 항에 있어서,
    상기 제1 내부 코드를 기반으로 상기 제1 데이터 라인에 대한 제1 기준 전압 세트를 생성하는 단계; 및
    상기 제2 내부 코드를 기반으로 상기 제2 데이터 라인에 대한 제2 기준 전압 세트를 생성하는 단계를 더 포함하는 동작 방법.
  3. 제 2 항에 있어서,
    상기 제1 내부 코드는 상기 제1 코드 및 상기 제2 코드가 가산된 제1 서브 코드, 및 상기 제1 코드 및 상기 제2 코드가 감산된 제2 서브 코드를 포함하고,
    상기 제2 내부 코드는 상기 제3 코드 및 상기 제4 코드가 가산된 제3 서브 코드 및 상기 제3 및 상기 제4 코드가 감산된 제4 서브 코드를 포함하는 동작 방법.
  4. 제 3 항에 있어서,
    상기 제1 기준 전압 세트는 제1 상위 기준 전압 및 제1 하위 기준 전압을 포함하고, 상기 제2 기준 전압 세트는 제2 상위 기준 전압 및 제2 하위 기준 전압을 포함하고,
    상기 제1 상위 기준 전압은 상기 제1 서브 코드를 기반으로 생성되고, 상기 제1 하위 기준 전압은 상기 제2 서브 코드를 기반으로 생성되고, 상기 제2 상위 기준 전압은 상기 제3 서브 코드를 기반으로 생성되고, 상기 제2 하위 기준 전압은 상기 제4 서브 코드를 기반으로 생성되는 동작 방법.
  5. 제 2 항에 있어서,
    상기 제1 기준 전압 세트를 기반으로 상기 제1 데이터 라인을 통해 수신되는 데이터를 판독하는 단계; 및
    상기 제2 기준 전압 세트를 기반으로 상기 제2 데이터 라인을 통해 수신되는 데이터를 판독하는 단계를 더 포함하는 동작 방법.
  6. 제 1 항에 있어서,
    상기 제1 및 제2 기준 전압들의 레벨들은 서로 다르고, 상기 제1 및 제2 결정 궤환 등화 레벨들은 서로 다른 동작 방법.
  7. 제 1 항에 있어서,
    상기 제1 내지 제4 코드들은 상기 메모리 장치의 모드 레지스터에 저장되는 동작 방법.
  8. 제 7 항에 있어서,
    상기 제1 내지 제4 코드들 각각은 상기 메모리 장치의 트레이닝 동작에서 상기 모드 레지스터에 저장되는 동작 방법.
  9. 제 1 항에 있어서,
    상기 메모리 장치는 GDDR(Graphic Double Data Rate) 인터페이스를 기반으로 상기 외부 장치와 통신하는 동작 방법.
  10. 제1 및 제2 입력 데이터를 저장하는 복수의 메모리 셀 어레이;
    제1 데이터 라인에 대한 제1 및 제2 코드들을 기반으로 제1 기준 전압 세트를 생성하고, 상기 제1 데이터 라인을 통해 수신된 상기 제1 입력 데이터를 상기 제1 기준 전압 세트를 기반으로 판독하도록 구성된 제1 데이터 라인 드라이버; 및
    제2 데이터 라인에 대한 제3 및 제4 코드들을 기반으로 제2 기준 전압 세트를 생성하고, 상기 제2 데이터 라인을 통해 수신된 상기 제2 입력 데이터를 상기 제2 기준 전압 세트를 기반으로 판독하도록 구성된 제2 데이터 라인 드라이버를 포함하고,
    상기 제1 코드는 상기 제1 데이터 라인에 대한 제1 기준 전압 레벨의 정보를 포함하고, 상기 제2 코드는 상기 제1 데이터 라인에 대한 제1 결정 궤환 등화(DFE; Decision Feedback Equalization) 레벨의 정보를 포함하고, 상기 제3 코드는 상기 제2 데이터 라인에 대한 제2 기준 전압 레벨의 정보를 포함하고, 상기 제4 코드는 상기 제2 데이터 라인에 대한 제2 결정 궤환 등화 레벨의 정보를 포함하는 메모리 장치.
  11. 삭제
  12. 제 10 항에 있어서,
    상기 제1 기준 전압 레벨 및 상기 제2 기준 전압 레벨은 서로 다르고, 상기 제1 결정 궤환 등화 레벨 및 상기 제2 결정 궤환 등화 레벨은 서로 다른 메모리 장치.
  13. 제 10 항에 있어서,
    상기 제1 내지 제4 코드들은 모드 레지스터 정보이고,
    상기 모드 레지스터 정보를 저장하도록 구성된 모드 레지스터를 더 포함하는 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제1 내지 제4 코드는 상기 메모리 장치의 트레이닝 동작에서 상기 모드 레지스터에 저장되는 메모리 장치.
  15. 제 10 항에 있어서,
    상기 제1 데이터 라인 드라이버는
    상기 제1 및 제2 코드들을 기반으로 제1 상위 기준 전압 및 제1 하위 기준 전압을 포함하는 상기 제1 기준 전압 세트를 생성하도록 구성된 제1 기준 전압 발생기; 및
    상기 제1 기준 전압 세트를 기반으로 상기 제1 데이터 라인을 통해 수신된 상기 제1 입력 데이터를 판독하도록 구성된 제1 샘플러를 포함하는 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제1 샘플러는 상기 판독된 제1 입력 데이터의 이전 비트 값을 기반으로 상기 제1 상위 기준 전압 및 제1 하위 기준 전압 중 하나를 선택하고, 상기 선택된 하나를 기반으로 상기 제1 입력 데이터의 현재 비트 값을 판독하는 메모리 장치.
  17. 제 15 항에 있어서,
    상기 제1 기준 전압 발생기는
    상기 제1 코드 및 상기 제2 코드를 가산하여 상기 제1 상위 기준 전압에 대한 제1 서브 코드를 생성하는 가산기;
    상기 제1 서브 코드를 디코딩하도록 구성된 제1 디코더;
    상기 제1 디코더의 상기 디코딩의 결과를 기반으로 상기 제1 상위 기준 전압을 출력하도록 구성된 상위 기준 전압 선택기;
    상기 제1 코드 및 상기 제2 코드를 감산하여 상기 제1 하위 기준 전압에 대한 제2 서브 코드를 생성하는 감산기;
    상기 제2 서브 코드를 디코딩하도록 구성된 제2 디코더; 및
    상기 제2 디코더의 상기 디코딩 결과를 기반으로 상기 제1 하위 기준 전압을 출력하도록 구성된 하위 기준 전압 선택기를 포함하는 메모리 장치.
  18. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    제1 및 제2 코드를 기반으로 제1 기준 전압 세트를 생성하고, 상기 제1 기준 전압 세트를 기반으로 제1 데이터 라인을 통해 입력되는 제1 입력 데이터를 판독하고, 제3 및 제4 코드들을 기반으로 제2 기준 전압 세트를 생성하고, 상기 제2 기준 전압 세트를 기반으로 제2 데이터 라인을 통해 입력되는 제2 입력 데이터를 판독하도록 구성된 데이터 라인 구동부를 포함하고,
    상기 제1 코드는 상기 제1 데이터 라인에 대한 제1 기준 전압 레벨의 정보를 포함하고, 상기 제2 코드는 상기 제1 데이터 라인에 대한 제1 결정 궤환 등화(DFE; Decision Feedback Equalization) 레벨의 정보를 포함하고, 상기 제3 코드는 상기 제2 데이터 라인에 대한 제2 기준 전압 레벨의 정보를 포함하고, 상기 제4 코드는 상기 제2 데이터 라인에 대한 제2 결정 궤환 등화 레벨의 정보를 포함하는 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제1 내지 제4 코드들을 저장하도록 구성된 모드 레지스터를 더 포함하는 메모리 장치.
  20. 제 18 항에 있어서,
    상기 제1 기준 전압 세트는 상기 제2 기준 전압 세트와 다른 메모리 장치.

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