CN109841239B - 存储装置及其操作方法 - Google Patents

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Abstract

提供了一种存储装置及其操作方法。所述存储装置可以包括第一数据线驱动器电路，所述第一数据线驱动器电路基于与第一数据线相关联的第一代码和第二代码来生成第一基准电压组，并基于所述第一基准电压组来确定通过所述第一数据线接收的第一输入数据的比特值。第二数据线驱动器电路可以类似地生成第二基准电压组。这些基准电压可以具有基于判决反馈均衡(DFE)技术的水平，以减少由符号间干扰引起的比特错误。

Description

存储装置及其操作方法
相关申请的交叉引用
本申请要求于2017年11月28日向韩国知识产权局提交的第10-2017-0159995号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用整体并入本文。
技术领域
本文公开的发明构思的实施例一般地涉及半导体存储器，更具体地，涉及减少通过串行数据接口访问的半导体存储器中的数据错误。
背景技术
半导体存储装置被分类为易失性存储装置和非易失性存储装置，易失性存储装置(诸如，静态随机存取存储器(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等)在断电时不保留存储在其中的数据，而非易失性存储装置即使在断电时也保留存储在其中的数据。后一种类型的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存装置、相变RAM(PRAM)、磁RAM(MRAM)、阻变RAM(RRAM)、铁电RAM(FRAM)等。
DRAM装置通过数据线(DQ)与外部装置(例如，主机、存储控制器等)交换数据。由于各条数据线的物理特性可能彼此不同，所以各条数据线的信号特性可能变化。这可能导致DRAM装置的可靠性降低。
发明内容
发明构思的实施例提供了一种存储装置，该存储装置可以具有改善的可靠性并且在与另一装置交换数据时可以减少比特错误。
根据示例性实施例，提供了一种存储装置的操作方法，所述存储装置被配置为通过多条数据线从外部装置接收数据。所述操作方法可包括：基于第一代码和第二代码来生成第一内部代码，其中所述第一代码包括与所述多条数据线中的第一数据线相关联的第一基准电压的信息，并且所述第二代码包括关于与所述第一数据线相关联的第一判决反馈均衡(DFE)水平的信息。可以基于第三代码和第四代码来生成第二内部代码，其中所述第三代码包括与所述多条数据线中的第二数据线相关联的第二基准电压的信息，并且所述第四代码包括关于与所述第二数据线相关联的第二判决反馈均衡(DFE)水平的信息。可以分别基于所述第一内部代码和所述第二内部代码来生成第一基准电压组和第二基准电压组。可以基于所述第一基准电压组来对施加到所述第一数据线上的第一输入数据进行采样，并且可以基于所述第二基准电压组来对施加到所述第二数据线上的第二输入数据进行采样。
根据示例性实施例，一种存储装置包括多个存储单元和数据线驱动电路，所述数据线驱动电路基于第一代码和第二代码来生成第一基准电压组，基于所述第一基准电压组来确定通过第一数据线输入的第一输入数据，基于第三代码和第四代码来生成第二基准电压组，以及基于所述第二基准电压组来确定通过第二数据线输入的第二输入数据。
根据示例性实施例，一种存储系统包括多个存储装置，每个所述存储装置包括存储单元阵列和数据线驱动器单元，所述数据线驱动器单元被配置为经由第一数据线接收第一输入数据并经由第二数据线接收第二输入数据。每个数据线驱动器单元可以包括第一数据线驱动器电路，所述第一数据线驱动器电路被配置为基于与所述第一数据线相关联的第一代码和第二代码来生成第一基准电压组，并基于所述第一基准电压组来确定通过所述第一数据线接收的所述第一输入数据的比特值。每个数据线驱动器单元还可以包括第二数据线驱动器电路，所述第二数据线驱动器电路被配置为基于与所述第二数据线相关联的第三代码和第四代码来生成第二基准电压组，并基于所述第二基准电压组来确定通过所述第二数据线接收的所述第二输入数据的比特值。
附图说明
通过参考附图详细地描述本发明构思的示例性实施例，本发明构思的上述和其他方面和特征将变得显而易见。
图1是示出根据本发明构思的实施例的存储系统的框图。
图2是示出图1的示例存储装置的框图。
图3是示出图1的存储系统的示例操作的流程图。
图4A、图4B和图4C各自是用于描述针对多条数据线中的每条数据线的基准电压的曲线图。
图5是示出图2的存储装置的示例操作的流程图。
图6是示出图2的示例DQ驱动单元的框图。
图7是示出图6的第一DQ驱动器的示例配置的框图。
图8是示出图7的示例采样器的图。
图9是示出图6的第一DQ驱动器的另一示例的框图。
图10是示出图9的示例采样器的框图。
图11是用于描述图6的示例第一DQ驱动器的框图。
图12是用于描述使用图11的第一DQ驱动器的存储装置的示例操作的流程图。
图13示意性地示出根据本发明构思的实施例的DQ驱动单元。
图14是示出可以应用根据本发明构思的存储装置的示例图形系统的框图。
图15是示出可以应用根据本发明构思的存储装置的示例存储模块的框图。
图16是示出可以应用根据本发明构思的存储装置的示例计算系统的框图。
具体实施方式
现在将参考附图更全面地描述发明构思的示例实施例，其中相同的附图标记可以指代相同的元件。然而，发明构思可以以许多不同的形式实施，并且不应被解释为限于本文阐述的示例实施例。
在本文中使用诸如“块”、“单元”、“模块”、“驱动器”等术语描述的执行特定功能或包括特定功能的元件使用硬件电路实现。硬件可以是用于特定功能的专用硬件，或者可以是执行软件指令以执行特定功能的通用硬件。
在下面的描述中，诸如“确定数据”、“确定数据信号”、“恢复数据信号”等的短语指确定包含符号流的数据信号的各个符号的值(例如，比特值“1”或“0”)。符号可以与时钟同步，并且它们表示的值可以通过按照时钟的定时对数据信号周期性地进行采样来确定。
图1是示出根据发明构思的实施例的存储系统10的框图。存储系统10可以包括主机11和存储装置100。为了将数据存储在存储装置100中或者为了读取存储在存储装置100中的数据，主机11可以向存储装置100发送时钟信号CK、命令CMD和地址ADDR。主机11可以通过多条数据线DQ1至DQn与存储装置100交换数据。在示例实施例中，主机11可以是存储控制器或中央处理单元(CPU)。
在示例实施例中，主机11可以基于双倍数据速率(DDR)接口或其他合适的接口与存储装置100通信。例如，主机11可以通过例如下列的各种通信接口中的至少一种通信接口与存储装置100通信：通用串行总线(USB)接口、多媒体卡(MMC)接口、嵌入式MMC(eMMC)接口、外设部件互连(PCI)接口、PCI-express(PCI-E)接口、高级技术附件(ATA)接口、串行ATA接口、并行ATA接口、小型计算机系统接口(SCSI)、增强型小磁盘接口(ESDI)、集成驱动电路(IDE)接口、火线接口、通用闪存(UFS)接口和非易失性存储器快速(NVMe)接口。
在主机11的控制下，存储装置100可以存储通过多条数据线DQ1至DQn接收的数据，或者可以将存储在其中的数据通过多条数据线DQ1至DQn发送到主机11。在示例实施例中，存储装置100可以包括动态随机存取存储器(DRAM)。在其他情况下，存储装置100可以包括例如下列的各种存储装置中的至少一种：静态随机存取存储器(SRAM)、同步DRAM(SDRAM)、只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存装置、相变RAM(PRAM)、磁RAM(MRAM)、阻变RAM(RRAM)、铁电RAM(FRAM)等。
在示例实施例中，存储装置100可以包括数据线驱动器单元110(下文中称为“DQ驱动单元”)，该数据线驱动器单元110被配置为分别控制多条数据线DQ1至DQn。DQ驱动单元110可以生成基准电压和/或一组基准电压(下文中称为“基准电压组”)，用于读取通过多条数据线DQ1至DQn中的每条数据线提供的数据。例如，DQ驱动单元110可以基于在特定采样点处的数据信号电压和基准电压的比较，确定通过第一数据线DQ1提供的数据信号在该采样点处是“数据1”还是“数据0”(比特值为1还是比特值为0)。数据信号可以改变或保持先前的比特值以在时钟的每个周期提供二进制信息，并且可以在时钟的上升沿和/或下降沿之后的短时间内对数据信号进行采样以确定当前的比特值。当数据信号电压高于基准电压时，可以检测到“1”；并且当数据信号电压低于基准电压时，可以检测到“0”。在其他实施例中，发明构思可以用于检测不同类型符号(非二进制符号)的值。
可以使用一组基准电压来确定数据线DQ1-DQn中的任何数据线上的数据信号的比特值。例如，给定数据线DQi的一组基准电压可以包括同时提供的“上基准电压”和“下基准电压”。可以将上基准电压设置为略高于已经针对该数据线DQi建立的“主基准电压”。(此后，给定数据线的主基准电压可以仅被称为该数据线的“基准电压”。)可以将下基准电压设置为略低于主基准电压。在用于确定数据信号的比特值的任何给定的采样点处，可以将信号电压与上基准电压或下基准电压进行比较。对于任何给定的采样点，可以选择是使用上基准电压还是使用下基准电压，其中该选择可以基于在紧邻的前一个时钟周期中测量的比特的比特值。以这种方式，完成对数据流的过滤，其中可以减轻由于符号间干扰(ISI)现象引起的比特错误。如下所述，上基准电压和下基准电压中的每个与主基准电压相差的量可以等于已经针对该数据线建立的判决反馈均衡(DFE)水平。可以使用训练过程来针对每条数据线最佳地设置主基准电压和DFE水平中的每个。
在其他情况下，不同类型的降噪技术和算法可以使用以其他方式确定的一组经调节的基准电压(例如，上基准电压和下基准电压)。可以在一组中同时提供两个或更多个经调节的基准电压，其中针对数据信号的每个符号选择经调节的基准电压之一。可以根据特定降噪/比特错误减少方法的类型和实现，每个时钟周期或每N个时钟周期决定该选择。
在一些实施例中，可以动态地实现降噪技术。在下面的讨论中，诸如“使用基准电压或基准电压组”的短语可以指降噪方案的这种动态实现。
在示例实施例中，可以由DQ驱动单元110针对多条数据线DQ1至DQn中的各条数据线不同地生成基准电压。例如，DQ驱动单元110可以通过使用第一基准电压或第一基准电压组来确定通过第一数据线DQ1提供的数据信号的比特值，并且可以通过使用与第一基准电压不同的第二基准电压(或与第一基准电压组不同的第二基准电压组)来确定通过第二数据线DQ2提供的数据信号。也就是说，DQ驱动单元110可以基于不同的基准电压或不同的基准电压组来确定多条数据线DQ1至DQn上的数据信号。
在示例实施例中，与多条数据线DQ1至DQn中的每条数据线相关联的基准电压的信息可以以代码的形式存储在单独的存储电路(例如，模式寄存器)中。作为一个示例，发明构思可以应用于符合GDDR6标准(JEDEC标准250，即GDDR标准，版本6)的串行数据通信系统，在这种情况下，基准电压可以存储在模式寄存器MR6和/或MR9中，模式寄存器MR6和/或MR9是标准化的用于存储基准电压和DFE水平的模式寄存器。(模式寄存器MR6中的各种代码均可以将基准电压表示为电源电压VDDQ的百分比。模式寄存器MR9中的各种代码均可以将DFE水平表示为电源电压VDDQ的百分比。)DQ驱动单元110可以基于上述代码来生成内部代码，并且可以基于所生成的内部代码来生成基准电压或基准电压组。与针对多条数据线DQ1至DQn的相应基准电压相关联的代码可以在针对存储装置100的训练过程中确定。在GDDR6标准中还公开了训练过程的示例。
如上所述，根据发明构思的存储装置100可以针对多条数据线DQ1至DQn中的各条数据线生成不同的基准电压和/或不同的基准电压组，并且可以基于所生成的基准电压和/或基准电压组来确定通过多条数据线DQ1至DQn接收的数据信号。
图2是示出图1的存储装置100的示例的框图。参考图1和图2，存储装置100可以包括存储单元阵列120、行译码器130、列译码器140、读出放大器/写入驱动器(SA/WD)150、输入/输出(I/O)电路160和存储电路170。
存储单元阵列120可以包括多个存储单元。存储单元可以与字线WL和位线BL连接。存储单元中的每个可以被配置为通过对字线WL和位线BL进行控制来存储数据。存储单元中的每个可以是包括存储电容器和“传输晶体管”(接口晶体管)的DRAM单元。
行译码器130可以通过字线WL与存储单元阵列120连接。行译码器130可以响应于地址ADDR和命令CMD来对字线WL的电压进行控制。在示例实施例中，地址ADDR可以是行地址，并且命令CMD可以是行地址选通(RAS)信号。
列译码器140可以通过位线BL与存储单元阵列120连接。列译码器140可以接收地址ADDR和命令CMD，并且可以响应于所接收的信号来选择位线BL中的至少一条位线。在示例实施例中，地址ADDR可以是列地址，并且命令CMD可以是列地址选通(CAS)信号。读出放大器/写入驱动器150可以对由列译码器140选择的位线的电压进行感测或控制。
输入/输出电路160可以与多条数据线DQ1至DQn连接，并且可以通过多条数据线DQ1至DQn与外部装置(例如，主机11)交换数据。
在示例实施例中，输入/输出电路160可以包括DQ驱动单元110。如参考图1所述，DQ驱动单元110可以为了通过多条数据线DQ1至DQn将数据发送到外部装置(例如，主机11)的目的，对多条数据线DQ1至DQn的电压进行控制。DQ驱动单元110还可以确定通过多条数据线DQ1至DQn接收的数据信号。
在示例实施例中，DQ驱动单元110可以基于不同的基准电压或不同的基准电压组对多条数据线DQ1至DQn执行上述数据确定操作。例如，DQ驱动单元110可以从存储电路170接收与多条数据线DQ1至DQn中的每条数据线相关联的代码CODE(下文中，仅称为“CODE”)。DQ驱动单元110可以基于CODE针对多条数据线DQ1至DQn中的各条数据线来生成不同的基准电压组，并且可以基于所生成的基准电压组来确定通过多条数据线DQ1至DQn接收的数据信号。
在示例实施例中，CODE可以包括关于针对多条数据线DQ1至DQn中的每条数据线的基准电压和判决反馈均衡(DFE)水平的信息，并且DQ驱动单元110可以基于与多条数据线DQ1至DQn中的每条数据线相关联的CODE来生成内部代码。内部代码可以用于DQ驱动单元110进行操作。
存储电路170可以存储为了存储装置100进行操作所需的各种信息。在一个示例中，存储电路170可以实现为一个或更多个模式寄存器(MR)。作为上述各种信息的一部分的CODE可以是存储在符合GDDR6标准的存储装置中的上面讨论过的第六模式寄存器MR6和/或第九模式寄存器MR9内的信息。例如，CODE可以包括关于针对多条数据线DQ1至DQn中的每条数据线的基准电压或判决反馈均衡(DFE)水平的信息。在示例实施例中，DFE水平可以是偏移电压，其用于基于先前确定的数据比特来调节要在当前数据确定操作中使用的基准电压或者补偿要确定的当前数据信号。
在符合GDDR6的实施例中，存储电路170可以包括模式寄存器MR6和MR9，并且存储在第六模式寄存器MR6中的第七操作码至第十一操作码可以分别指示多条数据线DQ1至DQn，而第零操作码至第六操作码可以分别指示对应的基准电压的水平。此外，存储电路170的第九模式寄存器MR9中的第七操作码至第十一操作码可以分别指示多条数据线DQ1至DQn，而第零操作码至第三操作码可以分别指示相应的DFE水平。上述信息(即，第六模式寄存器MR6和第九模式寄存器MR9内的信息)可以通过存储装置100的训练操作来决定，并且可以通过模式寄存器设置操作而存储在存储电路170中。在示例实施例中，DQ驱动单元110可以基于上述模式寄存器MR6和MR9内的信息来生成内部代码。
提供CODE的存储的其他实施例可以旨在用于不同类型的存储装置(其可能不符合GDDR6)。或者，CODE可以存储在不同的模式寄存器中，存储在模式寄存器的供应商特定区域中，或者存储在单独的存储电路中。
如上所述，根据发明构思的存储装置100可以针对多条数据线DQ1至DQn中的各条数据线来生成不同的基准电压组，并且可以基于不同的基准电压组来确定多条数据线DQ1至DQn上的数据信号。
图3是示出图1的存储系统10的操作的流程图。图4A至图4C是用于描述针对多条数据线DQ1到DQn中的每条数据线的基准电压的曲线图。将参考图3描述存储系统10的初始化操作。在示例实施例中，在初始化操作的一部分中可以决定针对多条数据线DQ1至DQn中的每条数据线的基准电压和DFE水平。图4A至图4C的曲线图示出通过每条数据线DQ接收的信号的数据眼图(data-eye)。在图4A至图4C的曲线图中，X轴表示时间，并且Y轴表示基准电压的水平。
参考图1和图3，在操作S11中，存储系统10可以执行初始化操作。例如，当存储系统10通电时，主机11和存储装置100可以根据预定方式来执行初始化操作。在初始化操作期间，主机11可以向存储装置100提供电源电压，可以执行各种初始设置操作，并且可以从存储装置100读取必要信息或者可以设置必要信息。
在操作S12中，存储系统10可以执行命令地址训练操作。例如，主机11和存储装置100可以执行命令地址训练操作，以便改善命令CMD和地址ADDR的定时裕度。在示例实施例中，可以选择性地执行或省略命令地址训练操作。
在操作S13中，存储系统10可以执行时钟校准训练操作。例如，存储装置100可以从主机11接收时钟信号CK，并且可以基于所接收的时钟信号CK来生成数据时钟信号WCK。在示例实施例中，数据时钟信号WCK的频率可以是时钟信号CK的频率的“N”倍(N是自然数)。在符合GDDR6的实施例中，时钟校准训练操作可以是WCK2CK校准训练(WCK对CK的校准)。时钟信号CK可以用于处理命令CMD和地址ADDR，并且数据时钟信号WCK可以用于处理数据。存储装置100可以执行WCK2CK校准训练操作，使得时钟信号CK的跃迁边沿和数据时钟信号WCK的跃迁边沿同步校准。
由于多条数据线DQ1至DQn的物理特性的变化，各条数据线可能最佳地按照不同电压水平提供数据。因此，可能期望针对每条数据线单独地设置用于数据信号确定的基准电压。可以执行读取和写入训练以针对多条数据线DQ1至DQn中的每条数据线确定这种最佳基准电压水平。在操作S14中，存储系统10可以执行读取训练操作。例如，主机11可以调整存储装置100的设置值(例如，从模式寄存器读取的基准电压和/或DFE水平等)，使得从存储装置100读取的数据的信号完整性或数据眼图被优化。在示例实施例中，可以对多条数据线DQ1至DQn中的每条数据线独立地执行读取训练操作。
在操作S15中，存储系统10可以执行写入训练操作。例如，主机11可以将数据发送到存储装置100，并且可以调整存储装置100的设置值(例如，从模式寄存器读取的基准电压和/或DFE水平等)，使得所发送的数据的信号完整性或数据眼图被优化。在示例实施例中，可以对多条数据线DQ1至DQn中的每条数据线独立地执行写入训练操作。在操作S11至操作S15中执行上述初始化和训练操作之后，在操作S16中，存储系统10可以执行正常操作。
在示例实施例中，在操作S14或S15中，可以决定针对多条数据线DQ1至DQn中的每条数据线的基准电压和DFE水平。例如，如图4A所示，当第一数据线DQ1的基准电压被设置为第一基准电压VREFD1时，第一数据线DQ1可以具有第一信号完整性SI1。数据眼图的上水平和下水平可以分别表示该数据线上的数据信号的平均逻辑“1”和“0”水平。如果这些水平太接近，则比特错误率会不适当地高。因此，通常期望数据眼图的开口更宽。在指定范围内改变基准电压VREFD可以改变数据线的负载并且针对数据眼图产生不同的结果。在图4A的示例中，当第一数据线DQ1的基准电压被设置为第二基准电压VREFD2或第三基准电压VREFD3时，第一数据线DQ1可能具有小于第一信号完整性SI1的第二信号完整性SI2或小于第一信号完整性SI1的第三信号完整性SI3。
信号完整性SI可以指示通过数据线DQ接收的信号的数据眼图的大小、垂直高度或宽度。也就是说，随着信号完整性SI变得更大，可以以更低的比特错误率更准确地识别数据。在所示出的示例中，当第一数据线DQ1的基准电压被设置为第一基准电压VREFD1时，第一数据线DQ1可以具有最佳的信号完整性。
参考图4B，当针对第一数据线DQ1至第三数据线DQ3中的每条数据线的基准电压被设置为第一基准电压VREFD1时，第一数据线DQ1至第三数据线DQ3可以分别具有第一信号完整性SI1至第三信号完整性SI3。原因是第一数据线DQ1至第三数据线DQ3的物理特性彼此不同。也就是说，即使数据线的基准电压相同，由于这些数据线的位置或物理特性，这些数据线也可以具有不同的信号完整性。也就是说，当针对第一数据线DQ1至第三数据线DQ3中的每条数据线的基准电压被设置为第一基准电压VREFD1时，第一数据线DQ1可能具有最佳信号完整性，但是第二数据线DQ2和第三数据线DQ3可能不具有最佳信号完整性。例如，特性的变化可能导致在数据线之间逻辑电压水平波动，导致在对输入数据进行采样以确定比特值时比特错误的增加。这种比特错误在通过高速串行数据总线(例如，大于1GHz)访问的DRAM装置中可能特别地明显，该高速串行数据总线以相对低的逻辑电压操作以节省功率。
参考图4C，第一数据线DQ1的基准电压可以设置为第一基准电压VREFD1，第二数据线DQ2的基准电压可以设置为第二基准电压VREFD2，并且第三数据线DQ3的基准电压可以设置为第三基准电压VREFD3。在这种情况下，第一数据线DQ1至第三数据线DQ3中的每条数据线可以具有最佳信号完整性。也就是说，通过不同地设置第一数据线DQ1至第三数据线DQ3的相应基准电压，每条数据线可以具有最佳信号完整性。
可以通过操作S14或操作S15(即，读取训练操作或写入训练操作)来决定每条数据线的上述基准电压，并且可以将关于每条数据线的基准电压的信息存储在存储电路170中作为CODE的一部分。
尽管未在图3至图4C中示出，但是在操作S14或操作S15(即，读取训练操作或写入训练操作)中，还可以以类似的方式决定DFE水平，并且可以将关于DFE水平的信息存储在存储电路170中作为CODE的另一部分。
图5是示出图2的存储装置100的操作的流程图。参考图2和图5，在操作S110中，存储装置100可以执行训练操作以针对每条数据线DQ决定基准电压VREFD和DFE水平。例如，如在参考图3至图4C给出的描述中那样，存储装置100可以针对每条数据线DQ决定基准电压VREFD和DFE水平。可以将所确定的信息存储在存储电路170中作为CODE。
在操作S120中，存储装置100可以基于基准电压VREFD和DFE水平，生成包括上基准电压VREFD_p和下基准电压VREFD_n的基准电压组。在示例实施例中，上基准电压VREFD_p的水平可以是与基准电压VREFD和DFE水平的和(VREFD+DFE)对应的水平，而下基准电压VREFD_n的水平可以是与基准电压VREFD和DFE水平的差(VREFD-DFE)对应的水平。
在操作S130中，存储装置100可以基于包括上基准电压VREFD_p和下基准电压VREFD_n的基准电压组，对通过每条数据线DQ输入的数据DIN进行采样。例如，存储装置100可以基于上基准电压VREFD_p或下基准电压VREFD_n中的所选择的一个，确定通过每条数据线DQ输入的比特流信号的任何给定数据比特。
图6是示出图2的DQ驱动单元110的示例的框图。为简洁起见，下面将DQ驱动单元110描述为确定输入数据DIN的接收器。DQ驱动单元110还可以包括控制每条数据线DQ的发送器，以便将数据发送到外部装置(例如，主机11)；并且发送操作可以类似于下面讨论的接收操作。
参考图2和图6，DQ驱动单元110可以包括多个数据线驱动器111-1至111-n(下文中称为“DQ驱动器”)。多个DQ驱动器111-1至111-n可以分别通过多条数据线DQ1至DQn来接收输入数据DIN1至DINn。例如，第一DQ驱动器111-1可以通过第一数据线DQ1来接收第一输入数据DIN1，并且第二DQ驱动器111-2可以通过第二数据线DQ2来接收第二输入数据DIN2。同样地，第三DQ驱动器111-3至第n DQ驱动器111-n可以分别通过第三数据线DQ3至第n数据线DQn来接收第三输入数据DIN3至第n输入数据DINn。
多个DQ驱动器111-1至111-n可以分别从存储电路170接收多个代码CODE1至CODEn，并且可以分别基于所接收的代码CODE1至CODEn来生成基准电压组。例如，第一DQ驱动器111-1可以从存储电路170接收第一代码CODE1，并且可以基于所接收的第一代码CODE1来生成基准电压组。第二DQ驱动器111-2可以从存储电路170接收第二代码CODE2，并且可以基于所接收的第二代码CODE2来生成基准电压组。同样地，第三DQ驱动器111-3至第n DQ驱动器111-n可以分别从存储电路170接收第三代码CODE3至第n代码CODEn，并且可以分别基于所接收的第三代码CODE3至第n代码CODEn来生成基准电压组。
在这种情况下，在第一DQ驱动器111-1至第n DQ驱动器111-n中生成的基准电压组可以彼此不同。或者，在第一DQ驱动器111-1至第n DQ驱动器111-n中的至少一个DQ驱动器中生成的基准电压组可以与在剩余DQ驱动器中生成的基准电压组不同。
多个DQ驱动器111-1至111-n可以分别基于所生成的基准电压，对通过多条数据线DQ1至DQn输入的多个输入数据DIN1至DINn进行采样，并且可以识别出第一数据D1至第n数据Dn作为采样结果。例如，第一DQ驱动器111-1可以基于所生成的基准电压来对第一输入数据DIN1进行采样，并且可以输出第一数据D1作为采样结果。第二DQ驱动器111-2可以基于所生成的基准电压对第二输入数据DIN2进行采样，并且可以输出第二数据D2作为采样结果。同样地，第三DQ驱动器111-3至第n DQ驱动器111-n可以分别基于所生成的基准电压来对第三输入数据DIN3至第n输入数据DINn进行采样，并且可以分别输出第三数据D3至第n数据Dn作为采样结果。
如上所述，DQ驱动单元110可以针对多条数据线DQ1至DQn，通过使用不同的基准电压来对输入数据DIN进行采样。因此，由于可获得针对多条数据线DQ1至DQn中的每条数据线的最佳信号完整性，所以改善了输入数据DIN的完整性并且可以降低比特错误率。
图7是示出图6的第一DQ驱动器111-1的示例配置的框图。需要注意的是，相同的配置可以用于其他DQ驱动器111-2至111-n中任一个。
第一DQ驱动器111-1可以包括基准电压生成器1111和采样器1112。基准电压生成器1111可以生成第一上基准电压VREFD1_p和第一下基准电压VREFD1_n。例如，基准电压生成器1111可以包括电阻梯1111a、加法器1111b、第一译码单元1111c、上基准电压选择器1111d、减法器1111e、第二译码单元1111f和下基准电压选择器1111g。
电阻梯1111a可以包括串联或并联连接的多个电阻器。电阻梯1111a可以对施加到其上的电源电压VDDQ进行分压以生成各种电压。电阻梯1111a可以同时将第一上基准电压VREFD1_p和第一下基准电压VREFD1_n分别提供给上基准电压选择器1111d和下基准电压选择器1111g。
加法器1111b可以被配置为接收第一代码CODE1，并将包括在所接收的第一代码CODE1中的第一基准电压VREFD1和第一DFE水平相加。例如，如上所述，第一代码CODE1可以在读取训练操作或写入训练操作中被决定，并且可以包括与第一数据线DQ1相关联的表示第一基准电压VREFD1的第一比特序列和表示第一DFE水平的第二比特序列。加法器1111b可以将第一基准电压VREFD1和第一DFE水平相加(即，VREFD1+DFE1)，并且可以以数字代码的形式输出加法结果。
第一译码单元1111c可以对来自加法器1111b的加法结果进行译码。上基准电压选择器1111d可以基于第一译码单元1111c的译码结果，输出来自电阻梯1111a的多个电压之一作为第一上基准电压VREFD1_p。
减法器1111e可以被配置为接收第一代码CODE1，并对包括在所接收的第一代码CODE1中的第一基准电压VREFD1和第一DFE水平执行减法运算。例如，如上所述，第一代码CODE1可以在读取训练操作或写入训练操作中被决定，并且可以包括与第一数据线DQ1相关联的分别表示第一基准电压VREFD1和第一DFE水平的比特序列。减法器1111e可以从第一基准电压VREFD1中减去第一DFE水平(即，VREFD1-DFE1)，并且可以以数字代码的形式输出减法结果。
第二译码单元1111f可以对来自减法器1111e的减法结果进行译码。下基准电压选择器1111g可以基于第二译码单元1111f的译码结果，输出来自电阻梯1111a的多个电压之一作为第一下基准电压VREFD1_n。
如上所述，基准电压生成器1111可以基于第一代码CODE1来生成第一上基准电压VREFD1_p和第一下基准电压VREFD1_n。这里，第一上基准电压VREFD1_p可以是第一基准电压VREFD1与第一DFE水平之和(即，VREFD1+DFE1)，而第一下基准电压VREFD1_n可以是第一基准电压VREFD1与第一DFE水平之差(即，VREFD1-DFE1)。
采样器1112可以基于第一上基准电压VREFD1_p(针对比特流中的一些比特)和第一下基准电压VREFD1_n(针对比特流中的其他比特)，对通过第一数据线DQ1接收的第一输入数据DIN1(比特流)进行采样，并且可以输出第一数据D1作为采样结果。具体地，可以提供从采样器1112的输出端回到采样器1112的内部选择电路的反馈路径FP。根据用于减少符号间干扰的DFE方案，当第一数据D1的先前比特值被确定为“1”时，内部选择电路使得采样器1112通过将第一输入数据DIN1的当前比特的电压水平与第一上基准电压VREFD1_p进行比较来对该当前比特进行采样。当第一数据D1的先前比特值被确定为“0”时，内部选择电路使得采样器1112通过将第一输入数据DIN1的当前比特的电压水平与第一下基准电压VREFD1_n进行比较来对该当前比特进行采样。该技术可以有效地用作减少比特错误的过滤机制。图8示意性地示出示例采样器1112，其可以包括比较器1112b和复用器1112a。比较器1112b可以将第一上基准电压VREFD1_p和第一下基准电压VREFD1_n之一与第一输入数据DIN1进行比较，并且可以输出第一数据D1作为采样结果。
详细地，在第一输入数据DIN1中，假设比特“1”是对应于高水平的信号而比特“0”是对应于低水平的信号。当第一数据线DQ1上的信号的电压高于第一上基准电压VREFD1_p和第一下基准电压VREFD1_n之一时，比较器1112b可以输出比特“1”作为第一数据D1，而当第一数据线DQ1上的信号的电压低于第一上基准电压VREFD1_p和第一下基准电压VREFD1_n之一时，比较器1112b可以输出比特“0”作为第一数据D1。
复用器1112a可以根据选择信号SEL来选择第一上基准电压VREFD1_p和第一下基准电压VREFD1_n之一，并且可以将所选择的基准电压提供给比较器1112b。在示例实施例中，可以从反馈路径FP或联接到反馈路径FP的缓冲电路(未示出)提供选择信号SEL。也就是说，选择信号SEL可以基于比较器1112b的先前的输出信号。例如，当输出比特“1”作为第一数据D1时，可以选择第一上基准电压VREFD1_p以确定下一个数据比特；当输出比特“0”作为第一数据D1时，可以选择第一下基准电压VREFD1_n以确定下一个数据比特。由于这个原因，即使对应于通过第一数据线DQ1接收的第一输入数据DIN1的信号没有完全摆动(由于符号间干扰)，由于基于先前确定的比特值而选择第一上基准电压VREFD1_p和第一下基准电压VREFD1_n之一，也可以以令人满意的低比特错误率来确定数据。更具体地，如果先前数据比特是“1”，则ISI倾向于增大当前数据比特的电压，因此，基准电压增大到VREFD1_p导致比特错误减少。相反地，如果先前数据比特是“0”，则ISI倾向于减小当前数据比特的电压，从而基准电压减小到VREFD1_n可以减少比特错误的发生。
如上所述，根据发明构思的DQ驱动器可以基于通过读取训练操作或写入训练操作决定的基准电压和DFE水平，针对多条数据线中的每条数据线单独地生成上基准电压和下基准电压，并且可以基于所生成的针对相应的数据线的上基准电压和下基准电压，确定通过该数据线接收的输入数据，从而改善数据的完整性。此外，基于CODE1同时提供上基准电压VREFD1_p和下基准电压VREFD1_n可以允许对反馈路径FP中的输出数据D1的更快响应，并且因此，与基于输出数据D1从电阻梯生成单个经DFE调节的基准电压的常规方法相比，可以降低比特错误率。
在示例实施例中，在多个DQ驱动器111-1至111-n中生成的相应的上基准电压可以彼此不同，并且在多个DQ驱动器111-1至111-n中生成的相应的下基准电压可以彼此不同。也就是说，通过针对多条数据线DQ1至DQn不同地设置基准电压(即，上基准电压和下基准电压、或基准电压和DFE水平)，可以针对多条数据线DQ1至DQn中的每条数据线确保数据的完整性。
图9是示出图6的第一DQ驱动器111-1的另一示例的框图。所示配置可以同样用于其他DQ驱动器111-2至111-n中的任何一个。图10是示出图9的示例采样器1113’的框图。参考图9和图10，第一DQ驱动器111’-1可以包括基准电压生成器1111’、DFE水平生成器1112’和采样器1113’。基准电压生成器1111’可以接收第一代码CODE1，并且可以基于所接收的第一代码CODE1来生成第一基准电压VREFD1。DFE水平生成器1112’可以接收第一代码CODE1，并且可以基于所接收的第一代码CODE1来生成第一DFE正水平DFE1_p和第一DFE负水平DFE1_n。在示例实施例中，第一DFE正水平DFE1_p可以是正值，并且第一DFE负水平DFE1_n可以是负值。这里需要注意的是，第一DFE正水平DFE1_p和第一DFE负水平DFE1_n可以一起构成基准电压组的另一示例。
采样器1113’可以基于第一基准电压VREFD1、第一DFE正水平DFE1_p和第一DFE负水平DFE1_n，对通过第一数据线DQ1接收的第一输入数据DIN1进行采样，并且可以输出第一数据D1作为采样结果。例如，如图10所示，采样器1113’可以包括第一子采样器1113a’、第二子采样器1113b’和复用器1113c’。
第一子采样器1113a’可以基于第一基准电压VREFD1和第一DFE正水平DFE1_p，对通过第一数据线DQ1接收的第一输入数据DIN1进行采样。第二子采样器1113b’可以基于第一基准电压VREFD1和第一DFE负水平DFE1_n，对通过第一数据线DQ1接收的第一输入数据DIN1进行采样。
复用器1113c’可以根据选择信号SEL来选择第一子采样器1113a’的输出和第二子采样器1113b’的输出之一，并且可以输出所选择的输出作为第一数据D1。在示例实施例中，可以根据第一数据D1的值或水平来决定选择信号SEL。如在以上描述中那样，当当前确定的第一数据D1是比特“1”(即，处于高水平)时，在下一比特确定操作中，可以决定选择信号SEL以使得选择第一子采样器1113a’的输出。相反地，当当前确定的第一数据D1是比特“0”(即，处于低水平)时，在下一比特确定操作中，可以决定选择信号SEL以使得选择第二子采样器1113b’的输出。
如上所述，多个DQ驱动器可以分别针对多条数据线生成不同的基准电压，并且可以分别基于所生成的基准电压对输入数据进行采样。因此，可以获得针对多条数据线DQ1至DQn中的每条数据线的最佳的数据完整性。
图11是示出示例DQ驱动器111”的框图。下面将DQ驱动器111”解释为图6的第一DQ驱动器111-1的示例，但是该配置可以用于DQ驱动器111-1至111-n中的任何一个。
DQ驱动器111”可以包括代码生成器1113”、基准电压生成器1111”和采样器1112”。代码生成器1113”可以从存储电路170接收相关代码(即，第一代码CODE1)，并且可以基于所接收的第一代码CODE1来生成第一内部代码CD1_int。例如，第一代码CODE1可以包括：指示针对第一数据线DQ1的基准电压信息的第一子代码CD1；以及指示针对第一数据线DQ1的DFE水平的第二子代码CD2。代码生成器1113”可以将包括在第一代码CODE1中的第一子代码CD1和第二子代码CD2组合，以生成第一内部代码CD1_int。
第一内部代码CD1_int可以包括：通过将第一子代码CD1和第二子代码CD2相加而获得的加法代码；以及通过从第一子代码CD1中减去第二子代码CD2而获得的减法代码。在示例实施例中，第一子代码CD1可以是存储在模式寄存器MR6中的代码(在GDDR6标准中规定)，并且第二子代码CD2可以是存储在模式寄存器MR9中的代码。在这种情况下，第一内部代码CD1_int的一部分可以表示在模式寄存器MR6和MR9中表示的电压相加，而第一内部代码CD1_int的另一部分可以表示从模式寄存器MR6中的代码表示的电压减去模式寄存器MR9中的代码表示的电压。
基准电压生成器1111”可以基于第一内部代码CD1_int来生成第一基准电压组(VREFD1_p，VREFD1_n)。采样器1112”可以基于第一基准电压组(VREFD1_p，VREFD1_n)来确定通过第一数据线DQ1接收的第一输入数据DIN1。
图12是用于描述使用图11的第一DQ驱动器111”的存储装置100的操作的流程图。参考图11和图12，在操作S210中，存储装置100可以执行训练操作以针对每条数据线DQ决定第一子代码CD1和第二子代码CD2。例如，如上所述，存储装置100可以通过读取训练操作或写入训练操作，生成指示关于每条数据线DQ的基准电压的信息的第一子代码CD1以及指示关于每条数据线DQ的DFE水平的信息的第二子代码CD2。在示例实施例中，如上所述，各数据线DQ的相应的第一子代码CD1可以彼此不同，并且各数据线DQ的相应的第二子代码CD2可以彼此不同。
在操作S220中，存储装置100可以基于针对每条数据线DQ的第一子代码CD1和第二子代码CD2来生成内部代码CD_int。例如，存储装置100可以基于针对每条数据线DQ的第一子代码CD1和第二子代码CD2，针对每条数据线DQ不同地生成内部代码CD_int。
在操作S230中，存储装置100可以基于内部代码CD_int来确定通过每条数据线DQ接收的数据。例如，如上所述，存储装置100可以基于内部代码CD_int针对每条数据线DQ生成基准电压组，并且可以基于所生成的基准电压组来确定通过每条数据线接收的数据。
如上所述，根据发明构思的实施例的存储装置可以基于不同的代码针对每条数据线DQ生成内部代码，并且可以基于所生成的内部代码来确定数据。
图13是示出根据发明构思的实施例的示例DQ驱动单元210的框图。在该示例中，DQ驱动单元210可以包括第一DQ驱动器DRV1至第十六DQ驱动器DRV16。第一DQ驱动器DRV1至第十六DQ驱动器DRV16中的每个DQ驱动器可以包括参考图7至图10描述的组件。例如，DQ1驱动器111-1可以是DQ驱动器DRV1的示例；DQ2驱动器111-2可以是DQ驱动器DRV2的示例；等等。如上所述，第一DQ驱动器DRV1至第十六DQ驱动器DRV16可以分别与多条数据线(例如，DQ1至DQ16)连接，并且可以被配置为分别控制多条数据线(例如，DQ1至DQ16)。
第一DQ驱动器DRV1至第十六DQ驱动器DRV16可以从存储电路270分别接收第一代码CODE1至第十六代码CODE16。第一DQ驱动器DRV1至第十六DQ驱动器DRV16中的每个DQ驱动器可以基于所接收的代码来生成基准电压、DFE水平、上基准电压和/或下基准电压。在这种情况下，根据相应的数据线的特性，所生成的电压可能具有不同的水平。例如，第一DQ驱动器DRV1至第十六DQ驱动器DRV16中的每个DQ驱动器可以包括基准电压生成器和代码生成器。在第一DQ驱动器DRV1至第十六DQ驱动器DRV16中的每个DQ驱动器中，代码生成器可以接收相应的代码并且可以基于所接收的代码来生成内部代码。在第一DQ驱动器DRV1至第十六DQ驱动器DRV16中的每个DQ驱动器中，基准电压生成器可以基于所生成的内部代码来生成基准电压组。例如，第一DQ驱动器DRV1的“VREFD生成器”可以生成第一基准电压组，而第十三驱动器DRV13的“VRFED生成器”可以生成与第一基准电压组不同的第十三基准电压组。
或者，可以对第一DQ驱动器DRV1至第十六DQ驱动器DRV16进行分组，其中每个组从存储电路270接收公共代码，并且同一组内的每个DQ驱动器可以基于该公共代码来生成相同的基准电压。例如，第一DQ驱动器DRV1和第二DQ驱动器DRV2可以构成第一组G11。第三DQ驱动器DRV3和第四DQ驱动器DRV4可以构成第二组G12。同样地，剩余的DQ驱动器可以以2个DQ驱动器为单位进行分组。在这种情况下，可以将多个代码CODE_G11至CODE_G18分别提供给多个组G11至G18。
或者，第一DQ驱动器DRV1至第四DQ驱动器DRV4可以构成第一组G21。同样地，剩余的DQ驱动器可以以4个DQ驱动器为单位进行分组。在这种情况下，可以将多个代码CODE_G21至CODE_G24分别提供给多个组G21至G24。属于同一组的每个DQ驱动器可以通过使用相同的代码来生成基准电压、DFE水平、上基准电压和/或下基准电压。
也就是说，多个DQ驱动器DRV1至DRV16可以以2N或2N+1(N是自然数)个DQ驱动器为单位进行分组，并且属于同一组的每个DQ驱动器可以通过使用相同的代码来生成基准电压、DFE水平、上基准电压和/或下基准电压。
尽管在图13中示出了第一DQ驱动器DRV1至第十六DQ驱动器DRV16，但是DQ驱动器的数量可以随着与主机连接的数据线的数量而变化。此外，DQ驱动器可以以其他方式进行分组。例如，物理上相邻的DQ驱动器可以属于同一组。也就是说，可以基于相邻性标准对DQ驱动器进行分组。
在图1至图13的上述实施例中，已经描述了用于将输入数据写入存储装置100的DQ驱动单元的数据接收操作。为了将从存储装置100读取的数据发送到诸如主机11的外部装置，DQ驱动单元的多个DQ驱动器可以分别控制多条数据线。在这种情况下，多个DQ驱动器可以分别通过使用不同的DFE水平来控制多条数据线。
图14是示出可以应用根据发明构思的存储装置的图形系统1000的框图。图形系统1000可以包括图形处理器1100和多个DRAM装置1210-1至1210-i。图形处理器1100可以被配置为执行用于处理图像信息的各种操作。图形处理器1100可以分别通过多个通道CH1至CHi与多个DRAM装置1210-1至1210-i连接。在示例实施例中，多个通道CH1至CHi中的每个通道可以是基于图形双倍数据速率(GDDR)接口(诸如符合GDDR6的接口)的通信通道。
多个DRAM装置1210-1至1210-i中的每个DRAM装置可以包括参考图1至图13描述的存储装置100。也就是说，多个DRAM装置1210-1至1210-i中的每个DRAM装置可以包括存储单元阵列120，并且可以针对多条数据线基于不同的基准电压来确定数据。
图15是示出可以应用根据发明构思的存储装置的存储模块2000的框图。存储模块2000可以是存储系统，其可以包括寄存时钟驱动器(RCD)2100、多个DRAM装置2210至2290以及多个数据缓冲器DB。
RCD 2100可以从外部装置(例如，主机或存储控制器)接收命令/地址CA和时钟信号CK。基于所接收的信号，RCD 2100可以将命令/地址CA发送到多个DRAM装置2210至2290，并且可以控制多个数据缓冲器DB。
多个DRAM装置2210至2290可以分别通过存储器数据线MDQ与多个数据缓冲器DB连接。在示例实施例中，多个DRAM装置2210至2290中的每个DRAM装置可以包括参考图1至图11描述的存储单元阵列120和DQ驱动单元110。也就是说，多个DRAM装置2210至2290中的每个DRAM装置可以针对相关的存储器数据线MDQ，基于不同的基准电压来确定或发送数据。
多个数据缓冲器DB可以分别通过多条数据线DQ向/从外部装置(例如，主机或存储控制器)发送/接收数据。
在示例实施例中，图15中所示的存储模块2000可以具有低负载双列直插式存储模块(LRDIMM)的形态因数。在其他实施例中，图15中所示的存储模块2000可以具有其中不包括多个数据缓冲器DB的寄存DIMM(RDIMM)的形态因数。
图16是示出可以应用根据发明构思的存储装置的计算系统3000的框图。计算系统3000可以包括下列之一：计算机、便携式计算机、超级移动个人计算机(UMPC)、工作站、服务器计算机、上网本、个人数字助理(PDA)、网络平板计算机、无线电话机、移动电话机、智能手机、数码相机、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送或接收信息的装置、可穿戴装置或包括在家庭网络中的各种电子装置。
计算系统3000可以包括处理器3100、存储模块3200、芯片组3300、图形处理单元(GPU)(或图形模块)3400、输入/输出(I/O)装置3500和存储装置3600。处理器3100可以执行计算系统3000的总体操作。处理器3100可以执行计算系统3000中的各种操作。
存储模块3200可以直接与处理器3100连接。例如，存储模块3200可以具有双列直插式存储模块(DIMM)的形式，并且存储模块3200可以安装在与处理器3100直接连接的DIMM插槽中，并且可以与处理器3100通信。在示例实施例中，存储模块3200可以包括参考图1至图13描述的任何存储装置。也就是说，存储模块3200可以基于不同的基准电压和/或不同的基准电压组来分别控制多条数据线DQ。
芯片组3300可以电连接到处理器3100并且可以在处理器3100的控制下控制计算系统3000的硬件。例如，芯片组3300可以通过主总线与GPU 3400、输入/输出装置3500和存储装置3600中的每个连接，并且可以对主总线执行桥接操作。
GPU 3400可以执行一系列算术运算以输出计算系统3000的图像数据。在示例实施例中，GPU 3400可以以片上系统的形式嵌入在处理器3100中。在示例实施例中，GPU 3400可以包括参考图1至图13描述的任何存储装置。也就是说，GPU 3400中包括的存储装置可以基于不同的基准电压和/或不同的基准电压组来分别控制多条数据线DQ。
输入/输出装置3500可以包括各种装置，其使得可以向计算系统3000输入数据或指令或者将数据输出到外部装置。存储装置3600可以用作计算系统3000的大容量存储介质。存储装置3600可以包括大容量存储介质，诸如硬盘驱动器(HDD)、固态硬盘(SSD)、存储卡和记忆棒。
如上所述，根据发明构思的存储装置可以通过多条数据线与外部装置(例如，主机或存储控制器)交换数据。在这种情况下，存储装置可以基于不同的基准电压分别控制多条数据线DQ。因此，由于确保了针对每条数据线的最佳数据完整性，因此提供了具有改善的可靠性的存储装置。
根据发明构思，存储装置可以基于不同的基准电压来分别控制多条数据线。因此，由于确保了针对每条数据线的最佳数据完整性或数据眼图，所以提供了具有改善的可靠性的存储装置及其操作方法。存储装置可以基于不同的基准电压组来分别控制多条数据线DQ，其中每组包含同时提供的多个电压，并且其中输入数据流中的每个符号的值可以基于多个电压中所选择的一个电压来确定。当结合诸如DFE的噪声/错误减少方案使用多个电压之一时，可以实现快速的响应时间，这可以导致比特错误率降低。
如前所述，在本文中使用诸如“块”、“单元”、“模块”、“驱动器”等术语描述的执行特定功能或包括特定功能的元件使用硬件电路实现。任何这样的元件也可以称为“电路”、“电路系统”等。例如，如上所述的驱动器、数据线驱动单元、生成器、采样器、选择器、译码器、加法器或减法器也可以互换地分别称为驱动器电路、数据线驱动电路、生成器电路、采样器电路、选择器电路、译码器电路、加法器电路和减法器电路。
尽管已经参考发明构思的示例性实施例描述了发明构思，但是对于本领域的普通技术人员显而易见的是，在不脱离如所附权利要求中阐述的发明构思的精神和范围的情况下，可以对其进行各种改变和修改。

Claims (23)

1.一种存储装置的操作方法，所述存储装置被配置为通过多条数据线从外部装置接收数据，所述操作方法包括：
基于第一代码和第二代码来生成第一内部代码，其中所述第一代码包括与所述多条数据线中的第一数据线相关联的第一基准电压的信息，并且所述第二代码包括关于与所述第一数据线相关联的第一判决反馈均衡DFE水平的信息；
基于第三代码和第四代码来生成第二内部代码，其中所述第三代码包括与所述多条数据线中的第二数据线相关联的第二基准电压的信息，并且所述第四代码包括关于与所述第二数据线相关联的第二DFE水平的信息；
分别基于所述第一内部代码和所述第二内部代码来生成第一基准电压组和第二基准电压组；以及
基于所述第一基准电压组来对施加到所述第一数据线上的第一输入数据进行采样，并且基于所述第二基准电压组来对施加到所述第二数据线上的第二输入数据进行采样。
2.根据权利要求1所述的操作方法，其中：
所述第一基准电压组包括第一上基准电压和第一下基准电压，所述第一上基准电压等于所述第一基准电压与所述第一DFE水平之和，所述第一下基准电压等于所述第一基准电压减去所述第一DFE水平；以及
所述第二基准电压组包括第二上基准电压和第二下基准电压，所述第二上基准电压等于所述第二基准电压与第二DFE水平之和，并且所述第二下基准电压等于所述第二基准电压减去所述第二DFE水平。
3.根据权利要求2所述的操作方法，其中，对所述第一输入数据的所述采样包括：
同时将所述第一上基准电压和所述第一下基准电压作为输入施加到复用器；
将选择信号施加到所述复用器以选择所述第一上基准电压或所述第一下基准电压；
将所述第一上基准电压和所述第一下基准电压中的所选择的一个输出到比较器的第一输入端；以及
在所述比较器的第二输入端接收所述第一输入数据，并在采样点输出比较结果，所述比较结果表示在所述采样点所述第一输入数据的比特值。
4.根据权利要求1所述的操作方法，其中，所述第一内部代码和所述第一基准电压组是由与所述第一数据线相关联的第一数据线驱动器电路，基于由所述第一数据线驱动器电路获得的所述第一代码和所述第二代码而生成的，所述操作方法还包括：
将与至少一个另外的数据线相关联的至少一个另外的数据线驱动器电路与所述第一数据线驱动器电路分为一组，并且由所述至少一个另外的数据线驱动器电路获得所述第一代码和所述第二代码，
其中，所述至少一个另外的数据线驱动器电路基于所述第一代码和所述第二代码，生成与由所述第一数据线驱动器电路生成的所述第一基准电压组相同的第一基准电压组，并且通过使用所述相同的第一基准电压组对另外的输入数据进行采样，确定所述另外的输入数据的比特值。
5.根据权利要求4所述的操作方法，其中，所述第一数据线驱动器电路和所述至少一个另外的数据线驱动器电路基于其间的物理邻接标准被分组。
6.根据权利要求1所述的操作方法，其中，所述第一基准电压的电平和所述第二基准电压的电平彼此不同，并且所述第一DFE水平和所述第二DFE水平彼此不同。
7.根据权利要求1所述的操作方法，其中，所述第一代码至所述第四代码存储在所述存储装置的至少一个模式寄存器中。
8.根据权利要求7所述的操作方法，其中，在所述存储装置的训练操作中将所述第一代码至所述第四代码中的每个代码存储在所述至少一个模式寄存器中。
9.根据权利要求1所述的操作方法，其中，所述存储装置基于图形双倍数据速率GDDR接口与所述外部装置通信。
10.一种存储系统，包括：
多个存储装置，每个所述存储装置包括：
存储单元阵列；以及
数据线驱动器单元，所述数据线驱动器单元被配置为经由第一数据线接收第一输入数据并经由第二数据线接收第二输入数据，
其中，所述数据线驱动器单元包括：
第一数据线驱动器电路，所述第一数据线驱动器电路被配置为基于与所述第一数据线相关联的第一代码和第二代码来生成第一基准电压组，并基于所述第一基准电压组来确定通过所述第一数据线接收的所述第一输入数据的比特值，所述第一代码包括与所述第一数据线相关联的第一基准电压的信息，所述第二代码包括与所述第一数据线相关联的第一判决反馈均衡DFE水平的信息；以及
第二数据线驱动器电路，所述第二数据线驱动器电路被配置为基于与所述第二数据线相关联的第三代码和第四代码来生成第二基准电压组，并基于所述第二基准电压组来确定通过所述第二数据线接收的所述第二输入数据的比特值，所述第三代码包括与所述第二数据线相关联的第二基准电压的信息，并且所述第四代码包括与所述第二数据线相关联的第二DFE水平的信息。
11.根据权利要求10所述的存储系统，其中，所述第一基准电压的电平和所述第二基准电压的电平彼此不同，并且所述第一DFE水平和所述第二DFE水平彼此不同。
12.根据权利要求10所述的存储系统，其中，每个所述存储装置还包括：
至少一个模式寄存器，所述至少一个模式寄存器被配置为存储所述第一代码至所述第四代码。
13.根据权利要求12所述的存储系统，其中，对于每个所述存储装置，在该存储装置的训练操作中将所述第一代码至所述第四代码存储在所述至少一个模式寄存器中。
14.根据权利要求10所述的存储系统，其中，所述第一数据线驱动器电路包括：
加法器电路，所述加法器电路将所述第一代码和所述第二代码相加以生成用于第一上基准电压的第一子代码；
第一译码器电路，所述第一译码器电路被配置为对所述第一子代码进行译码；
上基准电压选择器电路，所述上基准电压选择器电路被配置为基于所述第一译码器电路的译码结果来输出所述第一上基准电压；
减法器电路，所述减法器电路对所述第一代码和所述第二代码执行减法运算以生成用于第一下基准电压的第二子代码；
第二译码器电路，所述第二译码器电路被配置为对所述第二子代码进行译码；以及
下基准电压选择器电路，所述下基准电压选择器电路被配置为基于所述第二译码器电路的译码结果来输出所述第一下基准电压。
15.根据权利要求14所述的存储系统，其中，所述第一数据线驱动器电路还包括联接到所述上基准电压选择器电路和所述下基准电压选择器电路中的每个的电阻梯，其中所述电阻梯同时提供所述第一上基准电压和所述第一下基准电压。
16.根据权利要求10所述的存储系统，其中，所述数据线驱动器单元还包括至少一个第三数据线驱动器电路，所述至少一个第三数据线驱动器电路与接收第三输入数据的至少一个第三数据线相关联，并与所述第一数据线驱动器电路被分为一组以接收相同的所述第一代码和所述第二代码，
其中，所述至少一个第三数据线驱动器电路与所述第一数据线驱动器电路生成相同的所述第一基准电压组，并通过使用相同的所述第一基准电压组对所述第三输入数据进行采样，确定所述第三输入数据的比特值。
17.根据权利要求10所述的存储系统，其中：
每个所述存储装置是动态随机存取存储器DRAM装置；以及
所述存储系统还包括寄存时钟驱动器RCD，所述RCD被配置为将由其接收的命令/地址信号发送到每个所述DRAM装置。
18.根据权利要求10所述的存储系统，其中：
所述第一数据线驱动器电路包括生成所述第一基准电压的基准电压生成器、DFE生成器电路和采样器电路，其中，所述DFE生成器电路基于所述第一DFE水平的信息来输出第一DFE正水平和第一DFE负水平，并且所述第一基准电压组包括所述第一基准电压、所述第一DFE正水平和第一DFE负水平；以及
所述采样器电路基于所述第一输入数据与或者所述第一基准电压与所述第一DFE正水平之和或者所述第一基准电压与所述第一DFE负水平之和的比较，对所述第一输入数据进行采样以确定其比特值。
19.根据权利要求18所述的存储系统，其中，所述采样器电路包括各自接收所述第一输入数据的第一子采样器电路和第二子采样器电路，所述第一子采样器电路被配置为基于所述第一基准电压与所述第一DFE正水平之和来对所述第一输入数据进行采样，而所述第二子采样器电路被配置为基于所述第一基准电压与所述第一DFE负水平之和来对所述第一输入数据进行采样。
20.一种存储装置，包括：
多个存储单元；以及
数据线驱动器电路，所述数据线驱动器电路被配置为：
基于第一代码和第二代码来生成第一基准电压组；
基于所述第一基准电压组来确定通过第一数据线输入的第一输入数据的比特值；
基于第三代码和第四代码来生成第二基准电压组；以及
基于所述第二基准电压组来确定通过第二数据线输入的第二输入数据的比特值，
其中，所述第一代码包括与所述第一数据线相关联的第一基准电压的信息，所述第二代码包括与所述第一数据线相关联的第一判决反馈均衡DFE水平的信息，所述第三代码包括与所述第二数据线相关联的第二基准电压的信息，并且所述第四代码包括与所述第二数据线相关联的第二DFE水平的信息。
21.根据权利要求20所述的存储装置，还包括：
至少一个模式寄存器，所述至少一个模式寄存器被配置为存储所述第一代码至所述第四代码。
22.根据权利要求20所述的存储装置，其中：
所述第一基准电压组与所述第二基准电压组不同；以及
所述多个存储单元是动态随机存取存储器DRAM单元。
23.根据权利要求20所述的存储装置，其中：
所述数据线驱动器电路包括生成所述第一基准电压的基准电压生成器、DFE生成器电路和采样器电路，其中，
所述DFE生成器基于所述第一DFE水平的信息来输出第一DFE正水平和第一DFE负水平，并且所述第一基准电压组包括所述第一基准电压、所述第一DFE正水平和所述第一DFE负水平；以及
所述采样器电路基于所述第一输入数据与或者i)所述第一基准电压与所述第一DFE正水平之和或者ii)所述第一基准电压与所述第一DFE负水平之和的比较，对所述第一输入数据进行采样以确定其比特值。
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