KR20160092205A - 데이터 핀 기준전압 생성회로 및 이를 포함하는 반도체 장치 - Google Patents

데이터 핀 기준전압 생성회로 및 이를 포함하는 반도체 장치 Download PDF

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Abstract

본 발명에 따른 데이터 핀 기준전압 생성회로는 증폭 활성화 신호에 응답하여, 기설정된 시간 동안 데이터 핀을 통하여 수신된 입력신호와 기준전압의 차이를 누적하여 저장하는 전압 차 저장부, 전압 차 저장부에 저장된 전압 차에 기초하여 전압 생성 코드를 생성하는 코드 생성기, 및 전압 생성 코드에 기초하여 기준전압을 갱신하여 생성하는 기준전압 생성기를 포함한다.

Description

데이터 핀 기준전압 생성회로 및 이를 포함하는 반도체 장치{Reference voltage generating circuit per a data pin and semiconductor device including the same}
본 발명은 데이터 핀 기준전압 생성회로 및 이를 포함하는 반도체 장치에 관한 것으로, 더욱 상세하게는 데이터 핀 별로 상이한 기준전압을 생성하기 위한 수단을 구비하는 데이터 핀 기준전압 생성회로 및 이를 포함하는 반도체 장치에 관한 것이다.
반도체 칩에는 다수의 데이터 핀이 구비되어 데이터를 입출력할 수 있다. 일반적으로 데이터는 ＇1＇ 또는 ＇0＇의 2진수 값으로 식별될 수 있다. 데이터의 식별은, 데이터 핀에 제공된 데이터신호와 기준전압을 비교하여 데이터신호가 기준전압보다 큰 경우에는 ＇1＇ 값을 갖는 것으로, 입력신호가 기준전압보다 작은 경우에는 ＇0 ＇값을 갖는 것으로 이루어질 수 있다 (물론 그 반대로 이루어질 수도 있다).
그런데 다수의 데이터 핀들은 서로 다른 위치에 형성됨으로써 데이터신호를 전달받는 경로가 상이할 수 있으며, 또한 데이터 핀 주변의 다른 요소들로 인하여 상이한 특성의 데이터신호를 입력 받을 수 있다. 그런데 다수의 데이터 핀들에 대하여 동일한 기준전압에 근거하여 데이터를 식별하는 경우에는 데이터 신뢰도가 떨어질 수 있다.
본 발명이 이루고자 하는 기술적 과제는 데이터 핀 별로 기준전압을 달리 생성함으로써, 다수의 데이터 핀을 통하여 데이터신호를 수신하는 경우에 신뢰성을 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 데이터 핀 별로 기준전압을 생성함에 있어서 트레이닝 파형과 기준전압을 비교하여 전압 차를 저장함으로써 간단한 방법으로 갱신된 기준전압을 생성할 수 있는 데이터 핀 기준전압 생성회로를 제공하는 것이다.
본 발명의 일 실시예에 따른 데이터 핀 기준전압 생성회로는 증폭 활성화 신호에 응답하여, 기설정된 시간 동안 데이터 핀을 통하여 수신된 입력신호와 기준전압의 차이를 누적하여 저장하는 전압 차 저장부, 상기 전압 차 저장부에 저장된 전압 차에 기초하여 전압 생성 코드를 생성하는 코드 생성기, 및 상기 전압 생성 코드에 기초하여 상기 기준전압을 갱신하여 생성하는 기준전압 생성기를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 증폭 활성화 신호와 함께 적어도 하나의 데이터 핀을 통하여 트레이닝 파형을 제공하는 메모리 컨트롤러, 및 상기 증폭 활성화 신호에 응답하여 상기 트레이닝 파형과 기준전압의 차이를 누적하여 저장함으로써 상기 기준전압을 갱신하여 생성하는 적어도 하나의 데이터 핀 기준전압 생성회로를 포함한다.
본 발명의 실시예들에 따른 데이터 핀 기준전압 생성회로 및 이를 포함하는 반도체 장치는, 데이터 핀 별로 기준전압(Vref)을 조정함으로써 데이터 핀 별 입력신호를 보다 정확하게 식별할 수 있다.
더욱이 본 발명의 실시예들에 따른 데이터 핀 기준전압 생성회로 및 반도체 장치는, 간단한 구성을 통하여 데이터 핀 별로 기준전압을 조정할 수 있기 때문에, 데이터 핀 별로 기준전압(Vref)을 조정한다고 하더라도 크기의 증가를 가져오지 않는다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 데이터 핀 기준전압 생성회로를 나타낸 블록도이다.
도 2 및 도 3은 도 1의 전압 차 저장부의 실시예들을 나타내는 도면들이다.
도 4는 본 발명의 일 실시예에 따른 데이터 핀 기준전압 생성회로의 동작을 설명하기 위한 파형도들이다.
도 5는 도 1의 데이터 핀 기준전압 생성회로에 포함된 입력 버퍼의 일 실시예를 나타내는 회로도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 시스템의 구성을 개략적으로 나타내는 블록도이다.
도 7은 본 발명의 일 실시예에 따른 전자장치의 구성을 도시한 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시예에 따른 데이터 핀 기준전압 생성회로를 나타낸 블록도이다.
도 1을 참조하면, 데이터 핀 기준전압 생성회로(10)는 전압 차 저장부(100), 코드 생성기(200) 및 기준전압 생성기(300)를 포함할 수 있다.
전압 차 저장부(100)는 증폭 활성화 신호(AMPEN)에 응답하여, 기설정된 시간 동안 데이터 핀(PIN)을 통하여 수신된 입력신호(DIN)와 기준전압(Vref)의 차이를 누적하여 저장한다. 전압 차 저장부(100)는 기설정된 시간이 경과한 이후에 저장된 양 전압의 차이를 전압 차(VDFR)로 코드 생성기(200)에 제공한다.
실시예에 따라, 전압 차 저장부(100)는 스위칭 제어신호(SWCON)에 응답하여 기설정된 시간 동안 입력신호(DIN)와 기준전압(Vref)의 차이를 전하 형태로 저장할 수 있다. 전압 차 저장부(100)의 구체적인 구성에 대해서는 도 2 및 도 3을 참조하여 후술하도록 한다.
증폭 활성화 신호(AMPEN)는 트레이닝 동작 과정에서 활성화될 수 있으며, 트레이닝은 데이터 핀 기준전압 생성회로(10)에 전원이 인가된 후 초기 상태에 진행될 수 있다.
코드 생성기(200)는 전압 차(VDFR)에 기초하여 전압 생성 코드(CD)를 생성한다. 코드 생성기(200)는 전압 차 저장부(100)로부터 제공받은 전압 차(VDFR)를 아날로그-디지털 변환하는 아날로그-디지털 변환기(Analog to Digital Converter)를 포함할 수 있다.
기준전압 생성기(300)는 전압 생성 코드(CD)에 기초하여 기준전압(Vref)을 생성한다. 기준전압(Vref)은 각 데이터 핀(PIN) 별로 수신되는 입력신호(DIN)에 대하여 조정되기 때문에 반도체 장치에 구비된 복수의 데이터 핀(PIN)들이 서로 다른 기준전압(Vref) 값을 가질 수 있다.
따라서, 본 발명에 따른 데이터 핀 기준전압 생성회로(10)는 각 데이터 핀(PIN) 별 특성에 따라서 기준전압(Vref)에 반영할 수 있어, 입력신호(DIN)에 대한 데이터 마진이 향상되며 결과적으로 데이터 입출력의 정확성을 기할 수 있다.
실시예에 따라, 데이터 핀 기준전압 생성회로(10)는 입력 버퍼(400)를 더 포함할 수 있다. 입력 버퍼(400)는 증폭 활성화 신호(AMPEN)가 활성화되어 트레이닝이 완료된 이후인 정상 동작 시에 활성화되는 활성화 신호(EN)에 응답하여 동작할 수 있다.
입력 버퍼(400)는 데이터 핀(PIN)으로부터 입력신호(DIN)를 수신하고, 트레이닝이 완료된 기준전압(Vref)과 비교함으로써 래치된 출력신호(LDIN)를 제공할 수 있다. 구체적으로, 입력 버퍼(400)는 입력신호(DIN)와 기준전압(Vref)의 차이를 증폭한 이후, 버퍼를 통과시킴으로써 특정한 논리상태를 갖는 래치된 출력신호(LDIN)를 제공할 수 있다. 입력 버퍼(400)의 구성은 도 5를 참조하여 후술하도록 한다.
도 2는 도 1의 전압 차 저장부의 일 실시예를 나타내는 도면이다.
도 2를 참조하면, 전압 차 저장부(100a)는 증폭기(110) 및 전하 저장부(120a)를 포함할 수 있다.
증폭기(110)는 증폭 활성화 신호(AMPEN)에 응답하여 입력신호(DIN)와 기준전압(Vref)의 차이를 증폭하여 전하 저장부(120a)에 제공한다.
전하 저장부(120a)는 증폭기(110)의 출력단과 연결된 제1 스위치(SW1) 및 제1 커패시터(C1)를 포함할 수 있다. 제1 스위치(SW1)는 증폭 활성화 신호(AMPEN)에 응답하여 증폭기(110)의 출력단과 제1 커패시터(C1)를 연결함으로써 입력신호(DIN)와 기준전압(Vref)의 차이를 전하로 저장할 수 있도록 한다.
또한, 실시예에 따라, 전자 저장부(120a)는 제1 스위치(SW1)와 제1 커패시터(C1)의 사이 단자 및 접지전압(GND)을 선택적으로 연결하는 제3 스위치(SW3)를 더 포함할 수 있다. 제3 스위치(SW3)는 제1 커패시터(C1)에 입력신호(DIN)와 기준전압(Vref)의 차이가 저장되는 등으로 전하 변동이 생긴 이후에 제1 커패시터(C1)의 전하를 초기화하는 기능을 한다.
본 명세서에서는 스위치들의 연결에 제공되는 신호들이 도 1에 도시된 스위칭 제어신호(SWCON)에 포함될 수 있다.
제1 커패시터(C1)는 제1 스위치(SW1)와 접지전압(GND) 사이에 연결되어 기설정된 시간 동안, 예를 들어 증폭 활성화 신호(AMPEN)가 활성화되는 시간 동안 입력신호(DIN)와 기준전압(Vref)의 전압 차이를 전하 형태로 저장할 수 있다.
실시예에 따라, 제1 커패시터(C1)는 기준전압(Vref)의 디폴트 값에 해당하는 값을 전하 저장 초기 값으로 제공받을 수 있다. 예를 들어, 전하 저장 초기 값은 전원전압(VDD)의 1/2 값에 상응하는 값일 수 있다. 전하 저장 초기 값을 제공받음에 따라, 기설정된 시간이 경과한 이후 제1 커패시터(C1)에 저장된 값은, 실제로 갱신되어야 할 기준전압(Vref)의 값에 상응할 수 있다.
구체적으로 기준전압(Vref)은 일반적으로 전원전압(VDD)의 1/2 값에 상응하는 값 부근의 값을 갖는다. 그런데 데이터 핀(PIN) 별로 입력신호(DIN)의 특성이 상이하여 기준전압(Vref)의 값을 조정할 필요가 있는데, 트레이닝 시에 증폭기(110)에서 제공되는 값은 입력신호(DIN)와 기준전압(Vref)의 차이에 해당하는 값이고, 초기의 기준전압(Vref)은 디폴트로 전원전압(VDD)의 1/2에 상응하는 값으로 설정되어 있을 수 있다.
제1 커패시터(C1)에 대하여 전하 저장 초기 값으로 전원전압(VDD)의 1/2에 상응하는 값을 미리 저장해 놓는 경우에는, 기설정된 시간이 경과한 이후에 저장된 전압 차(VDFR)는, 트레이닝이 완료된 기준전압(Vref)의 아날로그 값에 상응할 수 있다.
도 2에 나타낸 실시예에 있어서, 초기화부(125a)는 증폭기(110)의 출력단에 연결된 제2 스위치(SW2), 제2 커패시터(C2) 및 제4 스위치(SW4)로 구성될 수 있다.
제2 스위치(SW2) 및 제4 스위치(SW4) 또한 도 1에 도시한 스위칭 제어신호(SWCON)에 응답하여 동작할 수 있다.
트레이닝이 개시되기 이전, 제4 스위치(SW4)가 턴 온 됨으로써, 제2 커패시터(C2)에 전원전압(VDD)이 저장된다. 제2 스위치(SW2)는 턴 오프된 상태이다. 또한, 이 시점에서 제1 커패시터(C1)의 일 단과 접지전압(GND) 사이에 연결된 제3 스위치(SW3)가 턴 온 되어 제1 커패시터(C1)는 아무런 전하도 저장되어 있지 않은 상태가 된다.
이후, 제3 스위치(SW3) 및 제4 스위치(SW4)가 턴 오프되고 제1 스위치(SW1) 및 제2 스위치(SW2)가 턴 온 됨으로써 제1 커패시터(C1)와 제2 커패시터(C2) 사이에 전하 공유가 이루어진다. 실시예에 따라 제1 커패시터(C1)와 제2 커패시터(C2)는 동일한 커패시턴스를 가져, 두 커패시터들(C1, C2)에 동일한 전하가 나누어진다. 결론적으로 제1 커패시터(C1)와 제2 커패시터(C2)에 전원전압(VDD)의 1/2 값에 상응하는 전하가 저장됨으로써 전하 저장 초기 값이 설정된다.
입력신호(DIN)와 기준전압(Vref)의 차이를 저장하는 제1 커패시터(C1)에 대하여 전하 저장 초기 값을 제공하기 위하여 구비되는 제2 커패시터(C2)는 보조 커패시터로 일컬을 수 있다.
이후, 트레이닝 과정에서는 초기화부(125a)에 포함된 제2 스위치(SW2) 및 제4 스위치(SW4)는 턴 오프된다.
증폭 활성화 신호(AMPEN)가 활성화되는 동안 누적적으로 제1 커패시터(C1)에 저장된 전하 값은, 증폭 활성화 신호(AMPEN)에 상보적으로 응답함으로써 코드 생성기(200)에 제공될 수 있다.
도 3은 도 1의 전압 차 저장부의 일 실시예를 나타내는 도면이다.
도 3을 참조하면, 전압 차 저장부(100b)는 증폭기(110) 및 전하 저장부(120b)를 포함할 수 있다. 증폭기(110)는 도 2의 증폭기(110)와 동일한 바, 이에 대한 구체적인 설명은 생략하도록 한다.
도 2의 전압 차 저장부(100a)와 비교하였을 경우, 도 3의 전압 차 저장부(100b)는 전원전압(VDD)의 1/2 값에 상응하는 1/2VDD를 제공하는 전압원을 포함하는 점에서 상이하다.
도 3의 전하 저장부(120b)는 증폭기(110)의 출력단과 연결된 제5 스위치(SW5) 및 제3 커패시터(C3)를 포함한다. 제3 커패시터(C3)는 제5 스위치(SW5)의 일 단과 접지전압(GND) 사이에 연결된다. 초기화부에 상응하는 전압원과 제3 커패시터(C3)의 일 단 사이에는 제6 스위치(SW6)가 구비된다.
도 3의 전하 저장부(120b)에 포함된 제5 스위치(SW5) 및 제6 스위치(SW6)는 도 1의 스위칭 제어신호(SWCON)에 응답하여 동작할 수 있다.
전하 저장부(120b)의 동작을 설명하면 다음과 같다. 트레이닝이 개시되기 이전, 제6 스위치(SW6)가 턴 온 되어, 제3 커패시터(C3)에 전원전압(VDD)의 1/2에 상응하는 전하 저장 초기 값이 설정된다. 이 때에 제5 스위치(SW5)는 턴 오프될 수 있다.
이후, 제6 스위치(SW6)는 턴 오프되고, 제5 스위치(SW5)는 턴 온 됨으로써 증폭기(110)로부터 제공된 입력신호(DIN)와 기준전압(Vref)의 전압 차가 제3 커패시터(C3)에 저장된다. 여기서 제5 스위치(SW5)의 턴 온을 제어하는 신호는 증폭 활성화 신호(AMPEN)에 상응할 수 있다.
결국 도 3의 전하 저장부(120b)는 제3 커패시터(C3)에 전하 저장 초기 값을 제공하기 위하여 전압원이 구비되는 것을 제외하고는 도 2의 전하 저장부(120a)와 트레이닝 과정에서 동일한 동작을 수행한다.
증폭 활성화 신호(AMPEN)가 활성화되는 동안 누적적으로 제1 커패시터(C3)에 저장된 전하 값은, 증폭 활성화 신호(AMPEN)에 상보적으로 응답함으로써 코드 생성기(200)에 저장된 전압 차(VDFR)로 제공될 수 있다.
도 4는 본 발명의 일 실시예에 따른 데이터 핀 기준전압 생성회로의 동작을 설명하기 위한 파형도들이다.
도 4의 좌측에 도시된 (i)는 기준전압(Vref)이 트레이닝되는 동안을 설명하기 위한 파형들이고, 도 4의 우측에 도시된 (ii)는 기준전압(Vref)이 트레이닝되어 갱신된 이후를 설명하기 위한 파형들이다.
트레이닝 동작 동안에 데이터 핀(PIN)을 통하여 입력신호(DIN)가 제공된다. 본 발명에 있어서, 입력신호(DIN)와 기준전압(Vref)을 기설정된 시간 동안 비교하여 누적적으로 저장된 전압 차에 따라서 기준전압(Vref)이 조정될 수 있다. 따라서, 트레이닝 동작 동안 입력신호(DIN)로 제공되는 파형은 기준전압(Vref)을 기준으로, 즉 기준전압(Vref)을 원점으로 한 적분 합이 ＇0＇인 파형으로 제공될 수 있다.
이 때에 적분 합의 기준 시간은 전압 차 저장부(100)에 전하가 누적적으로 저장되는 기설정된 시간, 예를 들어 증폭 활성화 신호(AMPEN)가 활성화되는 시간일 수 있다. 예를 들어, t1 시점에서부터 t7 시점까지가 기설정된 시간일 수 있다.
본 명세서에서는 트레이닝 동안에 제공되는 입력신호(DIN)로서 기준전압(Vref)을 중심으로 하는 사인파(sine wave)를 예시적으로 도시하였으나, 입력신호(DIN)로 제공되는 트레이닝 파형이 이에 한정되는 것은 아니다.
t1 시점은 초기 시점으로서, 상술한 바와 같이 전압 차 저장부(100)의 커패시터는 전하 저장 초기 값, 즉 전원전압(VDD)의 1/2에 상응하는 값으로 설정되어 있는 것을 확인할 수 있다.
t1 시점에서부터 증폭 활성화 신호(AMPEN)가 활성화된다. t1 시점에서 t2 시점 사이에는 입력신호(DIN)가 기준전압(Vref)보다 크기 때문에 전하 저장부(120a, 120b)에 저장된 전하량에 상응하는 전압 차(VDRF)를 참조하면, 커패시터에 전하가 저장되어 전원전압(VDD)의 1/2에 상응하는 값보다 증가된 것을 확인할 수 있다.
입력 버퍼(400)를 통하여 제공되는 래치된 출력신호(LDIN)는 ＇하이＇ 상태에 상응할 수 있다.
t2 시점부터 t4 시점 사이에는 입력신호(DIN)가 기준전압(Vref)보다 작기 때문에 전하 저장부(120a, 120b)에 저장된 전하가 점점 줄어들고, t3 시점에는 전원전압(VDD)의 1/2 값보다 작아진다.
t4 시점부터 t6 시점 사이에는 입력신호(DIN)가 기준전압(Vref)보다 크기 때문에 또 다지 전하 저장부(120a, 120b)에 저장된 전하량이 증가한다.
트레이닝 동작 이전에는, 기준전압(Vref)이 입력신호(DIN) 중심보다 위쪽으로 치우쳐 있는 것을 확인할 수 있다. 이러한 특성으로 인하여, 래치된 출력신호(LDIN)가 ＇로우＇ 상태인 구간(t2 시점에서부터 t4 시점)이 래치된 출력신호(LDIN)가 ＇하이＇ 상태인 구간(t4 시점에서부터 t6 시점)보다 길다.
반도체 장치 내에서는 래치된 출력신호(LDIN)를 데이터 스트로브 신호(DQS)로 샘플링함으로써 최종적인 데이터 값을 확인하는데, 래치된 출력신호(LDIN)는 t3 시점에서, 그리고 t5 시점에서 데이터 스트로브 신호(DQS)에 응답하여 데이터 값이 식별될 수 있다.
그런데 상술한 바와 같이 입력신호(DIN)의 주기는 일정하게 정해진 상태에서 래치된 출력신호(LDIN)가 논리 상태 ＇로우＇인 구간이 상대적으로 길면, 논리 상태 ＇하이＇를 샘플링할 수 있는 시간, 즉 데이터 마진이 줄어들어 오류가 발생할 수 있다. 따라서 기준전압(Vref)을 입력신호(DIN)의 특성에 맞게 조정해 주어 한정된 입력신호(DIN)의 주기 내에서 최대한의 데이터 마진을 확보할 수 있어야 한다.
t7 시점에서 데이터 핀 기준전압 생성회로(10)에 포함된 코드 생성기(200)는 증폭 활성화 신호(AMPEN)에 상보적으로 응답하여 전하 저장부(120a, 120b)에 저장된 전압 차(VDRF)를 수신한다. 도 4(i)에서는 초기 전하 저장 값보다 작아진 값을 수신하게 된다.
설명의 편의를 위하여 트레이닝 동작 동안인 도 4의 (i)에서 래치된 출력신호(LDIN) 및 데이터 스트로브 신호(DQS)가 제공되는 것으로 도시하였으나, 래치된 출력신호(LDIN)는 활성화 신호(EN)에 응답하여 생성될 수 있는 바, 증폭 활성화 신호(AMPEN)가 활성화되는 트레이닝 동작 동안에는 제공되지 않을 수 있다. 마찬가지로 데이터 스트로브 신호(DQS) 역시 트레이닝 동작 동안에는 제공되지 않을 수 있다. 다만, 실시예에 따라 도 1에서 도시한 데이터 핀 기준전압 생성회로(10)는 데이터 핀 별로 동작할 수 있기 때문에 다른 데이터 핀에 대하여 트레이닝 동작이 수행되는 동안 또 다른 데이터 핀에 대해서는 노말 동작이 수행될 수도 있으므로 데이터 스트로브 신호(DQS)는 트레이닝 동작과 관계없이 제공될 수도 있다.
코드 생성기(200)는 t7 시점에서 수신한 저장된 전압 차(VDRF)에 따라 전압 생성 코드(CD)를 생성하고 기준전압 생성기(300)는 기준전압(Vref)을 갱신하여 생성한다. 도 4의 (ii)에는 갱신된 기준전압(Vref)에 따라 노말 동작을 수행하는 경우를 나타내었다.
도 4의 (i)과는 달리, 기준전압(Vref)이 입력신호(DIN)의 중앙에 위치함으로써 래치된 출력신호(LDIN)가 논리 상태 ＇하이＇인 구간과 래치된 출력신호(LDIN)가 논리 상태 ＇로우＇인 구간이 동일하다. 따라서 데이터 스트로브 신호(DQS)에 의하여 래치된 출력신호(LDIN)가 샘플링되는 t8 시점과 t9 시점에서 동일한 데이터 마진이 확보된 것을 확인할 수 있다.
이와 같이 데이터 마진이 확보되면, 래치된 출력신호(LDIN)가 어떠한 값을 가지든지 데이터 마진이 충분히 확보되어 데이터를 잘못 식별될 확률이 줄어든다.
따라서 본 발명의 일 실시예에 따른 데이터 핀 기준전압 생성회로(10)는 데이터 핀 별로 기준전압(Vref)을 조정함으로써 데이터 핀 별 특성에 따라 데이터를 정확성 있게 판단할 수 있도록 한다.
도 5는 도 1의 데이터 핀 기준전압 생성회로에 포함된 입력 버퍼의 일 실시예를 나타내는 회로도이다.
도 5를 참조하면, 입력 버퍼(400)는 제1 및 제2 PMOS 트랜지스터들(MP0, MP1), 제1 내지 제3 NMOS 트랜지스터들(MN0, MN1, MN2) 및 버퍼(BF)를 포함할 수 있다.
제1 PMOS 트랜지스터(MP0)는 전원전압(VDD)에 연결된 제1 단자 및 게이트 단자와 함께 연결된 제2 단자를 포함하며, 제2 PMOS 트랜지스터(MP1)는 전원전압(VDD)과 연결된 제1 단자 및 제1 PMOS 트랜지스터(MP0)의 게이트와 연결된 게이트 단자 및 버퍼(BF)의 입력단과 연결된 제2 단자를 포함한다.
제1 NMOS 트랜지스터(MN0)는 제3 NMOS 트랜지스터(MN2)의 제2 단자와 연결된 제1 단자, 입력신호(DIN)를 인가받는 게이트 단자 및 제1 PMOS 트랜지스터(MP0)의 제2 단자와 연결된 제2 단자를 포함할 수 있다. 제2 NMOS 트랜지스터(MN1)는 제3 NMOS 트랜지스터(MN2)의 제2 단자와 연결된 제1 단자, 기준전압(Vref)을 인가받는 게이트 단자 및 버퍼(BF)의 입력단과 연결된 제2 단자를 포함할 수 있다. 제3 NMOS 트랜지스터(MN2)는 접지전압(GND)과 연결된 제1 단자, 활성화 신호(EN)를 인가받는 게이트 단자 및 제1 NMOS 트랜지스터(MN0)의 제1 단자와 제2 NMOS 트랜지스터(MN1)의 제1 단자와 공통으로 연결된 제2 단자를 포함할 수 있다.
제1 PMOS 트랜지스터(MP0), 제2 PMOS 트랜지스터(MP1), 제1 내지 제3 NMOS 트랜지스터들(MN0, MN1, MN2)은 활성화 신호(EN)에 응답하여 동작을 개시하며, 입력신호(DIN)와 기준전압(Vref)의 차이를 증폭하여 버퍼(BF)의 입력단에 제공하는 차동 증폭기(Differential amplifier)에 상응할 수 있다.
버퍼(BF)는 입력신호(DIN)와 기준전압(Vref)의 차이가 증폭된 값에 기초하여 래치된 출력신호(LDIN)를 논리 상태 ＇하이＇ 또는 논리 상태 ＇로우 ＇에 상응하도록 제공할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 시스템의 구성을 개략적으로 나타내는 블록도이다.
도 6에 도시된 바와 같이, 반도체 장치 호스트(3) 및 반도체 장치(1)를 포함할 수 있고, 반도체 장치(1)는 메모리 컨트롤러(20) 및 메모리(11)를 포함할 수 있다. 메모리(11) 내에는 상술한 데이터 핀 기준전압 생성회로(10)가 포함될 수 있으며, 메모리 컨트롤러(20)와 입출력하는 데이터(DQ)가 상술한 입력신호(DIN)에 상응할 수 있다. 메모리(11)는 복수의 데이터 핀(PIN)을 통하여 메모리 컨트롤러(20)와 데이터(DQ)를 입출력할 수 있는 바, 메모리(11) 내에는 적어도 하나 이상의 데이터 핀 기준전압 생성회로(10)가 포함될 수 있다.
호스트(3)는 메모리(11)를 억세스 하기 위해 메모리 컨트롤러(20)로 리퀘스트 및 데이터를 전송할 수 있다. 호스트(3)는 메모리(11)로 데이터를 저장시키기 위해 데이터를 메모리 컨트롤러(20)로 전송할 수 있다. 또한, 호스트(3)는 메모리 컨트롤러(20)를 통해 메모리(11)로부터 출력된 데이터를 수신할 수 있다. 메모리 컨트롤러(20)는 리퀘스트에 응답하여 데이터 정보, 어드레스 정보, 메모리 설정 정보, 라이트 리퀘스트, 리드 리퀘스트 등을 메모리(11)에 제공하여 라이트 또는 리드 동작이 수행되도록 메모리(11)를 제어할 수 있다. 메모리 컨트롤러(20)는 호스트(3)와 메모리(11) 사이의 통신을 중계할 수 있다. 메모리 컨트롤러(20)는 호스트(3)로부터 리퀘스트와 데이터를 수신하고, 메모리(11)의 동작을 제어하기 위하여 데이터(DQ), 데이터 스트로브(DQS), 커맨드(CMD), 메모리 어드레스 신호(ADD) 및 클럭신호(CLK)등을 생성하여 메모리(11)로 제공할 수 있다. 또한, 메모리 컨트롤러(20)는 메모리(11)로부터 출력된 데이터(DQ) 및 데이터 스트로브(DQS)를 호스트(3)로 제공할 수 있다.
도 6에서, 메모리 컨트롤러(20)는 호스트 인터페이스(210), 어드레스 맵핑부(220), 아비터(230), 커맨드 생성부(240) 및 메모리 인터페이스(250)를 포함할 수 있다.
호스트 인터페이스(210)는 리퀘스트 버퍼(211), 라이트 데이터 큐(213) 및 리드 데이터 큐(215)를 포함할 수 있다.
메모리 인터페이스(250)는 메모리 컨트롤러(20) 및 메모리(11) 사이의 인터페이스로서 제공될 수 있다. 메모리 인터페이스(250)는 위상고정 루프(PLL, Phase Lock Loop; 251) 및 피지컬 레이어(PHY; 253)를 포함할 수 있다.
도 6에서, 메모리 컨트롤러(20)를 구성하는 구성요소를 예시하였지만 이에 한정하는 것은 아니며, 메모리 컨트롤러(20)의 기능에 따라 다른 구성요소가 추가될 수 있을 것이다. 리퀘스트 버퍼(211)는 호스트(3)로부터 입력된 리퀘스트를 수신할 수 있다. 라이트 데이터 큐(213)는 호스트(3)로부터 입력된 데이터를 수신하고, 리드 데이터 큐(215)는 메모리(11)로부터 출력된 데이터를 수신할 수 있다. 어드레스 맵핑부(220)는 리퀘스트 버퍼(211)를 통해 수신된 리퀘스트의 피지컬 어드레스 신호로부터 메모리 어드레스 신호를 생성할 수 있다. 아비터(230)는 메모리 어드레스 신호 및 라이트 데이터 큐(213)를 통해 수신된 데이터를 메모리 인터페이스(250)로 제공할 수 있으며, 메모리(11)로부터 출력된 데이터(DQ)를 리드 데이터 큐(213)로 제공할 수 있다. 아비터(230)는 데이터 트래픽에 기초하여 라이트 데이터 큐(213) 또는 리드 데이터 큐(215)를 효율적으로 제어할 수 있다. 또한, 아비터(230)는 메모리(11)의 동작 효율성을 고려하여 호스트(3)로부터 수신된 복수의 리퀘스트의 순서를 재정렬할 수 있다. 커맨드 생성부(240)는 메모리(11)가 라이트, 리드 또는 리프레쉬를 포함하는 복수의 동작을 수행할 수 있도록 리퀘스트 버퍼(211)로 수신된 라이트 리퀘스트 및 리드 리퀘스트로부터 커맨드를 생성하여 메모리(11)로 제공할 수 있다.
본 발명의 일 실시예에 따른 메모리 컨트롤러(20)는 증폭 활성화 신호(AMPEN)와 함께 메모리(11)에 구비된 데이터 핀 기준전압 생성회로(10)에 포함된 적어도 하나의 데이터 핀(PIN)을 통하여 트레이닝 파형을 입력신호(DIN)로 제공할 수 있다.
예를 들어, 메모리 컨트롤러(20)는 기준전압(Vref)을 기준으로 하여 기설정된 시간 동안의 적분 합이 ＇0＇인 파형으로 트레이닝 파형을 생성할 수 있다.
메모리 컨트롤러(20)에서 증폭 활성화 신호(AMPEN)를 활성화시킴에 따라 트레이닝 동작이 수행되고, 상술한 바와 같이 메모리 컨트롤러(20)는 기설정된 시간 동안 증폭 활성화 신호(AMPEN)를 활성화하면서 트레이닝 파형을 제공하여 적어도 하나의 데이터 핀(PIN)에 대한 기준전압(Vref)을 트레이닝하고, 트레이닝이 완료된 이후에는 활성화 신호(EN)를 활성화하면서 적어도 하나의 데이터 핀(PIN)을 통하여 데이터(DQ)를 입력신호(DIN)로 제공할 수 있다.
또한, 메모리 컨트롤러(20)는 전하 저장부(120a, 120b)에 포함된 복수의 스위치들을 제어하기 위한 스위칭 제어신호(SWCON)를 생성하여 데이터 핀 기준전압 생성회로(10)에 제공할 수 있다.
예를 들어, 데이터 핀 기준전압 생성회로(10)가 도 2에 도시된 바와 같은 전압 차 저장부(100a)를 포함하는 경우, 메모리 컨트롤러(20)는 아래와 같이 전압 차 저장부(100a)가 동작하도록 스위칭 제어신호(SWCON)를 생성한다.
전압 차 저장부(100a)가 초기화될 수 있도록 트레이닝 동작이 수행되기 이전에, 제1 및 제2 스위치들(SW1, SW2)을 턴 오프 시키고 제3 및 제4 스위치(SW3, SW4)를 턴 오 시켜 제1 커패시터(C1)에 저장된 전하를 모두 접지전압(GND)으로 방전시키고, 제2 커패시터(C2)에는 전원전압(VDD)을 저장하도록 한다.
이후에 역시 트레이닝 동작이 수행되기 이전에, 제1 및 제2 스위치들(SW1, SW2)을 턴 온 시키고 제3 및 제4 스위치(SW3, SW4)를 턴 온 시킴으로써 제1 커패시터(C1)와 제2 커패시터(C2)에 균일하게 전하 저장 초기 값이 저장될 수 있도록 한다.
이후 트레이닝 동작 동안, 메모리 컨트롤러(20)는 증폭 활성화 신호(AMPEN)에 응답하여 도 2의 제1 커패시터(C1)와 제2 커패시터(C2) 사이의 연결을 차단하고, 증폭기(110)와 제1 커패시터(C1)를 연결하는 스위칭 제어신호(SWCON)를 생성할 수 있다.
이와는 달리, 데이터 핀 기준전압 생성회로(10)가 도 3에 도시된 바와 같은 전압 차 저장부(100b)를 포함하는 경우, 메모리 컨트롤러(20)는 아래와 같이 전압 차 저장부(100b)가 동작하도록 스위칭 제어신호(SWCON)를 생성한다.
트레이닝 동작이 수행되기 이전에 제5 스위치(SW5)는 턴 오프시키고 제6 스위치(SW6)은 턴 온 시켜 제3 커패시터(C3)에 전원전압(VDD)의 1/2에 상응하는 전하 저장 초기 값이 저장되도록 한다. 이후, 트레이닝 동작 동안에는 제5 스위치(SW5)를 턴 온 시키고 제6 스위치(SW6)를 턴 오프시켜 증폭기(110)에서 제공되는 전압 차가 제3 커패시터(C3)에 저장되도록 한다.
도 6에서는 호스트(3)와 메모리 컨트롤러(20)를 물리적으로 분리된 구성으로 도시되었으나, 메모리 컨트롤러(20)가 호스트(3)의 중앙처리장치(CPU), 애플리케이션 프로세서(AP), 그래픽처리장치(GPU)와 같은 프로세서에 포함(내장)되거나 SoC(System On Chip)의 형태로 이들 프로세서들과 함께 하나의 칩으로 구현될 수 있다.
피지컬 레이어(253)는 메모리 컨트롤러(20) 및 메모리(11)를 상호 접속할 수 있다. PLL(251)은 메모리 컨트롤러(20)에서 사용되는 시스템 클럭 신호를 생성할 수 있다. 메모리 컨트롤러(20)는 시스템 클럭 신호에 동기하여 메모리(11)의 동작을 제어하기 위한 신호를 메모리(11)로 전송할 수 있다. 피지컬 레이어(253)는 시스템 클럭 신호에 동기하여 메모리 컨트롤러(20)에서 생성된 신호를 메모리(11)에서 사용되기 적합한 신호로 변환하거나 반대로, 메모리(11)에서 출력된 신호를 메모리 컨트롤러(20)에서 사용되기 적합한 신호로 변환할 수 있다. 또한 피지컬 레이어(253)는 시스템 클럭 신호로부터 클럭신호(CLK)를 생성하여 메모리(11)로 전송할 수 있다.
메모리(11)는 적어도 하나의 데이터 핀 기준전압 생성회로(10)를 포함하며, 메모리 컨트롤러(20)로부터 메모리 인터페이스(250)를 통하여 메모리 설정정보, 커맨드(CMD), 메모리 어드레스(ADD), 데이터(DQ) 데이터 스트로브(DQS) 및 클럭 신호(CLK) 등을 수신하고, 신호들에 기초하여 데이터 수신 동작을 수행할 수 있다.
메모리(11)는 복수의 메모리 뱅크를 포함할 수 있고, 메모리 어드레스 신호(ADD)에 기초하여 데이터(DQ)를 메모리의 뱅크 중 특정 영역에 저장할 수 있다. 본 발명의 일 실시예에 따른 메모리(11)는 데이터 마진을 확보할 수 있도록 각 데이터 핀 별로 기준전압(Vref)을 조정함으로써 메모리의 뱅크에 저장되는 데이터의 신뢰성을 보다 향상시킬 수 있다.
또한, 메모리(11)는 메모리 컨트롤러(20)로부터 수신된 커맨드(CMD) 및 메모리 어드레스 신호(ADD)와 데이터 스트로브(DQS) 등에 기초하여 데이터 송신 동작을 수행할 수 있다. 메모리는 메모리 어드레스 신호(ADD), 데이터(DQ) 및 데이터 스트로브(DQS)에 기초하여 메모리 뱅크 중의 특정 영역에 저장된 데이터를 메모리 컨트롤러(20)로 송신할 수 있다. 상술한 바에서는 데이터 핀 기준전압 생성회로(10)가 데이터(DQ)의 값을 식별하기 위하여 기준전압(Vref)을 조정하는 것으로 설명하였으나, 이에 한정되는 것이 아니라 커맨드(CMD) 또는 어드레스 신호(ADD)의 값을 수신하는 핀들에도 데이터 핀 기준전압 생성회로(10)가 구비될 수 있다.
도 7은 본 발명의 일 실시예에 따른 전자장치의 구성을 도시한 블록도이다.
전자장치는 컴퓨터-판독가능 명령들의 실행이 가능한 컴퓨팅 장치 또는 시스템을 의미할 수 있다. 전자장치의 예들에는 워크스테이션(Workstations), 랩탑(Laptops), 클라이언트-사이드 터미널들(Client-side terminals), 서버들(Servers), 분산 컴퓨팅 시스템들(Distributed computing systems), 핸드헬드 장치들(Handheld devices), 비디오 게임 콘솔들(Video game consoles)등이 있을 수 있다.
도 7에 도시된 바와 같이, 전자장치는 호스트(3), 제1 반도체 장치(1) 및 제2 반도체 장치(5)를 포함할 수 있다. 호스트(3)는 프로세서(350), 시스템 메모리(360), 전원 컨트롤러(340), 통신모듈(310), 멀티미디어모듈(320), 입/출력모듈(330) 등의 다양한 기능을 수행할 수 있는 모듈들을 포함하며, 각 모듈간에 상호 접속을 위한 시스템 버스를 포함할 수 있다.
프로세서(350)는 전자장치 내에서 운영체제(Operating system)를 실행하고, 다양한 연산 기능들을 수행하며, 호스트에 포함된 시스템 메모리(360), 전원 컨트롤러(340), 통신모듈(310), 멀티미디어모듈(320), 입/출력모듈(330), 제1 반도체 장치(1), 제2 반도체 장치(5) 및 저장부(7)를 제어할 수 있다. 프로세서(350)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor)를 포함할 수 있다. 또한 어플리케이션 프로세서(AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩(System On Chip)의 형태로 구현될 수 있다.
시스템 메모리(360)는 운영체제에 대한 정보를 저장하고, 프로세서(350)가 처리한 데이터를 보관하며, 프로세서(350)의 연산 결과 생성된 데이터를 저장할 수 있다.
전원 컨트롤러(340)는 프로세서(350) 및 전자 장치 내부의 각 구성요소들이 동작하고 기능하는데 적합한 전원이 공급되도록 전원 공급 양을 조절할 수 있다. 이러한 전원 컨트롤러(340)는 PMIC(Power Management IC)등을 포함할 수 있다. 전원 컨트롤러(340)는 전자장치 외부로부터 전원을 공급받을 수도 있으며, 전자장치 내부의 배터리(미도시)로부터 전원을 공급받을 수도 있다.
통신모듈(310)은 다양한 통신 프로토콜에 따라 프로세서(350)와 전자 장치 외부의 장치 사이에서 신호 송수신을 수행할 수 있다. 통신모듈(310)은 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC)등의 통신 방식으로 신호 송수신을 수행할 수 있으며, 무선 네트워크 모듈은, 블루투스(Bluetooth), RFID(Radio Frequency Identification), 롱텀에볼루션(Long Term Evolution; LTE), 광대역 무선 인터넷(Wireless broadband Internet; Wibro), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA) 등의 통신 방식으로 신호 송수신을 수행할 수 있다.
멀티미디어모듈(320)은 프로세서(350)의 제어에 따라 멀티미디어 데이터의 연산 또는 입출력을 수행할 수 있다. 멀티미디어모듈(320)은 카메라 장치, 오디오 장치, 2D 또는 3D 그래픽 장치, 디스플레이 장치, A/V출력 장치 등에 연결되어 멀티미디어 데이터를 입출력 받을 수 있다.
입출력모듈(330)은 사용자 인터페이스(User interface)를 통하여 신호를 입력 받고 또한 사용자에게 특정 신호를 출력할 수 있다. 입출력모듈(330)은 키보드, 키패드, 마우스, 스타일러스, 마이크로폰, 정압식 터치 스크린 장치, 정전식 터치 스크린 장치 등에 연결되어 신호를 입력 받을 수 있고, 스피커, 이어폰, 프린터, 디스플레이 장치 등을 통해 신호를 출력할 수 있다.
제1 반도체 장치(1)는 호스트(3)에 포함된 프로세서(350)의 제어에 따라 호스트(3)로부터 수신된 데이터를 저장하거나, 저장되어 있는 데이터를 호스트(3)로 출력할 수 있다. 제1 반도체 장치(1)는 적어도 하나 이상의 제1 메모리 컨트롤러(20)와 제1 메모리(11)를 포함할 수 있다. 제1 반도체 장치(1)에 포함된 제1 메모리 컨트롤러(20)는 도 6에서 설명한 메모리 컨트롤러(20)에 상응할 수 있으며, 제1 메모리(11)는 도 6에서 설명한 메모리(11)에 상응하며 데이터 핀 기준전압 생성회로(10)를 적어도 하나 포함할 수 있다.
제1 메모리 컨트롤러(20)는 호스트(3)에 포함된 프로세서(350)의 제어에 따라 제1 메모리(11)의 데이터 입출력 동작을 제어하기 위해 클럭(CLK), 커맨드/어드레스(CA), 데이터 스트로브 신호(DQS), 데이터(DATA) 등과 같은 정보 또는 신호들을 필요에 따라 제1 메모리(11)로 전송할 수 있다. 이러한 정보 또는 신호들은 동일한 채널을 통해 전송되거나 상이한 채널을 통해 전송될 수 있다.
제1 메모리(11)는 제1 메모리 컨트롤러(20)에서 인가된 클럭(CLK), 커맨드/어드레스(CA), 데이터 스트로브 신호(DQS) 등에 응답하여 입력신호(DIN)를 입출력 할 수 있다. 이러한 제1 메모리는 SRAM(Static RAM), DRAM(Dynamic RAM) 및 SDRAM(Synchronous DRAM) 등의 휘발성 메모리 장치로 구현될 수 있다. 제1 메모리(11)는 앞서 도 1 내지 도 6을 참조하여 설명한 데이터 핀 기준전압 생성회로(10)를 포함할 수 있다.
제2 반도체 장치(5)는 호스트(3)로부터 수신한 제어 신호를 신속하게 인식하고, 수신된 제어 신호에 대응하는 동작을 시작할 수 있는 메모리 시스템으로서 동작 또는 기능할 수 있다. 제2 반도체 장치(5)는 적어도 하나 이상의 제2 메모리 컨트롤러(25)와 제2 메모리(15)를 포함할 수 있다.
제2 메모리 컨트롤러(25)는 적어도 하나 이상의 채널들을 통해 제2 메모리(15)와 연결될 수 있다. 제2 메모리 컨트롤러(25)는 프로세서(350)의 제어에 따라 제2 메모리(15)의 읽기, 프로그램 및 소거 동작을 제어할 수 있다.
제2 메모리(15)는 복수의 채널을 통해 제2 메모리 컨트롤러(25)와 연결될 수 있다. 제2 메모리(15)는 ROM(read Only Memory), PROM(Programmable ROM), EEPROM(Electrically Erase and Programmable ROM), EPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM) 및 FRAM(Ferroelectric RAM) 등의 비휘발성 메모리 장치 중 하나 이상을 포함할 수 있다. 하나의 채널에는 하나 이상의 비휘발성 메모리 장치들이 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 제어 신호 버스 및 데이터 버스에 연결될 수 있다.
전자장치는 대용량의 데이터를 저장하기 위한 저장부(7)를 포함하거나, 전자장치 외부의 저장부를 이용할 수 있다. 저장부(7)는 전자장치의 다양한 구성 요소들을 위한 데이터 및 명령을 저장하기 위한 대용량 정보 저장 장치 일 수 있다. 저장부(7)는 하나 이상의 HDD, 플래시 기반의 SSD 등의 장치로 구현될 수 있다.
도 7에 도시된 각 구성 요소들은 기능적으로 분류된 것이며, 반드시 물리적으로 된 것은 아니다. 예를 들어 도 7의 구성 요소들 중 2이상의 구성 요소가 하나의 물리적인 반도체 칩에 형성되거나 또는 단일 패키지 내에 포함될 수도 있다.
설명한 바와 같이, 본 발명의 일 실시예에 따른 데이터 핀 기준전압 생성회로(10) 및 이를 포함하는 반도체 장치(1)는 데이터 핀 별로 트레이닝 동작 시에 입력신호(DIN)와 기준전압(Vref)의 차이를 누적적으로 저장한 값에 기초하여 기준전압(Vref)을 갱신하여 생성함으로써, 데이터 핀 별로 상이한 입력신호(DIN)의 특징을 반영할 수 있다.
따라서 데이터 핀(PIN)을 통하여 제공되는 입력신호(DIN)의 데이터 마진을 확보할 수 있어 보다 정확하게 데이터 값을 식별할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
10 : 데이터 핀 기준전압 생성회로
1 : 반도체 장치
100 : 전압 차 저장부
200 : 코드 생성기
300 : 기준전압 생성기

Claims (18)

  1. 증폭 활성화 신호에 응답하여, 기설정된 시간 동안 데이터 핀을 통하여 수신된 입력신호와 기준전압의 차이를 누적하여 저장하는 전압 차 저장부;
    상기 전압 차 저장부에 저장된 전압 차에 기초하여 전압 생성 코드를 생성하는 코드 생성기; 및
    상기 전압 생성 코드에 기초하여 상기 기준전압을 갱신하여 생성하는 기준전압 생성기를 포함하는 것을 특징으로 하는 데이터 핀 기준전압 생성회로.
  2. 청구항 1에 있어서,
    상기 전압 차 저장부는,
    상기 증폭 활성화 신호에 응답하여 상기 수신된 입력신호와 상기 기준전압의 차이를 증폭하여 제공하는 증폭기; 및
    상기 제공된 전압 차이를 저장하는 전하 저장부를 포함하는 것을 특징으로 하는 데이터 핀 기준전압 생성회로.
  3. 청구항 2에 있어서,
    상기 코드 생성기는 상기 증폭 활성화 신호에 상보적으로 응답하여 상기 전하 저장부에 저장된 전하를 제공받는 것을 특징으로 하는 데이터 핀 기준전압 생성회로.
  4. 청구항 2에 있어서,
    상기 전하 저장부는,
    상기 전하 저장부에 포함된 커패시터에 전하 저장 초기 값을 제공하는 초기화부를 더 포함하는 것을 특징으로 하는 데이터 핀 기준전압 생성회로.
  5. 청구항 4에 있어서,
    상기 초기화부는
    전원전압을 저장하고 있다가 스위칭 제어신호에 응답하여 상기 커패시터와 전하를 공유함으로써 상기 커패시터를 상기 초기 값으로 설정하는 보조 커패시터를 포함하는 것을 특징으로 하는 데이터 핀 기준전압 생성회로.
  6. 청구항 4 또는 청구항 5에 있어서,
    상기 전하 저장 초기 값은 전원전압의 1/2 값에 상응하는 것을 특징으로 하는 데이터 핀 기준전압 생성회로.
  7. 청구항 2에 있어서,
    활성화 신호에 응답하여 상기 갱신된 기준전압과 상기 데이터 핀을 통하여 수신된 입력신호와의 차이를 증폭하여 래치된 출력신호를 제공하는 입력 버퍼를 더 포함하는 것을 특징으로 하는 데이터 핀 기준전압 생성회로.
  8. 증폭 활성화 신호와 함께 적어도 하나의 데이터 핀을 통하여 트레이닝 파형을 제공하는 메모리 컨트롤러; 및
    상기 증폭 활성화 신호에 응답하여 상기 트레이닝 파형과 기준전압의 차이를 누적하여 저장함으로써 상기 기준전압을 갱신하여 생성하는 적어도 하나의 데이터 핀 기준전압 생성회로를 포함하는 것을 특징으로 하는 반도체 장치.
  9. 청구항 8에 있어서,
    상기 메모리 컨트롤러는,
    기설정된 시간 동안 상기 증폭 활성화 신호를 활성화하면서 상기 트레이닝 파형을 제공하여 상기 적어도 하나의 데이터 핀에 대한 기준전압을 트레이닝하고, 트레이닝이 완료된 이후에는 활성화 신호를 활성화하면서 상기 적어도 하나의 데이터 핀을 통하여 데이터 입력신호를 제공하는 것을 특징으로 하는 반도체 장치.
  10. 청구항 9에 있어서,
    상기 트레이닝 파형은 상기 기준전압을 기준으로 한 적분 합이 ＇0＇인 파형인 것을 특징으로 하는 반도체 장치.
  11. 청구항 9에 있어서,
    상기 데이터 핀 기준전압 생성회로 각각은,
    상기 증폭 활성화 신호에 응답하여 상기 기설정된 시간 동안 트레이닝 파형과 상기 기준전압의 차이를 누적하여 저장하는 전압 차 저장부;
    상기 전압 차 저장부에 저장된 전압 차에 기초하여 전압 생성 코드를 생성하는 코드 생성기; 및
    상기 전압 생성 코드에 기초하여 상기 기준전압을 갱신하여 생성하는 기준전압 생성기를 포함하는 것을 특징으로 하는 반도체 장치.
  12. 청구항 11에 있어서,
    상기 전압 차 저장부는,
    상기 증폭 활성화 신호에 응답하여 상기 트레이닝 파형과 상기 기준전압의 차이를 증폭하여 제공하는 증폭기; 및
    상기 제공된 전압 차이를 저장하는 전하 저장부를 포함하는 것을 특징으로 하는 반도체 장치.
  13. 청구항 12에 있어서,
    상기 코드 생성기는 상기 증폭 활성화 신호에 상보적으로 응답하여 상기 전하 저장부에 저장된 전하를 제공받는 것을 특징으로 하는 반도체 장치.
  14. 청구항 12에 있어서,
    상기 전하 저장부는,
    상기 전하 저장부에 포함된 커패시터에 전하 저장 초기 값을 제공하는 초기화부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  15. 청구항 14에 있어서,
    상기 초기화부는
    전원전압을 저장하고 있다가 스위칭 제어신호에 응답하여 상기 커패시터와 전하를 공유함으로써 상기 커패시터를 상기 초기 값으로 설정하는 보조 커패시터를 포함하는 것을 특징으로 하는 반도체 장치.
  16. 청구항 15에 있어서,
    상기 메모리 컨트롤러는,
    상기 증폭 활성화 신호에 응답하여 상기 커패시터와 상기 보조 커패시터 사이의 연결을 차단하고 상기 증폭기와 상기 커패시터를 연결하는 상기 스위칭 제어신호를 생성하는 것을 특징으로 하는 반도체 장치.
  17. 청구항 15에 있어서,
    상기 커패시터와 상기 보조 커패시터는 동일한 커패시턴스를 갖는 것을 특징으로 하는 반도체 장치.
  18. 청구항 14에 있어서,
    상기 초기화부는 상기 초기 값을 제공하는 전압 원을 포함하며, 상기 메모리 컨트롤러는 상기 전압 원과 상기 커패시터를 연결하여 상기 커패시터를 상기 초기 값으로 유지하고 상기 증폭 활성화 신호에 응답하여 상기 전압 원과 상기 커패시터의 연결을 차단하고 상기 증폭기와 상기 커패시터를 연결하는 스위칭 제어신호를 생성하는 것을 특징으로 하는 반도체 장치.
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