KR20190130873A - 내부 전압 생성 회로 및 이를 포함하는 메모리 장치 - Google Patents

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Abstract

본 기술은 내부 전압 생성 회로 및 이를 포함하는 메모리 장치에 관한 것으로, 내부 전압 생성 회로는 입력 신호를 적분하여 일정한 기울기를 가지며 상승하는 초기 전압을 생성하는 적분 회로; 피드백 전압과 기준 전압을 비교하여 상기 초기 전압 또는 상기 기준 전압을 출력 전압으로 출력하기 위한 선택 회로; 및 상기 출력 전압과 상기 피드백 전압의 비교 결과에 응답하여 외부 전원 전압을 공급받거나 차단하여 내부 전압을 생성하고, 상기 내부 전압을 전압 분배하여 상기 피드백 전압을 생성하기 위한 전압 생성 회로를 포함한다.

Description

내부 전압 생성 회로 및 이를 포함하는 메모리 장치{INTERNAL VOLTAGE GENERATION CIRCUIT AND MEMORY DEVICE HAVING THE SAME}
본 발명은 전자 장치에 관한 것으로서, 좀 더 구체적으로는 내부 전압 생성 회로 및 이를 포함하는 메모리 장치에 관한 것이다.
메모리 시스템(memory system)을 저장 매체로 사용하는 이동 정보 기기들, 특히 스마트폰 및 태블릿 피씨 등의 사용이 증가함에 따라서 메모리 장치에 대한 관심과 중요성이 더욱 커지고 있다.
고속의 프로세서나 멀티 코어를 이용한 병렬화뿐만 아니라 다양한 어플리케이션들의 등장으로 인해 반도체 메모리 시스템에 대한 요구 수준은 성능뿐 아니라 신뢰성 측면에서도 계속 높아지고 있다.
메모리 시스템은 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 메모리 시스템은 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 유지되는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분될 수 있다.
메모리 시스템을 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예는 내부 전압 생성 동작 시 피크 커런트 발생을 억제할 수 있는 내부 전압 생성 회로 및 이를 포함하는 메모리 장치를 제공한다.
본 발명의 실시 예에 따른 내부 전압 생성 회로는 입력 신호를 적분하여 일정한 기울기를 가지며 상승하는 초기 전압을 생성하는 적분 회로; 피드백 전압과 기준 전압을 비교하여 상기 초기 전압 또는 상기 기준 전압을 출력 전압으로 출력하기 위한 선택 회로; 및 상기 출력 전압과 상기 피드백 전압의 비교 결과에 응답하여 외부 전원 전압을 공급받거나 차단하여 내부 전압을 생성하고, 상기 내부 전압을 전압 분배하여 상기 피드백 전압을 생성하기 위한 전압 생성 회로를 포함한다.
본 발명의 실시 예에 따른 내부 전압 생성 회로는 입력 신호를 적분하여 일정한 기울기를 가지며 상승하는 초기 전압을 생성하는 적분 회로; 제1 피드백 전압과 제1 기준 전압을 비교하여 상기 초기 전압 또는 상기 제1 기준 전압을 제1 출력 전압으로 출력하기 위한 제1 선택 회로; 상기 제1 출력 전압과 상기 제1 피드백 전압의 비교 결과에 응답하여 외부 전원 전압을 공급받거나 차단하여 제1 내부 전압을 생성하고, 상기 제1 내부 전압을 전압 분배하여 상기 제1 피드백 전압을 생성하기 위한 제1 내부 전압 생성 회로; 제2 피드백 전압과 제2 기준 전압을 비교하여 상기 초기 전압 또는 상기 제2 기준 전압을 제2 출력 전압으로 출력하기 위한 제2 선택 회로; 및 상기 제2 출력 전압과 상기 제2 피드백 전압의 비교 결과에 응답하여 상기 외부 전원 전압을 공급받거나 차단하여 제2 내부 전압을 생성하고, 상기 제2 내부 전압을 전압 분배하여 상기 제2 피드백 전압을 생성하기 위한 제2 내부 전압 생성 회로를 포함한다.
본 발명의 실시 예에 따른 메모리 장치는 외부 전원 전압의 전위 레벨을 검출하여 파워 온 리셋 신호를 생성하여 출력하기 위한 파워 온 리셋 회로; 상기 외부 전원 전압을 공급받아 기준 전압을 생성하기 위한 기준 전압 생성 회로; 및 상기 파워 온 리셋 신호에 응답하여 활성화되며, 일정한 기울기를 가지며 상승하는 초기 전압과 피드백 전압을 비교한 결과에 따라 상기 외부 전원 전압을 공급받아 내부 전압의 전위 레벨을 상승시켜 출력하는 내부 전압 생성 회로를 포함한다.
본 기술에 따르면, 내부 전압 생성 초기 동작 시 일정한 기울기로 상승하는 전압을 이용하여 전압 생성 회로를 동작시킴으로써, 전압 생성 회로에 의한 피크 커런트 발생을 억제할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 3은 도 2의 내부 전압 생성 회로를 설명하기 위한 블록도이다.
도 4는 도 3의 적분 회로를 설명하기 위한 회로도이다.
도 5는 도 3의 제1 선택 회로를 설명하기 위한 회로도이다.
도 6은 도 3의 제1 내부 전압 생성 회로를 설명하기 위한 회로도이다.
도 7은 도 3의 제2 선택 회로를 설명하기 위한 회로도이다.
도 8은 도 3의 제2 내부 전압 생성 회로를 설명하기 위한 회로도이다.
도 9는 본 발명의 실시 예에 따른 내부 전압 생성 회로의 동작을 설명하기 위한 전압 파형도이다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다. 또한 호스트(2000)와 메모리 시스템(1000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 응답하여 동작한다. 실시 예로서, 메모리 장치(1100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 채널을 통해 커맨드(CMD) 및 어드레스(ADD)를 수신하고, 메모리 셀 어레이 중 어드레스(ADD)에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(1100)는 어드레스(ADD)에 의해 선택된 영역에 대해 커맨드(CMD)에 해당하는 내부 동작을 수행한다. 예를 들어 메모리 장치(1100)는 프로그램 동작에 대응하는 커맨드(CMD), 어드레스(ADD), 데이터(DATA)에 응답하여 선택된 메모리 블록에 대한 프로그램 동작을 수행한다. 또한 메모리 장치(1100)는 리드 동작에 대응하는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 선택된 메모리 블록에 대한 리드 동작을 수행하고, 리드된 데이터(DATA)는 메모리 컨트롤러(1200)로 출력될 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)로부터의 요청(request)에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램하거나 리드하거나, 프로그램된 데이터를 소거할 수 있다. 예를 들어 메모리 컨트롤러(1200)는 호스트(2000)로부터의 요청에 따라 각 제반 동작에 대응하는 커맨드(CMD), 어드레스(ADD), 및 데이터(DATA)를 메모리 장치(1100)로 출력할 수 있으며, 메모리 장치(1100)로부터 데이터(DATA)를 수신하여 호스트(2000)로 출력할 수 있다.
메모리 장치(1100) 및 메모리 컨트롤러(1200)는 외부 전원 전압(VCCE)을 공급받아 동작할 수 있다. 예를 들어 메모리 장치(1100)는 외부 전원 전압(VCCE)을 공급받아 적어도 하나 이상의 내부 전압을 생성하고, 적어도 하나 이상의 내부 전압을 이용하여 제반 동작을 수행한다.
본 발명의 실시 예에서는 메모리 시스템(1000)이 하나의 메모리 장치(1100)를 포함하는 것으로 도시 및 설명하였으나, 메모리 시스템(1000)은 복수의 메모리 장치(1100)들을 포함하여 구성될 수 있다. 메모리 시스템(1000)의 파워 업(Power up) 구간에서 복수의 메모리 장치(1100)들은 동시에 외부 전원 전압(VCCE)을 이용하여 적어도 하나 이상의 내부 전압을 생성하며, 내부 전압을 생성하기 위한 동작에 의해 순간적인 전류 소모량이 증가하여 피크 커런트(peak current)가 증가하는 문제점이 발생할 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 2를 참조하면, 메모리 장치(1100)는 파워 온 리셋 회로(100), 기준 전압 생성 회로(200), 내부 전압 생성 회로(300), 및 내부 회로(400)를 포함하여 구성될 수 있다.
파워 온 리셋 회로(100)는 외부 전원 전압(VCCE)의 전위 레벨을 검출하여 파워 온 리셋 신호(POR)를 생성하여 출력한다. 예를 들어 파워 온 리셋 회로(100)는 메모리 시스템의 파워 업 동작 시 외부 전원 전압(VCCE)의 전위 레벨이 설정 레벨 이상으로 상승할 경우 토글하는 파워 온 리셋 신호(POR)를 생성하여 출력한다.
기준 전압 생성 회로(200)는 외부 전원 전압(VCCE)을 공급받아 각각 일정한 레벨을 갖는 제1 기준 전압(VPCRT _REF), 제2 기준 전압(VCCI _REF), 및 제3 기준 전압(VCCD_REF)을 생성하여 출력한다.
내부 전압 생성 회로(300)는 파워 온 리셋 신호(POR)에 응답하여 활성화되며, 외부 전원 전압(VCCE), 제1 기준 전압(VPCRT _REF), 제2 기준 전압(VCCI _REF), 및 제3 기준 전압(VCCD _REF)을 공급받아 제1 내부 전압(VCCI) 및 제2 내부 전압(VCCD)을 생성하여 출력한다.
본 발명의 실시 예에 따른 내부 전압 생성 회로(300)는 파워 온 리셋 신호(POR)에 응답하여 외부 전원 전압(VCCE)이 설정 레벨 이상으로 상승할 경우 동작하며, 초기 생성 구간 동안 제1 내부 전압(VCCI) 및 제2 내부 전압(VCCD)의 전위 레벨을 상승시키되 상승 속도를 제어함으로써, 급격한 전류 소모를 억제할 수 있다.
내부 회로(400)는 파워 온 리셋 회로(100)에서 출력되는 파워 온 리셋 신호(POR)에 응답하여 초기화된다. 또한 내부 회로(400)는 내부 전압 생성 회로(300)에서 생성된 제1 내부 전압(VCCI) 및 제2 내부 전압(VCCD)을 공급 전원으로 사용하여 동작하며, 도 1의 메모리 컨트롤러(1200)로부터 수신되는 커맨드, 어드레스, 데이터들에 응답하여 데이터를 저장하는 프로그램 동작, 저장된 데이터를 리드하는 리드 동작, 저장된 데이터를 소거하는 소거 동작 등과 같은 제반 동작을 수행한다.
도 3은 도 2의 내부 전압 생성 회로를 설명하기 위한 블록도이다.
도 3을 참조하면, 내부 전압 생성 회로(300)는 적분 회로(310), 제1 선택 회로(320), 제1 내부 전압 생성 회로(330), 제2 선택 회로(340), 제2 내부 전압 생성 회로(350), 및 인에이블 신호 생성 회로(360)를 포함하여 구성될 수 있다.
인에이블 신호 생성 회로(360)는 파워 온 리셋 신호(POR)에 응답하여 인에이블 신호(EN)를 생성하고, 생성된 인에이블 신호(EN)를 적분 회로(310), 제1 선택 회로(320), 제1 내부 전압 생성 회로(330), 제2 선택 회로(340), 및 제2 내부 전압 생성 회로(350)로 출력한다. 예를 들어 인에이블 신호 생성 회로(360)는 파워 온 리셋 신호(POR)가 하이 레벨로 상승된 후 로우 레벨로 천이되는 시점에 활성화되는 인에이블 신호(EN)를 생성하여 출력할 수 있다.
적분 회로(310)는 인에이블 신호(EN)에 응답하여 활성화되며, 입력 전압(VPCRT_IN)와 제1 기준 전압(VPCRT _REF)에 응답하여 일정한 기울기를 갖으며 상승하는 초기 전압(VINT)을 생성하여 출력한다. 적분 회로(310)는 입력 전압(VPCRT _IN)과 제1 기준 전압(VPCRT _REF)의 차이를 설정 저항값으로 나눈 값을 적분(integrating)하여 초기 전압(VINT)을 생성하는 것이 바람직하다.
제1 선택 회로(320)는 인에이블 신호(EN)에 응답하여 활성화되며, 제2 기준 전압(VCCI_REF)과 제1 내부 전압 생성 회로(330)에서 출력되는 제1 피드백 전압(VCCI_FEED)을 비교하고, 비교 결과에 따라 초기 전압(VINT)과 제2 기준 전압(VCCI _REF) 중 어느 하나를 선택하여 제1 출력 전압(VOYT1)으로 출력한다. 예를 들어 제1 선택 회로(320)는 제2 기준 전압(VCCI _REF)의 전위 레벨이 제1 피드백 전압(VCCI_FEED)의 전위 레벨보다 높을 경우, 초기 전압(VINT)을 제1 출력 전압(VOYT1)으로 출력하고, 제2 기준 전압(VCCI _REF)의 전위 레벨이 제1 피드백 전압(VCCI _FEED)의 전위 레벨보다 높을 경우, 제2 기준 전압(VCCI _REF)을 제1 출력 전압(VOYT1)으로 출력할 수 있다. 제2 기준 전압(VCCI_REF)의 전위 레벨이 제1 피드백 전압(VCCI _FEED)의 전위 레벨보다 높은 초기 생성 구간에서 초기 전압(VINT)은 제2 기준 전압(VCCI _REF)보다 전위 레벨이 낮은 것이 바람직하다.
제1 내부 전압 생성 회로(330)는 인에이블 신호(EN)에 응답하여 활성화되며, 제1 출력 전압(VOYT1)에 따라 외부 전원 전압(VCCE)의 공급 전류량을 조절하여 제1 내부 전압(VCCI)을 생성하여 출력한다. 또한 제1 내부 전압 생성 회로(330)는 내부 전압(VCCI)을 전압 분배하여 제1 피드백 전압(VCCI _FEED)을 생성한다.
제1 내부 전압 생성 회로(330)는 제2 기준 전압(VCCI _REF)의 전위 레벨이 제1 피드백 전압(VCCI _FEED)의 전위 레벨보다 높은 초기 생성 구간 동안 제2 기준 전압(VCCI_REF)보다 낮으며 일정한 기울기로 상승하는 초기 전압(VINT)을 제1 출력 전압(VOYT1)으로 수신하여 제1 내부 전압(VCCI)을 생성한다. 이로써 제1 내부 전압 생성 회로(330)는 초기 생성 구간 동안 제1 내부 전압(VCCI)을 상승시키는 속도를 느리게 조절하여 전류 소모량을 감소시킬 수 있다.
제2 선택 회로(340)는 인에이블 신호(EN)에 응답하여 활성화되며, 제3 기준 전압(VCCD_REF)과 제2 내부 전압 생성 회로(350)에서 출력되는 제2 피드백 전압(VCCD_FEED)을 비교하고, 비교 결과에 따라 초기 전압(VINT)과 제3 기준 전압(VCCD _REF) 중 어느 하나를 선택하여 제2 출력 전압(VOYT2)으로 출력한다. 예를 들어 제2 선택 회로(320)는 제3 기준 전압(VCCD _REF)의 전위 레벨이 제2 피드백 전압(VCCD_FEED)의 전위 레벨보다 높을 경우, 초기 전압(VINT)을 제2 출력 전압(VOYT2)으로 출력하고, 제3 기준 전압(VCCD _REF)의 전위 레벨이 제2 피드백 전압(VCCD _FEED)의 전위 레벨보다 낮을 경우, 제3 기준 전압(VCCD _REF)을 제2 출력 전압(VOYT2)으로 출력할 수 있다. 제3 기준 전압(VCCD_REF)의 전위 레벨이 제2 피드백 전압(VCCD _FEED)의 전위 레벨보다 높은 초기 생성 구간에서 초기 전압(VINT)은 제3 기준 전압(VCCD _REF)보다 전위 레벨이 낮은 것이 바람직하다.
제2 내부 전압 생성 회로(350)는 인에이블 신호(EN)에 응답하여 활성화되며, 제2 출력 전압(VOYT2)에 따라 외부 전원 전압(VCCE)의 공급 전류량을 조절하여 제2 내부 전압(VCCD)을 생성하여 출력한다. 또한 제2 내부 전압 생성 회로(350)는 내부 전압(VCCD)을 전압 분배하여 제2 피드백 전압(VCCD_FEED)을 생성한다.
제2 내부 전압 생성 회로(350)는 제3 기준 전압(VCCD _REF)의 전위 레벨이 제2 피드백 전압(VCCD _FEED)의 전위 레벨보다 높은 초기 생성 구간 동안 제3 기준 전압(VCCD_REF)보다 낮으며 일정한 기울기로 상승하는 초기 전압(VINT)을 제2 출력 전압(VOYT2)으로 수신하여 제2 내부 전압(VCCD)을 생성한다. 이로써 제2 내부 전압 생성 회로(350)는 초기 생성 구간 동안 제2 내부 전압(VCCD)을 상승시키는 속도를 느리게 조절하여 전류 소모량을 감소시킬 수 있다.
도 4는 도 3의 적분 회로를 설명하기 위한 회로도이다.
도 4를 참조하면 적분 회로(310)는 저항(R1), 캐패시터(C1), 및 앰프(CP1)를 포함하여 구성될 수 있다.
저항(R1)은 입력 전압(VPCRT _IN)을 수신하여 앰프(CP1)의 제1 입력 단자(-)로 출력한다. 캐패시터(C1)는 앰프(CP1)의 제1 입력 단자(-)와 출력 단자 사이에 연결된다. 제1 기준 전압(VPCRT _REF)은 앰프(CP1)의 제2 입력 단자(+)로 입력된다. 제1 기준 전압(VPCRT _REF)은 접지 전압일 수 있다. 앰프(CP1)는 OP 앰프로 구성될 수 있다.
적분 회로(310)는 입력 전압(VPCRT _IN)을 적분하여 초기 전압(VINT)을 생성하여 출력한다. 예를 들어 적분 회로(310)는 일정한 레벨을 갖는 입력 전압(VPCRT _IN)을 수신하여 일정한 기울기를 갖으며 상승하는 초기 전압(VINT)을 생성하여 출력한다.
도 5는 도 3의 제1 선택 회로를 설명하기 위한 회로도이다.
도 5를 참조하면, 제1 선택 회로(320)는 비교기(CP2)와 멀티 플렉서(MUX1)를 포함하여 구성될 수 있다.
비교기(CP2)는 인에이블 신호(EN)에 응답하여 활성화되고, 제1 피드백 전압(VCCI_FEED)과 제2 기준 전압(VCCI _REF)을 수신하여 비교하고, 비교 결과에 따라 제1 선택 신호(SS1)를 생성하여 출력한다. 예를 들어 비교기(CP2)는 제1 피드백 전압(VCCI _FEED)의 전위 레벨이 제2 기준 전압(VCCI _REF)의 전위 레벨보다 높을 경우 제1 로직 레벨(예를 들어 로우 레벨)의 제1 선택 신호(SS1)를 생성하여 출력하고, 제1 피드백 전압(VCCI _FEED)의 전위 레벨이 제2 기준 전압(VCCI_REF)의 전위 레벨보다 낮을 경우 제2 로직 레벨(예를 들어 하이 레벨)의 제1 선택 신호(SS1)를 생성하여 출력한다.
멀티 플렉서(MUX1)는 초기 전압(VINT) 및 제2 기준 전압(VCCI _REF)을 수신하고, 제1 선택 신호(SS1)에 응답하여 초기 전압(VINT) 및 제2 기준 전압(VCCI _REF) 중 하나를 선택하여 제1 출력 전압(VOUT1)으로 출력한다. 예를 들어 멀티 플렉서(MUX1)는 제1 선택 신호(SS1)가 제1 로직 레벨일 경우, 제2 기준 전압(VCCI _REF)을 선택하여 제1 출력 전압(VOUT1)으로 출력하고, 제1 선택 신호(SS1)가 제2 로직 레벨일 경우, 초기 전압(VINT)을 선택하여 제1 출력 전압(VOUT1)으로 출력한다.
즉, 제1 선택 회로(320)는 제2 기준 전압(VCCI _REF)의 전위 레벨이 제1 피드백 전압(VCCI_FEED)의 전위 레벨보다 높을 경우, 초기 전압(VINT)을 제1 출력 전압(VOYT1)으로 출력하고, 제2 기준 전압(VCCI _REF)의 전위 레벨이 제1 피드백 전압(VCCI _FEED)의 전위 레벨보다 낮을 경우, 제2 기준 전압(VCCI_REF)을 제1 출력 전압(VOYT1)으로 출력할 수 있다.
도 6은 도 3의 제1 내부 전압 생성 회로를 설명하기 위한 회로도이다.
제1 내부 전압 생성 회로(330)는 앰프(CP3), 전류 공급 회로(331), 전압 분배 회로(332)를 포함하여 구성될 수 있다.
앰프(CP3)는 인에이블 신호(EN)에 응답하여 활성화되고, 제1 출력 신호(VOUT1)와 전압 분배 회로(332)에서 출력되는 제1 피드백 전압(VCCI _FEED)을 비교하여 제1 제어 신호(CS1)를 생성하여 출력한다. 예를 들어 앰프(CP3)는 제1 출력 신호(VOUT1)의 전위 레벨이 제1 피드백 전압(VCCI _FEED)의 전위 레벨보다 높을 경우 제1 로직 레벨(예를 들어 로우 레벨)의 제1 제어 신호(CS1)를 생성하여 출력하고, 제1 출력 신호(VOUT1)의 전위 레벨이 제1 피드백 전압(VCCI _FEED)의 전위 레벨보다 낮을 경우 제2 로직 레벨(예를 들어 하이 레벨)의 제1 제어 신호(CS1)를 생성하여 출력한다.
전류 공급 회로(331)는 제1 제어 신호(CS1)에 응답하여 외부 전원 전압(VCCE)을 출력 노드(NA)에 인가하거나 차단한다. 예를 들어 전류 공급 회로(331)는 외부 전원 전압(VCCE)이 인가되는 단자와 출력 노드(NA) 사이에 연결된 PMOS 트랜지스터(PM1)로 구성될 수 있다. PMOS 트랜지스터(PM1)는 제1 제어 신호(CS1)에 응답하여 턴온 또는 턴오프되어, 출력 노드(NA)에 외부 전원 전압(VCCE)을 인가하거나 차단한다.
전압 분배 회로(332)는 출력 노드(NA)와 접지 전원(Vss) 단자 사이에 연결된다. 전압 분배 회로(332)는 출력 노드(NA)의 전위 즉, 제1 내부 전압(VCCI)을 전압분배하여 제1 피드백 전압(VCCI _FEED)을 생성한다. 예를 들어 전압 분배 회로(332)는 출력 노드(NA)와 접지 전원(Vss) 단자 사이에 직렬 연결된 제1 및 제2 저항(R2, R3)을 포함하여 구성될 수 있다. 전압 분배 회로(332)는 제1 및 제2 저항(R2, R3)의 저항비에 따라 제1 내부 전압(VCCI)을 전압 분배하여 제1 및 제2 저항(R2, R3) 사이의 노드(NB)를 통해 제1 피드백 전압(VCCI_FEED)을 출력할 수 있다.
제1 내부 전압 생성 회로(330)에서 생성되는 제1 내부 전압(VCCI)이 목표 전위 레벨보다 낮을 경우, 제1 내부 전압(VCCI)을 전압 분배하여 생성된 제1 피드백 전압(VCCI_FEED)은 제1 출력 전압(VOUT1)보다 낮은 전위 레벨을 가진다. 이로 인하여 앰프(CP3)는 제1 로직 레벨의 제1 제어 신호(CS1)를 출력하게 되고, 전류 공급 회로(331)는 제1 제어 신호(CS1)에 응답하여 외부 전원 전압(VCCE)을 출력 노드(NA)에 인가하여 제1 내부 전압(VCCI)의 전위 레벨을 상승시킨다. 제1 내부 전압(VCCI)이 목표 전위 레벨보다 높을 경우, 제1 내부 전압(VCCI)을 전압 분배하여 생성된 제1 피드백 전압(VCCI _FEED)은 제1 출력 전압(VOUT1)보다 높은 전위 레벨을 가진다. 이로 인하여 앰프(CP3)는 제2 로직 레벨의 제1 제어 신호(CS1)를 출력하게 되고, 전류 공급 회로(331)는 제1 제어 신호(CS1)에 응답하여 외부 전원 전압(VCCE)이 출력 노드(NA)에 인가되는 것을 차단하게 된다. 이로 인하여 제1 내부 전압(VCCI)의 전위 레벨은 더 이상 상승하지 않으며 일정 레벨을 유지하게 된다.
도 7은 도 3의 제2 선택 회로를 설명하기 위한 회로도이다.
도 7을 참조하면, 제2 선택 회로(340)는 비교기(CP4)와 멀티 플렉서(MUX2)를 포함하여 구성될 수 있다.
비교기(CP4)는 인에이블 신호(EN)에 응답하여 활성화되고, 제2 피드백 전압(VCCD_FEED)과 제3 기준 전압(VCCD _REF)을 수신하여 비교하고, 비교 결과에 따라 제2 선택 신호(SS2)를 생성하여 출력한다. 예를 들어 비교기(CP4)는 제2 피드백 전압(VCCD_FEED)의 전위 레벨이 제3 기준 전압(VCCD _REF)의 전위 레벨보다 높을 경우 제1 로직 레벨(예를 들어 로우 레벨)의 제2 선택 신호(SS2)를 생성하여 출력하고, 제2 피드백 전압(VCCD _FEED)의 전위 레벨이 제3 기준 전압(VCCD _REF)의 전위 레벨보다 낮을 경우 제2 로직 레벨(예를 들어 하이 레벨)의 제2 선택 신호(SS2)를 생성하여 출력한다.
멀티 플렉서(MUX2)는 초기 전압(VINT) 및 제3 기준 전압(VCCD _REF)을 수신하고, 제2 선택 신호(SS2)에 응답하여 초기 전압(VINT) 및 제3 기준 전압(VCCD _REF) 중 하나를 선택하여 제2 출력 전압(VOUT2)으로 출력한다. 예를 들어 멀티 플렉서(MUX2)는 제2 선택 신호(SS2)가 제1 로직 레벨일 경우, 제3 기준 전압(VCCD _REF)을 선택하여 제2 출력 전압(VOUT2)으로 출력하고, 제2 선택 신호(SS2)가 제2 로직 레벨일 경우, 초기 전압(VINT)을 선택하여 제2 출력 전압(VOUT2)으로 출력한다.
즉, 제2 선택 회로(340)는 제3 기준 전압(VCCD _REF)의 전위 레벨이 제2 피드백 전압(VCCD_FEED)의 전위 레벨보다 높을 경우, 초기 전압(VINT)을 제2 출력 전압(VOYT2)으로 출력하고, 제3 기준 전압(VCCD _REF)의 전위 레벨이 제2 피드백 전압(VCCD _FEED)의 전위 레벨보다 낮을 경우, 제3 기준 전압(VCCD _REF)을 제2 출력 전압(VOYT2)으로 출력할 수 있다.
도 8은 도 3의 제2 내부 전압 생성 회로를 설명하기 위한 회로도이다.
제2 내부 전압 생성 회로(350)는 앰프(CP5), 전류 공급 회로(351), 전압 분배 회로(352)를 포함하여 구성될 수 있다.
앰프(CP5)는 인에이블 신호(EN)에 응답하여 활성화되고, 제2 출력 신호(VOUT2)와 전압 분배 회로(352)에서 출력되는 제2 피드백 전압(VCCD _FEED)을 비교하여 제2 제어 신호(CS2)를 생성하여 출력한다. 예를 들어 앰프(CP5)는 제2 출력 신호(VOUT2)의 전위 레벨이 제2 피드백 전압(VCCD _FEED)의 전위 레벨보다 높을 경우 제1 로직 레벨(예를 들어 로우 레벨)의 제2 제어 신호(CS2)를 생성하여 출력하고, 제2 출력 신호(VOUT2)의 전위 레벨이 제2 피드백 전압(VCCD _FEED)의 전위 레벨보다 낮을 경우 제2 로직 레벨(예를 들어 하이 레벨)의 제2 제어 신호(CS2)를 생성하여 출력한다.
전류 공급 회로(351)는 제2 제어 신호(CS2)에 응답하여 외부 전원 전압(VCCE)을 출력 노드(NC)에 인가하거나 차단한다. 예를 들어 전류 공급 회로(351)는 외부 전원 전압(VCCE)이 인가되는 단자와 출력 노드(NC) 사이에 연결된 PMOS 트랜지스터(PM2)로 구성될 수 있다. PMOS 트랜지스터(PM2)는 제2 제어 신호(CS2)에 응답하여 턴온 또는 턴오프되어, 출력 노드(NC)에 외부 전원 전압(VCCE)을 인가하거나 차단한다.
전압 분배 회로(352)는 출력 노드(NC)와 접지 전원(Vss) 단자 사이에 연결된다. 전압 분배 회로(352)는 출력 노드(NC)의 전위 즉, 제2 내부 전압(VCCD)을 전압분배하여 제2 피드백 전압(VCCD _FEED)을 생성한다. 예를 들어 전압 분배 회로(352)는 출력 노드(NC)와 접지 전원(Vss) 단자 사이에 직렬 연결된 제1 및 제2 저항(R4, R5)을 포함하여 구성될 수 있다. 전압 분배 회로(352)는 제1 및 제2 저항(R4, R5)의 저항비에 따라 제2 내부 전압(VCCD)을 전압 분배하여 제1 및 제2 저항(R4, R5) 사이의 노드(ND)를 통해 제2 피드백 전압(VCCD_FEED)을 출력할 수 있다.
제2 내부 전압 생성 회로(350)에서 생성되는 제2 내부 전압(VCCD)이 목표 전위 레벨보다 낮을 경우, 제2 내부 전압(VCCD)을 전압 분배하여 생성된 제2 피드백 전압(VCCD_FEED)은 제2 출력 전압(VOUT2)보다 낮은 전위 레벨을 가진다. 이로 인하여 앰프(CP5)는 제1 로직 레벨의 제2 제어 신호(CS2)를 출력하게 되고, 전류 공급 회로(351)는 제2 제어 신호(CS2)에 응답하여 외부 전원 전압(VCCE)을 출력 노드(NC)에 인가하여 제2 내부 전압(VCCD)의 전위 레벨을 상승시킨다. 제2 내부 전압(VCCD)이 목표 전위 레벨보다 높을 경우, 제2 내부 전압(VCCD)을 전압 분배하여 생성된 제2 피드백 전압(VCCD _FEED)은 제2 출력 전압(VOUT2)보다 높은 전위 레벨을 가진다. 이로 인하여 앰프(CP5)는 제2 로직 레벨의 제2 제어 신호(CS2)를 출력하게 되고, 전류 공급 회로(351)는 제2 제어 신호(CS2)에 응답하여 외부 전원 전압(VCCE)이 출력 노드(NC)에 인가되는 것을 차단하게 된다. 이로 인하여 제2 내부 전압(VCCD)의 전위 레벨은 더 이상 상승하지 않으며 일정 레벨을 유지하게 된다.
도 9는 본 발명의 실시 예에 따른 내부 전압 생성 회로의 동작을 설명하기 위한 전압 파형도이다.
도 2 내지 도 9를 참조하여 본 발명의 실시 예에 따른 메모리 장치의 동작을 설명하면 다음과 같다.
파워 온 리셋 회로(100)는 메모리 시스템의 파워 업 동작 시 외부 전원 전압(VCCE)이 설정 레벨 이상으로 상승할 경우 토글하는 파워 온 리셋 신호(POR)를 생성하여 출력한다. 즉, 파워 온 리셋 신호(POR)는 외부 전원 전압(VCCE)의 상승과 함께 상승하다가 외부 전원 전압(VCCE)이 설정 레벨 이상으로 상승할 경우 로우 레벨로 천이하게 된다.
기준 전압 생성 회로(200)는 외부 전원 전압(VCCE)을 공급받아 각각 일정한 레벨을 갖는 제1 기준 전압(VPCRT _REF), 제2 기준 전압(VCCI _REF), 및 제3 기준 전압(VCCD_REF)을 생성하여 출력한다.
내부 전압 생성 회로(300)의 인에이블 신호 생성 회로(360)는 파워 온 리셋 신호(POR)에 응답하여 인에이블 신호(EN)를 생성하고, 생성된 인에이블 신호(EN)를 적분 회로(310), 제1 선택 회로(320), 제1 내부 전압 생성 회로(330), 제2 선택 회로(340), 및 제2 내부 전압 생성 회로(350)로 출력한다. 예를 들어 인에이블 신호 생성 회로(360)는 파워 온 리셋 신호(POR)가 하이 레벨로 상승된 후 로우 레벨로 천이되는 시점에 활성화되는 인에이블 신호(EN)를 생성하여 출력한다.
적분 회로(310)는 인에이블 신호(EN)에 응답하여 활성화되며, 적분 회로(310)는 입력 전압(VPCRT _IN)과 제1 기준 전압(VPCRT _REF)의 차이를 설정 저항값(도 4의 저항(R1)의 저항값)으로 나눈 값을 적분(integrating)하여 초기 전압(VINT)을 생성한다. 초기 전압(VINT)은 일정한 기울기로 상승하는 전압하는 전압이다.
제1 선택 회로(320)는 인에이블 신호(EN)에 응답하여 활성화되며, 제2 기준 전압(VCCI_REF)과 제1 내부 전압 생성 회로(330)에서 출력되는 제1 피드백 전압(VCCI_FEED)을 비교하고, 비교 결과에 따라 초기 전압(VINT)과 제2 기준 전압(VCCI _REF) 중 어느 하나를 선택하여 제1 출력 전압(VOYT1)으로 출력한다. 제2 기준 전압(VCCI _REF)의 전위 레벨이 제2 피드백 전압(VCCD _FEED)의 전위 레벨보다 높은 초기 생성 구간 동안(t1), 제1 선택 회로(320)는 초기 전압(VINT)을 제1 출력 전압(VOYT1)으로 출력한다.
제1 내부 전압 생성 회로(330)는 인에이블 신호(EN)에 응답하여 활성화되며, 초기 생성 구간 동안(t1) 초기 전압(VINT)을 제1 출력 전압(VOYT1)으로 수신하고, 제1 출력 전압(VOYT1)과 제1 피드백 전압(VCCI _FEED)을 비교한 결과에 따라 외부 전원 전압(VCCE)의 공급 전류량을 조절하여 제1 내부 전압(VCCI)을 생성하여 출력한다. 이로 인하여 제1 내부 전압 생성 회로(330)는 초기 생성 구간 동안(t1) 일정한 기울기를 갖으며 제2 기준 전압(VCCI _REF)보다 낮은 초기 전압(VINT)을 제1 출력 전압(VOYT1)으로 수신함으로써, 제1 내부 전압(VCCI) 생성 동작 시 제1 내부 전압(VCCI)을 느리게 상승시키게 된다. 이로 인하여 제1 내부 전압 생성 회로(330)는 제1 내부 전압(VCCI)을 목표 레벨만큼 상승시키는 초기 생성 구간 동안(t1) 제1 내부 전압(VCCI)을 느리게 상승시켜 전류 소모량을 감소시킬 수 있다.
제1 내부 전압(VCCI)이 목표 레벨만큼 상승한 경우, 제1 피드백 전압(VCCI_FEED)의 전위 레벨은 제2 기준 전압(VCCI _REF)의 전위 레벨보다 높게 되고, 제1 선택 회로(320)는 제2 기준 전압(VCCI _REF)을 제1 출력 전압(VOYT1)으로 출력한다.
제1 내부 전압 생성 회로(330)는 구간(t2) 동안 제2 기준 전압(VCCI _REF)을 제1 출력 전압(VOYT1)으로 수신하고, 제1 출력 전압(VOYT1)과 제1 피드백 전압(VCCI _FEED)을 비교한 결과에 따라 외부 전원 전압(VCCE)의 공급 전류량을 조절하여 제1 내부 전압(VCCI)이 일정한 레벨로 출력되도록 한다.
상술한 실시 예에서는 제1 내부 전압(VCCI)을 생성하는 것을 일 예로 설명하였으며, 제2 내부 전압(VCCD)을 생성하는 동작은 앞서 설명한 제1 내부 전압을 생성하는 동작 방법과 유사하므로 상세한 설명은 생략하도록 한다.
내부 회로(400)는 내부 전압 생성 회로(300)에서 생성된 제1 내부 전압(VCCI) 및 제2 내부 전압(VCCD)을 공급 전원으로 사용하여 프로그램 동작, 리드 동작 또는 소거 동작과 같은 제반 동작을 수행한다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 1에 도시된 메모리 장치의 예시를 통해 구현될 수 있다.
도 11은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 1에 도시된 메모리 장치의 예시를 통해 구현될 수 있다.
도 12는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 1에 도시된 메모리 장치의 예시를 통해 구현될 수 있다.
도 13은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus)프로토콜, IC(Inter Chip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 1에 도시된 메모리 장치의 예시를 통해 구현될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
1000 : 메모리 시스템 1100 : 메모리 장치
1200 : 메모리 컨트롤러 100 : 파워 온 리셋 회로
200 : 기준 전압 생성 회로 300 : 내부 전압 생성 회로
310 : 적분 회로 320 : 제1 선택 회로
330 : 제1 내부 전압 생성 회로 340 : 제2 선택 회로
350 : 제2 내부 전압 생성 회로 360 : 인에이블 신호 생성 회로
400 : 내부 회로

Claims (19)

  1. 입력 신호를 적분하여 일정한 기울기를 가지며 상승하는 초기 전압을 생성하는 적분 회로;
    피드백 전압과 기준 전압을 비교하여 상기 초기 전압 또는 상기 기준 전압을 출력 전압으로 출력하기 위한 선택 회로; 및
    상기 출력 전압과 상기 피드백 전압의 비교 결과에 응답하여 외부 전원 전압을 공급받거나 차단하여 내부 전압을 생성하고, 상기 내부 전압을 전압 분배하여 상기 피드백 전압을 생성하기 위한 전압 생성 회로를 포함하는 내부 전압 생성 회로.
  2. 제 1 항에 있어서,
    상기 선택 회로는 상기 피드백 전압과 상기 기준 전압을 비교하여 선택 신호를 생성하기 위한 비교기; 및
    상기 초기 전압 및 상기 기준 전압을 수신하고, 상기 선택 신호에 응답하여 상기 초기 전압 및 상기 기준 전압 중 하나를 선택하여 상기 출력 전압으로 출력하기 위한 멀티 플렉서를 포함하는 내부 전압 생성 회로.
  3. 제 1 항에 있어서,
    상기 선택 회로는 상기 피드백 전압이 상기 기준 전압보다 낮은 초기 생성 구간 동안 상기 초기 전압을 상기 출력 전압으로 출력하고, 상기 초기 생성 구간 이후의 동작 구간에서 상기 기준 전압을 상기 출력 전압으로 출력하는 내부 전압 생성 회로.
  4. 제 2 항에 있어서,
    상기 초기 생성 구간에서 상기 초기 전압은 상기 기준 전압보다 낮은 전위 레벨을 갖는 내부 전압 생성 회로.
  5. 제 2 항에 있어서,
    상기 전압 생성 회로는 상기 초기 생성 구간에서 상기 출력 전압으로 상기 초기 전압을 수신하고, 상기 초기 전압과 상기 피드백 전압을 비교하여 상기 내부 전압의 전위 레벨을 상승시키는 내부 전압 생성 회로.
  6. 제 1 항에 있어서,
    상기 외부 전원 전압이 설정 레벨 이상으로 상승한 경우 로직 레벨이 천이되는 파워 온 리셋 신호에 응답하여 상기 적분 회로, 상기 선택 회로 및 상기 전압 생성 회로를 활성화시키기 위한 인에이블 신호를 생성하는 인에이블 신호 생성 회로를 더 포함하는 내부 전압 생성 회로.
  7. 입력 신호를 적분하여 일정한 기울기를 가지며 상승하는 초기 전압을 생성하는 적분 회로;
    제1 피드백 전압과 제1 기준 전압을 비교하여 상기 초기 전압 또는 상기 제1 기준 전압을 제1 출력 전압으로 출력하기 위한 제1 선택 회로;
    상기 제1 출력 전압과 상기 제1 피드백 전압의 비교 결과에 응답하여 외부 전원 전압을 공급받거나 차단하여 제1 내부 전압을 생성하고, 상기 제1 내부 전압을 전압 분배하여 상기 제1 피드백 전압을 생성하기 위한 제1 내부 전압 생성 회로;
    제2 피드백 전압과 제2 기준 전압을 비교하여 상기 초기 전압 또는 상기 제2 기준 전압을 제2 출력 전압으로 출력하기 위한 제2 선택 회로; 및
    상기 제2 출력 전압과 상기 제2 피드백 전압의 비교 결과에 응답하여 상기 외부 전원 전압을 공급받거나 차단하여 제2 내부 전압을 생성하고, 상기 제2 내부 전압을 전압 분배하여 상기 제2 피드백 전압을 생성하기 위한 제2 내부 전압 생성 회로를 포함하는 내부 전압 생성 회로.
  8. 제 7 항에 있어서,
    상기 제1 선택 회로는 상기 제1 피드백 전압이 상기 제1 기준 전압보다 낮은 초기 생성 구간 동안 상기 초기 전압을 상기 제1 출력 전압으로 출력하고, 상기 초기 생성 구간 이후의 동작 구간에서 상기 제1 기준 전압을 상기 제1 출력 전압으로 출력하는 내부 전압 생성 회로.
  9. 제 8 항에 있어서,
    상기 초기 생성 구간에서 상기 초기 전압은 상기 제1 기준 전압보다 낮은 전위 레벨을 갖는 내부 전압 생성 회로.
  10. 제 8 항에 있어서,
    상기 제1 전압 생성 회로는 상기 초기 생성 구간에서 상기 제1 출력 전압으로 상기 초기 전압을 수신하고, 상기 초기 전압과 상기 제1 피드백 전압을 비교하여 상기 제1 내부 전압의 전위 레벨을 상승시키는 내부 전압 생성 회로.
  11. 제 7 항에 있어서,
    상기 제2 선택 회로는 상기 제2 피드백 전압이 상기 제2 기준 전압보다 낮은 초기 생성 구간 동안 상기 초기 전압을 상기 제2 출력 전압으로 출력하고, 상기 초기 생성 구간 이후의 동작 구간에서 상기 제2 기준 전압을 상기 제2 출력 전압으로 출력하는 내부 전압 생성 회로.
  12. 제 11 항에 있어서,
    상기 초기 생성 구간에서 상기 초기 전압은 상기 제2 기준 전압보다 낮은 전위 레벨을 갖는 내부 전압 생성 회로.
  13. 제 12 항에 있어서,
    상기 제2 전압 생성 회로는 상기 초기 생성 구간에서 상기 제2 출력 전압으로 상기 초기 전압을 수신하고, 상기 초기 전압과 상기 제2 피드백 전압을 비교하여 상기 제2 내부 전압의 전위 레벨을 상승시키는 내부 전압 생성 회로.
  14. 외부 전원 전압의 전위 레벨을 검출하여 파워 온 리셋 신호를 생성하여 출력하기 위한 파워 온 리셋 회로;
    상기 외부 전원 전압을 공급받아 기준 전압을 생성하기 위한 기준 전압 생성 회로; 및
    상기 파워 온 리셋 신호에 응답하여 활성화되며, 일정한 기울기를 가지며 상승하는 초기 전압과 피드백 전압을 비교한 결과에 따라 상기 외부 전원 전압을 공급받아 내부 전압의 전위 레벨을 상승시켜 출력하는 내부 전압 생성 회로를 포함하는 메모리 장치.
  15. 제 14 항에 있어서,
    상기 내부 전압 생성 회로는 입력 신호를 적분하여 상기 초기 전압을 생성하는 적분 회로;
    상기 피드백 전압과 상기 기준 전압을 비교하여 상기 초기 전압 또는 상기 기준 전압을 선택적으로 출력하기 위한 선택 회로; 및
    상기 선택 회로에서 출력되는 상기 초기 전압 또는 상기 기준 전압을 상기 피드백 전압과 비교하고, 비교 결과에 따라 상기 외부 전원 전압을 공급받거나 차단하여 상기 내부 전압을 생성하고, 상기 내부 전압을 전압 분배하여 상기 피드백 전압을 생성하기 위한 전압 생성 회로를 포함하는 메모리 장치.
  16. 제 15 항에 있어서,
    상기 선택 회로는 상기 피드백 전압이 상기 기준 전압보다 낮은 초기 생성 구간 동안 상기 초기 전압을 선택하여 출력하고, 상기 초기 생성 구간 이후의 동작 구간에서 상기 기준 전압을 선택하여 출력하는 메모리 장치.
  17. 제 16 항에 있어서,
    상기 초기 생성 구간에서 상기 초기 전압은 상기 기준 전압보다 낮은 전위 레벨을 갖는 메모리 장치.
  18. 제 15 항에 있어서,
    상기 선택 회로는 상기 피드백 전압과 상기 기준 전압을 비교하여 선택 신호를 생성하기 위한 앰프; 및
    상기 초기 전압 및 상기 기준 전압을 수신하고, 상기 선택 신호에 응답하여 상기 초기 전압 및 상기 기준 전압 중 하나를 선택하여 출력하기 위한 멀티 플렉서를 포함하는 메모리 장치.
  19. 제 15 항에 있어서,
    상기 내부 전압 생성 회로는 상기 파워 온 리셋 신호에 응답하여 상기 적분 회로, 상기 선택 회로 및 상기 전압 생성 회로를 활성화시키기 위한 인에이블 신호를 생성하는 인에이블 신호 생성 회로를 더 포함하는 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11347251B1 (en) 2021-01-11 2022-05-31 SK Hynix Inc. Internal voltage generation circuit and semiconductor device including the same

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3930133B1 (en) * 2020-06-25 2024-02-21 Samsung Electronics Co., Ltd. Internal voltage generation circuit of smart card and smart card including the same
KR20220049653A (ko) * 2020-10-14 2022-04-22 삼성전자주식회사 비휘발성 메모리 장치
KR20220163685A (ko) * 2021-06-03 2022-12-12 에스케이하이닉스 주식회사 반도체 장치 내 전원을 안정시키기 위한 장치 및 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040017690A1 (en) * 2002-07-16 2004-01-29 Kyu-Chan Lee Semiconductor memory device having an internal voltage generation circuit for selectively generating an internal voltage according to an external voltage level
US8289800B2 (en) * 2009-01-27 2012-10-16 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8039989B2 (en) * 2007-11-27 2011-10-18 International Business Machines Corporation Apparatus, system, and method for a low cost multiple output redundant power supply
KR101039878B1 (ko) * 2009-05-11 2011-06-09 주식회사 하이닉스반도체 전압 발생 회로
KR101347538B1 (ko) 2011-12-23 2014-01-06 주식회사 케이이씨 저전압 강하 레귤레이터의 돌입 전류 보호회로
KR20170006980A (ko) * 2015-07-10 2017-01-18 에스케이하이닉스 주식회사 파워 온 리셋 회로 및 이를 포함하는 반도체 메모리 장치
KR20170010515A (ko) 2015-07-20 2017-02-01 삼성전자주식회사 적분기 및 sar adc를 포함하는 반도체 장치
US10444778B2 (en) * 2016-08-09 2019-10-15 Nxp Usa, Inc. Voltage regulator
CN107168445B (zh) * 2017-07-20 2019-03-01 Oppo广东移动通信有限公司 一种移动终端、dcdc供电装置及其dcdc供电电路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040017690A1 (en) * 2002-07-16 2004-01-29 Kyu-Chan Lee Semiconductor memory device having an internal voltage generation circuit for selectively generating an internal voltage according to an external voltage level
US8289800B2 (en) * 2009-01-27 2012-10-16 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11347251B1 (en) 2021-01-11 2022-05-31 SK Hynix Inc. Internal voltage generation circuit and semiconductor device including the same

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