CN110491422B - 内部电压发生电路和包括内部电压发生电路的存储器装置 - Google Patents

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Abstract

内部电压发生电路和包括内部电压发生电路的存储器装置。本文可提供一种内部电压发生电路和包括该内部电压发生电路的存储器装置。该内部电压发生电路可包括：积分电路，所述积分电路被配置为基于输入电压产生以恒定斜率增加的初始电压；选择电路，所述选择电路被配置为将反馈电压与基准电压进行比较，然后输出所述初始电压或所述基准电压作为输出电压；以及第一内部电压发生电路，所述第一内部电压发生电路被配置为基于所述输出电压和所述反馈电压的比较的结果通过被提供外部电源电压或者被阻止提供外部电源电压来产生内部电压，并且通过分割所述内部电压来产生反馈电压。

Description

内部电压发生电路和包括内部电压发生电路的存储器装置
技术领域
本公开的各种实施方式总体涉及电子装置，更具体地，涉及一种内部电压发生电路和具有内部电压发生电路的存储器装置。
背景技术
随着使用存储器系统作为存储介质的移动信息设备(具体地，智能电话、平板PC等)的使用的增加，对存储器装置的兴趣及其重要性日益增长。
不仅由于使用高速处理器或多核的并行化，而且由于各种应用的开发，导致所要求的半导体存储器系统的水平在可靠性和性能方面不断增加。
存储器系统是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等半导体实现的存储装置。存储器系统被分类为易失性存储器装置和非易失性存储器装置。易失性存储器装置是在电力供应中断时丢失存储在其中的数据的存储器装置。易失性存储器装置的代表性示例包括静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。非易失性存储器装置是即使在电力供应中断时也保持存储在其中的数据的存储器装置。非易失性存储器装置的代表性示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器(flash memory)、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电式RAM(FRAM)等。闪速存储器主要被分类为NOR型存储器和NAND型存储器。
使用存储器系统的数据存储装置的优点在于：由于没有机械驱动部件，所以稳定性和耐用性优异，信息访问速度非常高，并且功耗低。作为具有这些优点的存储器系统的示例，数据存储装置包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。
发明内容
本公开的一实施方式可提供一种内部电压发生电路。该内部电压发生电路可包括：积分电路，所述积分电路被配置为基于输入电压产生以恒定斜率增加的初始电压；选择电路，所述选择电路被配置为将反馈电压与基准电压进行比较，然后输出所述初始电压或所述基准电压作为输出电压；以及第一内部电压发生电路，所述第一内部电压发生电路被配置为基于所述输出电压和所述反馈电压的比较的结果通过被提供以外部电源电压或者被阻止提供以外部电源电压来产生内部电压，并且通过对所述内部电压进行分压来产生反馈电压。
本公开的一实施方式可提供一种内部电压发生电路。该内部电压发生电路可包括：积分电路，所述积分电路被配置为基于输入电压产生以恒定斜率增加的初始电压；第一选择电路，所述第一选择电路被配置为将第一反馈电压与第一基准电压进行比较，然后输出所述初始电压或所述第一基准电压作为第一输出电压；第一内部电压发生电路，所述第一内部电压发生电路被配置为基于所述第一输出电压与所述第一反馈电压的比较的结果通过被提供以外部电源电压或者被阻止提供以外部电源电压来产生第一内部电压，并且通过对所述第一内部电压进行分压来产生第一反馈电压；第二选择电路，所述第二选择电路被配置为将第二反馈电压与第二基准电压进行比较，并输出所述初始电压或所述第二基准电压作为第二输出电压；以及第二内部电压发生电路，所述第二内部电压发生电路被配置为基于所述第二输出电压和所述第二反馈电压的比较的结果通过被提供以外部电源电压或者被阻止提供以外部电源电压来产生第二内部电压，并且通过对所述第二内部电压进行分压来产生第二反馈电压。
本公开的一实施方式可提供一种存储器装置。该存储器装置可包括：上电复位电路，所述上电复位电路被配置为检测外部电源电压的电位电平，然后产生并输出上电复位信号；基准电压发生电路，所述基准电压发生电路被配置为通过被提供以所述外部电源电压来产生基准电压；以及内部电压发生电路，所述内部电压发生电路响应于所述上电复位信号而被激活，并且被配置为被提供以所述外部电源电压，增加内部电压的电位电平，并且基于以恒定斜率增加的初始电压与反馈电压的比较的结果输出电位电平增加的内部电压。
附图说明
图1是例示根据本公开的一实施方式的存储器系统的框图。
图2是例示根据本公开的一实施方式的存储器装置的框图。
图3是例示图2的内部电压发生电路的框图。
图4是例示图3的积分电路的电路图。
图5是例示图3的第一选择电路的电路图。
图6是例示图3的第一内部电压发生电路的电路图。
图7是例示图3的第二选择电路的电路图。
图8是例示图3的第二内部电压发生电路的电路图。
图9是例示根据本公开的一实施方式的内部电压发生电路的操作的电压波形图。
图10是例示存储器系统的一实施方式的图。
图11是例示存储器系统的一实施方式的图。
图12是例示存储器系统的一实施方式的图。
图13是例示存储器系统的一实施方式的图。
具体实施方式
本说明书或本申请中引入的本公开的实施方式中的具体的结构性或功能性描述仅用于描述本公开的实施方式。这些描述不应被解释为限于本说明书或本申请中描述的实施方式。
将基于实施方式详细描述本公开。然而，本公开可以按照许多不同的形式来实施，并且不应该被解释为仅限于本文所阐述的实施方式，而应该被解释为涵盖落入本公开的构思和技术范围内的修改、等同物或替代物。然而，这并不旨在将本公开限制为特定的实践模式，并且应当理解的是，不脱离本公开的精神和技术范围的所有改变、等同物和替代物都被包含在本公开中。
应当理解，尽管本文可以使用术语“第一”和/或“第二”来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅被用于将一个元件和另一个元件区分开来。例如，在不脱离本公开的教导的情况下，下面讨论的第一元件可被称为第二元件。类似地，第二元件也可被称为第一元件。
应当理解，当一元件被称为“联接”或“连接”到另一元件时，该元件可以直接联接或直接连接到该另一元件，或者可在它们之间存在中间元件。相反，应该理解，当一元件被称为“直接联接”或“直接连接”到另一元件时，不存在中间元件。应当以相同的方式解释说明元件之间的关系的诸如“在…之间”、“直接在...之间”、“与...相邻”或“与...直接相邻”之类的其它表述。
本文使用的术语仅出于描述特定实施方式的目的，而非旨在进行限制。在本公开中，除非上下文另有明确说明，否则单数形式也旨在包括复数形式。还将理解的是，术语“包括”、“包含”、“具有”等当在本说明书中使用时，指定了所述特征、整数、步骤、操作、元件、组件和/或它们的组合的存在，但是不排除一个或更多个其它特征、整数、步骤、操作、元件、组件和/或其组合的存在或添加。
除非另外定义，否则本文使用的包括技术术语和科学术语在内的所有术语具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。还将理解的是，本文使用的术语应被解释为具有与其在本说明书的上下文和相关领域中的含义一致的含义，并且除非在本文中明确地如此定义，否则将不以理想化或过于正式的含义解释本文所使用的术语。
将省略对本领域技术人员公知的功能和结构的详细描述，以避免模糊本公开的主题。这意在省略不必要的描述，以使本公开的主题清楚。
现在将参照示出了本公开的优选实施方式的附图，在下文中更全面地描述本公开的各种实施方式，使得本领域普通技术人员可以容易地实现本公开的技术构思。
本公开的各种实施方式可以涉及能够在内部电压产生操作期间抑制峰值电流的出现的内部电压发生电路以及具有该内部电压发生电路的存储器装置。
图1是例示根据本公开的一实施方式的存储器系统的框图。
参照图1，存储器系统1000可包括存储数据的存储器装置1100以及在主机2000的控制下控制存储器装置1100的存储器控制器1200。
主机2000能够使用诸如外围组件快速互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接SCSI(SAS)之类的接口协议与存储器系统1000通信。此外，主机2000和存储器系统1000之间的接口协议不限于上述示例，并且可以是诸如通用串行总线(USB)、多媒体卡(MMC)、增强型小磁盘接口(ESDI)和集成驱动电子设备(IDE)接口协议之类的各种接口协议中的一种。
存储器装置1100响应于存储器控制器1200的控制而操作。在一实施方式中，存储器装置1100可以是闪速存储器装置。
存储器装置1100可通过通道从存储器控制器1200接收命令CMD和地址ADD，并且可访问存储器单元阵列中的由地址ADD选择的区域。也就是说，存储器装置1100可对由地址ADD选择的区域执行与命令CMD对应的内部操作。例如，存储器装置1100可响应于与编程操作对应的命令CMD、地址ADD和数据而对所选择的块执行编程操作。此外，存储器装置1100可响应于与读取操作对应的命令CMD和地址ADD而对所选择的存储块执行读取操作，并且可将所读取的数据输出到存储器控制器1200。
存储器控制器1200可控制存储器系统1000的整体操作，并且可控制主机2000和存储器装置1100之间的数据交换。例如，存储器控制器1200可通过响应于从主机2000接收的请求而控制存储器装置1100来编程或读取数据，或者擦除所编程的数据。例如，存储器控制器1200可响应于从主机2000接收的请求而将与每个整体操作对应的命令CMD、地址ADD和数据DATA输出到存储器装置1100，并且可从存储器装置1100接收数据DATA并将数据DATA输出到主机2000。
存储器装置1100和存储器控制器1200可各自被提供以外部电源电压VCCE，然后进行操作。例如，存储器装置1100可被提供以外部电源电压VCCE以产生一个或更多个内部电压，并且可使用一个或更多个内部电压来执行整体操作。
在本公开的实施方式中，存储器系统1000被示出并描述为包括单个存储器装置1100，但是存储器系统1000可包括多个存储器装置1100。在存储器系统1000的上电时段期间，多个存储器装置1100可使用外部电源电压VCCE同时产生一个或更多个内部电压，因此可能出现这样的问题：瞬时电流消耗因产生内部电压的操作而增加，从而导致峰值电流增加。
图2是例示根据本公开的一实施方式的存储器装置的框图。
参照图2，存储器装置1100可包括上电复位电路100、基准电压发生电路200、内部电压发生电路300和内部电路400。
上电复位电路100可检测外部电源电压VCCE的电位电平，然后产生并输出上电复位信号POR。例如，当外部电源电压VCCE的电位电平在存储器系统的上电操作期间增加到预设电平或更高时，上电复位电路100可产生并输出切换的上电复位信号POR。
本文中关于参数所使用的词语“预设”(诸如预设电平)意味着该参数的值在参数被用在过程或算法中之前被确定。对于一些实施方式，参数的值在过程或算法开始之前确定。在其它实施方式中，参数的值在过程或算法期间但在参数被用在过程或算法之前被确定。
基准电压发生电路200可被提供以外部电源电压VCCE，然后可产生并输出各自具有某一电平的第一基准电压VPCRT_REF、第二基准电压VCCI_REF和第三基准电压VCCD_REF。
内部电压发生电路300可响应于上电复位信号POR而被激活，并且可被提供有外部电源电压VCCE、第一基准电压VPCRT_REF、第二基准电压VCCI_REF和第三基准电压VCCD_REF以产生并输出第一内部电压VCCI和第二内部电压VCCD。
根据本公开的实施方式的内部电压发生电路300可响应于上电复位信号POR，在外部电源电压VCCE增加至预设电平或更高时进行操作，并且可通过在初始产生时段期间增加第一内部电压VCCI和第二内部电压VCCD的电位电平并通过控制其增加的速度来抑制快速电流消耗。
内部电路400响应于从上电复位电路100输出的上电复位信号POR而进行初始化。另外，内部电路400使用由内部电压发生电路300产生的第一内部电压VCCI和第二内部电压VCCD作为电源来操作，并且响应于从图1的存储器控制器1200接收的命令、地址和数据而执行诸如存储数据的编程操作、读取所存储的数据的读取操作和擦除所存储的数据的擦除操作之类的整体操作。
图3是例示图2的内部电压发生电路的框图。
参照图3，内部电压发生电路300可包括积分电路310、第一选择电路320、第一内部电压发生电路330、第二选择电路340、第二内部电压发生电路350和使能信号发生电路360。
使能信号发生电路360响应于上电复位信号POR而产生使能信号EN，并将所产生的使能信号EN输出到积分电路310、第一选择电路320、第一内部电压发生电路330、第二选择电路340和第二内部电压发生电路350。例如，使能信号发生电路360可产生并输出这样的使能信号EN，该使能信号EN在上电复位信号POR增加至高电平之后做出到低电平的转变的时间点处被激活。
积分电路310可响应于使能信号EN而被激活，并且可响应于输入电压VPCRT_IN和第一基准电压VPCRT_REF而产生并输出以恒定斜率增加的初始电压VINT。积分电路310可通过对经由将输入电压VPCRT_IN和第一基准电压VPCRT_REF之间的差除以预设电阻值而获得的、反馈到初始电压VINT的值进行积分来产生初始电压VINT。
第一选择电路320可响应于使能信号EN而被激活，并且可被配置为将第二基准电压VCCI_REF与从第一内部电压发生电路330输出的第一反馈电压VCCI_FEED进行比较，基于比较的结果来选择初始电压VINT和第二基准电压VCCI_REF中的任何一个，并且将所选择的电压输出为第一输出电压VOUT1。例如，当第二基准电压VCCI_REF的电位电平高于第一反馈电压VCCI_FEED的电位电平时，第一选择电路320可输出初始电压VINT作为第一输出电压VOUT1，而当第二基准电压VCCI_REF的电位电平低于第一反馈电压VCCI_FEED的电位电平时，第一选择电路320可输出第二基准电压VCCI_REF作为第一输出电压VOUT1。在第二基准电压VCCI_REF的电位电平高于第一反馈电压VCCI_FEED的电位电平的初始产生时段期间，初始电压VINT的电位电平可低于第二基准电压VCCI_REF的电位电平。
第一内部电压发生电路330可响应于使能信号EN而被激活，并且可通过根据第一输出电压VOUT1控制来自外部电源电压VCCE的供应电流的量来产生并输出第一内部电压VCCI。此外，第一内部电压发生电路330可通过对第一内部电压VCCI进行分压来产生第一反馈电压VCCI_FEED。
在第二基准电压VCCI_REF的电位电平高于第一反馈电压VCCI_FEED的电位电平的初始产生时段期间，第一内部电压发生电路330可接收作为第一输出电压VOUT1的、比第二基准电压VCCI_REF低并且以恒定斜率增加的初始电压VINT，然后可产生第一内部电压VCCI。以这种方式，第一内部电压发生电路330可在初始产生时段期间将第一内部电压VCCI增加的速度控制为低速，从而减少电流消耗。
第二选择电路340可响应于使能信号EN而被激活，并且可被配置为将第三基准电压VCCD_REF与从第二内部电压发生电路350输出的第二反馈电压VCCD_FEED进行比较，基于比较的结果来选择初始电压VINT和第三基准电压VCCD_REF中的任何一个，并且将所选择的电压输出为第二输出电压VOUT2。例如，当第三基准电压VCCD_REF的电位电平高于第二反馈电压VCCD_FEED的电位电平时，第二选择电路340可输出初始电压VINT作为第二输出电压VOUT2，而当第三基准电压VCCD_REF的电位电平低于第二反馈电压VCCD_FEED的电位电平时，第二选择电路340可输出第三基准电压VCCD_REF作为第二输出电压VOUT2。在第三基准电压VCCD_REF的电位电平高于第二反馈电压VCCD_FEED的电位电平的初始产生时段期间，初始电压VINT的电位电平可低于第三基准电压VCCD_REF的电位电平。
第二内部电压发生电路350可响应于使能信号EN而被激活，并且可通过根据第二输出电压VOUT2控制来自外部电源电压VCCE的供应电流的量来产生并输出第二内部电压VCCD。此外，第二内部电压发生电路350可通过对第二内部电压VCCD进行分压来产生第二反馈电压VCCD_FEED。
在第三基准电压VCCD_REF的电位电平高于第二反馈电压VCCD_FEED的电位电平的初始产生时段期间，第二内部电压发生电路350可接收作为第二输出电压VOUT2的、比第三基准电压VCCD_REF低并且以恒定斜率增加的初始电压VINT，然后可产生第二内部电压VCCD。以这样的方式，第二内部电压发生电路350可在初始产生时段期间将第二内部电压VCCD增加的速度控制为低速，从而减少电流消耗。
图4是例示图3的积分电路的电路图。
参照图4，积分电路310可包括电阻器R1、电容器C1和放大器CP1。
电阻器R1接收输入电压VPCRT_IN，然后将输入电压VPCRT_IN输出到放大器CP1的第一输入端子(-)。电容器C1联接在放大器CP1的第一输入端子(-)与输出端子之间。第一基准电压VPCRT_REF被输入到放大器CP1的第二输入端子(+)。第一基准电压VPCRT_REF可以是接地电压。放大器CP1可被实现为例如运算放大器(OP Amp)。在一些实施方式中，积分电路310可被实现为以放大器配置连接的运算放大器。
积分电路310通过利用积分电路310的闭环电压增益对输入电压VPCRT_IN进行积分来产生并输出初始电压VINT。例如，积分电路310可接收具有预定电平的输入电压VPCRT_IN，并且可产生并输出以恒定斜率增加的初始电压VINT。
图5是例示图3的第一选择电路的电路图。
参照图5，第一选择电路320可以包括比较器CP2和复用器MUX1。
比较器CP2可响应于使能信号EN而被激活，并且可被配置为接收第一反馈电压VCCI_FEED和第二基准电压VCCI_REF，将第一反馈电压VCCI_FEED与第二基准电压VCCI_REF进行比较，然后基于比较的结果而产生并输出第一选择信号SS1。例如，当第一反馈电压VCCI_FEED的电位电平高于第二基准电压VCCI_REF的电位电平时，比较器CP2可产生并输出具有第一逻辑电平(例如，低电平)的第一选择信号SS1，而当第一反馈电压VCCI_FEED的电位电平低于第二基准电压VCCI_REF的电位电平时，比较器CP2可产生并输出具有第二逻辑电平(例如，高电平)的第一选择信号SS1。
复用器MUX1可接收初始电压VINT和第二基准电压VCCI_REF，响应于第一选择信号SS1而选择初始电压VINT和第二基准电压VCCI_REF中的任何一个，并且输出所选择的电压作为第一输出电压VOUT1。例如，当第一选择信号SS1具有第一逻辑电平时，复用器MUX1可选择第二基准电压VCCI_REF并输出所选择的电压作为第一输出电压VOUT1，而当第一选择信号SS1具有第二逻辑电平时，复用器MUX1可选择初始电压VINT并输出所选择的电压作为第一输出电压VOUT1。
也就是说，当第二基准电压VCCI_REF的电位电平高于第一反馈电压VCCI_FEED的电位电平时，第一选择电路320可输出初始电压VINT作为第一输出电压VOUT1，而当第二基准电压VCCI_REF的电位电平低于第一反馈电压VCCI_FEED的电位电平时，第一选择电路320可输出第二基准电压VCCI_REF作为第一输出电压VOUT1。
图6是例示图3的第一内部电压发生电路的电路图。
第一内部电压发生电路330可包括放大器CP3、电流供应电路331和分压电路332。
放大器CP3可响应于使能信号EN而被激活，并且可被配置为将第一输出电压VOUT1与从分压电路332输出的第一反馈电压VCCI_FEED进行比较，然后产生并输出第一控制信号CS1。例如，当第一输出电压VOUT1的电位电平高于第一反馈电压VCCI_FEED的电位电平时，放大器CP3可产生并输出具有第一逻辑电平(例如，低电平)的第一控制信号CS1，而当第一输出电压VOUT1的电位电平低于第一反馈电压VCCI_FEED的电位电平时，放大器CP3可产生并输出具有第二逻辑电平(例如，高电平)的第一控制信号CS1。
电流供应电路331可响应于第一控制信号CS1而将外部电源电压VCCE施加到输出节点NA或者阻止外部电源电压VCCE施加到输出节点NA。例如，电流供应电路331可被实现为联接在被施加以外部电源电压VCCE的端子与输出节点NA之间的PMOS晶体管PM1。PMOS晶体管PM1响应于第一控制信号CS1而导通或截止，从而将外部电源电压VCCE施加到输出节点NA或阻止外部电源电压VCCE施加到输出节点NA。
分压电路332联接在输出节点NA与接地电源端子Vss之间。分压电路332通过对输出节点NA的电位(即，第一内部电压VCCI)进行分压来产生第一反馈电压VCCI_FEED。例如，分压电路332可包括串联联接在输出节点NA与接地电源端子Vss之间的第一电阻器R2和第二电阻器R3。分压电路332可根据第一电阻器R2和第二电阻器R3的电阻的比例来对第一内部电压VCCI进行分压，然后可通过第一电阻器R2与第二电阻器R3之间的节点NB输出第一反馈电压VCCI_FEED。
当由第一内部电压发生电路330产生的第一内部电压VCCI的电位电平低于目标电位电平时，通过对第一内部电压VCCI进行分压而产生的第一反馈电压VCCI_FEED的电位电平低于第一输出电压VOUT1的电位电平。由此，放大器CP3输出具有第一逻辑电平的第一控制信号CS1，并且电流供应电路331响应于第一控制信号CS1而将外部电源电压VCCE施加到输出节点NA，从而增加第一内部电压VCCI的电位电平。当第一内部电压VCCI的电位电平高于目标电位电平时，通过对第一内部电压VCCI进行分压而产生的第一反馈电压VCCI_FEED的电位电平高于第一输出电压VOUT1的电位电平。由此，放大器CP3输出具有第二逻辑电平的第一控制信号CS1，并且电流供应电路331响应于第一控制信号CS1而阻止外部电源电压VCCE施加到输出节点NA。结果，第一内部电压VCCI的电位电平不再增加，而是保持在恒定电平。
图7是例示图3的第二选择电路的电路图。
参照图7，第二选择电路340可包括比较器CP4和复用器MUX2。
比较器CP4可响应于使能信号EN而被激活，并且可被配置为接收第二反馈电压VCCD_FEED和第三基准电压VCCD_REF，将第二反馈电压VCCD_FEED与第三基准电压VCCD_REF进行比较，并且可基于比较的结果而产生并输出第二选择信号SS2。例如，当第二反馈电压VCCD_FEED的电位电平高于第三基准电压VCCD_REF的电位电平时，比较器CP4可产生并输出具有第一逻辑电平(例如，低电平)的第二选择信号SS2，而当第二反馈电压VCCD_FEED的电位电平低于第三基准电压VCCD_REF的电位电平时，比较器CP4可产生并输出具有第二逻辑电平(例如，高电平)的第二选择信号SS2。
复用器MUX2可接收初始电压VINT和第三基准电压VCCD_REF，响应于第二选择信号SS2而选择初始电压VINT和第三基准电压VCCD_REF中的任何一个，并且输出所选择的电压作为第二输出电压VOUT2。例如，当第二选择信号SS2具有第一逻辑电平时，复用器MUX2可选择第三基准电压VCCD_REF并输出所选择的电压作为第二输出电压VOUT2，而当第二选择信号SS2具有第二逻辑电平时，复用器MUX2可选择初始电压VINT并输出所选择的电压作为第二输出电压VOUT2。
例如，当第三基准电压VCCD_REF的电位电平高于第二反馈电压VCCD_FEED的电位电平时，第二选择电路340可输出初始电压VINT作为第二输出电压VOUT2，而当第三基准电压VCCD_REF的电位电平低于第二反馈电压VCCD_FEED的电位电平时，第二选择电路340可输出第三基准电压VCCD_REF作为第二输出电压VOUT2。
图8是例示图3的第二内部电压发生电路的电路图。
第二内部电压发生电路350可包括放大器CP5、电流供应电路351和分压电路352。
放大器CP5可响应于使能信号EN而被激活，并且可被配置为将第二输出电压VOUT2与从分压电路352输出的第二反馈电压VCCD_FEED进行比较，然后产生并输出第二控制信号CS2。例如，当第二输出电压VOUT2的电位电平高于第二反馈电压VCCD_FEED的电位电平时，放大器CP5可产生并输出具有第一逻辑电平(例如，低电平)的第二控制信号CS2，而当第二输出电压VOUT2的电位电平低于第二反馈电压VCCD_FEED的电位电平时，放大器CP5可产生并输出具有第二逻辑电平(例如，高电平)的第二控制信号CS2。
电流供应电路351可响应于第二控制信号CS2而将外部电源电压VCCE施加到输出节点NC或者阻止外部电源电压VCCE施加到输出节点NC。例如，电流供应电路351可被实现为联接在被施加以外部电源电压VCCE的端子与输出节点NC之间的PMOS晶体管PM2。PMOS晶体管PM2响应于第二控制信号CS2而导通或截止，从而将外部电源电压VCCE施加到输出节点NC或阻止外部电源电压VCCE施加到输出节点NC。
分压电路352联接在输出节点NC与接地电源端子Vss之间。分压电路352通过对输出节点NC的电位(即，第二内部电压VCCD)进行分压来产生第二反馈电压VCCD_FEED。例如，分压电路352可包括串联联接在输出节点NC与接地电源端子Vss之间的第一电阻器R4和第二电阻器R5。分压电路352可根据第一电阻器R4和第二电阻器R5的电阻的比例来对第二内部电压VCCD进行分压，然后可通过第一电阻器R4与第二电阻器R5之间的节点ND来输出第二反馈电压VCCD_FEED。
当由第二内部电压发生电路350产生的第二内部电压VCCD的电位电平低于目标电位电平时，通过对第二内部电压VCCD进行分压而产生的第二反馈电压VCCD_FEED的电位电平低于第二输出电压VOUT2的电位电平。由此，放大器CP5输出具有第一逻辑电平的第二控制信号CS2，并且电流供应电路351响应于第二控制信号CS2而将外部电源电压VCCE施加到输出节点NC，从而增加第二内部电压VCCD的电位电平。当第二内部电压VCCD的电位电平高于目标电位电平时，通过对第二内部电压VCCD进行分压而产生的第二反馈电压VCCD_FEED的电位电平高于第二输出电压VOUT2的电位电平。由此，放大器CP5输出具有第二逻辑电平的第二控制信号CS2，并且电流供应电路351响应于第二控制信号CS2而阻止外部电源电压VCCE施加到输出节点NC。结果，第二内部电压VCCD的电位不再增加，而是保持在恒定电平。
图9是例示根据本公开的一实施方式的内部电压发生电路的操作的电压波形图。
以下将参照图2至图9来描述根据本公开的实施方式的存储器装置的操作。
例如，当外部电源电压VCCE的电位电平在存储器系统的上电操作期间增加至预设电平或更高时，上电复位电路100可产生并输出切换的上电复位信号POR。也就是说，上电复位信号POR随着外部电源电压VCCE的增加而增加，然后在外部电源电压VCCE增加至预设电平或更高时转变为低电平。
基准电压发生电路200被提供有外部电源电压VCCE，以产生并输出各自具有某一电平的第一基准电压VPCRT_REF、第二基准电压VCCI_REF和第三基准电压VCCD_REF。
内部电压发生电路300的使能信号发生电路360可响应于上电复位信号POR而产生使能信号EN，并且可将所产生的使能信号EN输出到积分电路310、第一选择电路320、第一内部电压发生电路330、第二选择电路340和第二内部电压发生电路350。例如，使能信号发生电路360产生并输出这样的使能信号EN，该使能信号EN在上电复位信号POR已经增加至高电平之后做出到低电平的转变的时间点处被激活。
积分电路310可响应于使能信号EN而被激活，并且可通过对经由将输入电压VPCRT_IN和第一基准电压VPCRT_REF之间的差除以预设电阻值(例如，图4的电阻器R1的电阻值)所得到的值进行积分来产生初始电压VINT。初始电压VINT是以恒定斜率增加的电压。
第一选择电路320可响应于使能信号EN而被激活，并且可被配置为将第二基准电压VCCI_REF与从第一内部电压发生电路330输出的第一反馈电压VCCI_FEED进行比较，基于比较的结果选择初始电压VINT和第二基准电压VCCI_REF中的任何一个，并且输出所选择的电压作为第一输出电压VOUT1。在第二基准电压VCCI_REF的电位电平高于第二反馈电压VCCD_FEED的电位电平的初始产生时段t1期间，第一选择电路320输出初始电压VINT作为第一输出电压VOUT1。
第一内部电压发生电路330可响应于使能信号EN而被激活，并且可被配置为在初始产生时段t1期间接收作为第一输出电压VOUT1的初始电压VINT并且通过基于第一输出电压VOUT1与第一反馈电压VCCI_FEED的比较的结果控制来自外部电源电压VCCE的供应电流的量来产生并输出第一内部电压VCCI。由此，第一内部电压发生电路330可在初始产生时段t1期间接收具有恒定斜率并且比第二基准电压VCCI_REF低的初始电压VINT作为第一输出电压VOUT1，从而在执行产生第一内部电压VCCI的操作时缓慢地增加第一内部电压VCCI。结果，第一内部电压发生电路330可在其中第一内部电压VCCI增加至目标电平的初始产生时段t1期间缓慢地增加第一内部电压VCCI，从而减少电流消耗。
当第一内部电压VCCI增加至目标电平时，第一反馈电压VCCI_FEED的电位电平高于第二基准电压VCCI_REF的电位电平，并且第一选择电路320输出第二基准电压VCCI_REF作为第一输出电压VOUT1。
第一内部电压发生电路330可在时段t2期间接收第二基准电压VCCI_REF作为第一输出电压VOUT1，并且可通过基于第一输出电压VOUT1与第一反馈电压VCCI_FEED的比较的结果控制来自外部电源电压VCCE的供应电流的量来输出恒定电平的第一内部电压VCCI。
在上述实施方式中，已经描述了产生第一内部电压VCCI的示例，而产生第二内部电压VCCD的操作与上述产生第一内部电压的操作类似，由此将省略其详细描述。
内部电路400通过使用由内部电压发生电路300产生的第一内部电压VCCI和第二内部电压VCCD作为电源来执行诸如编程操作、读取操作或擦除操作之类的整体操作。
图10是例示存储器系统的一实施方式的图。
参照图10，存储器系统30000可被实现为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信设备。存储器系统30000可包括存储器装置1100和能够控制存储器装置1100的操作的存储器控制器1200。存储器控制器1200可在处理器3100的控制下控制对存储器装置1100的数据访问操作，例如编程操作、擦除操作或读取操作。
编程到存储器装置1100的数据可在存储器控制器1200的控制下经由显示器3200输出。
无线电收发器3300可通过天线ANT交换无线电信号。例如，无线电收发器3300可将通过天线ANT接收的无线电信号改变为可在处理器3100中处理的信号。因此，处理器3100可对从无线电收发器3300输出的信号进行处理并将处理后的信号发送到存储器控制器1200或显示器3200。存储器控制器1200可将由处理器3100处理后的信号编程到存储器装置1100。此外，无线电收发器3300可将从处理器3100输出的信号改变为无线电信号，并且通过天线ANT将经改变的无线电信号输出到外部装置。输入装置3400可被用于输入用于控制处理器3100的操作的控制信号或者要由处理器3100处理的数据。输入装置3400可被实现为诸如触摸板或计算机鼠标之类的定点装置、键盘或小键盘。处理器3100可控制显示器3200的操作，使得从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或者从输入装置3400输出的数据经由显示器3200输出。
在一实施方式中，能够控制存储器装置1100的操作的存储器控制器1200可被实现为处理器3100的一部分或者与处理器3100分开提供的芯片。此外，存储器控制器1200可通过关于图1至图9讨论的存储器控制器的示例来实现，并且存储器装置1100可通过关于图1至图9讨论的存储器装置的示例来实现。
图11是例示存储器系统的一实施方式的图。
参照图11，存储器系统40000可被实施在个人计算机、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或者MP4播放器中。
存储器系统40000可包括存储器装置1100和能够控制存储器装置1100的数据处理操作的存储器控制器1200。
处理器4100可根据从输入装置4200输入的数据来经由显示器4300输出存储器装置1100中所存储的数据。例如，输入装置4200可被实现为诸如触摸板或计算机鼠标之类的定点装置、键盘或小键盘。
处理器4100可控制存储器系统40000的整体操作并控制存储器控制器1200的操作。在一实施方式中，能够控制存储器装置1100的操作的存储器控制器1200可被实现为处理器4100的一部分或者与处理器4100分开提供的芯片。此外，存储器控制器1200可通过关于图1至图9讨论的存储器控制器的示例来实现，并且存储器装置1100可通过关于图1至图9讨论的存储器装置的示例来实现。
图12是例示存储器系统的一实施方式的图。
参照图12，存储器系统50000可被实施在图像处理设备中，例如，数码相机、配备有数码相机的移动电话、配备有数码相机的智能电话或配备有数码相机的平板PC。
存储器系统50000可包括存储器装置1100和能够控制存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读取操作)的存储器控制器1200。
存储器系统50000的图像传感器5200可将光学图像转换为数字信号。经转换的数字信号可被发送到处理器5100或存储器控制器1200。在处理器5100的控制下，经转换的数字信号可通过存储器控制器1200存储在存储器装置1100中或者经由显示器5300输出。存储在存储器装置1100中的数据可在处理器5100或存储器控制器1200的控制下经由显示器5300输出。
在一实施方式中，能够控制存储器装置1100的操作的存储器控制器1200可被实现为处理器5100的一部分或者与处理器5100分开提供的芯片。此外，存储器控制器1200可通过关于图1至图9讨论的存储器控制器的示例来实现，并且存储器装置1100可通过关于图1至图9讨论的存储器装置的示例来实现。
图13是例示存储器系统的一实施方式的图。
参照图13，存储器系统70000可被实施在存储卡或智能卡中。存储器系统70000可包括存储器装置1100、存储器控制器1200和卡接口7100。
存储器控制器1200可控制存储器装置1100和卡接口7100之间的数据交换。在一实施方式中，卡接口7100可以是但不限于：安全数字(SD)卡接口或多媒体卡(MMC)接口。
卡接口7100可根据主机60000的协议在主机60000和存储器控制器1200之间进行接口数据交换。在一实施方式中，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)-USB协议。这里，卡接口可以指能够支持由主机60000使用的协议的硬件、安装在硬件中的软件或信号传输方法。
当存储器系统70000联接到诸如PC、平板PC、数码相机、数字音频播放器、移动电话、控制台视频游戏硬件或数字机顶盒之类的主机60000的主机接口6200时，主机接口6200可在微处理器6100的控制下通过卡接口7100和存储器控制器1200与存储器装置1100执行数据通信。此外，存储器控制器1200可通过关于图1至图9讨论的存储器控制器的示例来实现，并且存储器装置1100可通过关于图1至图9讨论的存储器装置的示例来实现。
虽然出于说明性目的公开了本公开的实施方式的示例，但是本领域技术人员将理解的是，可进行各种修改、添加和替换。因此，本公开的范围必须由所附权利要求和权利要求的等同物限定，而不是由前面的描述限定。
尽管已经公开了本公开的实施方式，但是本领域技术人员将理解的是，在不脱离本公开的范围和精神的情况下，可进行各种修改、添加和替换。
因此，本公开的范围必须由所附权利要求和权利要求的等同物限定，而不是由前面的描述限定。
在以上讨论的实施方式中，可选择性地执行或跳过所有步骤。此外，每个实施方式中的步骤可以不总是依次执行，而是可随机执行。此外，本说明书和附图中所公开的实施方式旨在帮助本领域普通技术人员更清楚地理解本公开，而非意图限制本公开的范围。换句话说，本公开所属领域的普通技术人员将能够容易地理解的是，基于本公开的技术范围，可以进行各种修改。
根据本公开，可使用在内部电压产生的初始操作期间以恒定斜率增加的电压来操作电压发生电路，从而抑制由电压发生电路引起的峰值电流的产生。
已经参照附图描述了本公开的实施方式，并且在说明书中使用的特定术语或词语应当根据本公开的精神来解释而非限制本公开的主题。应当理解的是，本文所描述的基本构思的许多变型和修改仍将落入所附权利要求及其等同物中限定的本公开的精神和范围内。
相关申请的交叉引用
本申请要求于2018年5月15日在韩国知识产权局提交的韩国专利申请No.10-2018-0055555的优先权，该韩国专利申请的全部公开内容通过引用合并于本文中。

Claims (19)

1.一种内部电压发生电路，该内部电压发生电路包括：
积分电路，所述积分电路被配置为基于输入电压产生以恒定斜率增加的初始电压；
第一选择电路，所述第一选择电路被配置为将第一反馈电压与第一基准电压进行比较，然后输出所述初始电压或所述第一基准电压作为第一输出电压；以及
第一内部电压发生电路，所述第一内部电压发生电路被配置为基于所述第一输出电压和所述第一反馈电压的比较的结果通过被提供以外部电源电压或者被阻止提供以所述外部电源电压来产生第一内部电压，并且通过对所述第一内部电压进行分压来产生所述第一反馈电压。
2. 根据权利要求1所述的内部电压发生电路，其中，所述第一选择电路包括：
比较器，所述比较器被配置为通过将所述第一反馈电压与所述第一基准电压进行比较来产生选择信号；以及
复用器，所述复用器被配置为接收所述初始电压和所述第一基准电压，响应于所述选择信号而选择所述初始电压和所述第一基准电压中的任何一个，并输出所选择的电压作为所述第一输出电压。
3.根据权利要求1所述的内部电压发生电路，其中，所述第一选择电路在其中所述第一反馈电压低于所述第一基准电压的初始产生时段期间输出所述初始电压作为所述第一输出电压，并且在继所述初始产生时段之后的操作时段期间输出所述第一基准电压作为所述第一输出电压。
4.根据权利要求2所述的内部电压发生电路，其中，在初始产生时段期间，所述初始电压的电位电平低于所述第一基准电压的电位电平。
5.根据权利要求2所述的内部电压发生电路，其中，所述第一内部电压发生电路在初始产生时段期间接收作为所述第一输出电压的所述初始电压，将所述初始电压与所述第一反馈电压进行比较，然后增加所述第一内部电压的电位电平。
6.根据权利要求1所述的内部电压发生电路，该内部电压发生电路还包括：使能信号发生电路，所述使能信号发生电路被配置为响应于上电复位信号而产生用于激活所述积分电路、所述第一选择电路和所述第一内部电压发生电路的使能信号，所述使能信号的逻辑电平在所述外部电源电压增加至预设电平或更高时做出转变。
7.一种内部电压发生电路，该内部电压发生电路包括：
积分电路，所述积分电路被配置为基于输入电压产生以恒定斜率增加的初始电压；
第一选择电路，所述第一选择电路被配置为将第一反馈电压与第一基准电压进行比较，然后输出所述初始电压或所述第一基准电压作为第一输出电压；
第一内部电压发生电路，所述第一内部电压发生电路被配置为基于所述第一输出电压与所述第一反馈电压的比较的结果通过被提供以外部电源电压或者被阻止提供以所述外部电源电压来产生第一内部电压，并且通过对所述第一内部电压进行分压来产生所述第一反馈电压；
第二选择电路，所述第二选择电路被配置为将第二反馈电压与第二基准电压进行比较，并输出所述初始电压或所述第二基准电压作为第二输出电压；以及
第二内部电压发生电路，所述第二内部电压发生电路被配置为基于所述第二输出电压和所述第二反馈电压的比较的结果通过被提供以所述外部电源电压或者被阻止提供以所述外部电源电压来产生第二内部电压，并且通过对所述第二内部电压进行分压来产生所述第二反馈电压。
8.根据权利要求7所述的内部电压发生电路，其中，所述第一选择电路在其中所述第一反馈电压低于所述第一基准电压的初始产生时段期间输出所述初始电压作为所述第一输出电压，并且在继所述初始产生时段之后的操作时段期间输出所述第一基准电压作为所述第一输出电压。
9.根据权利要求8所述的内部电压发生电路，其中，在所述初始产生时段期间，所述初始电压的电位电平低于所述第一基准电压的电位电平。
10.根据权利要求8所述的内部电压发生电路，其中，所述第一内部电压发生电路在所述初始产生时段期间接收作为所述第一输出电压的所述初始电压，将所述初始电压与所述第一反馈电压进行比较，然后增加所述第一内部电压的电位电平。
11.根据权利要求7所述的内部电压发生电路，其中，所述第二选择电路在其中所述第二反馈电压低于所述第二基准电压的初始产生时段期间输出所述初始电压作为所述第二输出电压，并且在继所述初始产生时段之后的操作时段期间输出所述第二基准电压作为所述第二输出电压。
12.根据权利要求11所述的内部电压发生电路，其中，在所述初始产生时段期间，所述初始电压的电位电平低于所述第二基准电压的电位电平。
13.根据权利要求12所述的内部电压发生电路，其中，所述第二内部电压发生电路在所述初始产生时段期间接收作为所述第二输出电压的所述初始电压，将所述初始电压与所述第二反馈电压进行比较，然后增加所述第二内部电压的电位电平。
14.根据权利要求7所述的内部电压发生电路，
其中，所述第一选择电路包括：
比较器，所述比较器被配置为通过将所述第一反馈电压与所述第一基准电压进行比较来产生选择信号；以及
复用器，所述复用器被配置为接收所述初始电压和所述第一基准电压，响应于所述选择信号而选择所述初始电压和所述第一基准电压中的任何一个，并且输出所选择的电压作为所述第一输出电压。
15.一种存储器装置，该存储器装置包括：
上电复位电路，所述上电复位电路被配置为检测外部电源电压的电位电平，然后产生并输出上电复位信号；
基准电压发生电路，所述基准电压发生电路被配置为通过被提供以所述外部电源电压来产生基准电压；以及
内部电压发生电路，所述内部电压发生电路响应于所述上电复位信号而被激活，并且被配置为被提供以所述外部电源电压，增加内部电压的电位电平，并且基于以恒定斜率增加的初始电压与反馈电压的比较的结果输出电位电平增加的内部电压，
其中，所述内部电压发生电路包括：
积分电路，所述积分电路被配置为基于输入电压产生所述初始电压；
第一选择电路，所述第一选择电路被配置为将所述反馈电压与所述基准电压进行比较，然后选择性地输出所述初始电压或所述基准电压；以及
第一内部电压发生电路，所述第一内部电压发生电路被配置为将从所述第一选择电路输出的所述初始电压或所述基准电压与所述反馈电压进行比较，以基于所述比较的结果通过被提供以所述外部电源电压或被阻止提供以所述外部电源电压来产生所述内部电压，并且通过对所述内部电压进行分压来产生所述反馈电压。
16.根据权利要求15所述的存储器装置，其中，所述第一选择电路在其中所述反馈电压低于所述基准电压的初始产生时段期间选择并输出所述初始电压，并且在继所述初始产生时段之后的操作时段期间选择并输出所述基准电压。
17.根据权利要求16所述的存储器装置，其中，在所述初始产生时段期间，所述初始电压的电位电平低于所述基准电压的电位电平。
18. 根据权利要求15所述的存储器装置，其中，所述第一选择电路包括：
比较器，所述比较器被配置为通过将所述反馈电压和所述基准电压进行比较来产生选择信号；以及
复用器，所述复用器被配置为接收所述初始电压和所述基准电压，并且响应于所述选择信号而选择并输出所述初始电压和所述基准电压中的任何一个。
19.根据权利要求15所述的存储器装置，其中，所述内部电压发生电路还包括：使能信号发生电路，所述使能信号发生电路被配置为响应于所述上电复位信号而产生用于激活所述积分电路、所述第一选择电路和所述第一内部电压发生电路的使能信号。
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