CN112599175B - 在记忆装置中进行自动电源控制的方法及设备 - Google Patents

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Abstract

本发明公开了一种用来在一记忆装置中进行自动电源控制的方法以及设备。所述方法包括：在所述记忆装置的初始化阶段的期间，对参考时钟请求信号进行信号位准检测以判断所述参考时钟请求信号在第一预定电压位准还是第二预定电压位准，以为所述记忆装置进行自动电源控制，其中所述参考时钟请求信号是通过输入输出垫片接收；以及依据选择性调节电路的输入信号带有的逻辑值，进行选择性电源控制以依据主要电源电压产生次要电源电压，其中所述选择性电源控制响应于所述输入信号带有的逻辑值使得次要电源电压对应地等于主要电源电压或主要电源电压的调节后电压。本发明的方法及相关设备能确保记忆装置在各种情况下妥善运作，不需非必要的可选的设计。

Description

在记忆装置中进行自动电源控制的方法及设备
技术领域
本发明是关于存储器控制，尤指一种用来在一记忆装置(例如保全数字(简称SD)快捷(SD Express)记忆卡等)中(例如借助于在一初始化阶段的期间的相关检测)进行自动电源控制的方法以及设备(apparatus)。
背景技术
记忆装置可包括用来存储数据(例如用户数据)的闪存，而这个闪存的存取的管理可能相当复杂。例如，所述记忆装置可为符合SD标准的记忆卡，并且可被称为SD记忆卡。基于具备有六位(bit)SD接口的架构，这个SD记忆卡的最大数据传输率可达到每秒104兆字节(megabyte,MB)。随着技术的进步，存储容量越变越大，目前的数据传输率开始不敷使用。相关技术正尝试解决这个问题，例如，通过使用不同接口来实施所述记忆卡，但也因此衍生其他问题。因此，需要一种新颖的方法以及相关架构，以在没有副作用或较不会带来副作用的情况下解决这些问题。
发明内容
本发明的一目的在于提供一种用来在一记忆装置(例如SD快捷记忆卡等)中(例如借助于在一初始化阶段的期间的相关检测)进行自动电源控制的方法以及设备，以解决上述问题。
本发明至少一实施例提供一种用来在一记忆装置中进行自动电源控制的方法。所述记忆装置可包括一非挥发性存储器(non-volatile memory,NV memory)，而所述非挥发性存储器可包括至少一非挥发性存储器组件(例如一或多个非挥发性存储器组件)。所述方法可包括：在所述记忆装置的一初始化阶段的期间，对一参考时钟请求信号(referenceclock request signal)进行信号位准检测，以判断所述参考时钟请求信号是在一第一预定电压位准(voltage level)还是一第二预定电压位准，以供为所述记忆装置进行所述自动电源控制，其中所述参考时钟请求信号是通过所述记忆装置中的一传输接口电路的一输入输出(input output,IO)垫片(pad)自一主装置(host device)接收。例如，所述信号位准检测可包括：对所述参考时钟请求信号的一电压进行一分压(voltage division)运作以将所述电压转换为一分压后电压(divided voltage)；将所述分压后电压与一预定参考电压位准进行比较以产生一比较结果，其中所述比较结果指出所述参考时钟请求信号是在所述第一预定电压位准还是所述第二预定电压位准；以及将所述比较结果锁存(latch)为一锁存后结果，并且产生带有(carry)所述锁存后结果的一锁存输出信号，以供通过逻辑值设定控制所述传输接口电路的一选择性调节电路(selective regulation circuit,SRC)。所述方法可还包括：依据所述选择性调节电路的一输入信号所带有的一逻辑值，进行选择性电源控制以依据一个主要(main)电源电压产生一个次要(secondary)电源电压，其中所述主要电源电压是从所述主装置取得，以及所述选择性电源控制响应于所述选择性调节电路的所述输入信号所带有的所述逻辑值使得所述次要电源电压对应地等于所述主要电源电压或所述主要电源电压的一调节后电压。
除了以上方法外，本发明亦提供一种记忆装置，且所述记忆装置可包括一非挥发性存储器以及一控制器。所述非挥发性存储器是用来存储信息，其中所述非挥发性存储器包括至少一非挥发性存储器组件(例如一或多个非挥发性存储器组件)。所述控制器是耦接至所述非挥发性存储器，且所述控制器是用来控制所述记忆装置的运作。另外，所述控制器包括一处理电路以用来依据来自一主装置的复数个主装置指令控制所述控制器，以容许所述主装置通过所述控制器存取所述非挥发性存储器，且还包括耦接至所述处理电路的一传输接口电路以用来为所述记忆装置来与所述主装置进行通信。例如，所述传输接口电路可包括一输入输出垫片以用来接收来自所述主装置的一参考时钟请求信号、一选择性调节电路以用来进行选择性电源控制、以及耦接至所述输入输出垫片以及所述选择性调节电路的一信号位准检测电路。所述信号位准检测电路是用来在所述记忆装置的一初始化阶段的期间对所述参考时钟请求信号进行信号位准检测，以判断所述参考时钟请求信号是在一第一预定电压位准还是一第二预定电压位准，以供为所述记忆装置进行自动电源控制。尤其，所述信号位准检测电路可包括一分压器(voltage divider)、耦接至所述分压器的一比较器、以及耦接至所述比较器的一锁存装置。所述分压器是用来对所述参考时钟请求信号的一电压进行一分压运作以将所述电压转换为一分压后电压。所述比较器是用来将所述分压后电压与一预定参考电压位准进行比较以产生一比较结果，其中所述比较结果指出所述参考时钟请求信号是在所述第一预定电压位准还是所述第二预定电压位准。所述锁存装置是用来将所述比较结果锁存为一锁存后结果，并且产生带有所述锁存后结果的一锁存输出信号，以供通过逻辑值设定控制所述选择性调节电路。例如，依据所述选择性调节电路的一输入信号所带有的一逻辑值，所述选择性调节电路进行所述选择性电源控制以依据一个主要电源电压产生一个次要电源电压，其中所述主要电源电压是从所述主装置取得，以及所述选择性电源控制响应于所述选择性调节电路的所述输入信号所带有的所述逻辑值使得所述次要电源电压对应地等于所述主要电源电压或所述主要电源电压的一调节后电压。
依据某些实施例，本发明亦提供一种相关的电子装置。所述电子装置可包括有上述记忆装置，且可还包括：所述主装置，耦接至所述记忆装置。所述主装置可包括：至少一处理器，用来控制所述主装置的运作；以及一电源供应电路，耦接至所述至少一处理器，用来提供电源给所述至少一处理器以及所述记忆装置。另外，所述记忆装置可提供存储空间给所述主装置。
除了以上方法外，本发明亦提供一种记忆装置的控制器，其中所述记忆装置包括所述控制器以及一非挥发性存储器。所述非挥发性存储器可包括至少一非挥发性存储器组件(例如一或多个非挥发性存储元件)。另外，所述控制器包括一处理电路以用来依据来自一主装置的复数个主装置指令控制所述控制器，以容许所述主装置通过所述控制器存取所述非挥发性存储器，且还包括耦接至所述处理电路的一传输接口电路以用来为所述记忆装置来与所述主装置进行通信。例如，所述传输接口电路可包括一输入输出垫片以用来接收来自所述主装置的一参考时钟请求信号、一选择性调节电路以用来进行选择性电源控制、以及耦接至所述输入输出垫片以及所述选择性调节电路的一信号位准检测电路。所述信号位准检测电路是用来在所述记忆装置的一初始化阶段的期间对所述参考时钟请求信号进行信号位准检测，以判断所述参考时钟请求信号是在一第一预定电压位准还是一第二预定电压位准，以供为所述记忆装置进行自动电源控制。尤其，所述信号位准检测电路可包括一分压器、耦接至所述分压器的一比较器、以及耦接至所述比较器的一锁存装置。所述分压器是用来对所述参考时钟请求信号的一电压进行一分压运作以将所述电压转换为一分压后电压。所述比较器是用来将所述分压后电压与一预定参考电压位准进行比较以产生一比较结果，其中所述比较结果指出所述参考时钟请求信号是在所述第一预定电压位准还是所述第二预定电压位准。所述锁存装置是用来将所述比较结果锁存为一锁存后结果，并且产生带有所述锁存后结果的一锁存输出信号，以供通过逻辑值设定控制所述选择性调节电路。例如，依据所述选择性调节电路的一输入信号所带有的一逻辑值，所述选择性调节电路进行所述选择性电源控制以依据一个主要电源电压产生一个次要电源电压，其中所述主要电源电压是从所述主装置取得，以及所述选择性电源控制响应于所述选择性调节电路的所述输入信号所带有的所述逻辑值使得所述次要电源电压对应地等于所述主要电源电压或所述主要电源电压的一调节后电压。
本发明的方法以及相关设备能确保所述记忆装置能在各种情况下妥善地运作。例如，所述方法提供多个控制方案以用于自动电源控制。另外，借助于在所述初始阶段的相关检测，所述选择性调节电路可提供输入输出电源的正确的电压位准给至少一输入输出细胞(cell)，且所述记忆装置以及所述控制器(例如存储器控制器)不会需要某些非必要的可选的(optional)设计诸如额外的接合垫片(bonding pad)、额外的输入输出垫片等。
附图说明
图1为依据本发明一实施例的用来在一记忆装置中进行自动电源控制的设备的示意图。
图2为依据本发明一实施例绘示的图1所示的设备的某些实施细节。
图3为依据本发明一实施例的用来在一记忆装置中进行自动电源控制的方法的工作流程。
图4绘示一输入输出细胞的例子。
图5为依据本发明一实施例绘示的用来在一记忆装置中进行自动电源控制的方法的第一控制方案。
图6为依据本发明一实施例绘示的用来在一记忆装置中进行自动电源控制的方法的第二控制方案。
图7为依据本发明一实施例绘示的某些相关信号。
其中，附图标记说明如下：
10 电子装置
50 主装置
52 处理器
54 电源供应电路
100 记忆装置
110 存储器控制器
112 微处理器
112C 程序代码
112M 只读存储器
114 控制逻辑电路
116 随机存取存储器
118 传输接口电路
118C IO细胞
118D 信号位准检测电路
118S 选择性调节电路
120 非挥发性存储器
122-1、122-2～122-N 非挥发性存储器组件
210 IO垫片
220 分压器
230 比较器
240 锁定控制电路
250 锁存装置
260 逻辑单元
270 低压降调节器
280 开关电路
CLKREQ# 参考时钟请求信号
V0 电压
V1 分压后电压
R1、R2 电阻器
Compare_Voltage 预定参考电压位准
PWR1 主要电源电压
PWR2 次要电源电压
300 工作流程
S10、S11、S12、S13、S20、S21、 步骤
S22、S23、S30、S31、S32、S33、S34
INPUT 输入信号
OUTPUT 输出信号
M1、M2 晶体管
R 电阻器
C 电容器
PERST# 复位信号
Case_A、Case_B 状况
TPOR、TA、TB、TC、TD、TE 时间点
具体实施方式
本发明的实施例提供一种用来在一记忆装置(例如SD快捷记忆卡等)中(例如借助于在一初始化阶段的期间的相关检测)进行自动电源控制的方法以及设备。为便于理解，所述设备可包括图1所示的电子装置10的至少一部分(例如一部分或全部)，但本发明不限于此。
电子装置10可包括一主装置50以及一记忆装置100，其中记忆装置100可作为上述记忆装置的例子。主装置50可包括至少一处理器(例如一或多个处理器)，其可统称为处理器52，且可还包括耦接至处理器52的电源供应电路54。处理器52是用来控制主装置50的运作，而电源供应电路54是用来提供电源给处理器52以及记忆装置100，并且输出一或多个驱动电压至记忆装置100。记忆装置100可提供存储空间给主装置50，并且自主装置50取得所述一或多个驱动电压以作为记忆装置100的电力来源。主装置50的例子可包括(但不限于)一多功能移动电话、一可穿戴式装置、一平板计算机、以及个人计算机诸如一桌面计算机以及一膝上型计算机。记忆装置100的例子可包括(但不限于)一可携式记忆装置(例如符合SD/MMC、CF、MS或XD标准的记忆卡)、一固态硬盘(solid state drive,SSD)、以及分别符合UFS及eMMC标准的各种形式的嵌入式(embedded)记忆装置。依据本实施例，记忆装置100可包括一控制器诸如一存储器控制器110，且可还包括一非挥发性存储器(non-volatilememory,NV memory)120，其中所述控制器是用来控制记忆装置100的运作并且存取非挥发性存储器120，以及非挥发性存储器120是用来存储信息。非挥发性存储器120可包括至少一非挥发性存储器组件(例如一或多个非挥发性存储器组件)，诸如复数个非挥发性存储器组件122-1、122-2、…、及122-N，其中“N”可代表大于一的正整数。例如，非挥发性存储器120可为一闪存，而非挥发性存储器组件122-1、122-2、…、及122-N可为复数个闪存芯片(chip)或复数个闪存裸晶(die)，但本发明不限于此。
如图1所示，存储器控制器110可包括一处理电路诸如一微处理器112、一存储单元诸如一只读存储器(Read Only Memory,ROM)112M、一控制逻辑电路114、一随机存取存储器(random access memory,RAM)116、以及一传输接口电路118，其中上列组件可通过一总线彼此互相耦接。随机存取存储器116是以一静态随机存取存储器(Static RAM,SRAM)来实施，但本发明不限于此。随机存取存储器116可用来提供内部存储空间给存储器控制器110，例如，随机存取存储器116可用来提供内部存储空间给存储器控制器110，例如，随机存取存储器116可被用来当作一缓冲存储器以供缓冲数据。另外，本实施例的只读存储器112M是用来存储一程序代码112C，而微处理器112是用来执行程序代码112C以控制对非挥发性存储器120的存取。请注意，在某些例子中，程序代码112C可被存储在随机存取存储器116或任何形式的存储器内。此外，于控制逻辑电路114中的一数据保护电路(未显示)可包户数据及/或进行错误更正，而传输接口电路118可符合一特定通信标准(例如串行高级技术附件(Serial Advanced Technology Attachment，简称SATA)标准、通用串行总线(UniversalSerial Bus，简称USB)标准、快捷外设互联(Peripheral Component InterconnectExpress，简称PCIe)标准、嵌入式多媒体卡(embedded Multi Media Card，简称eMMC)标准、或通用快闪存储(Universal Flash Storage，简称UFS)标准)，且可依据所述特定通信标准进行通信，例如，为记忆装置100来与主装置50进行通信。
尤其，传输接口电路118可符合一较新的通信标准诸如SD 7.0标准等，并且可专注于较高速的通信，且可兼容于多个通信标准诸如PCIe标准、SD 6.0标准等。传输接口电路118可包括多个子电路，且所述多个子电路可包括支持对应于一第一通信协议(例如PCIe通信协议)的物理层(physical layer,PHY)电路(例如PCIe物理层电路)，且可还包括一自动电源控制电路以用来进行自动电源控制。例如，主装置50可支持对应于所述第一通信协议的通信，而传输接口电路118可通过所述物理层电路来与主装置50进行通信。又例如，主装置50可支持对应于一第二通信协议的通信而不是所述第一通信协议，而传输接口电路118可不使用所述物理层电路来与主装置50进行通信。另外，所述自动电源控制电路可包括一信号位准检测电路118D、一选择性调节电路(selective regulation circuit,SRC)118S(在图1中标示为“SRC”以求简明)、以及至少一输入输出(input output，简称IO)细胞(cell)(例如一或多个IO细胞)诸如IO细胞118C，其中上述至少一IO细胞可包括分别对应于传输接口电路118的复数个IO垫片(pad)的复数个IO细胞{118C}，且所述复数个IO细胞{118C}的任一者(例如所述IO细胞118C)可用来将在所述复数个IO垫片的对应的IO垫片上的外部信号转换为存储器控制器110的内部信号、或将所述内部信号转换为在所述对应的IO垫片上的所述外部信号，但本发明不限于此。存储器控制器100可在记忆装置100的初始化阶段的期间利用信号位准检测电路118D于对应的端子对主装置50与记忆装置100之间的某个信号(例如CLKREQ#)进行信号位准检测，以供自动地控制上述至少一IO细胞的至少一IO电源。例如，依据信号位准检测，存储器控制器110可利用选择性调节电路118S自动地从多个候选电压位准(例如3.3V或1.8V)选择一对应的电压位准，并且输出所述对应的电压位准(例如3.3V或1.8V)以作为所述IO电源。如此一来，相关技术的问题(例如非必要的可选的(optional)设计诸如额外的接合垫片(bonding pad)、额外的IO垫片等)能得以避免。
在本实施例中，主装置50可传送主装置指令(host command)与对应的逻辑地址至存储器控制器110来存取记忆装置100。存储器控制器110接收主装置指令与逻辑地址，并将主装置指令转译成记忆体操作指令(可简称为操作指令)，再以操作指令控制非挥发性存储器120读取、写入/编程非挥发性存储器120中于某些实体地址的记忆单位(例如数据页面)，其中实体地址对应于逻辑地址。
图2为依据本发明一实施例绘示的图1所示的设备的某些实施细节。主机侧(hostside)以及装置侧(device side)分别对应于主装置50以及记忆装置100。主装置50可包括符合一或多个通信标准(例如所述特定通信标准)的传输接口电路，以供与记忆装置100进行通信，且这个通信界面电路可包括一组IO垫片诸如图2所示的于所述主机侧的主机垫片(host pad)，且可还包括一组上拉电阻诸如在所述主机垫片旁边的上拉电阻。例如，当主装置50开始对记忆装置100进行上电(power up)，一上拉电压可默认通过所述上拉电阻将于所述主机垫片的参考时钟请求信号CLKREQ#上拉。在图2所示的装置侧，用于传输参考时钟请求信号CLKREQ#的IO垫片210(在图2中标示为“CLKREQ#IO垫片”以求简明)可作为上述对应的IO垫片的例子。信号位准检测电路118D可包括一分压器(voltage divider)220、一比较器230(在图2中标示为“CMP”以求简明)、一锁定(lock)控制电路240以及一锁存(latch)装置250。例如，分压器220可包括分别具有预定电阻值R1及R2的一组电阻器R1及R2(其电阻值分别以相同的符号的斜体来表示以便于理解)，以及锁存装置250可用D型锁存器、RS锁存器等来实施。另外，选择性调节电路118S可通过一逻辑单元260诸如至少一逻辑门(例如一或多个逻辑门)耦接至信号位准检测电路118D，并且可包括一调节器(regulator)/调压器(voltage regulator)诸如一低压降(low dropout,LDO)调节器270以及一开关电路280，其中开关电路280可包括至少一开关(例如一或多个开关)。
为便于理解，当参考时钟请求信号CLKREQ#被上拉时，参考时钟请求信号CLKREQ#的电压V0可在一第一预定电压位准诸如3.3伏特(volt，简称V)或一第二预定电压位准诸如1.8V，取决于主装置50支持的某个模式，但本发明不限于此。信号位准检测电路118D可对参考时钟请求信号CLKREQ#进行信号位准检测，以判断参考时钟请求信号CLKREQ#是在所述第一预定电压位准(例如3.3V)还是所述第二预定电压位准(例如1.8V)，以供为记忆装置100进行自动电源控制。分压器220可对参考时钟请求信号CLKREQ#的电压V0进行一分压运作以将电压V0转换为一分压后电压V1于电阻器R1与R2之间的节点，例如V1＝(R1/(R1+R2))*V0。如图2所示，比较器230可将分压后电压V1与一预定参考电压位准Compare_Voltage进行比较以产生一比较结果，尤其所述比较结果可指出电压V0是否达到(例如大于或等于)一预定临界电压位准Vth，因此可指出参考时钟请求信号CLKREQ#是在所述第一预定电压位准(例如3.3V)还是所述第二预定电压位准(例如1.8V)，例如Vth＝((R1+R2)/R1)*Compare_Voltage)。假设Vth＝2.55V且预定参考电压位准Compare_Voltage是一参考电压产生器产生的某个参考电压，电阻器R1及R2预定电阻值R1及R2可被妥善地设计以确保针对参考时钟请求信号CLKREQ#的信号位准检测的正确性。
在锁定控制电路240的控制下，锁存装置220可锁存比较器230的比较器输出信号，诸如带有(carry)所述比较结果的比较器输出信号，以将所述比较结果锁存为一锁存后结果，并且产生带有所述锁存后结果的锁存输出信号。例如，所述比较器输出信号的高电压位准以及低电压位准可分别代表逻辑值1以及0，以分别指出电压V0达到预定临界电压位准Vth的第一情况(例如参考时钟请求信号CLKREQ#是在所述第一预定电压位准诸如3.3V)以及电压V0未达到预定临界电压位准Vth的第二情况(例如参考时钟请求信号CLKREQ#是在所述第二预定电压位准诸如1.8V)，但本发明不限于此。由于所述锁存输出信号所带有的所述锁存后结果可代表在锁存装置250锁存所述比较器输出信号的这一时刻的所述比较结果，所述锁存输出信号的高电压位准以及低电压位准可分别代表逻辑值1以及0，以分别指出所述第一情况以及所述第二情况。另外，逻辑单元260可旁通(bypass)所述锁存输出信号的逻辑值1或0，或容许微处理器112在需要时强制地设定逻辑值1及0的其中一者。尤其，存储器控制器110(微处理器112)可致能(enable)信号位准检测电路118D(在图2中标示为“自动开关致能”以便于理解)，例如通过带有一致能状态的致能信号(例如其逻辑值1)，而逻辑单元260可将所述锁存输出信号的逻辑值1或0旁通至选择性调节电路118S，但本发明不限于此。例如存储器控制器110(例如微处理器112)可通过带有所述致能状态的致能信号(例如其逻辑值1)来致能信号位准检测电路118D，并且可利用逻辑单元260基于一或多个规则诸如韧体控制规则(在图2中标示为“韧体控制”以便于理解)以逻辑值1或0取代(或强制地设定)所述锁存输出信号的逻辑值1或0，尤其是以所述锁存后结果为参考。又例如，存储器控制器110(例如微处理器112)可除能(disable)信号位准检测电路118D，例如通过带有一除能状态的致能信号(例如其逻辑值0)，并且可利用逻辑单元260基于所述一或多个规则诸如所述韧体控制规则来设定逻辑值0或1。
由于逻辑单元260可用来依据一或多个规则提供控制选择性调节电路118的控制路径给存储器控制器110，逻辑单元260的实施方式可取决于各种设计作变化。逻辑单元260的上述至少一逻辑门的例子可包括(但不限于)或(OR)门、互斥或(exclusive-OR,XOR)门、与(AND)门等。如图2所示，选择性调节电路118S可依据逻辑单元260的输出来运作，诸如依据所述锁存输出信号的逻辑值1或0。尤其，选择性调节电路118S可选择性地旁通自主装置50取得的主要电源电压PWR1(例如3.3V)或对主要电源电压PWR1进行电压调节，以产生次要电源电压PWR2(例如3.3V或1.8V)以作为上述至少一IO细胞(例如IO细胞118C)的IO电源，其中低压降调节器270可对主要电源电压PWR1进行电压调节以产生一调节后电压(例如1.8V)以供选择。例如，当逻辑单元260的输出带有逻辑值1(例如这个输出是在其高电压位准)，开关电路280可选择主要电源电压PWR1作为次要电源电压PWR2。又例如，当逻辑单元260的输出带有逻辑值0(例如这个输出是在其低电压位准)，开关电路280可选择低压降调节器270所产生的所述调节后电压(例如1.8V)作为次要电源电压PWR2。
依据某些实施例，主要电源电压PWR1可用多个驱动电压VDD1、VDD2等其中一者来实施，诸如驱动电压VDD1，但本发明不限于此。
图3为依据本发明一实施例的用来在一记忆装置中进行自动电源控制的方法的工作流程300，其中所述方法能被施加在所述控制器诸如存储器控制器110、记忆装置100、以及设置有记忆装置100的电子装置10。
在步骤S10中，在记忆装置100的初始化阶段的期间，存储器控制器110(例如信号位准检测电路118D)可对参考时钟请求信号CLKREQ#进行信号位准检测，以判断参考时钟请求信号CLKREQ#是在所述第一预定电压位准(例如3.3V)还是所述第二预定电压位准(例如1.8V)，以供为记忆装置100进行自动电源控制。例如，参考时钟请求信号CLKREQ#可通过传输接口电路118的IO垫片260自主装置50接收，且IO垫片210可被视为记忆装置100的一端子，诸如传输接口电路118的多个端子的其中一者。
在步骤S11中，存储器控制器110(例如分压器220)可对参考时钟请求信号CLKREQ#的电压V0进行一分压运作以将电压V0转换为分压后电压V1于分压器220的电阻器R1与R2之间的节点。
在步骤S12中，存储器控制器110(例如比较器230)可将分压后电压V1与预定参考电压位准Compare_Voltage进行比较以产生一比较结果，其中所述比较结果可指出电压V0是否达到(例如大于或等于)预定临界电压位准Vth，因此可指出参考时钟请求信号CLKREQ#是在所述第一预定电压位准(例如3.3V)还是所述第二预定电压位准(例如1.8V)。
在步骤S13中，存储器控制器110(例如锁存装置250)可将所述比较结果锁存为所述锁存后结果，例如通过锁存比较器230的所述比较器输出信号(其带有所述比较结果)，并且产生带有所述锁存后结果的所述锁存输出信号，以供通过逻辑值设定控制传输接口电路118的选择性调节电路118S。
在步骤S20中，基于存储器控制器110的内部控制，诸如微处理器112的控制，存储器控制器110(例如逻辑单元260)可进行一选择性控制运作。
在步骤S21中，依据记忆装置100中的存储器控制器110的控制信号，诸如微处理器112所产生用于输入至逻辑单元260的控制输入端子(例如较低的输入端子)的控制信号，存储器控制器110(例如逻辑单元260)可判断是否将所述锁存输出信号的逻辑值1或0旁通至传输接口电路118的选择性调节电路118S。若是，流程进入步骤S22；若否，流程进入步骤S23。
在步骤S22中，存储器控制器110(例如逻辑单元260)可将所述锁存输出信号的逻辑值1或0旁通至选择性调节电路118S，以供被用来当作选择性调节电路118S的输入信号所带有的逻辑值。
在步骤S23中，存储器控制器110(例如逻辑单元260)可用所述控制信号所带有的新逻辑值(例如微处理器112决定的逻辑值，诸如基于所述一或多个规则诸如上述韧体控制规则的逻辑值1或0)取代所述锁存输出信号的逻辑值1或0，以供被用来当作选择性调节电路118S的输入信号所带有的逻辑值，以容许微处理器112强制地设定逻辑值1及0的其中一者给选择性调节电路118S。
在步骤S30中，依据选择性调节电路118S的输入信号所带有的逻辑值，存储器控制器110(例如选择性调节电路118S)可进行选择性电源控制以依据主要电源电压PWR1产生次要电源电压PWR2，尤其可判断是否旁通自主装置50取得的主要电源电压PWR1(例如3.3V)，以产生次要电源电压PWR2(例如3.3V或1.8V)以作为上述至少一IO细胞(例如IO细胞118C)的IO电源，其中所述选择性电源控制响应于选择性调节电路118S的输入信号所带有的逻辑值使得次要电源电压PWR2对应地等于主要电源电压PWR1或主要电源电压PWR1的调节后电压。
在步骤S31中，依据选择性调节电路118S的输入信号所带有的逻辑值，存储器控制器110(例如在选择性调节电路118S中的开关电路280)可判断是否选择主要电源电压PWR1(例如3.3V)以作为次要电源电压PWR2。若是(例如选择性调节电路118S的输入信号带有逻辑值1，尤其这个输入信号是在其高电压位准)，流程进入步骤S32；若否(例如选择性调节电路118S的输入信号带有逻辑值0，尤其这个输入信号是在其低电压位准)，流程进入步骤S33。
在步骤S32中，存储器控制器110(例如在选择性调节电路118S中的开关电路280)可选择主要电源电压PWR1(例如3.3V)以作为次要电源电压PWR2。
在步骤S33中，存储器控制器110(例如在选择性调节电路118S中的开关电路280)可选择低压降调节器270所产生的所述调节后电压(例如1.8V)以作为次要电源电压PWR2。
在步骤S34中，存储器控制器110(例如选择性调节电路118S)可发送次要电源电压PWR2给上述至少一IO细胞(例如一或多个IO细胞，诸如IO细胞118C或复数个IO细胞{118C})以作为上述至少一IO细胞(例如IO细胞118C或复数个IO细胞{118C})的IO电源，以使得上述至少一IO细胞(例如IO细胞118C或复数个IO细胞{118C})依据次要电源电压PWR2运作。
基于工作流程300，图1所示的架构(例如，包括有信号位准检测电路118D、选择性调节电路118S、及上述至少一IO细胞诸如IO细胞118C或复数个IO细胞{118C}的自动电源控制电路，尤指于图2所示的装置侧内的架构)能轻松地进行自动电源控制，不需要具备非必要的可选的设计诸如额外的接合垫片、额外的IO垫片等，且所述设备(例如电子装置10、记忆装置100、存储器控制器110等)能妥善地进行于外部电压范围中的一组外部信号与传输接口电路118的于内部电压范围中的一组对应内部信号之间的信号转换，以容许记忆装置100正确地运作。因此，相关技术的问题能在没有副作用或较不会带来副作用的情况下得到解决。
为便于理解，所述方法可用工作流程300来说明，但本发明不限于此。依据某些实施例，一或多个步骤可在工作流程300中被新增、删除、或修改。
依据某些实施例，工作流程300可为了记忆装置100多次的开机(boot-up)而被重复执行。例如，于多次执行中的一次执行，步骤S21及S31的各自的判断结果可分别为“是”及“是”；于多次执行中的另一次执行，步骤S21及S31的各自的判断结果可分别为“是”及“否”；于多次执行中的另一次执行，步骤S21及S31的各自的判断结果可分别为“否”及“是”；以及于多次执行中的另一次执行，步骤S21及S31的各自的判断结果可分别为“否”及“否”。为简明起见，于这些实施例中类似的细节在此不重复赘述。
依据某些实施例，自动电源控制可依据通过IO垫片210接收到的参考时钟请求信号CLKREQ#的信号位准检测来进行，而不是依据通过传输接口电路118的所述复数个IO垫片自主装置50接收到的多个信号的各自的信号位准检测来进行。例如，在步骤S34中，存储器控制器110(例如选择性调节电路118S)可发送次要电源电压PWR2至IO细胞118C以作为IO细胞118C的IO电源，以使得IO细胞118C依据次要电源电压PWR2运作，其中IO垫片210是位于IO细胞118C中。尤其，在步骤S34中，存储器控制器110(例如选择性调节电路118S)可发送次要电源电压PWR2至复数个IO细胞{118C}以作为复数个IO细胞{118C}的IO电源，以使得复数个IO细胞{118C}依据次要电源电压PWR2运作，其中IO细胞118C是复数个IO细胞{118C}的其中一者。为简明起见，于这些实施例中的类似的细节在此不重复赘述。
图4绘示IO细胞118C的例子。除了IO垫片210外，IO细胞118C可还包括一组缓冲器BUF1及BUF2，其中缓冲器BUF1是在一接收路径上，而缓冲器BUF2是在一传送路径上。IO细胞118C可通过缓冲器BUF1及BUF2进行信号转换，其中缓冲器BUF1可将对应于一外部电压范围的一外部信号(例如在IO垫片210上的参考时钟请求信号CLKREQ#)转换为对应于一内部电压范围的一内部信号(例如一逻辑信号)，而缓冲器BUF2可将对应于一内部电压范围的所述内部信号转换为对应于一外部电压范围的所述外部信号。例如，所述外部电压范围可为[0,3.3](V)或[0,1.8](V)(在图4中标示为“外部：3.3V/1.8V”以求简明)，取决于主装置50(例如其传输接口电路)的设计，以及存储器控制器110(尤指图2所示的于所述装置侧的架构)可适应性地切换于所述初始化阶段的次要电源电压PWR2的电压位准以使得IO细胞118C妥善地进行信号转换，以容许记忆装置100正确地运作。此外，所述内部电压范围可在存储器控制器110的设计时间被预先决定，尤其，可为[0,0.9](V)或[0,0.8](V)(在图4中标示为“内部：0.9V/0.8V”以求简明)，取决于存储器控制器110的硬件架构的设计，但本发明不限于此。例如，当使用28纳米(nanometer)制程来实施存储器控制器110的硬件架构时，所述内部电压范围可为[0,0.9](V)。又例如，当使用16纳米制程来实施存储器控制器110的硬件架构，所述内部电压范围可为[0,0.8](V)。在本实施例中，缓冲器BUF1及BUF2可用位准移位器(level shifter)来实施，但本发明不限于此。
依据某些实施例，存储器控制器110(例如图2所示的于所述装置侧的架构)可适应性地切换于所述初始阶段的次要电源电压PWR2的电压位准以使得复数个IO细胞{118C}妥善地进行于所述外部电压范围中的一组外部信号与于所述内部电压范围的传输接口电路118的一组对应的信号之间的信号转换，以容许记忆装置100正确地运作，其中所述组外部信号可在传输接口电路的所述复数个IO垫片与在所述主机侧的所述组IO垫片(例如主机垫片)之间传送，但本发明不限于此。所述组外部信号的例子可包括(但不限于)参考时钟请求信号CLKREQ#、复位信号PERST#以及指令信号CMD。
图5为依据本发明一实施例绘示的用来在所述记忆装置中进行自动电源控制的方法的第一控制方案。如图5所示，自主装置50取得的主要电源电压PWR1可等于3.3V，而自选择性调节电路118S取得的次要电源电压PWR2可等于3.3V或1.8V，取决于本发明的设备所进行的自动电源控制。通过利用信号位准检测电路118D，所述设备(例如电子装置10、记忆装置100、存储器控制器110等)可自动地判断当下符合所述第一状况与所述第二状况中的哪一个，因此可自动地判断参考时钟请求信号CLKREQ#是在所述第一预定电压位准诸如3.3V还是在所述第二预定电压位准诸如1.8V，以正确地产生次要电源电压PWR2作为用于上述至少一IO细胞(例如IO细胞118C或复数个IO细胞{118C})。
图6为依据本发明一实施例绘示的用来在所述记忆装置中进行自动电源控制的方法的第二控制方案。锁定控制电路140可包括对应于相同类型的一组晶体管M1及M2、具有预定电阻值R的电阻器R以及具有预定电容值C的电容器C(各个组件的数值分别以相同符号的斜体来表示以便于理解)。例如，晶体管M1及M2可用金属氧化物半导体场效晶体管(MetalOxide Semiconductor Field Effect Transistor,MOSFET)诸如P型金属氧化物半导体场效晶体管(PMOSFET)，但本发明不限于此。针对用电阻器R与电容器C形成的电阻电容电路(简称“RC电路”)，所述RC电路的时间常数可对应于预定电阻值R与预定电容值C的乘积(R*C)。如图6所示，晶体管M1及M2可互相耦接以形成一电流镜。于记忆装置100的所述初始化阶段的期间，自主装置50取得的主要电源电压PWR1可从0V被上拉至3.3V以启用(activate)锁定控制电路240，而流过所述电流镜的电流可通过电阻器R并且对电容器C充电以在锁定控制电路240被启用后的一预定时期(其可对应于所述RC电路的时间常数)后将锁定控制电路240的输出信号OUTPUT自一低电压位准上拉至一高电压位准，其中输出信号OUTPUT的高电压位准可代表一锁定状态(在图6中标示为“锁定”以求简明)。如此一来，锁定控制电路240可触发锁存装置250锁存带有所述比较结果的比较器输出信号，尤其是锁存所述比较结果以作为所述锁存后结果并且产生带有所述锁存后结果的锁存输出信号。之后，对应于输出信号OUTPUT的反馈(feedback)信号(在图6中标示“反馈”以求简明)可用来关闭锁定控制电路240的至少一部分(例如一部分或全部)，例如通过输入信号INPUT，以节省电源，但本发明不限于此。
图7为依据本发明一实施例绘示的针对不同状况Case_A以及Case_B的某些相关信号诸如主要电源电压PWR1、复位信号PERST#、参考时钟请求信号CLKREQ#以及次要电源电压PWR2，其中状况Case_A以及Case_B可分别对应于所述第一状况(例如参考时钟请求信号CLKREQ#是在所述第一预定电压位准诸如3.3V)以及所述第二状况(例如参考时钟请求信号CLKREQ#是在所述第二预定电压位准诸如1.8V)，但本发明不限于此。例如，记忆装置100(例如存储器控制器110)可在一系列的时间点TA、TB、TC、TD及TE进行某些运作。时间点TPOR可代表进行上电复位(power-on reset,POR)的时间。在时间点TA，于所述上电复位准备好后，比较器230可能已被启动以比较信号位准，尤其是将分压后电压V1与预定参考电压位准Compare_Voltage作比较以产生所述比较结果。在时间点TB，于比较器230的所述比较结果完成后，锁存装置250可锁存带有所述比较结果的比较器输出信号，尤其是锁存所述比较结果以作为所述锁存后结果并且产生带有所述锁存后结果的锁存输出信号。在时间点TC，为选择性调节电路118S设定逻辑值1或0的实施可予以变化。例如，在逻辑单元260旁通所述锁存输出信号的逻辑值1或0的情况下，所述设备(例如信号位准检测电路118D)可针对状况Case_B控制选择性调节电路118S从输出主要电源电压PWR1(例如3.3V)切换至输出所述调节后电压(例如1.8V)，或者针对状况Case_A继续输出主要电源电压PWR1(例如3.3V)。又例如，在逻辑单元260容许微处理器112强制地设定逻辑值1及0的其中一者的情况下，所述设备(例如运行程序代码112C的微处理器112)可读出所述锁存后结果作为参考以供控制选择性调节电路118S，以控制选择性调节电路118S针对状况Case_B从输出主要电压电源PWR1(例如3.3V)切换至输出所述调节后电压(例如1.8V)，或者针对状况Case_A继续输出主要电源电压PWR1(例如3.3V)。在时间点TD，由于IO电源位准(例如次要电源电压PWR2的电压位准)已准备好，存储器控制器110可将复位信号PERST#视为足够好并且容许它被其内部电路(例如传输接口电路118的多个子电路的其中一者)进一步使用。在时间点TE，由于所述内部电路已准备好，存储器控制器110可确认复位信号PERST#是被解除断言的(de-asserted)并且将参考时钟请求信号CLKREQ#驱动至低位准。为简明起见，于本实施例中的类似的细节在此不重复赘述。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种用来在一记忆装置中进行自动电源控制的方法，其特征在于，所述记忆装置包括一非挥发性存储器，所述非挥发性存储器包括至少一非挥发性存储器组件，所述方法包括：
在所述记忆装置的一初始化阶段的期间，对一参考时钟请求信号进行信号位准检测，以判断所述参考时钟请求信号是在一第一预定电压位准还是一第二预定电压位准，以供为所述记忆装置进行所述自动电源控制，其中所述参考时钟请求信号是通过所述记忆装置中的一传输接口电路的一输入输出垫片自一主装置接收，以及所述信号位准检测包括：
对所述参考时钟请求信号的一电压进行一分压运作以将所述电压转换为一分压后电压；
将所述分压后电压与一预定参考电压位准进行比较以产生一比较结果，其中所述比较结果指出所述参考时钟请求信号是在所述第一预定电压位准还是所述第二预定电压位准；以及
将所述比较结果锁存为一锁存后结果，并且产生带有所述锁存后结果的一锁存输出信号，以供通过逻辑值设定控制所述传输接口电路的一选择性调节电路；以及
依据所述选择性调节电路的一输入信号所带有的一逻辑值，进行选择性电源控制以依据一个主要电源电压产生一个次要电源电压，其中所述主要电源电压是从所述主装置取得，以及所述选择性电源控制响应于所述选择性调节电路的所述输入信号所带有的所述逻辑值使得所述次要电源电压对应地等于所述主要电源电压或所述主要电源电压的一调节后电压。
2.如权利要求1所述的方法，其特征在于，还包括：
依据所述记忆装置中的一控制信号，判断是否将所述锁存输出信号的一逻辑值旁通至所述选择性调节电路；以及
响应于判断为将所述锁存输出信号的所述逻辑值旁通至所述选择性调节电路，将所述锁存输出信号的所述逻辑值旁通至所述选择性调节电路，以供被用来当作所述选择性调节电路的所述输入信号所带有的所述逻辑值。
3.如权利要求1所述的方法，其特征在于，还包括：
依据所述记忆装置中的一控制信号，判断是否将所述锁存输出信号的一逻辑值旁通至所述选择性调节电路；以及
响应于判断为不将所述锁存输出信号的所述逻辑值旁通至所述选择性调节电路，将所述锁存输出信号的所述逻辑值以所述控制信号所带有的一新逻辑值取代，以供被用来当作所述选择性调节电路的所述输入信号所带有的所述逻辑值。
4.如权利要求1所述的方法，其特征在于，所述选择性电源控制包括：
依据所述选择性调节电路的所述输入信号所带有的所述逻辑值，判断是否选择所述主要电源电压作为所述次要电源电压；以及
响应于判断为选择所述主要电源电压作为所述次要电源电压，选择所述主要电源电压作为所述次要电源电压。
5.如权利要求1所述的方法，其特征在于，所述选择性电源控制包括：
依据所述选择性调节电路的所述输入信号所带有的所述逻辑值，判断是否选择所述主要电源电压作为所述次要电源电压；以及
响应于判断为不选择所述主要电源电压作为所述次要电源电压，选择所述调节后电压作为所述次要电源电压。
6.如权利要求1所述的方法，其特征在于，所述自动电源控制是依据通过所述输入输出垫片接收到的所述参考时钟请求信号的所述信号位准检测来进行，而不是依据通过所述传输接口电路的复数个输入输出垫片自所述主装置接收到的多个信号的各自的信号位准检测来进行。
7.如权利要求6所述的方法，其特征在于，所述选择性电源控制包括：
发送所述次要电源电压至所述传输接口电路中的一输入输出单元以作为所述输入输出单元的输入输出电源，以使得所述输入输出单元依据所述次要电源电压运作，其中所述输入输出垫片是位于所述输入输出单元中。
8.如权利要求7所述的方法，其特征在于，所述选择性电源控制包括：
发送所述次要电源电压至所述传输接口电路中的复数个输入输出单元以作为所述复数个输入输出单元的输入输出电源，以使得所述复数个输入输出单元依据所述次要电源电压运作，其中所述输入输出单元是所述复数个输入输出单元的其中一个。
9.如权利要求1所述的方法，其特征在于，所述选择性电源控制包括：
发送所述次要电源电压至所述传输接口电路中的一输入输出单元以作为所述输入输出单元的输入输出电源，以使得所述输入输出单元依据所述次要电源电压运作，其中所述输入输出垫片是位于所述输入输出单元中。
10.如权利要求9所述的方法，其特征在于，所述选择性电源控制包括：
发送所述次要电源电压至所述传输接口电路中的复数个输入输出单元以作为所述复数个输入输出单元的输入输出电源，以使得所述复数个输入输出单元依据所述次要电源电压运作，其中所述输入输出单元是所述复数个输入输出单元的其中一个。
11.一种记忆装置，其特征在于，包括：
一非挥发性存储器，用来存储信息，其中所述非挥发性存储器包括至少一非挥发性存储器组件；以及
一控制器，耦接至所述非挥发性存储器，用来控制所述记忆装置的运作，其中所述控制器包括：
一处理电路，用来依据来自一主装置的复数个主装置指令控制所述控制器，以容许所述主装置通过所述控制器存取所述非挥发性存储器；以及
一传输接口电路，耦接至所述处理电路，用来为所述记忆装置来与所述主装置进行通信，其中所述传输接口电路包括：
一输入输出垫片，用来接收来自所述主装置的一参考时钟请求信号；
一选择性调节电路，用来进行选择性电源控制；以及
一信号位准检测电路，耦接至所述输入输出垫片以及所述选择性调节电路，用来在所述记忆装置的一初始化阶段的期间对所述参考时钟请求信号进行信号位准检测，以判断所述参考时钟请求信号是在一第一预定电压位准还是一第二预定电压位准，以供为所述记忆装置进行自动电源控制，以及所述信号位准检测电路包括：
一分压器，用来对所述参考时钟请求信号的一电压进行一分压运作以将所述电压转换为一分压后电压；
一比较器，耦接至所述分压器，用来将所述分压后电压与一预定参考电压位准进行比较以产生一比较结果，其中所述比较结果指出所述参考时钟请求信号是在所述第一预定电压位准还是所述第二预定电压位准；以及
一锁存装置，耦接至所述比较器，用来将所述比较结果锁存为一锁存后结果，并且产生带有所述锁存后结果的一锁存输出信号，以供通过逻辑值设定控制所述选择性调节电路；
其中依据所述选择性调节电路的一输入信号所带有的一逻辑值，所述选择性调节电路进行所述选择性电源控制以依据一个主要电源电压产生一个次要电源电压，其中所述主要电源电压是从所述主装置取得，以及所述选择性电源控制响应于所述选择性调节电路的所述输入信号所带有的所述逻辑值使得所述次要电源电压对应地等于所述主要电源电压或所述主要电源电压的一调节后电压。
12.如权利要求11所述的记忆装置，其特征在于，所述传输接口电路还包括：一逻辑单元，耦接于所述信号位准检测电路与所述选择性调节电路之间，其中依据所述记忆装置中的一控制信号，所述逻辑单元判断是否将所述锁存输出信号的一逻辑值旁通至所述选择性调节电路，其中：
若判断为将所述锁存输出信号的所述逻辑值旁通至所述选择性调节电路，所述逻辑单元将所述锁存输出信号的所述逻辑值旁通至所述选择性调节电路，以供被用来当作所述选择性调节电路的所述输入信号所带有的所述逻辑值；否则，所述逻辑单元将所述锁存输出信号的所述逻辑值以所述控制信号所带有的一新逻辑值取代，以供被用来当作所述选择性调节电路的所述输入信号所带有的所述逻辑值。
13.如权利要求11所述的记忆装置，其特征在于，所述选择性调节电路包括：一调节器，用来对所述主要电源电压进行电压调节以产生所述调节后电压；以及
一开关电路，耦接至所述信号位准检测电路以及所述调节器，其中依据所述选择性调节电路的所述输入信号所带有的所述逻辑值，所述开关电路判断是否选择所述主要电源电压作为所述次要电源电压，其中：
若判断为选择所述主要电源电压作为所述次要电源电压，所述开关电路选择所述主要电源电压作为所述次要电源电压；否则，所述开关电路选择所述调节后电压作为所述次要电源电压。
14.如权利要求11所述的记忆装置，其特征在于，所述自动电源控制是依据通过所述输入输出垫片接收到的所述参考时钟请求信号的所述信号位准检测来进行，而不是依据通过所述传输接口电路的复数个输入输出垫片自所述主装置接收到的多个信号的各自的信号位准检测来进行。
15.如权利要求14所述的记忆装置，其特征在于，所述传输接口电路包括：一输入输出单元，其中所述选择性调节电路发送所述次要电源电压至所述输入输出单元以作为所述输入输出单元的输入输出电源，以使得所述输入输出单元依据所述次要电源电压运作，其中所述输入输出垫片是位于所述输入输出单元中。
16.如权利要求15所述的记忆装置，其特征在于，所述传输接口电路包括：复数个输入输出单元，其中所述选择性调节电路发送所述次要电源电压至所述复数个输入输出单元以作为所述复数个输入输出单元的输入输出电源，以使得所述复数个输入输出单元依据所述次要电源电压运作，其中所述输入输出单元是所述复数个输入输出单元的其中一个。
17.如权利要求11所述的记忆装置，其特征在于，所述传输接口电路包括：一输入输出单元，其中所述选择性调节电路发送所述次要电源电压至所述传输接口电路中的一输入输出单元以作为所述输入输出单元的输入输出电源，以使得所述输入输出单元依据所述次要电源电压运作，其中所述输入输出垫片是位于所述输入输出单元中。
18.如权利要求17所述的记忆装置，其特征在于，所述传输接口电路包括：复数个输入输出单元，其中所述选择性调节电路发送所述次要电源电压至所述传输接口电路中的复数个输入输出单元以作为所述复数个输入输出单元的输入输出电源，以使得所述复数个输入输出单元依据所述次要电源电压运作，其中所述输入输出单元是所述复数个输入输出单元的其中一个。
19.一种包括如权利要求11所述的记忆装置的电子装置，其特征在于，所述电子装置还包括：
所述主装置，耦接至所述记忆装置，其中所述主装置包括：
至少一处理器，用来控制所述主装置的运作；以及
一电源供应电路，耦接至所述至少一处理器，用来提供电源给所述至少一处理器以及所述记忆装置；
其中所述记忆装置提供存储空间给所述主装置。
20.一种记忆装置的控制器，其特征在于，所述记忆装置包括所述控制器以及一非挥发性存储器，所述非挥发性存储器包括至少一非挥发性存储器组件，所述控制器包括：
一处理电路，用来依据来自一主装置的复数个主装置指令控制所述控制器，以容许所述主装置通过所述控制器存取所述非挥发性存储器；以及
一传输接口电路，耦接至所述处理电路，用来为所述记忆装置来与所述主装置进行通信，其中所述传输接口电路包括：
一输入输出垫片，用来接收来自所述主装置的一参考时钟请求信号；
一选择性调节电路，用来进行选择性电源控制；以及
一信号位准检测电路，耦接至所述输入输出垫片以及所述选择性调节电路，用来在所述记忆装置的一初始化阶段的期间对所述参考时钟请求信号进行信号位准检测，以判断所述参考时钟请求信号是在一第一预定电压位准还是一第二预定电压位准，以供为所述记忆装置进行自动电源控制，以及所述信号位准检测电路包括：
一分压器，用来对所述参考时钟请求信号的一电压进行一分压运作以将所述电压转换为一分压后电压；
一比较器，耦接至所述分压器，用来将所述分压后电压与一预定参考电压位准进行比较以产生一比较结果，其中所述比较结果指出所述参考时钟请求信号是在所述第一预定电压位准还是所述第二预定电压位准；以及
一锁存装置，耦接至所述比较器，用来将所述比较结果锁存为一锁存后结果，并且产生带有所述锁存后结果的一锁存输出信号，以供通过逻辑值设定控制所述选择性调节电路；
其中依据所述选择性调节电路的一输入信号所带有的一逻辑值，所述选择性调节电路进行所述选择性电源控制以依据一个主要电源电压产生一个次要电源电压，其中所述主要电源电压是从所述主装置取得，以及所述选择性电源控制响应于所述选择性调节电路的所述输入信号所带有的所述逻辑值使得所述次要电源电压对应地等于所述主要电源电压或所述主要电源电压的一调节后电压。
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