CN109493889B - 存储器系统 - Google Patents

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Abstract

存储器系统及其操作方法。提供了一种存储器系统以及操作该存储器系统的方法。一种存储器系统包括：控制器，其被配置为生成并输出与正常操作对应的第一命令或者与深度省电DPD模式对应的第二命令；以及半导体存储器装置，其被配置为响应于第一命令执行正常操作，其中，所述正常操作使用通过将第一外部电源电压下转换而生成的内部电源电压来执行，并且响应于第二命令在DPD模式下操作，其中，在DPD模式下，半导体存储器装置使用第二外部电源电压作为内部电源电压来操作。

Description

存储器系统
技术领域
本公开的示例性实施方式总体上涉及包括非易失性存储器装置的存储器系统。具体地讲，这些实施方式涉及一种能够减小电流消耗的存储器系统以及操作该存储器系统的方法。
背景技术
计算机环境范式最近已转变为普适计算，其使得计算系统能够在任何地方任何时间使用。结果，诸如移动电话、数字相机、膝上型计算机等的便携式电子装置的使用迅速增加。这些便携式电子装置通常包括使用存储器装置(即，数据存储装置)的存储器系统。数据存储装置可用作便携式电子装置的主存储器装置或辅助存储器装置。
由于不存在机械驱动部件，这些存储器系统提供优异的稳定性和耐久性、高信息存取速度和低功耗。具有这些优点的存储器系统的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡、固态驱动器(SSD)等。
发明内容
实施方式提供了一种存储器系统以及操作该存储器系统的方法，该存储器系统能够利用从第一外部电源电压下转换的内部电源电压执行正常操作并且在深度省电(DPD)模式下利用第二外部电源电压执行待机模式操作。
根据本公开的一方面，提供了一种存储器系统，该存储器系统包括：控制器，其被配置为生成并输出与正常操作对应的第一命令或者与DPD模式对应的第二命令；以及半导体存储器装置，其被配置为响应于第一命令执行正常操作，其中，使用通过将第一外部电源电压下转换而生成的内部电源电压来执行正常操作，并且响应于第二命令在DPD模式下操作，其中，在DPD模式下，半导体存储器装置使用第二外部电源电压作为内部电源电压来操作。
根据本公开的一方面，提供了一种存储器系统，该存储器系统包括：控制器，其被配置为响应于来自主机的请求生成并输出与正常操作对应的命令；以及半导体存储器装置，其被配置为使用利用第一外部电源电压生成的第一内部电源电压来执行正常操作，并且在DPD模式下使用利用第二外部电源电压生成的第二内部电源电压来操作，在DPD模式下所述第二外部电源电压具有比第一外部电源电压低的电位电平。
根据本公开的一方面，提供了一种操作存储器系统的方法，该方法包括以下步骤：在正常操作中利用第一外部电源电压生成第一内部电源电压；使用第一内部电源电压来执行正常操作；在DPD模式下利用第二外部电源电压生成第二内部电源电压；以及在DPD模式下使用第二内部电源电压来操作。
附图说明
现在将参照附图在下文中更详细地描述示例实施方式；然而，实施方式可按照不同的形式来具体实现，不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式以使得本公开将彻底和完整，并且将向本领域技术人员充分传达示例实施方式的范围。
在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为“在”两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似标号始终表示相似元件。
图1是示出根据本公开的实施方式的存储器系统的框图。
图2是示出图1所示的半导体存储器装置的框图。
图3是示出图2所示的基准电压生成电路的电路图。
图4是示出图2所示的内部电源生成电路的电路图。
图5是示出图2所示的内部电路的框图。
图6是示出图5所示的存储器块的电路图。
图7是示出根据本公开的实施方式的存储器系统的操作的信号波形图。
图8是示出存储器系统的另一实施方式的框图。
图9是示出图8的存储器系统的应用示例的框图。
图10是示出包括参照图9所描述的存储器系统的计算系统的框图。
具体实施方式
在以下详细描述中，仅简单地作为例示示出并描述了本公开的特定示例性实施方式。如本领域技术人员将认识到的，在不脱离本公开的精神或范围的情况下，所描述的实施方式可按照各种不同的方式修改。因此，附图和描述本质上将被视为是例示性的而非限制性的。
贯穿整个说明书，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到另一元件，或者间接连接或联接到另一元件，二者间插入一个或更多个中间元件。另外，当元件被称为“包括”组件时，这指示该元件还可包括另一组件，而非排除另一组件，除非有不同的公开。
如本文所使用的，除非上下文清楚地另外指示，否则单数形式也可包括复数形式。
以下，将参照附图详细描述本发明的各种实施方式。
图1是示出根据本公开的实施方式的存储器系统300的框图。
参照图1，存储器系统300可包括半导体存储器装置100以及用于响应于来自主机的请求控制半导体存储器装置100的操作的控制器200。
半导体存储器装置100可响应于从控制器200接收的命令CMD和地址ADD对包括在存储器块中的页的存储器单元执行编程操作或读操作。半导体存储器装置100将从控制器200输入的数据DATA编程到待编程的页的存储器单元，并且将从存储器单元读取的数据DATA输出到控制器200。另外，半导体存储器装置100可响应于从控制器200接收的命令CMD和地址ADD执行擦除存储在存储器块中的数据的擦除操作。上述编程操作、读操作和擦除操作中的每一个可被定义为半导体存储器装置100的“正常操作”。
另外，半导体存储器装置100可响应于从控制器接收的命令CMD在深度省电(DPD)模式下操作。
存储器系统300在DPD模式下比其在待机模式下消耗更低的功率。例如，在DPD模式下，存储器系统300关闭施加给半导体存储器装置100的内部电路的电力，并且仅向用于操作半导体存储器装置100的控制逻辑供电。
根据本公开的实施方式，在半导体存储器装置100的正常操作中，存储器系统300使用第一外部电源电压VCCE1来操作。当半导体存储器装置100在DPD模式下操作时，存储器系统300使用具有比第一外部电源电压VCCE1低的电位电平的第二外部电源电压VCCE2来操作。因此，存储器系统300的电流消耗量可减小。另外，当存储器系统300在DPD模式下操作时，存储器系统300使用第二外部电源电压VCCE2作为内部电源电压而无需任何下转换操作。因此，可防止由下转换操作导致的电流消耗。
图2是示出图1所示的半导体存储器装置100的框图。
参照图2，半导体存储器装置100可包括通电复位电路400、基准电压生成电路500、内部电源生成电路600和内部电路700。
通电复位电路400通过检测第一外部电源电压VCCE1的电位电平来生成并输出通电复位信号POR。例如，当第一外部电源电压VCCE1的电位电平增加至存储器系统的通电操作中的设定电平或更高时，通电复位电路400生成并输出翻转通电复位信号POR。
基准电压生成电路500接收在半导体存储器装置100的正常操作中施加的第一外部电源电压VCCE1以生成并输出具有特定电平的基准电压Vref。另外，基准电压生成电路500在半导体存储器装置100的DPD模式下响应于使能信号VCCI_EXT_ENb而被禁用以防止功耗。使能信号VCCI_EXT_ENb在DPD模式被启用时被启用为低电平，并且激活生成第二外部电源电压VCCE2作为内部电源电压VCCI的操作。
在半导体存储器装置100的正常操作中，内部电源生成电路600使用第一外部电源电压VCCE1以及从基准电压生成电路500输出的基准电压Vref来生成并输出内部电源电压VCCI。即，在半导体存储器装置100的正常操作中，内部电源生成电路600通过将第一外部电源电压VCCE1下转换来生成并输出内部电源电压VCC1。
另外，在半导体存储器装置100的DPD模式下，内部电源生成电路600可响应于使能信号VCCI_EXT_ENb输出具有比第一外部电源电压VCCE1低的电位电平的第二外部电源电压VCCE2作为内部电源电压VCCI，而无需任何下转换操作。
例如，第一外部电源电压VCCE1可以是3.3V，并且第二外部电源电压VCCE2可以是1.8V。另外，在正常操作中从第一外部电源电压VCCE1生成的内部电源电压VCCI的电位电平可高于在DPD模式下作为第二外部电源电压VCCE2的内部电源电压VCCI的电位电平。
在通电操作中响应于从通电复位电路400输出的通电复位信号POR将内部电路700初始化。另外，在半导体存储器装置100的正常操作中，内部电路700可响应于从图1的控制器200接收的命令CMD和地址ADD执行将数据DATA编程到包括在存储器块中的页的存储器单元的编程操作或者读取并输出存储在存储器单元中的数据DATA的读操作，或者响应于命令CMD和地址执行擦除存储在存储器单元中的数据DATA的擦除操作。
在诸如编程操作、读操作或擦除操作的正常操作中，内部电路700通过被供应有从第一外部电源电压VCCE1下转换的内部电源电压VCCI而操作。在半导体存储器装置100的DPD模式下，内部电路700通过被供应有作为第二外部电源电压VCCE2的内部电源电压VCCI而操作。如上所述，内部电源电压VCCI是用于内部电路700的电源电压。
如上所述，根据本公开的实施方式，在半导体存储器装置100的DPD模式下，内部电源生成电路600输出第二外部电源电压VCCE2作为内部电源电压VCCI而无需任何下转换操作。因此，可防止由下转换操作导致的电流消耗。
图3是示出图2所示的基准电压生成电路500的电路图。
参照图3，基准电压生成电路500可包括镜像电路510和电压生成器520。
镜像电路510联接在施加有第一外部电源电压VCCE1的第一节点N1与接地端子Vss之间。镜像电路510生成恒定子电压。另外，镜像电路510可响应于使能信号VCCI_EXT_ENb而被启用或禁用。例如，镜像电路510可配置有第一开关S1至第五开关S5和第一电阻器R1。
第一开关S1联接在第一节点N1与第二节点N2之间，并且可利用响应于第三节点N3的电位而形成通道的PMOS晶体管来实现。第二节点N2和第三节点N3中的每一个的初始值被设定为低。第二开关S2联接在第二节点N2与第四节点N4之间，并且可利用响应于第五节点N5的电位而形成通道的NMOS晶体管来实现。第一电阻器R1联接在第四节点N4与接地端子Vss之间。第三开关S3联接在第一节点N1与第三节点N3之间，并且可利用响应于使能信号VCCI_EXT_ENb而形成通道的PMOS晶体管来实现。第四开关S4联接在第一节点N1与第五节点N5之间，并且可利用响应于第三节点N3的电位而形成通道的PMOS晶体管来实现。第五开关S5联接在第五节点N5与接地端子Vss之间，并且可利用响应于第五节点N5的电位而形成通道的NMOS晶体管来实现。
电压生成器520可包括第六开关S6和第七开关S7。第六开关S6联接在第一节点N1与第六节点N6之间，并且可利用响应于第二节点N2的电位而形成通道的PMOS晶体管来实现。第七开关S7联接在第六节点N6与接地端子Vss之间，并且可利用响应于第六节点N6的电位而形成通道的NMOS晶体管来实现。
基准电压生成电路500的操作如下。
在半导体存储器装置的正常操作中，第三开关S3响应于具有高电平的使能信号VCCI_EXT_ENb而截止。因此，第三节点N3的初始电压维持低电压，并且特定电流流过第一开关S1和第四开关S4。因此，通过对第一外部电源电压VCCE1分压而获得的电压分别被传送到第二节点N2和第五节点N5。由于低于第一外部电源电压VCCE1的正电压被施加到第五节点N5，所以通过第二开关S2中形成的通道形成经过第一节点N1、第二节点N2、第二开关S2、第四节点N4、第一电阻器R1和接地端子Vss的电流路径，并且通过第五开关S5中的通道形成经过第一节点N1、第四开关S4、第五节点N5、第五开关S5和接地端子Vss的电流路径。由于第一开关S1、第二开关S2、第四开关S4和第五开关S5按照电流反射镜形式联接，所以恒定子电压被施加到第二节点N2。
电压生成器520的第六开关S6响应于具有恒定电位电平的子电压向第六节点N6供应恒定电流。第六节点N6通过根据第七开关S7的阈值电压值维持恒定电位电平来输出基准电压Vref。
在半导体存储器装置的DPD模式下，第三开关S3响应于具有低电平的使能信号VCCI_EXT_ENb而导通。因此，第三节点N3的电位电平维持高电平，从而第一开关S1至第四开关S4维持截止状态。因此，由于第一外部电源电压VCCE1的供应被切断，镜像电路510被禁用。
另外，电压生成器520的第六开关S6根据高电平的第三节点N3的电位电平而截止。因此，由于第一外部电源电压VCCE1的供应被切断，电压生成器520被禁用。
图4是示出图2所示的内部电源生成电路600的电路图。
参照图4，内部电源生成电路600可包括镜像电路610、输出电路620、反馈电压生成电路630和电压切换电路640。
镜像电路610联接在施加有第一外部电源电压VCCE1的第一节点N11与接地端子Vss之间。镜像电路610生成恒定内部电压。另外，镜像电路610可响应于使能信号VCCI_EXT_ENb而被启用或禁用。例如，镜像电路610可被配置为包括第一开关S11至第五开关S15。
第一开关S11联接在第一节点N11与第二节点N12之间，并且可利用响应于第四节点N14的电位而形成通道的PMOS晶体管来实现。第二节点N12和第四节点N14中的每一个的初始值被设定为低。第二开关S12联接在第二节点N12与第三节点N13之间，并且可利用响应于从基准电压生成电路500输出的基准电压Vref的电位而形成通道的NMOS晶体管来实现。第三节点N13联接到接地端子Vss。第三开关N13联接在第一节点N11与第四节点N14之间，并且可利用响应于使能信号VCCI_EXT_ENb而形成通道的PMOS晶体管来实现。第四开关S14联接在第一节点N11与第五节点N15之间，并且可利用响应于第四节点N14的电位而形成通道的PMOS晶体管来实现。第五开关S15联接在第五节点N15与第三节点N13之间，并且可利用响应于反馈电压Vfb而形成通道的NMOS晶体管来实现。
输出电路620联接在第五节点N15与作为输出节点的第七节点N17之间。在半导体存储器装置的正常操作中，输出电路620通过将第一外部电源电压VCCE1下转换来生成并输出内部电源电压VCCI。
输出电路620可包括第一通过晶体管PT11以及第六开关S16和第七开关S17。
第一通过晶体管PT11联接在第五节点N15与第六节点N16之间以响应于使能信号VCCI_EXT_ENb以及与使能信号VCCI_EXT_ENb具有反转关系的子使能信号VCCI_EXT_EN将内部电压DRUP发送到第六节点N16。第六开关S16联接在第一节点N11与第六节点N16之间，并且可利用响应于使能信号VCCI_EXT_ENb而形成通道的PMOS晶体管来实现。第七开关S17联接在第一节点N11与第七节点N17之间，并且可利用响应于内部电压DRUP而形成通道的PMOS晶体管来实现。第七开关S17向第七节点N17发送通过响应于内部电压DRUP将通过第一节点N11输入的第一外部电源电压VCCE1下转换而生成的电压。
反馈电压生成电路630联接在作为输出节点的第七节点N17与接地端子Vss之间。反馈电压生成电路630生成并输出反馈电压Vfb。另外，反馈电压生成电路630可响应于使能信号VCCI_EXT_ENb而被启用或禁用。
反馈电压生成电路630可包括串联联接在第七节点N17与接地端子Vss之间的第一电阻器R11、第二电阻器R12和第八开关S18。第一电阻器R11和第二电阻器R12通过根据其电阻比对第七节点N17的电位电平(即，内部电源电压VCCI)进行分压来通过第一电阻器R11与第二电阻器R12之间的第八节点N18输出反馈电压Vfb。第八开关S18联接在第二电阻器R12与接地端子Vss之间，并且可利用响应于使能信号VCCI_EXT_ENb而形成通道的NMOS晶体管来实现。
电压切换电路640联接到作为输出节点的第七节点N17。电压切换电路640响应于使能信号VCCI_EXT_ENb和子使能信号VCCI_EXT_EN输出第二外部电源电压VCCE2以及由输出电路620从第一外部电源电压VCCE1下转换的电压中的一个作为内部电源电压VCCI。电压切换电路640可包括第二通过晶体管PT12。
内部电源生成电路600的操作如下。
在半导体存储器装置的正常操作中，第三开关S13响应于具有高电平的使能信号VCCI_EXT_ENb而截止。因此，第四节点N14的初始电压维持低电压，并且恒定电流流过第一开关S11和第四开关S14。因此，通过对第一外部电源电压VCCE1分压而获得的电压分别被传送到第二节点N12和第五节点N15。通过具有恒定电位电平的基准电压Vref在第二开关S12中形成通道。因此，第二节点N12可维持恒定电位电平。
响应于反馈电压Vfb来控制第五开关S15中的通道，因此，控制第五节点N15的电位电平，以使得内部电压DRUP被输出。即，镜像电路610生成并输出根据基准电压Vref与反馈电压Vfb之间的电位电平差控制的内部电压DRUP。
输出电路620的第一通过晶体管PT11可响应于使能信号VCCI_EXT_ENb和子使能信号VCCI_EXT_EN将内部电压DRUP发送到第六节点N16。第七开关S17向第七节点N17发送通过响应于内部电压DRUP将通过第一节点N11输入的第一外部电源电压VCCE1下转换而生成的电压。
电压切换电路640响应于使能信号VCCI_EXT_ENb和子使能信号VCCI_EXT_EN切断第二外部电源电压VCCE2，并且输出第七节点N17的电位电平作为内部电源电压VCCI。
反馈电压生成电路630通过对第七节点N17的电位分压来生成反馈电压Vfb并将所生成的反馈电压Vfb输出到镜像电路610。当第七节点N17的电位(即，内部电源电压VCCI)高于设定值时，反馈电压Vfb增大。因此，通过镜像电路610的第五开关S15放电的电流量增加，因此第五节点N15的电位电平增大。因此，当内部电压DRUP的电位电平增大时，通过第七开关S17供应的电流量以及第七节点N17的电位电平减小，以使得内部电源电压VCCI减小。
当内部电源电压VCCI低于设定值时，反馈电压Vfb减小。因此，通过镜像电路610的第五开关S15放电的电流量减小，因此第五节点N15的电位电平减小。因此，当内部电压DRUP的电位电平减小时，通过第七开关S17供应的电流量以及第七节点N17的电位电平增大，以使得内部电源电压VCCI增大。
在半导体存储器装置的DPD操作中，镜像电路610的第三开关S13响应于具有低电平的使能信号VCCI_EXT_ENb而导通。因此，第三节点N13的电位电平维持高电平，以使得第一开关S11和第四开关S14维持截止状态。因此，由于第一外部电源电压VCCE1的供应被切断，镜像电路610被禁用。
另外，第一通过晶体管PT11响应于具有低电平的使能信号VCCI_EXT_ENb和具有高电平的子使能信号VCCI_EXT_EN而截止。另外，当第六开关S16响应于具有低电平的使能信号VCCI_EXT_ENb而将第一外部电源电压VCCE1施加到第六节点N16时，第七开关S17截止。因此，下转换操作停止。
反馈电压生成电路630的第八开关S18响应于具有低电平的使能信号VCCI_EXT_ENb而截止，以使得反馈电压生成电路630被禁用。
电压切换电路640通过响应于具有低电平的使能信号VCCI_EXT_ENb和具有高电平的子使能信号VCCI_EXT_EN将第二外部电源电压VCCE2施加于第七节点N17来输出第二外部电源电压VCCE2作为内部电源电压VCCI。
如上所述，根据本公开的实施方式，在半导体存储器装置的正常操作中，内部电源生成电路600输出从第一外部电源电压VCCE1下转换的电压作为内部电源电压VCCI。在半导体存储器装置的DPD模式下，内部电源生成电路600切断第一外部电源电压VCCE1并输出第二外部电源电压VCCE2作为内部电源电压VCCI而无需任何下转换操作。因此，由下转换操作导致的电流消耗可减少。
图5是示出图2所示的内部电路700的框图。图6是示出图5所示的存储器块的电路图。
参照图5，内部电路700可包括：存储器单元阵列710，其包括第一存储器块MB1至第m存储器块MBm；以及外围电路PERI，其被配置为对存储器块MB1至MBm的所选页中所包括的存储器单元执行编程操作和读操作。外围电路PERI可包括控制逻辑720、电源电路730、页缓冲器组740、列解码器750和输入/输出电路760。
参照图6，各个存储器块MB1至Mbm可包括联接在位线BL1至BLk与公共源极线CSL之间的多个串ST1至STk。即，串ST1至STk分别联接到对应位线BL1至BLk，并且共同联接到公共源极线CSL。各个串ST1可包括源极联接到公共源极线CSL的源极选择晶体管SST、多个存储器单元C01至Cn1以及漏极联接到位线BL1的漏极选择晶体管DST。存储器单元C01至Cn1串联联接在选择晶体管SST和DST之间。源极选择晶体管SST的栅极联接到源极选择线SSL，存储器单元C01至Cn1的栅极分别联接到字线WL0至WLn，并且漏极选择晶体管DST的栅极联接到漏极选择线DSL。
包括在存储器块中的存储器单元可按照物理页或逻辑页为单位来划分。例如，联接到一条字线(例如，WL0)的存储器单元C01至C0k构成一个物理页PAGE0。这种页成为编程操作或读操作的基本单元。
控制逻辑720响应于通过输入/输出电路760输入的命令CMD输出用于生成执行编程操作或读操作所需的电压的电压控制信号VCON，并且根据操作的类型输出用于控制包括在页缓冲器组740中的页缓冲器PB1至PBk的PB控制信号PBCON。另外，控制逻辑720响应于通过输入/输出电路760外部输入的地址信号ADD输出行地址信号RADD和列地址信号CADD。
电源电路730响应于控制逻辑720的电压控制信号VCON将对存储器单元执行编程操作、读操作和擦除操作所需的操作电压供应给所选存储器块的包括漏极选择线DSL、字线WL0至WLn和源极选择线SSL的局部线。电源电路730可包括电压生成电路和行解码器。
电压生成电路响应于控制逻辑720的电压控制信号VCON将执行存储器单元的编程操作、读操作或擦除操作所需的操作电压输出到全局线。
行解码器将全局线连接到局部线DSL、WL0至WLn和SSL，使得通过电压生成电路输出到全局线的操作电压可被传送到存储器单元阵列710中的所选存储器块的局部线DSL、WL0至WLn和SSL。
页缓冲器组740可包括分别通过位线BL1至BLk联接到存储器单元阵列710的多个页缓冲器PB1至PBk。页缓冲器组740的页缓冲器PB1至PBk响应于控制逻辑720的PB控制信号PBCON根据输入数据选择性地对位线BL1至BLk进行预充电以将数据存储在存储器单元C01至C0k中，或者感测位线BL1至BLk的电压以从存储器单元C01至C0k读取数据。
列解码器750响应于从控制逻辑720输出的列地址信号CADD选择页缓冲器组740中所包括的页缓冲器PB1至PBk。即，列解码器750响应于列地址信号CADD将要存储在存储器单元中的数据依次传送到页缓冲器PB1至PBk。另外，列解码器740响应于列地址信号CADD依次选择页缓冲器PB1至PBk，使得在读操作中锁存到页缓冲器PB1至PBk的存储器单元的数据可被输出到外部。
在编程操作中，输入/输出电路760在控制逻辑720的控制下将数据传送到列解码器750以将外部输入的要存储在存储器单元中的数据输入到页缓冲器组740。当列解码器750将从输入/输出电路760传送来的数据传送到页缓冲器组740的页缓冲器PB1至PBk时，页缓冲器PB1至PBk可将输入数据存储在其锁存电路中。在读操作中，输入/输出电路760通过列解码器750输出从页缓冲器组740的页缓冲器PB1至PBk传送来的数据。
根据本公开的实施方式，在半导体存储器装置的正常操作中，图2的内部电源生成电路600输出通过将第一外部电源电压VCCE1下转换而生成的内部电源电压VCCI作为电源电压，并且内部电路700使用该电源电压来操作。另外，在半导体存储器装置的DPD模式下，内部电源生成电路600输出第二外部电源电压VCCE2作为内部电源电压VCCI而无需任何下转换操作，并且内部电路700使用该内部电源电压VCCI来操作。在半导体存储器装置的DPD模式下，内部电路700的控制逻辑720通过内部电源电压VCCI来操作，并且向外围电路PERI的内部电源电压VCCI的供应被切断。因此，电流消耗可减小。
图7是示出根据本公开的实施方式的存储器系统300的操作的信号波形图。
将参照图1至图7描述根据本公开的实施方式的存储器系统300在DPD模式下的操作如下。
控制器200响应于主机的请求生成并输出请求存储器装置100进入DPD模式的命令DPD ENTRY CMD。
半导体存储器装置100响应于命令DPD ENTRY CMD生成在低电平启用的使能信号VCCI_EXT_ENb和在高电平启用的子使能信号VCCI_EXT_EN。
半导体存储器装置100的基准电压生成电路500响应于具有低电平的使能信号VCCI_EXT_ENb而被禁用以输出低电平的基准电压Vref。
半导体存储器装置100的内部电源生成电路600初始(即，在命令DPD ENTRY CMD之前的半导体存储器装置的正常操作中)输出从第一外部电源电压VCCE1下转换的第一电平VCCI_int。半导体存储器装置100的内部电源生成电路600输出第二外部电源电压VCCE2作为内部电源电压VCCI。因此，内部电源电压VCCI从在半导体存储器装置的正常操作中从第一外部电源电压VCCE1下转换的第一电平VCCI_int改变为DPD模式下的第二外部电源电压VCCE2。
在DPD模式下，内部电路700的控制逻辑720可使用内部电源电压VCCI在待机模式下操作，并且向其它外围电路(例如，电源电路730、页缓冲器组740、列解码器750和输入/输出电路760)的内部电源电压VCCI的供应被切断，以使得电流消耗可被最小化。
之后，当半导体存储器装置100的操作从DPD模式改变为正常操作时，控制器200生成并输出用于结束DPD模式的命令DPD EXIT CMD，并且半导体存储器装置100响应于命令DPD EXIT CMD生成在高电平禁用的使能信号VCCI_EXT_ENb以及在低电平禁用的子使能信号VCCI_EXT_EN。
因此，基准电压生成电路500生成具有恒定电位电平的基准电压Vref，并且内部电源生成电路600通过响应于具有高电平的使能信号VCCI_EXT_ENb和具有低电平的子使能信号VCCI_EXT_EN将第一外部电源电压下转换来生成并输出内部电源电压VCCI。
内部电路700使用内部电源电压VCCI作为电源电压来执行半导体存储器装置的正常操作。
如上所述，根据本公开的实施方式，在半导体存储器装置100的DPD模式下，内部电源生成电路600输出第二外部电源电压VCCE2作为内部电源电压VCCI而无需任何下转换操作。因此，可防止由下转换操作导致的电流消耗。
图8是示出存储器系统1000的实施方式的框图。
参照图8，存储器系统1000可包括半导体存储器装置100和控制器1100。
半导体存储器装置100可与参照图1所描述的半导体存储器装置基本上相同地配置和操作。因此，将省略重复的描述。
控制器1100联接到主机Host和半导体存储器装置100。控制器1100被配置为响应于来自主机Host的请求访问半导体存储器装置100。例如，控制器1100被配置为控制半导体存储器装置100的读、写、擦除和后台操作。控制器1100被配置为提供半导体存储器装置100与主机Host之间的接口。控制器1100被配置为驱动用于控制半导体存储器装置100的固件。
控制器1100包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和纠错块1150。RAM 1110用作处理单元1120的操作存储器、半导体存储器装置100与主机Host之间的高速缓存存储器以及半导体存储器装置100与主机Host之间的缓冲存储器中的至少一个。处理单元1120控制控制器1100的总体操作。
主机接口1130包括用于在主机Host与控制器1100之间交换数据的协议。在示例性实施方式中，控制器1100被配置为通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-express(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子器件(IDE)协议和私有协议的各种接口协议中的至少一种来与主机Host通信。
存储器接口1140与半导体存储器装置100接口。例如，存储器接口1140可包括NAND接口或NOR接口。
纠错块1150被配置为利用纠错码(ECC)来检测并纠正从半导体存储器装置100接收的数据中的错误。处理单元1120可控制半导体存储器装置100基于纠错块1150的错误检测结果来调节读电压，并且执行重读。在示例性实施方式中，纠错块1150可作为控制器1100的组件提供。
控制器1100和半导体存储器装置100可被集成到一个半导体器件中。在示例性实施方式中，控制器1100和半导体存储器装置100可被集成到一个半导体器件中以构成存储卡。例如，控制器1100和半导体存储器装置100可被集成到一个半导体器件中，以构成诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或者通用闪存(UFS)的存储卡。
控制器1100和半导体存储器装置100可被集成到一个半导体器件中以构成半导体驱动器(固态驱动器(SSD))。半导体驱动器SSD包括被配置为将数据存储在半导体存储器中的存储装置。如果存储器系统1000用作半导体驱动器SSD，则联接至存储器系统1000的主机Host的操作速度可显著改进。
作为另一示例，存储器系统1000可作为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络本、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑匣子、数字相机、3维电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置的电子装置的各种组件之一、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成车联网的各种电子装置之一、RFID装置、或者构成计算系统的各种组件之一来提供。
在示例性实施方式中，半导体存储器装置100或存储器系统1000可按照各种形式来封装。例如，半导体存储器装置100或存储器系统1000可按照诸如堆叠式封装(PoP)、球格阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫晶片封装、晶圆形式晶片、板载芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、薄四方扁平封装(TQFP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理层叠封装(WSP)的方式封装。
图9是示出图8的存储器系统1000的应用示例的框图。
参照图9，存储器系统2000包括半导体存储器装置2100和控制器2200。半导体存储器装置2100包括多个半导体存储器芯片。所述多个半导体存储器芯片被分成多个组。
在图9中，示出了多个组通过第一通道CH1至第k通道CHk与控制器2200通信。各个半导体存储器芯片可与参照图1描述的半导体存储器装置100相同地配置和操作。
各个组被配置为通过一个公共通道来与控制器2200通信。控制器2200与参照图8描述的控制器1100相似地配置。控制器2200被配置为通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。
图10是示出包括参照图9描述的存储器系统的计算系统3000的框图。
参照图10，计算系统3000包括中央处理单元3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000通过系统总线3500电联接至中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300供应的数据或者由中央处理单元3100处理的数据被存储在存储器系统2000中。
在图10中，示出了半导体存储器装置2100通过控制器2200联接至系统总线3500。然而，半导体存储器装置2100可直接联接至系统总线3500。在这种情况下，控制器2200的功能可由中央处理单元3100和RAM 3200执行。
在图10中，示出了设置有参照图9描述的存储器系统2000。然而，存储器系统2000可被参照图8描述的存储器系统1000代替。在示例性实施方式中，计算系统3000可被配置为包括参照图8和图9描述的存储器系统1000和2000二者。
根据本公开，使用比在存储器系统的正常操作中使用的第一外部电源电压低的第二外部电源电压来执行存储器系统的DPD模式，从而可使存储器系统的电流消耗最小化。
本文公开了示例实施方式，尽管采用了特定术语，它们仅在一般描述性意义上使用和解释，并非用于限制。在一些情况下，对于本领域普通技术人员而言将显而易见的是，自提交本申请起，除非明确地另外指示，否则结合特定实施方式描述的特征、特性和/或元件可单独地使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离以下权利要求书中所阐述的本公开的精神和范围的情况下，可进行各种形式和细节上的改变。
相关申请的交叉引用
本申请要求2017年9月12日提交的韩国专利申请号10-2017-0116704的优先权，其整体通过引用并入本文。

Claims (16)

1.一种存储器系统，该存储器系统包括：
控制器，该控制器被配置为生成并输出与正常操作对应的第一命令或者与深度省电DPD模式对应的第二命令；以及
半导体存储器装置，该半导体存储器装置被配置为响应于所述第一命令执行所述正常操作，其中，所述正常操作使用通过将第一外部电源电压下转换而生成的内部电源电压来执行，并且响应于所述第二命令在所述DPD模式下操作，其中，在所述DPD模式下，所述半导体存储器装置使用第二外部电源电压作为所述内部电源电压来操作，
其中，所述半导体存储器装置包括被配置为生成所述内部电源电压的内部电源生成电路，并且
其中，所述内部电源生成电路包括：
反馈电压生成电路，所述反馈电压生成电路被配置为响应于使能信号而通过对所述内部电源电压分压来生成反馈电压；以及
输出电路，所述输出电路被配置为接收由基准电压和所述反馈电压之间的电压差控制的内部电压，并且通过响应于所述使能信号根据所述内部电压的电位电平控制所述第一外部电源电压的电流量来生成所述内部电源电压。
2.根据权利要求1所述的存储器系统，其中，所述第二外部电源电压的电位电平低于所述第一外部电源电压的电位电平。
3.根据权利要求1所述的存储器系统，其中，所述半导体存储器装置还包括：
内部电路，该内部电路被配置为执行所述正常操作。
4.根据权利要求1所述的存储器系统，其中，所述内部电源生成电路还包括：
响应于所述使能信号而启用的镜像电路，该镜像电路被供应有所述第一外部电源电压，该镜像电路输出基于所述基准电压与所述反馈电压之间的电位电平差控制的所述内部电压；以及
电压切换电路，该电压切换电路被配置为响应于所述使能信号将所述第二外部电源电压切换为所述内部电源电压。
5.根据权利要求1所述的存储器系统，其中，所述使能信号在所述DPD模式下被启用，并且在所述正常操作中被禁用。
6.根据权利要求1所述的存储器系统，其中，在所述正常操作中，所述输出电路通过响应于所述内部电压将所述第一外部电源电压下转换来生成所述内部电源电压。
7.根据权利要求1所述的存储器系统，其中，在所述DPD模式下，所述输出电路切断施加到输出节点的所述第一外部电源电压，并且通过向所述输出节点供应所述第二外部电源电压来输出所述第二外部电源电压作为所述内部电源电压。
8.根据权利要求4所述的存储器系统，其中，所述镜像电路、所述输出电路和所述反馈电压生成电路在所述DPD模式下被禁用。
9.根据权利要求1所述的存储器系统，该存储器系统还包括基准电压生成电路，该基准电压生成电路被配置为在所述正常操作中使用所述第一外部电源电压生成所述基准电压。
10.根据权利要求9所述的存储器系统，其中，所述基准电压生成电路响应于在所述DPD模式下被启用的使能信号而被禁用。
11.一种存储器系统，该存储器系统包括：
控制器，该控制器被配置为响应于来自主机的请求生成并输出与正常操作对应的命令；以及
半导体存储器装置，该半导体存储器装置被配置为使用利用第一外部电源电压生成的第一内部电源电压来执行所述正常操作，并且在DPD模式下使用利用第二外部电源电压生成的第二内部电源电压来操作，在所述DPD模式下，所述第二外部电源电压的电位电平低于所述第一外部电源电压的电位电平，
其中，所述半导体存储器装置包括被配置为生成所述第一内部电源电压或所述第二内部电源电压的内部电源生成电路，并且
其中，所述内部电源生成电路包括：
反馈电压生成电路，所述反馈电压生成电路被配置为响应于使能信号而通过对所述第一内部电源电压分压来生成反馈电压；以及
输出电路，所述输出电路被配置为接收由基准电压和所述反馈电压之间的电压差控制的内部电压，并且通过响应于所述使能信号根据所述内部电压的电位电平控制所述第一外部电源电压的电流量来生成所述第一内部电源电压。
12.根据权利要求11所述的存储器系统，其中，所述第二内部电源电压的电位电平低于所述第一内部电源电压的电位电平。
13.根据权利要求11所述的存储器系统，其中，所述半导体存储器装置还包括：
内部电路，该内部电路被配置为执行所述正常操作。
14.根据权利要求11所述的存储器系统，其中，所述内部电源生成电路还包括：
响应于所述使能信号而启用的镜像电路，该镜像电路被供应有所述第一外部电源电压，该镜像电路输出基于所述基准电压与所述反馈电压之间的电位电平差控制的所述内部电压；以及
电压切换电路，该电压切换电路被配置为响应于所述使能信号将所述第二外部电源电压切换为所述第二内部电源电压。
15.根据权利要求11所述的存储器系统，其中，在所述正常操作中，所述输出电路通过响应于所述内部电压将所述第一外部电源电压下转换来生成所述第一内部电源电压。
16.根据权利要求11所述的存储器系统，其中，所述使能信号在所述DPD模式下被启用，并且在所述正常操作中被禁用。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6970769B2 (ja) * 2020-02-18 2021-11-24 ウィンボンド エレクトロニクス コーポレーション 半導体装置
US11307636B2 (en) * 2020-05-26 2022-04-19 Winbond Electronics Corp. Semiconductor storing apparatus and flash memory operation method
CN113724767B (zh) * 2020-05-26 2024-04-12 华邦电子股份有限公司 半导体存储装置及快闪存储器运行方法
US11487343B2 (en) * 2020-05-26 2022-11-01 Winbond Electronics Corp. Semiconductor storing apparatus and flash memory operation method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103680597A (zh) * 2012-08-29 2014-03-26 爱思开海力士有限公司 集成电路及其操作方法
CN104143357A (zh) * 2013-05-07 2014-11-12 爱思开海力士有限公司 存储系统、半导体存储器件及其操作方法
JP2017063537A (ja) * 2015-09-24 2017-03-30 京セラドキュメントソリューションズ株式会社 電源装置及びこれを備えた画像形成装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100401520B1 (ko) 2001-09-20 2003-10-17 주식회사 하이닉스반도체 저전력 동작모드용 내부 강압 전원 드라이버 회로
JP4262912B2 (ja) * 2001-10-16 2009-05-13 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
JP4549711B2 (ja) * 2004-03-29 2010-09-22 ルネサスエレクトロニクス株式会社 半導体回路装置
JP4488800B2 (ja) * 2004-06-14 2010-06-23 株式会社ルネサステクノロジ 半導体集積回路装置
KR100780624B1 (ko) * 2006-06-29 2007-11-29 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
JP2013196732A (ja) * 2012-03-22 2013-09-30 Elpida Memory Inc 半導体装置
KR102087439B1 (ko) * 2013-12-19 2020-03-10 에스케이하이닉스 주식회사 반도체 장치 및 이를 이용한 집적회로
KR20150144171A (ko) * 2014-06-16 2015-12-24 에스케이하이닉스 주식회사 반도체 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103680597A (zh) * 2012-08-29 2014-03-26 爱思开海力士有限公司 集成电路及其操作方法
CN104143357A (zh) * 2013-05-07 2014-11-12 爱思开海力士有限公司 存储系统、半导体存储器件及其操作方法
JP2017063537A (ja) * 2015-09-24 2017-03-30 京セラドキュメントソリューションズ株式会社 電源装置及びこれを備えた画像形成装置

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