KR20190029307A - 메모리 시스템 및 이의 동작방법 - Google Patents

메모리 시스템 및 이의 동작방법 Download PDF

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Abstract

본 기술은 메모리 시스템 및 이의 동작 방법에 관한 것으로, 메모리 시스템은 노멀 동작에 대응하는 제1 커맨드 또는 DPD(Deep Power Down) 모드에 대응하는 제2 커맨드를 생성하여 출력하는 컨트롤러, 및 상기 제1 커맨드에 응답하여 상기 노멀 동작을 수행하되, 상기 노멀 동작은 제1 외부 전원 전압을 다운 컨버팅하여 생성한 내부 전원 전압을 이용하여 수행되고, 상기 제2 커맨드에 응답하여 상기 DPD 모드로 동작하되, 상기 DPD 모드 시 제2 외부 전원 전압을 상기 내부 전원 전압으로 이용하여 동작하는 반도체 메모리 장치를 포함한다.

Description

메모리 시스템 및 이의 동작방법{MEMORY SYSTEM AND OPERATION METHOD FOR THE SAME}
본 발명은 비휘발성 메모리 장치를 포함하는 메모리 시스템에 관한 것으로서, 더욱 상세하게는 전류 소모를 감소시킬 수 있는 메모리 시스템 및 이의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예는 메모리 시스템의 노멀 동작시 제1 외부 전원 전압을 다운 컨버팅하여 내부 전원 전압으로 이용하고, DPD(Deep Power Down) 모드 시 제2 외부 전원을 이용하여 대기 모드 동작을 수행하는 메모리 시스템 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 시스템은 노멀 동작에 대응하는 제1 커맨드 또는 DPD(Deep Power Down) 모드에 대응하는 제2 커맨드를 생성하여 출력하는 컨트롤러, 및 상기 제1 커맨드에 응답하여 상기 노멀 동작을 수행하되, 상기 노멀 동작은 제1 외부 전원 전압을 다운 컨버팅하여 생성한 내부 전원 전압을 이용하여 수행되고, 상기 제2 커맨드에 응답하여 상기 DPD 모드로 동작하되, 상기 DPD 모드 시 제2 외부 전원 전압을 상기 내부 전원 전압으로 이용하여 동작하는 반도체 메모리 장치를 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 호스트 요청에 따라 노멀 동작에 대응하는 커맨드를 생성하여 출력하는 컨트롤러, 및 제1 외부 전원 전압을 이용하여 생성한 제1 내부 전원 전압을 이용하여 상기 노멀 동작을 수행하고, DPD(Deep Power Down) 모드 시 상기 제1 외부 전원 전압보다 전위 레벨이 낮은 제2 외부 전원 전압을 이용하여 생성한 제2 내부 전원 전압을 이용하여 상기 DPD 모드로 동작하는 반도체 메모리 장치를 포함한다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 노멀 동작 시 제1 외부 전원 전압을 이용하여 제1 내부 전원 전압을 생성하는 단계와, 상기 제1 내부 전원 전압을 이용하여 상기 노멀 동작을 수행하는 단계와, DPD(Deep Power Down) 모드 시 제2 외부 전원 전압을 이용하여 제2 내부 전원 전압을 생성하는 단계, 및 상기 제2 내부 전원 전압을 이용하여 상기 DPD 모드로 동작하는 단계를 포함한다.
본 기술에 따르면, 메모리 시스템의 노멀 동작 시 사용되는 제1 외부 전원 전압보다 낮은 제2 외부 전원 전압을 사용하여 DPD(Deep Power Down) 모드를 수행함으로써, 메모리 시스템의 전류 소모를 최소화할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 3은 도 2에 도시된 기준 전압 생성 회로를 설명하기 위한 회로도이다.
도 4는 도 2에 도시된 내부 전원 생성 회로를 설명하기 위한 회로도이다.
도 5는 도 2에 도시된 내부 회로를 설명하기 위한 블록도이다.
도 6은 도 5에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 신호들의 파형도이다.
도 8은 메모리 시스템의 다른 실시 예를 설명하기 위한 블록도이다.
도 9는 도 8의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 10은 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 메모리 시스템(300)은 반도체 메모리 장치(100) 및 호스트로부터의 요청에 따라 반도체 메모리 장치(100)의 동작을 제어하는 컨트롤러(200)를 포함한다.
반도체 메모리 장치(100)는 컨트롤러(200)로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 메모리 블록에 포함되는 페이지들의 메모리 셀들에 프로그램 동작 또는 리드 동작을 수행한다. 반도체 메모리 장치(100)는 컨트롤러(200)로부터 입력되는 데이터(DATA)를 프로그램 대상 페이지의 메모리 셀들에 프로그램하고 메모리 셀들로부터 리드된 데이터(DATA)를 컨트롤러(200)에 출력한다. 또한 반도체 메모리 장치(100)는 컨트롤러(200)로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 메모리 블록에 저장된 데이터들을 소거시키는 소거 동작을 수행한다. 상술한 프로그램 동작, 리드 동작, 및 소거 동작들은 반도체 메모리 장치의 노멀 동작으로 정의할 수 있다.
또한 반도체 메모리 장치(100)는 컨트롤러(200)로부터 수신되는 커맨드(CMD)에 응답하여 DPD(Deep Power Down) 모드로 동작할 수 있다.
DPD(Deep Power Down) 모드는 반도체 메모리 장치가 사용되지 않을 때 전력 소모를 줄이기 위한 모드로써, 대기 모드(Standby mode)보다 전력 소모가 더 낮은 상태를 유지하게된다. 예를 들어 DPD 모드에서 반도체 메모리 장치는 내부 회로에 인가되는 파워를 오프시키고, 반도체 메모리 장치를 동작시키기 위한 제어 로직에만 파워를 공급하게 된다.
본 발명의 실시 예에서는 반도체 메모리 장치(100)의 노멀 동작 시에는 제1 외부 전원 전압(VCCE1)을 이용하여 반도체 메모리 장치(100) 및 컨트롤러(200)를 동작시키고, 반도체 메모리 장치(100)가 DPD 모드로 동작할 때는 제1 외부 전원 전압(VCCE1)보다 낮은 전위 레벨을 갖는 제2 외부 전원 전압(VCCE2)를 이용하여 반도체 메모리 장치(100)의 DPD 모드를 수행한다. 이로 인하여 반도체 메모리 장치(100)의 전류 소모량을 감소시킬 수 있다. 또한 반도체 메모리 장치(100)는 DPD 모드로 동작할 때 제2 외부 전원 전압(VCCE2)을 다운 컨버팅 동작 없이 제2 외부 전원 전압(VCCE2)을 내부 전원 전압으로 사용할 수 있다. 이로 인하여 다운 컨버팅 동작에 따른 전류 소모를 방지할 수 있다.
도 2는 도 1에 도시된 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 파워 온 리셋 회로(400), 기준 전압 생성 회로(500), 내부 전원 생성 회로(600) 및 내부 회로(700)를 포함하여 구성될 수 있다.
파워 온 리셋 회로(400)는 제1 외부 전원 전압(VCCE1)의 전위 레벨을 검출하여 파워 온 리셋 신호(POR)를 생성하여 출력한다. 예를 들어 파워 온 리셋 회로(400)는 메모리 시스템의 파워 온 동작 시 제1 외부 전원 전압(VCCE1)의 전위 레벨이 설정 레벨 이상으로 상승할 경우 토글하는 파워 온 리셋 신호(POR)를 생성하여 출력한다.
기준 전압 생성 회로(500)는 반도체 메모리 장치의 노멀 동작 시 제1 외부 전원 전압(VCCE1)을 인가받아 일정 레벨을 갖는 기준 전압(Vref)을 생성하여 출력한다. 또한 기준 전압 생성 회로(500)는 반도체 메모리 장치의 DPD 모드 시 인에이블 신호(VCCI_EXT_ENb)에 응답하여 비활성화되어 전력 소모를 방지할 수 있다. 인에이블 신호(VCCI_EXT_ENb)는 DPD 모드가 활성화될 때 로우 레벨로 활성화되는 신호로, 제2 외부 전원 전압(VCCE2)을 내부 전원 전압(VCCI)으로 생성하는 동작의 활성화를 지시하는 신호이다.
내부 전원 생성 회로(600)는 반도체 메모리 장치의 노멀 동작 시 제1 외부 전원 전압(VCCE1) 및 기준 전압 생성 회로(500)에서 출력되는 기준 전압(Vref)을 이용하여 내부 전원 전압(VCCI)을 생성하여 출력한다. 즉, 내부 전원 생성 회로(600)는 제1 외부 전원 전압(VCCE1)을 다운 컨버팅하여 내부 전원 전압(VCCI)을 생성하여 출력한다.
또한 내부 전원 생성 회로(600)는 반도체 메모리 장치의 DPD 모드 시 인에이블 신호(VCCI_EXT_ENb)에 응답하여 제1 외부 전원 전압(VCCE1) 보다 낮은 전위 레벨을 갖는 제2 외부 전원 전압(VCCE2)을 다운 컨버팅 동작 없이 내부 전원 전압(VCCI)으로 출력할 수 있다.
예를 들어 제1 외부 전원 전압(VCCE1)은 3.3V일 수 있으며, 제2 외부 전원 전압(VCCE2)은 1.8V일 수 있다. 또한 반도체 메모리 장치의 노멀 동작 시 내부 전원 생성 회로(600)에서 생성되는 내부 전원 전압(VCCI)의 전위 레벨은 반도체 메모리 장치의 DPD 모드 시 내부 전원 생성 회로(600)에서 생성되는 내부 전원 전압(VCCI)의 전위 레벨보다 높을 수 있다.
내부 회로(700)는 파워 온 동작 시 파워 온 리셋 회로(400)에서 출력되는 파워 온 리셋 신호(POR)에 응답하여 초기화된다. 또한 내부 회로(700)는 반도체 메모리 장치의 노멀 동작 시 도 1의 컨트롤러(200)로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 데이터(DATA)들을 메모리 블록에 포함되는 페이지들의 메모리 셀들에 프로그램하는 프로그램 동작 또는 메모리 셀들에 저장된 데이터(DATA)들을 리드하여 출력하는 리드 동작을 수행하거나, 커맨드(CMD) 및 어드레스(ADD)에 응답하여 메모리 셀들에 저장된 데이터(DATA)를 소거하는 소거 동작을 수행할 수 있다.
상술한 내부 회로(700)는 프로그램 동작, 리드 동작, 또는 소거 동작과 같은 노멀 동작 시 제1 외부 전원 전압(VCCE1)을 다운 컨버팅하여 생성한 내부 전원 전압(VCCI)을 전원 전압으로 공급받아 동작하고, 반도체 메모리 장치의 DPD 모드 시 제2 외부 전원 전압(VCCE2)을 다운 컨버팅 동작 없이 내부 전원 전압(VCCI)으로 생성하고, 이를 전원 전압으로 공급받아 동작한다.
상술한 바와 같이 본원 발명의 실시 예에 따르면 반도체 메모리 장치의 DPD 모드 시 내부 전원 생성 회로(600)는 다운 컨버팅 동작 없이 제2 외부 전원 전압(VCCE2)을 내부 전원 전압(VCCI)으로 출력한다. 이로 인하여 다운 컨버팅 동작에 따른 전류 소모를 방지할 수 있다.
도 3은 도 2에 도시된 기준 전압 생성 회로를 설명하기 위한 회로도이다.
도 3을 참조하면, 기준 전압 생성 회로(500)는 미러링 회로(510) 및 전압 생성부(520)를 포함한다.
미러링 회로(510)는 제1 외부 전원 전압(VCCE1)이 인가되는 제1 노드(N1)와 접지단자(Vss) 사이에 연결되어 일정한 서브전압을 발생한다. 또한 미러링 회로(510)는 인에이블 신호(VCCI_EXT_ENb)에 응답하여 활성화 또는 비활성화될 수 있다. 예를 들면, 미러링 회로(510)는 제1 내지 제5 스위치들(S1~S5) 및 제1 저항(R1)으로 구성될 수 있다.
제1 스위치(S1)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, 제3 노드(N3)의 전위에 응답하여 채널(channel)이 형성될 수 있는 PMOS 트랜지스터로 구현될 수 있다. 제2 노드(N2) 및 제3 노드(N3)는 초기값이 로우(low)로 설정된다. 제2 스위치(S2)는 제2 노드(N2)와 제4 노드(N4) 사이에 연결되며, 제5 노드(N5)의 전위에 응답하여 채널이 형성될 수 있는 NMOS 트랜지스터로 구현될 수 있다. 제1 저항(R1)은 제4 노드(N4)와 접지단자(Vss) 사이에 연결된다. 제3 스위치(S3)는 제 노드(N1)와 제3 노드(N3) 사이에 연결되며 인에이블 신호(VCCI_EXT_ENb)에 응답하여 채널이 형성될 수 있는 PMOS 트랜지스터로 구현될 수 있다. 제4 스위치(S4)는 제1 노드(N1)와 제5 노드(N5) 사이에 연결되며, 제3 노드(N3)의 전위에 응답하여 채널이 형성될 수 있는 PMOS 트랜지스터로 구현될 수 있다. 제5 스위치(S5)는 제5 노드(N5)와 접지단자(Vss) 사이에 연결되며, 제5 노드(N5)의 전위에 응답하여 채널이 형성되는 NMOS 트랜지스터로 구현될 수 있다.
전압 생성부(520)는 제6 스위치(S6) 및 제7 스위치(S7)를 포함할 수 있다. 제6 스위치(S6)는 제1 노드(N1)와 제6 노드(N6) 사이에 연결되며, 제2 노드(N2)의 전위에 응답하여 채널이 형성될 수 있는 PMOS 트랜지스터로 구현될 수 있다. 제7 스위치(S7)는 제6 노드(N6)와 접지단자 사이에 연결되며, 제6 노드(N6)의 전위에 응답하여 채널이 형성될 수 있는 NMOS 트랜지스터로 구현될 수 있다.
기준전압 생성회로(500)의 동작은 다음과 같다.
반도체 메모리 장치의 노멀 동작 시 하이 레벨을 갖는 인에이블 신호(VCCI_EXT_ENb)에 응답하여 제3 스위치(S3)는 턴오프된다. 이로 인하여 제3 노드(N3)의 초기 전압이 로우(low)을 유지하고, 제1 및 제4 스위치들(S1 및 S4)을 통해 일정한 전류가 흐를 수 있다. 따라서, 제2 노드(N2)와 제5 노드(N5)에 분배된 제1 외부 전원 전압(VCCE1)이 각각 전달된다. 제5 노드(N5)에 제1 외부 전원 전압(VCCE1)보다 낮은 양전압이 인가되므로, 제2 및 제5 스위치들(S2 및 S5)에 형성된 채널에 의해 제1 노드(N1), 제2 노드(N2), 제2 스위치(S2), 제4 노드(N4), 제1 저항(R1) 및 접지단자(Vss)를 통하는 전류패스(current path)가 형성되고, 제1 노드(N1), 제4 스위치(S4), 제5 노드(N5), 제5 스위치(S5) 및 접지단자(Vss)를 통하는 전류패스가 형성된다. 제1 및 제2, 제4 및 제5 스위치들(S1,S2, S4 및 S5)이 전류미러 형태로 연결되므로, 제2 노드(N2)에는 일정한 서브전압이 인가된다.
전압 생성부(520)의 제6 스위치(S6)는 일정한 전위 레벨을 갖는 서브전압에 응답하여 제6 노드(N6)에 일정한 전류를 공급한다. 노드(N6)는 제7 스위치(S7)의 문턱 전압 값에 따라 일정한 전위 레벨을 유지하여 기준 전압(Vref)을 출력한다.
반도체 메모리 장치의 DPD 동작 시 로우 레벨을 갖는 인에이블 신호(VCCI_EXT_ENb)에 응답하여 제3 스위치(S3)는 턴온된다. 이로 인하여 제3 노드(N3)의 전위 레벨이 하이 레벨을 유지하게 되어 제1 및 제4 스위치들(S1 및 S4)이 턴오프 상태를 유지하게 된다. 따라서, 미러링 회로(510)는 제1 외부 전원 전압(VCCE1)의 공급이 차단되어 비활성화된다.
또한 전압 생성부(520)는 하이 레벨의 제3 노드(N3)의 전위 레벨에 따라 제6 스위치(S6)가 턴오프되고 이로 인하여 제1 외부 전원 전압(VCCE1)의 공급이 차단되어 비활성화된다.
도 4는 도 2에 도시된 내부 전원 생성 회로를 설명하기 위한 회로도이다.
도 4를 참조하면, 내부 전원 생성 회로(600)는 미러링 회로(610), 출력 회로(620), 피드백 전압 생성 회로(630), 및 전압 스위칭 회로(640)를 포함한다.
미러링 회로(610)는 제1 외부 전원 전압(VCCE1)이 인가되는 제1 노드(N11)와 접지단자(Vss) 사이에 연결되어 일정한 내부 전압을 발생한다. 또한 미러링 회로(610)는 인에이블 신호(VCCI_EXT_ENb)에 응답하여 활성화 또는 비활성화될 수 있다. 예를 들면, 미러링 회로(510)는 제1 내지 제5 스위치들(S11~S15)로 구성될 수 있다.
제1 스위치(S11)는 제1 노드(N11)와 제2 노드(N12) 사이에 연결되며, 제4 노드(N14)의 전위에 응답하여 채널이 형성될 수 있는 PMOS 트랜지스터로 구현될 수 있다. 제2 노드(N12) 및 제4 노드(N14)는 초기값이 로우(low)로 설정된다. 제2 스위치(S12)는 제2 노드(N12)와 제3 노드(N13) 사이에 연결되며, 도 3의 기준 전압 생성 회로(500)에서 출력된 기준 전압(Vref)의 전위에 응답하여 채널이 형성될 수 있는 NMOS 트랜지스터로 구현될 수 있다. 제3 노드(N13)는 접지단자(Vss)와 연결된다. 제3 스위치(S13)는 제 노드(N11)와 제4 노드(N14) 사이에 연결되며 인에이블 신호(VCCI_EXT_ENb)에 응답하여 채널이 형성될 수 있는 PMOS 트랜지스터로 구현될 수 있다. 제4 스위치(S14)는 제1 노드(N11)와 제5 노드(N15) 사이에 연결되며, 제4 노드(N14)의 전위에 응답하여 채널이 형성될 수 있는 PMOS 트랜지스터로 구현될 수 있다. 제5 스위치(S15)는 제5 노드(N15)와 제3 노드(N13) 사이에 연결되며, 피드백 전압(Vfb)에 응답하여 채널이 형성될 수 있는 NMOS 트랜지스터로 구현될 수 있다.
출력 회로(620)는 제5 노드(N15)와 출력 노드인 제7 노드 사이에 연결되어 반도체 메모리 장치의 노멀 동작 시 제1 외부 전원 전압(VCCE1)을 다운 컨버팅하여 내부 전원 전압(VCCI)을 생성하여 출력한다.
출력 회로(620)는 제1 패스 트랜지스터(PT11), 제6 및 제7 스위치들(S16, S17)을 포함하여 구성될 수 있다.
제1 패스 트랜지스터(PT11)는 제5 노드(N15)와 제6 노드(N16) 사이에 연결되어 인에이블 신호(VCCI_EXT_ENb) 및 인에이블 신호(VCCI_EXT_ENb)와 반전 관계를 갖는 서브 인에이블 신호(VCCI_EXT_EN)에 응답하여 내부 전압(DRUP)을 제6 노드(N16)로 전송할 수 있다. 제6 스위치(S16)는 제1 노드(N11)와 제6 노드(N16) 사이에 연결되고 인에이블 신호(VCCI_EXT_ENb)에 응답하여 채널이 형성될 수 있는 PMOS 트랜지스터로 구현될 수 있다. 제7 스위치(S17)는 제1 노드(N11)와 제7 노드(N17) 사이에 연결되고 내부 전압(DRUP)에 응답하여 채널이 형성될 수 있는 PMOS 트랜지스터로 구현될 수 있다. 제7 스위치(S17)는 제1 노드(N11)를 통해 입력되는 제1 외부 전원 전압(VCCE1)을 내부 전압(DRUP)에 응답하여 다운 컨버팅하여 생성된 전압을 제7 노드(N17)로 전송한다.
피드백 전압 생성 회로(630)는 출력 노드인 제7 노드(N17)와 접지단자(Vss)사이에 연결되어 피드백 전압(Vfb)을 생성하여 출력한다. 또한 피드백 전압 생성 회로(630)는 인에이블 신호(VCCI_EXT_ENb)에 응답하여 활성화 또는 비활성화될 수 있다.
피드백 전압 생성 회로(630)는 제7 노드(N17)와 접지단자(Vss) 사이에 직렬 연결된 제1 저항(R11), 제2 저항(R12), 및 제8 스위치(S18)를 포함하여 구성될 수 있다. 제1 저항(R11) 및 제2 저항(R12)는 저항비에 따라 제7 노드(N17)의 전위 레벨 즉 내부 전원 전압(VCCI)을 전압 분배하여 피드백 전압(Vfb)을 제1 저항(R11)과 제2 저항(R12) 사이의 제8 노드(N18)를 통해 출력한다. 제8 스위치(S18)는 제2 저항(R12)과 접지단자(Vss) 사이에 연결되고 인에이블 신호(VCCI_EXT_ENb)에 응답하여 채널을 형성할 수 있는 NMOS 트랜지스터로 구성될 수 있다.
전압 스위칭 회로(640)는 출력 노드인 제7 노드(N17)에 연결되고, 인에이블 신호(VCCI_EXT_ENb) 및 서브 인에이블 신호(VCCI_EXT_EN)에 응답하여 제2 외부 전원 전압(VCCE2)을 내부 전원 전압(VCCI)으로 출력하거나, 출력 회로(620)에 의해 제1 외부 전원 전압(VCCE1)을 다운 컨버팅하여 생성한 전압을 내부 전원 전압(VCCI)으로 출력한다. 전압 스위칭 회로(640)는 제2 패스 트랜지스터(PT12)로 구성될 수 있다.
내부 전원 생성 회로(600)의 동작은 다음과 같다.
반도체 메모리 장치의 노멀 동작 시 하이 레벨을 갖는 인에이블 신호(VCCI_EXT_ENb)에 응답하여 제3 스위치(S13)는 턴오프된다. 이로 인하여 제4 노드(N4)의 초기 전압이 로우(low)을 유지하고, 제1 및 제4 스위치들(S11 및 S14)을 통해 일정한 전류가 흐를 수 있다. 따라서, 제2 노드(N12)와 제5 노드(N15)에 분배된 제1 외부 전원 전압(VCCE1)이 각각 전달된다. 제2 스위치(S12)는 일정한 전위 레벨을 갖는 기준 전압(Vref)에 의해 일정한 채널이 형성된다. 이로 인하여 제2 노드(N12)는 일정한 전위 레벨을 유지할 수 있다.
제5 스위치(S15)는 피드백 전압(Vfb)에 응답하여 채널이 조절되고, 이에 따라 제5 노드(N15)의 전위 레벨이 조절되어 내부 전압(DRUP)이 출력된다. 즉, 미러링 회로(610)는 기준 전압(Vref)과 피드백 전압(Vfb)의 전위 레벨 차이에 따라 조절되는 내부 전압(DRUP)을 생성하여 출력한다.
출력 회로(620)의 제1 패스 트랜지스터(PT11)는 인에이블 신호(VCCI_EXT_ENb) 및 서브 인에이블 신호(VCCI_EXT_EN)에 응답하여 내부 전압(DRUP)을 제6 노드(N16)로 전송할 수 있다. 제7 스위치(S17)는 제1 노드(N11)를 통해 입력되는 제1 외부 전원 전압(VCCE1)을 내부 전압(DRUP)에 응답하여 다운 컨버팅하여 생성된 전압을 제7 노드(N17)로 전송한다.
전압 스위칭 회로(640)는 인에이블 신호(VCCI_EXT_ENb) 및 서브 인에이블 신호(VCCI_EXT_EN)에 응답하여 제2 외부 전원 전압(VCCE2)을 차단하고, 제7 노드(N17)의 전위 레벨을 내부 전원 전압(VCCI)으로 출력한다.
피드백 전압 생성 회로(630)는 제7 노드(N17)의 전위를 전압 분배하여 피드백 전압(Vfb)을 생성하여 미러링 회로(610)로 출력한다. 제7 노드(N17)의 전위 즉, 내부 전원 전압(VCCI)이 설정치보다 높을 경우 피드백 전압(Vfb)은 상승하게 되고, 이에 따라 미러링 회로(610)의 제5 스위치(S15)를 통해 디스차지되는 전류량은 증가하게 되고 이에 따라 노드(N15)의 전위 레벨은 상승하게 된다. 이로 인하여 내부 전압(DRUP)의 전위 레벨이 상승하게 되어 제7 스위치(S17)을 통해 공급되는 전류량이 감소하게 되어 제7 노드(N17)의 전위 레벨이 감소하게 되어 내부 전원 전압(VCCI)이 하강하게 된다.
내부 전원 전압(VCCI)이 설정치보다 낮을 경우, 피드백 전압(Vfb)은 하강하게 되고, 이에 따라 미러링 회로(610)의 제5 스위치(S15)를 통해 디스차지되는 전류량은 감소하여 노드(N15)의 전위 레벨은 하강하게 된다. 이로 인하여 내부 전압(DRUP)의 전위 레벨이 하강하게 되어 제7 스위치(S17)을 통해 공급되는 전류량이 증가하게 되어 제7 노드(N17)의 전위 레벨이 상승하게 되어 내부 전원 전압(VCCI)이 상승하게 된다.
반도체 메모리 장치의 DPD 동작 시 로우 레벨을 갖는 인에이블 신호(VCCI_EXT_ENb)에 응답하여 미러링 회로(610)의 제3 스위치(S13)는 턴온된다. 이로 인하여 제3 노드(N13)의 전위 레벨이 하이 레벨을 유지하게 되어 제1 및 제4 스위치들(S11 및 S14)이 턴오프 상태를 유지하게 된다. 따라서, 미러링 회로(610)는 제1 외부 전원 전압(VCCE1)의 공급이 차단되어 비활성화된다.
또한 출력 회로(620)의 로우 레벨을 갖는 인에이블 신호(VCCI_EXT_ENb) 및 하이 레벨을 갖는 서브 인에이블 신호(VCCI_EXT_EN)에 응답하여 제1 패스 트랜지스터(PT11)가 턴오프된다. 또한 제6 스위치(S16)는 로우 레벨을 갖는 인에이블 신호(VCCI_EXT_ENb)에 응답하여 제6 노드(N16)에 제1 외부 전원 전압(VCCE1)을 인가하여 제7 스위치(S17)가 턴오프된다. 이로 인하여 다운 컨버팅 동작이 중단된다.
피드백 회로(630)의 제8 스위치(S18)는 로우 레벨을 갖는 인에이블 신호(VCCI_EXT_ENb)에 응답하여 턴오프되어 피드백 회로(630)가 비활성화된다.
전압 스위칭 회로(640)는 로우 레벨의 인에이블 신호(VCCI_EXT_ENb) 및 하이 레벨의 서브 인에이블 신호(VCCI_EXT_EN)에 응답하여 제2 외부 전원 전압(VCCE2)을 제7 노드(N17)에 인가하여 내부 전원 전압(VCCI)으로 출력한다.
상술한 바와 같이 본원 발명의 실시 예에 따른 내부 전원 생성 회로(600)는 반도체 메모리 장치의 노멀 동작 시 제1 외부 전원 전압(VCCE1)을 다운 컨버팅하여 내부 전원 전압(VCCI)으로 출력하고, 반도체 메모리 장치의 DPD 동작 시 제1 외부 전원 전압(VCCE1)을 차단하고 제2 외부 전원 전압(VCCE2)을 다운 컨버팅 동작 없이 내부 전원 전압(VCCI)으로 출력함으로써 전류 소모를 감소시킬 수 있다.
도 5는 도 2에 도시된 내부 회로를 설명하기 위한 블록도이다.
도 6은 도 5에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 5를 참조하면, 내부 회로(700)는 제1 내지 제m 메모리 블록들(MB1~MBm)을 포함하는 메모리 어레이(710), 메모리 블록들(MB1~MBm)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작 및 리드 동작을 수행하도록 구성된 주변회로(PERI)를 포함한다. 주변회로(PERI)는 제어 회로(720), 전압 공급 회로(730), 페이지 버퍼 그룹(740), 컬럼 디코더(750) 및 입출력 회로(760)를 포함한다.
도 6을 참조하면, 각 메모리 블록은 비트라인들(BL1~BLk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST1~STk)을 포함한다. 즉, 스트링들(ST1~STk)은 대응하는 비트 라인들(BL1~BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(ST1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C01~Cn1), 그리고 드레인이 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C01~Cn1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C01~Cn1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
메모리 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C01~C0k)이 하나의 물리적 페이지(PAGE0)를 구성한다. 이러한 페이지는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
제어 회로(720)는 외부로부터 입출력 회로(160)를 통해 입력되는 커맨드(CMD)에 응답하여 프로그램 동작 또는 리드 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(740)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호(PBCON)를 출력한다. 또한, 제어 회로(720)는 입출력 회로(760)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.
전압 공급 회로(730)는 제어 회로(720)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작 및 소거 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)를 포함하는 로컬 라인들로 공급한다. 이러한 전압 공급 회로(730)는 전압 생성 회로 및 로우 디코더를 포함한다.
전압 생성 회로는 제어 회로(720)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작, 또는 소거 동작에 필요한 동작 전압들을 글로벌 라인들로 출력한다.
로우 디코더는 제어 회로(720)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(710)에서 선택된 메모리 블록의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다.
페이지 버퍼 그룹(740)은 비트라인들(BL1~BLk)을 통해 메모리 어레이(710)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(740)의 페이지 버퍼들(PB1~PBk)은 제어 회로(720)의 PB 제어 신호(PBCON)에 응답하여 메모리 셀들(C01~C0k)에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BL1~BLk)을 선택적으로 프리차지하거나, 메모리 셀들로부터 데이터를 독출하기 위하여 비트라인들(BL1~BLk)의 전압을 센싱한다.
컬럼 디코더(750)는 제어 회로(720)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(740)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 컬럼 디코더(750)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.
입출력 회로(760)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(740)으로 입력하기 위하여 제어 회로(720)의 제어에 따라 데이터를 컬럼 디코더(750)에 전달한다. 컬럼 디코더(750)는 입출력 회로(760)로부터 전달된 데이터를 페이지 버퍼 그룹(740)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(760)는 페이지 버퍼 그룹(740)의 페이지 버퍼들(PB1~PBk)로부터 컬럼 디코더(750)를 통해 전달된 데이터를 외부로 출력한다.
상술한 본원 발명의 실시 예에 따른 내부 회로는 반도체 메모리 장치의 노멀 동작 시 도 2의 내부 전원 생성 회로(600)에서 제1 외부 전원 전압(VCCE1)을 다운 컨버팅하여 생성한 내부 전원 전압(VCCI)을 전원 전압으로 이용하여 동작한다. 또한 반도체 메모리 장치의 DPD 동작 시 내부 전원 생성 회로(600)에서 다운 컨버팅 동작 없이 제2 외부 전원 전압(VCCE2)을 내부 전원 전압(VCCI)으로 출력하고, 내부 회로(700)는 이를 이용하여 동작한다. 반도체 메모리 장치의 DPD 동작 시 내부 회로(700)의 제어 회로(720)는 내부 전원 전압(VCCI)에 의해 동작하고, 반도체 메모리 장치의 주변회로(PERI)는 내부 전원 전압(VCCI)이 차단되어 전류 소모를 감소시킬 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 신호들의 파형도이다.
도 1 내지 도 7을 참조하여 본 발명의 실시 예에 따른 메모리 시스템의 DPD 모드 동작을 설명하면 다음과 같다.
컨트롤러(200)는 호스트의 요청에 따라 DPD 모드에 진입하는 커맨드(DPD ENTRY CMD)를 생성하여 출력한다.
반도체 메모리 장치(100)는 커맨드(DPD ENTRY CMD)에 응답하여 로우 레벨로 활성화되는 인에이블 신호(VCCI_EXT_ENb) 및 하이 레벨로 활성화되는 서브 인에이블 신호(VCCI_EXT_EN)를 생성한다.
반도체 메모리 장치(100)의 기준 전압 생성 회로(500)는 로우 레벨의 인에이블 신호(VCCI_EXT_ENb)에 응답하여 비활성화되어 기준 전압(Vref)는 로우 레벨로 출력된다.
반도체 메모리 장치(100)의 내부 전원 생성 회로(600)는 로우 레벨의 인에이블 신호(VCCI_EXT_ENb) 및 하이 레벨의 서브 인에이블 신호(VCCI_EXT_EN)에 응답하여 다운 컨버팅 동작이 중단되고, 제2 외부 전원 전압(VCCE2)을 내부 전원 전압(VCCI)로 출력한다. 이로 인하여 노멀 동작 시 제1 외부 전원 전압(VCCE1)을 다운 컨버팅하여 제1 레벨(VCCI_int)로 출력되던 내부 전원 전압(VCCI)은 제2 외부 전원 전압(VCCE2)의 전위 레벨로 출력된다.
DPD 모드 동작 시 내부 회로(700)의 제어 회로(720)는 내부 전원 전압(VCCI)을 이용하여 대기 모드로 동작할 수 있으며, 나머지 주변 회로들 예를 들어 전압 공급 회로(730), 페이지 버퍼 그룹(740), 컬럼 디코더(750) 및 입출력 회로(760)는 내부 전원 전압(VCCI)이 차단되어 전류 소모를 최소화시킨다.
이 후, DPD 모드에서 노멀 동작 모드로 변경 시 컨트롤러(200)는 DPD 모드를 종료하는 커맨드(DPD EXIT CMD)를 생성하여 출력하고, 반도체 메모리 장치(100)는 커맨드(DPD EXIT CMD)에 응답하여 하이 레벨로 비활성화되는 인에이블 신호(VCCI_EXT_ENb) 및 로우 레벨로 비활성화되는 서브 인에이블 신호(VCCI_EXT_EN)를 생성한다.
이로 인하여 기준 전압 생성 회로(500)는 일정한 전위 레벨을 갖는 기준 전압(Vref)을 생성하고, 내부 전원 생성 회로(600)는 하이 레벨의 인에이블 신호(VCCI_EXT_ENb) 및 로우 레벨의 서브 인에이블 신호(VCCI_EXT_EN)에 응답하여 제1 외부 전원 전압(VCCE1)을 다운 컨버팅하여 내부 전원 전압(VCCI)을 생성하여 출력한다.
내부 회로(700)는 내부 전원 전압(VCCI)을 전원 전압으로 이용하여 노멀 동작을 수행한다.
상술한 바와 같이 본원 발명의 실시 예에 따르면 반도체 메모리 장치의 DPD 모드 시 내부 전원 생성 회로(600)는 다운 컨버팅 동작 없이 제2 외부 전원 전압(VCCE2)을 내부 전원 전압(VCCI)으로 출력한다. 이로 인하여 다운 컨버팅 동작에 따른 전류 소모를 방지할 수 있다.
도 8은 메모리 시스템의 다른 실시 예를 설명하기 위한 블록도이다.
도 8을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 메모리 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 메모리 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 메모리 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 메모리 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 9는 도 8의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 9를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 9에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 8을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 10은 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 10을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 10에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 10에서, 도 9를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 8을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 8 및 도 9를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100 : 반도체 메모리 장치
200 : 컨트롤러
300 : 메모리 시스템
400 : 파워 온 리셋 회로
500 : 기준 전압 생성 회로
600 : 내부 전원 생성 회로
610 : 미러링 회로
620 : 출력 회로
630 : 피드백 전압 생성 회로
640 : 전압 스위칭 회로
700 : 내부 회로
710 : 메모리 어레이
720 : 제어 회로
730 : 전압 공급 회로
740 : 페이지 버퍼 그룹
750 : 컬럼 디코더
760 : 입출력 회로

Claims (20)

  1. 노멀 동작에 대응하는 제1 커맨드 또는 DPD(Deep Power Down) 모드에 대응하는 제2 커맨드를 생성하여 출력하는 컨트롤러; 및
    상기 제1 커맨드에 응답하여 상기 노멀 동작을 수행하되, 상기 노멀 동작은 제1 외부 전원 전압을 다운 컨버팅하여 생성한 내부 전원 전압을 이용하여 수행되고, 상기 제2 커맨드에 응답하여 상기 DPD 모드로 동작하되, 상기 DPD 모드 시 제2 외부 전원 전압을 상기 내부 전원 전압으로 이용하여 동작하는 반도체 메모리 장치를 포함하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 제2 외부 전원 전압은 상기 제1 외부 전원 전압보다 전위 레벨이 낮은 메모리 시스템.
  3. 제 1 항에 있어서,
    상기 반도체 메모리 장치는 상기 내부 전원 전압을 생성하기 위한 내부 전원 생성 회로; 및
    상기 노멀 동작을 수행하기 위한 내부 회로를 포함하는 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 내부 전원 생성 회로는 인에이블 신호에 응답하여 활성화되며, 상기 제1 외부 전원 전압을 공급받고 기준 전압 및 피드백 전압의 전위 레벨 차이에 따라 조절되는 내부 전압을 출력하는 미러링 회로;
    상기 인에이블 신호에 응답하여 활성화되며, 상기 인에이블 신호에 응답하여 상기 내부 전압의 전위 레벨에 따라 출력 노드에 공급되는 상기 제1 외부 전원 전압의 전류량을 조절하여 상기 내부 전원 전압을 생성하는 출력 회로;
    상기 내부 전원 전압을 전압 분배하여 상기 피드백 전압을 생성하는 피드백 전압 생성 회로; 및
    상기 인에이블 신호에 응답하여 상기 제2 외부 전원 전압을 상기 내부 전원 전압으로 스위칭하기 위한 전압 스위칭 회로를 포함하는 메모리 시스템.
  5. 제 4 항에 있어서,
    상기 인에이블 신호는 상기 DPD 모드 시 활성화되고, 상기 노멀 동작 시 비활성화되는 메모리 시스템.
  6. 제 4 항에 있어서,
    상기 출력 회로는 상기 노멀 동작 시 상기 내부 전압에 응답하여 상기 제1 외부 전원 전압을 다운 컨버팅하여 상기 내부 전원 전압을 생성하는 메모리 시스템.
  7. 제 4 항에 있어서,
    상기 DPD 모드 시 상기 출력 회로는 상기 출력 노드에 인가되는 상기 제1 외부 전원 전압을 차단하고, 상기 전압 스위칭 회로는 상기 출력 노드에 상기 제2 외부 전원 전압을 공급하여 상기 내부 전원 전압으로 출력하는 메모리 시스템.
  8. 제 4 항에 있어서,
    상기 DPD 모드 시 상기 미러링 회로, 상기 출력 회로, 상기 피드백 전압 생성 회로는 비활성화되는 메모리 시스템.
  9. 제 3 항에 있어서,
    상기 노멀 동작 시 상기 제1 외부 전원 전압을 이용하여 기준 전압을 생성하는 기준 전압 생성 회로를 더 포함하는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 기준 전압 생성 회로는 상기 DPD 모드 시 활성화되는 인에이블 신호에 응답하여 비활성화되는 메모리 시스템.
  11. 호스트 요청에 따라 노멀 동작에 대응하는 커맨드를 생성하여 출력하는 컨트롤러; 및
    제1 외부 전원 전압을 이용하여 생성한 제1 내부 전원 전압을 이용하여 상기 노멀 동작을 수행하고, DPD(Deep Power Down) 모드 시 상기 제1 외부 전원 전압보다 전위 레벨이 낮은 제2 외부 전원 전압을 이용하여 생성한 제2 내부 전원 전압을 이용하여 상기 DPD 모드로 동작하는 반도체 메모리 장치를 포함하는 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 제2 내부 전원 전압은 상기 제1 내부 전원 전압보다 전위 레벨이 낮은 메모리 시스템.
  13. 제 11 항에 있어서,
    상기 반도체 메모리 장치는 제1 또는 제2 내부 전원 전압을 생성하기 위한 내부 전원 생성 회로; 및
    상기 노멀 동작을 수행하기 위한 내부 회로를 포함하는 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 내부 전원 생성 회로는 인에이블 신호에 응답하여 활성화되며, 상기 제1 외부 전원 전압을 공급받고 기준 전압 및 피드백 전압의 전위 레벨 차이에 따라 조절되는 내부 전압을 출력하는 미러링 회로;
    상기 인에이블 신호에 응답하여 활성화되며, 상기 인에이블 신호에 응답하여 상기 내부 전압의 전위 레벨에 따라 출력 노드에 공급되는 상기 제1 외부 전원 전압의 전류량을 조절하여 상기 제1 내부 전원 전압을 생성하는 출력 회로;
    상기 제1 내부 전원 전압을 전압 분배하여 상기 피드백 전압을 생성하는 피드백 전압 생성 회로; 및
    상기 인에이블 신호에 응답하여 상기 제2 외부 전원 전압을 상기 제2 내부 전원 전압으로 스위칭하기 위한 전압 스위칭 회로를 포함하는 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 출력 회로는 상기 노멀 동작 시 상기 내부 전압에 응답하여 상기 제1 외부 전원 전압을 다운 컨버팅하여 상기 제1 내부 전원 전압을 생성하는 메모리 시스템.
  16. 제 14 항에 있어서,
    상기 인에이블 신호는 상기 DPD 모드 시 활성화되고, 상기 노멀 동작 시 비활성화되는 메모리 시스템.
  17. 노멀 동작 시 제1 외부 전원 전압을 이용하여 제1 내부 전원 전압을 생성하는 단계;
    상기 제1 내부 전원 전압을 이용하여 상기 노멀 동작을 수행하는 단계;
    DPD(Deep Power Down) 모드 시 제2 외부 전원 전압을 이용하여 제2 내부 전원 전압을 생성하는 단계; 및
    상기 제2 내부 전원 전압을 이용하여 상기 DPD 모드로 동작하는 단계를 포함하는 메모리 시스템의 동작 방법.
  18. 제 17 항에 있어서,
    상기 제1 내부 전원 전압을 생성하는 단계는 상기 제1 외부 전원 전압을 다운 컨버팅하여 상기 제1 내부 전원 전압을 생성하는 메모리 시스템의 동작 방법.
  19. 제 17 항에 있어서,
    상기 제2 내부 전원 전압을 생성하는 단계는 상기 제2 외부 전원 전압을 다운 컨버팅 동작 없이 상기 제2 내부 전원 전압으로 스위칭하여 생성하는 메모리 시스템의 동작 방법.
  20. 제 17 항에 있어서,
    상기 제2 외부 전원 전압은 상기 제1 외부 전원 전압보다 전위 레벨이 낮고, 상기 제2 내부 전원 전압은 상기 제1 내부 전원 전압보다 전위 레벨이 낮은 메모리 시스템의 동작 방법.
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