KR20200061960A - 메모리 시스템 및 그것의 동작 방법 - Google Patents

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Abstract

본 기술은 메모리 시스템 및 이의 동작 방법에 관한 것으로, 본 발명의 실시 예에 따른 메모리 시스템은 메모리 블록을 포함하는 반도체 메모리 장치; 및 쓰기 동작 시 호스트로부터 수신된 데이터를 스크램블 및 디코딩하여 프로그램 데이터를 생성하고, 상기 프로그램 데이터와 페이지 정보 데이터를 이용하여 적어도 하나 이상의 데이터 세트들을 생성하고, 상기 적어도 하나 이상의 데이터 세트들을 상기 반도체 메모리 장치로 출력하기 위한 메모리 컨트롤러를 포함하며, 상기 반도체 메모리 장치는 상기 쓰기 동작 시 상기 컨트롤러로부터 수신되는 상기 적어도 하나 이상의 데이터 세트들을 상기 메모리 블록에 포함된 복수의 페이지들에 프로그램하며, 부팅 동작 시 상기 복수의 페이지들 각각에 저장된 페이지 정보 데이터를 독출하여 상기 복수의 페이지들 중 소거 페이지 또는 SPO(Sudden power off) 발생 페이지를 검출한다.

Description

메모리 시스템 및 그것의 동작 방법{Memory system and operating method thereof}
본 발명은 메모리 시스템 및 그것의 동작 방법에 관한 것으로, 보다 구체적으로는 메모리 시스템의 부팅 동작시 소거 페이지 또는 SPO(Sudden power off)가 발생된 페이지를 검색할 수 있는 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예는 메모리 시스템의 부팅 동작시 소거 페이지 또는 SPO가 발생된 페이지를 빠르게 검색할 수 있는 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
본 발명의 실시 예에 따른 메모리 시스템은 메모리 블록을 포함하는 반도체 메모리 장치; 및 쓰기 동작 시 호스트로부터 수신된 데이터를 스크램블 및 디코딩하여 프로그램 데이터를 생성하고, 상기 프로그램 데이터와 페이지 정보 데이터를 이용하여 적어도 하나 이상의 데이터 세트들을 생성하고, 상기 적어도 하나 이상의 데이터 세트들을 상기 반도체 메모리 장치로 출력하기 위한 메모리 컨트롤러를 포함하며, 상기 반도체 메모리 장치는 상기 쓰기 동작 시 상기 컨트롤러로부터 수신되는 상기 적어도 하나 이상의 데이터 세트들을 상기 메모리 블록에 포함된 복수의 페이지들에 프로그램하며, 부팅 동작 시 상기 복수의 페이지들 각각에 저장된 페이지 정보 데이터를 독출하여 상기 복수의 페이지들 중 소거 페이지 또는 SPO(Sudden power off) 발생 페이지를 검출한다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 부팅 동작 시 소거 페이지 검색 동작을 제어하기 위한 커맨드를 큐잉시키는 단계; 및 상기 커맨드에 응답하여 복수의 페이지들에 대한 소거 페이지 검색 동작을 수행하는 단계를 포함하며, 상기 소거 페이지 검색 동작은 상기 복수의 페이지들 중 선택된 페이지에 저장된 스테이터스 체크 데이터를 리드하는 단계; 및 상기 스테이터스 체크 데이터에 따라 상기 선택된 페이지의 스테이터스 정보를 판단하여 상기 선택된 페이지가 프로그램 완료된 페이지인지, 소거 페이지인지 또는 SPO가 발생한 페이지인지를 판단하는 단계를 포함한다.
본 기술에 따르면, 메모리 시스템의 부팅 동작 시 수행되는 페이지 정보 검출 동작 시 페이지 정보가 저장된 영역을 리드하여 소거 페이지 또는 SPO가 발생한 페이지를 빠르게 검출할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 4는 도 3에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 5는 도 2의 페이지 정보 검출 회로를 설명하기 위한 회로도이다.
도 6은 도 2의 메모리 컨트롤러에서 반도체 메모리 장치로 전송되는 데이터 세트의 구성을 설명하기 위한 도면이다.
도 7은 메모리 셀들의 프로그램 상태를 설명하기 위한 문턱 전압 분포도이다.
도 8은 도 3에 도시된 메모리 블록에서 페이지 정보가 저장되는 영역을 설명하기 위한 도면이다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 순서도이다.
도 10은 페이지 정보에 포함되는 복수의 프로그램 상태에 대응하는 데이터 값을 설명하기 위한 도면이다.
도 11은 페이지 상태에 따른 페이지 정보 값을 설명하기 위한 도면이다.
도 12는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 메모리 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 메모리 컨트롤러(1100)의 제어에 따라 읽기, 쓰기, 소거, 그리고 배경(background) 동작 등을 수행한다. 반도체 메모리 장치(100)는 복수의 메모리 블록들을 포함하며, 복수의 메모리 블록들 각각은 스테이터스 셀 영역을 포함하여 구성될 수 있다. 반도체 메모리 장치(100)는 메모리 시스템(1000)의 부팅(booting) 동작 시 부팅 동작 이전에 마지막으로 프로그램 완료된 페이지를 검색하여 그 다음으로 프로그램될 소거 페이지를 검색하여 메모리 컨트롤러(1100)로 출력할 수 있다. 또한 반도체 메모리 장치(100)는 비정상적인 파워 로스로 인하여 메모리 시스템(1000)이 종료된 경우, 부팅 동작 시 마지막으로 프로그램 동작 중이던 SPO(Sudden power off) 발생 페이지를 검색하여 메모리 컨트롤러(1100)로 출력할 수 있다.
메모리 컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
본 발명의 실시 예에 따르면, 메모리 컨트롤러(1100)는 메모리 시스템(1000)의 부팅 동작 시 반도체 메모리 장치(100)의 소거 페이지 및 SPO 발생 페이지를 검색하도록 제어하기 위한 커맨드를 반도체 메모리 장치(100)로 출력하고, 반도체 메모리 장치(100)는 메모리 컨트롤러(1100)로부터 수신된 커맨드에 응답하여 소거 페이지 및 SPO 발생 페이지를 검색하는 동작을 수행한다.
또한 메모리 컨트롤러(1100)는 비정상적인 파워 로스가 발생하고, 파워가 다시 공급된 이후 부팅 과정에서 파워 로스로 인한 복구 동작 즉, 파워 로스 리커버리 동작을 수행할 수 있다. 예를 들어, 메모리 컨트롤러(1100)는 반도체 메모리 장치(100)로부터 SPO 발생 페이지에 대한 정보를 수신하고, SPO 발생 페이지에 대한 프로그램 동작을 재수행할 수 있다.
메모리 컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 스크램블러 및 ECC 블록(1150)을 포함한다.
램(1110)은 펌웨어(firmware)가 저장되며, 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리로써 이용될 수 있다. 펌웨어(firmware)에는 제반 동작을 수행하기 위한 알고리즘이 포함될 수 있다. 램(1110)은 메모리 컨트롤러(1100)가 처리하는 데이터를 저장할 수 있다. 램(1110)은 메모리 컨트롤러(1100)가 반도체 메모리 장치(100)의 제반 동작을 제어하기 위해 필요한 유효 데이터들을 저장할 수 있다.
프로세싱 유닛(1120)은 메모리 컨트롤러(1100)의 제반 동작을 제어하며, 반도체 메모리 장치(100)의 프로그램 동작, 리드 동작, 또는 소거 동작을 제어할 수 있다. 또한 프로세싱 유닛(1120)은 부팅 동작 시 반도체 메모리 장치(100)가 소거 페이지 또는 SPO 발생 페이지를 검색하는 소거 페이지 검색 동작을 수행하도록 제어할 수 있다. 또한 프로세싱 유닛(1120)은 비정상적인 파워 로스가 발생하고, 파워가 다시 공급된 이후 부팅 과정에서 SPO 발생 페이지에 대한 리커버리 동작을 수행하도록 반도체 메모리 장치(100)를 제어할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 메모리 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 메모리 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
스크램블러 및 ECC 블록(1150)은 쓰기 동작 시 호스트(Host)로부터 수신된 데이터를 스크램블 및 디코딩하여 프로그램 데이터를 생성한다. 또한 스크램블러 및 ECC 블록(1150)은 읽기 동작 시 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하여 정정하고, 디스크램블하여 리드 데이터를 생성한다.
본 발명의 실시 예에서 프로세싱 유닛(1120)은 쓰기 동작 시 스크램블러 및 ECC 블록(1150)에 의해 생성된 프로그램 데이터에 추가적인 페이지 정보 데이터를 이용하여 데이터 세트를 생성한다. 이때 추가적인 페이지 정보 데이터는 해당 데이터 세트가 저장될 페이지의 기본 정보(예를 들어 SLC, MLC, TLC 등의 프로그램 방식), 이레이즈/프로그램 사이클 횟수, 및 해당 페이지의 프로그램 스테이터스를 판단하기 위한 스테이터스 체크 데이터를 포함하는 것이 바람직하다.
반도체 메모리 장치(100)는 읽기 동작 시 데이터 세트 중 페이지 정보 데이터를 리드하고, 리드된 페이지 정보 데이터 중 스테이터스 체크 데이터를 이용하여 해당 페이지가 프로그램 완료된 상태인지, 소거 상태인지 또는 프로그램 동작 중 SPO가 발생된 상태인지를 체크할 수 있다. 이에 대한 자세한 설명은 후술하도록 한다.
메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 개선될 수 있다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 2는 도 1에 도시된 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 반도체 메모리 장치(100)는 제1 내지 제m 메모리 블록들(MB1~MBm)을 포함하는 메모리 셀 어레이(110), 메모리 블록들(MB1~MBm)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작 및 리드 동작을 수행하도록 구성된 주변회로(PERI)를 포함한다. 주변회로(PERI)는 제어 회로(120), 전압 공급 회로(130), 페이지 버퍼 그룹(140), 컬럼 디코더(150), 입출력 회로(160), 및 페이지 정보 검출 회로(170)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(MBL1~MBm)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 페이지들을 포함한다. 복수의 페이지들 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성(non volatile) 메모리 셀들이다. 이는, 도 3 및 도 4를 참조하여 더욱 상세히 설명된다.
제어 회로(120)는 외부로부터 입출력 회로(160)를 통해 입력되는 커맨드(CMD)에 응답하여 프로그램 동작 또는 리드 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호(PBCON)를 출력한다. 또한, 제어 회로(120)는 입출력 회로(160)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.
전압 공급 회로(130)는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작 및 소거 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인, 워드라인들(WLs) 및 소스 셀렉트 라인을 포함하는 로컬 라인들로 공급한다. 이러한 전압 공급 회로(130)는 전압 생성 회로 및 로우 디코더를 포함한다.
전압 생성 회로는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작, 또는 소거 동작에 필요한 동작 전압들을 글로벌 라인들로 출력한다.
로우 디코더는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로에서 글로벌 라인들로 출력된 동작 전압들이 메모리 셀 어레이(110)에서 선택된 메모리 블록의 로컬 라인들로 전달될 수 있도록 글로벌 라인들과 로컬 라인들을 연결한다.
페이지 버퍼 그룹(140)은 비트라인들(BL1~BLk)을 통해 메모리 셀 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)은 제어 회로(120)의 PB 제어 신호(PBCON)에 응답하여 메모리 셀들에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BL1~BLk)을 선택적으로 프리차지하거나, 메모리 셀들로부터 데이터를 독출하기 위하여 비트라인들(BL1~BLk)의 전압을 센싱한다.
페이지 버퍼 그룹(140)은 부팅 동작 시 제어 회로(120)의 제어에 따라 선택된 메모리 블록에 대한 소거 페이지 및 SPO 페이지를 검색하기 위한 페이지 정보 리드 동작을 수행한다. 페이지 버퍼 그룹(140)은 선택된 메모리 블록의 선택된 페이지 중 페이지 정보 데이터가 저장된 메모리 셀들을 리드하는 것이 바람직하다. 페이지 정보 리드 동작은 바이너리 서치(binary search) 방식으로 수행될 수 있다. 또한 페이지 버퍼 그룹(140)은 페이지 정보 리드 동작시 선택된 메모리 블록의 각 페이지 중 페이지 정보 데이터가 저장된 메모리 셀들이 포함된 페이지의 절반 영역을 리드하는 하프 페이지 센싱(Half page sensing) 방식으로 수행될 수 있다.
컬럼 디코더(150)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 컬럼 디코더(150)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.
입출력 회로(160)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(140)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 데이터를 컬럼 디코더(150)에 전달한다. 컬럼 디코더(150)는 입출력 회로(160)로부터 전달된 데이터를 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(160)는 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)로부터 컬럼 디코더(150)를 통해 전달된 데이터를 외부로 출력한다.
페이지 정보 검출 회로(170)는 부팅 동작 시 페이지 버퍼 그룹(140)에 의해 리드된 페이지 정보 데이터 중 스테이터스 체크 데이터를 수신하고, 수신된 스테이터스 체크 데이터의 데이터 값에 따라 해당 페이지가 프로그램 완료된 페이지인지, 또는 소거 페이지 인지 또는 SPO가 발생한 페이지인지를 판단하고, 판단 결과를 제어 회로(120)로 출력한다.
제어 회로(120)는 페이지 정보 검출 회로(170)로부터 수신된 판단 결과에 따라 해당 페이지에 대한 스테이터스 정보를 업데이트하여 저장할 수 있으며, SPO가 발생한 페이지에 대한 정보는 도 1의 메모리 컨트롤러(1100)로 출력할 수 있다.
도 3은 도 2의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4를 참조하여 더 상세히 설명된다.
도 4는 도 3에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 4를 참조하면, 각 메모리 블록은 비트라인들(BL1~BLk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST1~STk)을 포함한다. 즉, 스트링들(ST1~STk)은 대응하는 비트 라인들(BL1~BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(ST1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C01~Cn1), 그리고 드레인이 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C01~Cn1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C01~Cn1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
메모리 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C01~C0k)이 하나의 물리적 페이지(PAGE0)를 구성한다. 이러한 페이지는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
도 5는 도 2의 페이지 정보 검출 회로를 설명하기 위한 회로도이다.
도 5를 참조하면, 페이지 정보 검출 회로는 레지스터 회로(171) 및 페이지 스테이터스 신호 생성 회로(172)를 포함하여 구성될 수 있다.
레지스터 회로(171)는 도 2의 페이지 버퍼 그룹(140)에 의해 리드된 페이지 정보 데이터 중 복수의 스테이터스 체크 데이터(DATA<7:1>)를 수신하고, 수신된 스테이터스 체크 데이터(DATA<7:1>)를 마이크로 클럭(MC_CK)에 응답하여 래치한다. 레지스터 회로(171)는 복수의 플립 플랍(F/F)으로 구성될 수 있으며, 복수의 플립 플랍(F/F) 각각은 스테이터스 체크 데이터(DATA<7:1>) 중 어느 하나를 저장할 수 있다. 레지스터 회로(171)는 저장된 스테이터스 체크 데이터(DATA<7:1>)를 출력 데이터 신호(PARA_FEATURE<7:1>)로 출력한다. 출력 데이터 신호(PARA_FEATURE<7:1>)는 페이지 스테이터스 신호 생성 회로(172) 및 도 2의 제어 회로(120)로 출력되며, 제어 회로(120)는 출력 데이터 신호(PARA_FEATURE<7:1>)에 따라 해당 페이지가 프로그램 완료된 페이지인지 또는 SPO가 발생한 페이지인지를 판별할 수 있다.
페이지 스테이터스 신호 생성 회로(172)는 출력 데이터 신호(PARA_FEATURE<7:1>)에 응답하여 해당 페이지가 소거 페이지인지 또는 프로그램된 페이지인지를 판단하여 페이지 검출 신호(PAGE_Detcted)를 생성하여 출력한다.
페이지 스테이터스 신호 생성 회로(172)는 낸드 게이트(ND) 및 인버터(IV)를 포함하여 구성될 수 있다. 낸드 게이트(ND)는 복수의 출력 데이터 신호(PARA_FEATURE<7:1>)를 수신하여 이를 논리 연산하여 출력하고, 인버터(IV)는 낸드 게이트(ND)의 출력 신호를 반전시켜 검출 신호(PAGE_Detcted)로 출력한다. 예를 들어, 페이지 스테이터스 신호 생성 회로(172)는 복수의 출력 데이터 신호(PARA_FEATURE<7:1>)가 모두 "1" 값을 가질 경우 해당 페이지가 소거 페이지임을 나타내는 "1" 값을 갖는 검출 신호(PAGE_Detcted)를 출력하고, 복수의 출력 데이터 신호(PARA_FEATURE<7:1>)가 모두 "0" 값을 가지거나 적어도 하나 이상의 "0" 값을 가질 경우 해당 페이지가 프로그램 완료된 페이지 또는 SPO가 발생된 페이지임을 나타내는 "0" 값을 갖는 검출 신호(PAGE_Detcted)를 출력한다.
도 6은 메모리 시스템의 쓰기 동작 시 도 2의 메모리 컨트롤러에서 반도체 메모리 장치로 전송되는 데이터 세트의 구성을 설명하기 위한 도면이다.
도 6을 참조하면, 데이터 세트는 페이지 정보 영역(Page Information area)과 데이터 영역(Data area)을 포함하여 구성될 수 있다.
페이지 정보 영역(Page Information area)은 프로세싱 유닛(1120)에 의해 생성될 수 있으며, 페이지 정보 데이터로 구성될 있다. 예를 들어 페이지 정보 영역(Page Information area)은 페이지의 기본 정보(Page Inform), 스테이터스 체크 데이터(PV7 내지 PV1), 해당 페이지의 이레이즈/프로그램 사이클 횟수 데이터(EW Cycle)를 포함하여 구성될 수 있다.
데이터 영역(Data area)은 스크램블러 및 ECC 블록(1150)에 의해 생성될 수 있으며, 유저 데이터(User data)와 CRC 코드(Cyclic Redundancy code; CRC) 및 ECC 패리티(ECC parity)를 포함하여 구성될 수 있다.
또한 데이터 영역(Data area)은 스크램블러 및 ECC 블록(1150)에 의해 스크램블되며, 페이지 정보 영역(Page Information area)은 프로세싱 유닛(1120)에 의해 생성되어 스크랩블되지 않는다.
도 7은 메모리 셀들의 프로그램 상태를 설명하기 위한 문턱 전압 분포도이다.
도 7을 참조하면, 트리플 레벨 셀(Triple Level Cell; TLC)은 소거 상태(PV0)와 복수의 프로그램 상태(PV1 내지 PV7)의 문턱 전압 분포를 갖는다. 복수의 프로그램 상태(PV1 내지 PV7)는 프로그램 동작 시 순차적으로 프로그램 동작이 수행될 수 있다.
따라서 도 6의 스테이터스 체크 데이터(PV7 내지 PV1) 각각은 도 7의 복수의 프로그램 상태(PV7 내지 PV1)에 각각 대응하는 데이터 값이며, 스테이터스 체크 데이터(PV7 내지 PV1)는 쓰기 동작 시 프로그램 상태에 대응하는 "0" 값으로 설정될 수 있다. 스테이터스 체크 데이터(PV7 내지 PV1)는 데이터 영역(Data area)에 포함되는 유저 데이터(User data)가 선택된 페이지에 프로그램될 때 함께 프로그램된다. 예를 들어, 유저 데이터(User data) 중 PV1에 해당하는 데이터가 프로그램될 때 스테이터스 체크 데이터(PV1)가 프로그램되고, 유저 데이터(User data) 중 PV2에 해당하는 데이터가 프로그램될 때 스테이터스 체크 데이터(PV2)가 프로그램되고, 유저 데이터(User data) 중 PV7에 해당하는 데이터가 프로그램될 때 스테이터스 체크 데이터(PV7)가 프로그램된다. 따라서 프로그램 완료된 페이지의 스테이터스 체크 데이터 값은 프로그램 수행 여부 및 프로그램 동작 중 SPO가 발생 여부를 나타낼 수 있다. 예를 들어 선택된 페이지의 리드 동작 결과 리드된 스테이터스 체크 데이터가 모두 "0" 값을 가질 경우 프로그램 완료된 페이지로 판단되고, 모두 "1" 값을 가질 경우 프로그램 동작이 수행되지 않은 소거 페이지로 판단된다. 또한 "0" 값과 "1" 값이 혼재되어 있을 경우 프로그램 도중 SPO가 발생한 페이지이며, 리드된 스테이터스 데이터 값에 따라 SPO 발생 시점도 유추가능하다.
도 8은 도 3에 도시된 메모리 블록에서 페이지 정보가 저장되는 영역을 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 블록(예를 들어 MB1)은 제1 블록 영역(B0)과 제2 블록 영역(B1)으로 구분될 수 있으며, 제1 블록 영역(B0)과 제2 블록 영역(B1)은 메모리 블록에 포함된 복수의 페이지들 각각을 절반으로 나누어 구분할 수 있다.
제1 블록 영역(B0)과 제2 블록 영역(B1)은 하프 페이지 센싱(Half page sensing) 방식의 리드 동작 시 일부 블록 영역(예를 들어 B0)만이 선택되어 리드 동작을 수행할 수 있다.
또한 하프 페이지 센싱(Half page sensing) 방식의 리드 동작 시 선택되는 제1 블록 영역(B0)의 일부 영역을 스테이터스 셀 영역(Status Cell Area)으로 정의하고, 스테이터스 셀 영역(Status Cell Area)에는 각 페이지에 대응하는 도 6의 스테이터스 체크 데이터(PV1 내지 PV7)가 프로그램될 수 있다. 또한 스테이터스 체크 데이터(PV1 내지 PV7) 각각은 컬럼 어드레스(Col 1 내지 Col 7)가 지정되어 해당 컬럼 어드레스에 대응하는 스테이터스 셀 영역(Status Cell Area)에 포함되는 메모리 셀들에 저장될 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 순서도이다.
도 10은 페이지 정보에 포함되는 복수의 프로그램 상태에 대응하는 데이터 값을 설명하기 위한 도면이다.
도 11은 페이지 상태에 따른 페이지 정보 값을 설명하기 위한 도면이다.
도 1 내지 도 11을 참조하여, 본 발명의 실시 예에 따른 메모리 시스템의 동작을 설명하면 다음과 같다.
메모리 시스템(1000)에 파워가 공급되어 메모리 시스템이 부팅되면(S910), 프로세싱 유닛(1120)은 반도체 메모리 장치(100)가 소거 페이지 또는 SPO 발생 페이지를 검색하도록 제어하기 위한 커맨드를 생성하여 큐잉시킨다(S920).
반도체 메모리 장치(100)는 메모리 컨트롤러(1100)에서 출력되는 커맨드(CMD)에 응답하여 소거 페이지 검색 동작을 수행한다(S930).
제어 회로(120)는 소거 페이지 검색 동작 시 바이너리 서치 알고리즘에 따라 선택된 메모리 블록(예를 들어 MB1)에 포함된 복수의 페이지들의 리드 동작을 수행하도록 전압 공급 회로(130) 및 페이지 버퍼 그룹(140)를 제어한다.
예를 들어 전압 공급 회로(130)는 리드 전압을 생성하여 선택된 메모리 블록의 선택된 페이지와 연결된 워드라인에 인가하고, 페이지 버퍼 그룹(140)은 비트라인들(BL1~BLk)의 전압을 센싱하여 선택된 페이지의 센싱 동작을 수행한다(S940).
이때 페이지 버퍼 그룹(140)은 하프 페이지 센싱(Half page sensing) 방식을 이용하여 메모리 블록(MB1) 중 스테이터스 셀 영역(Status Cell Area)이 포함된 제1 블록 영역(B0)에 대한 리드 동작을 수행할 수 있다. 이로 인하여 페이지 전체를 리드하는 것보다 리드 동작의 전류 소모가 감소하고 리드 동작 속도가 개선될 수 있다.
이후, 페이지 정보 검출 회로(170)는 페이지 버퍼 그룹(140)에 저장된 선택된 페이지의 리드된 데이터들 중 선택된 페이지의 스테이터스 셀 영역(Status Cell Area)에서 리드된 스테이터스 체크 데이터(DATA<7:1>)를 수신하여 해당 페이지의 스테이터스를 검출한다(S950).
도 10 및 도 11과 같이 메모리 시스템(1000)의 쓰기 동작 시 프로세싱 유닛(1120)에 의해 생성된 스테이터스 체크 데이터(PV7 내지 PV1)는 "0" 값으로 초기 설정되어 프로그램된다. 따라서, 정상적으로 프로그램 완료된 페이지의 리드된 스테이터스 체크 데이터(DATA<7:1>)는 모두 "0" 값을 가지며, 프로그램 동작이 수행되지않은 페이지의 경우 스테이터스 셀 영역(Status Cell Area)의 메모리 셀들은 소거 셀 상태이므로 리드된 스테이터스 체크 데이터(DATA<7:1>)는 모두 "1" 값을 가진다. 반면 프로그램 동작 중 SPO가 발생된 페이지의 리드된 스테이터스 체크 데이터(DATA<7:1>)는 "0" 값과 "1" 값이 혼재할 수 있다. 예를 들어 PV4에 대응하는 프로그램 동작 도중 SPO가 발생한 경우 PV1, PV2, 및 PV3에 대응하는 스테이터스 체크 데이터 값은 "0"을 가지며, PV4, PV5, PV6, 및 PV7에 대응하는 스테이터스 체크 데이터 값은 "1"을 가진다.
페이지 정보 검출 회로(170)는 수신된 스테이터스 체크 데이터(DATA<7:1>)에 따라 출력 데이터 신호(PARA_FEATURE<7:1>) 및 페이지 검출 신호(PAGE_Detcted)를 생성하여 제어 회로(120)로 출력하고, 제어 회로(120)는 페이지 검출 신호(PAGE_Detcted)에 응답하여 해당 페이지가 프로그램 완료 페이지인지 또는 소거 페이지인지를 판단하고, 프로그램 완료 페이지일 경우 출력 데이터 신호(PARA_FEATURE<7:1>)에 따라 해당 페이지가 SPO 발생 페이지인지 정상적으로 프로그램 동작이 완료된 페이지인지를 판단한다(S960).
상술한 판단 결과, 해당 페이지가 정상적으로 프로그램 동작이 완료된 페이지로 판단될 경우, 상술한 단계 S930로 복귀하여 바이너리 서치 방식에 따라 새로운 페이지를 선택한 후 소거 페이지 검색 동작 부터 재수행한다.
상술한 판단 결과, 해당 페이지가 SPO 발생 페이지이거나 소거 페이지일 경우, 제어 회로(120)는 해당 페이지에 대한 판별 정보를 저장하거나, 메모리 컨트롤러(1100)로 판별 정보를 출력하여 업데이트시킨다(S970).
메모리 컨트롤러(1100)는 반도체 메모리 장치(100)로부터 소거 페이지 정보 또는 SPO 발생 페이지 정보를 수신한다. 메모리 컨트롤러(1100)는 소거 페이지 정보를 이용하여 반도체 메모리 장치(100)의 프로그램 동작시 검색된 소거 페이지부터 프로그램 동작이 수행되도록 제어하고, SPO 발생 페이지 정보를 이용하여 SPO 발생 페이지에 대한 리커버리 동작을 수행하도록 반도체 메모리 장치를 제어할 수 있다.
상술한 바와 같이 본원 발명은 반도체 메모리 장치의 쓰기 동작 시 데이터 세트의 페이지 정보 영역에 스테이터스 체크 데이터를 추가로 구성하고, 소거 페이지 검출 동작 시 스테이터스 셀 영역에 저장된 데이터만을 이용하여 선택된 페이지의 스테이터스를 판단함으로써 동작 속도를 개선할 수 있다.
도 12는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(Memory System; 2000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 교신 장치로 구현될 수 있다. 메모리 시스템(2000)은 반도체 메모리 장치(100)와 상기 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(1100)를 포함할 수 있다. 메모리 컨트롤러(1100)는 프로세서(Processor; 2100)의 제어에 따라 반도체 메모리 장치(100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 이레이즈(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
반도체 메모리 장치(100)에 프로그램된 데이터는 메모리 컨트롤러(1100)의 제어에 따라 디스플레이(Display; 2200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 2300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(2300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(2100)는 무선 송수신기(2300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1100) 또는 디스플레이(2200)로 전송할 수 있다. 메모리 컨트롤러(1100)는 프로세서(2100)에 의하여 처리(process)된 신호를 반도체 메모리 장치(100)에 프로그램할 수 있다. 또한, 무선 송수신기(2300)는 프로세서(2100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 2400)는 프로세서(2100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(2100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(2100)는 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(2300)로부터 출력된 데이터, 또는 입력 장치(2400)로부터 출력된 데이터가 디스플레이(2200)를 통하여 출력될 수 있도록 디스플레이(2200)의 동작을 제어할 수 있다.
실시 예에 따라, 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(1100)는 프로세서(2100)의 일부로서 구현될 수 있고 또한 프로세서(2100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1100)는 도 1에 도시된 메모리 컨트롤러(1100)의 예시를 통해 구현될 수 있다.
도 13은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(Memory System; 3000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(3000)은 반도체 메모리 장치(100)와 반도체 메모리 장치(100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(1100)를 포함할 수 있다.
프로세서(Processor; 3100)는 입력 장치(Input Device; 3200)를 통하여 입력된 데이터에 따라 반도체 메모리 장치(100)에 저장된 데이터를 디스플레이(Display; 3300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(3200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(3100)는 메모리 시스템(3000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1100)의 동작을 제어할 수 있다. 실시 예에 따라 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(1100)는 프로세서(3100)의 일부로서 구현되거나, 프로세서(3100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1100)는 도 2에 도시된 메모리 컨트롤러(1100)의 예시를 통해 구현될 수 있다.
도 14는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(4000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(4000)은 반도체 메모리 장치(100)와 상기 반도체 메모리 장치(100)의 데이터 처리 동작, 예컨대 프로그램 동작, 이레이즈 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1100)를 포함한다.
메모리 시스템(4000)의 이미지 센서(Image Sensor; 4200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 4100) 또는 메모리 컨트롤러(1100)로 전송될 수 있다. 프로세서(4100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 4300)를 통하여 출력되거나 메모리 컨트롤러(1100)를 통하여 반도체 메모리 장치(100)에 저장될 수 있다. 또한, 반도체 메모리 장치(100)에 저장된 데이터는 프로세서(4100) 또는 메모리 컨트롤러(1100)의 제어에 따라 디스플레이(4300)를 통하여 출력될 수 있다.
실시 예에 따라 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(1100)는 프로세서(4100)의 일부로서 구현되거나 프로세서(4100)와 별개의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1100)는 도 1에 도시된 메모리 컨트롤러(1100)의 예시를 통해 구현될 수 있다.
도 15는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(6000)은 반도체 메모리 장치(100), 메모리 컨트롤러(1100) 및 카드 인터페이스(Card Interface; 6100)를 포함할 수 있다.
메모리 컨트롤러(1100)는 반도체 메모리 장치(100)와 카드 인터페이스(6100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(6100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한 메모리 컨트롤러(1100)는 도 1에 도시된 메모리 컨트롤러(1100)의 예시를 통해 구현될 수 있다.
카드 인터페이스(6100)는 호스트(HOST; 5000)의 프로토콜에 따라 호스트(5000)와 메모리 컨트롤러(1100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(6100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(5000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(6000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(5000)의 호스트 인터페이스(5200)와 접속될 때, 호스트 인터페이스(5200)는 마이크로프로세서(Microprocessor; 5100)의 제어에 따라 카드 인터페이스(6100)와 메모리 컨트롤러(1100)를 통하여 반도체 메모리 장치(100)와 데이터 교신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
1000 : 메모리 시스템
1100 : 메모리 컨트롤러
1110 : 램
1120 : 프로세싱 유닛
1130 : 호스트 인터페이스
1140 : 메모리 인터페이스
1150 : 스크램블러 및 ECC 블록
100 : 반도체 메모리 장치
110 : 메모리 셀 어레이
111 : 블록 정보 저장 블록
120 : 제어 회로
130 : 전압 공급 회로
140 : 페이지 버퍼 그룹
150 : 컬럼 디코더
160 : 입출력 회로
170 : 페이지 정보 검출 회로

Claims (20)

  1. 메모리 블록을 포함하는 반도체 메모리 장치; 및
    쓰기 동작 시 호스트로부터 수신된 데이터를 스크램블 및 디코딩하여 프로그램 데이터를 생성하고, 상기 프로그램 데이터와 페이지 정보 데이터를 이용하여 적어도 하나 이상의 데이터 세트들을 생성하고, 상기 적어도 하나 이상의 데이터 세트들을 상기 반도체 메모리 장치로 출력하기 위한 메모리 컨트롤러를 포함하며,
    상기 반도체 메모리 장치는 상기 쓰기 동작 시 상기 컨트롤러로부터 수신되는 상기 적어도 하나 이상의 데이터 세트들을 상기 메모리 블록에 포함된 복수의 페이지들에 프로그램하며, 부팅 동작 시 상기 복수의 페이지들 각각에 저장된 페이지 정보 데이터를 독출하여 상기 복수의 페이지들 중 소거 페이지 또는 SPO(Sudden power off) 발생 페이지를 검출하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 페이지 정보 데이터는 해당 데이터 세트가 저장될 페이지의 기본 정보, 이레이즈/프로그램 사이클 횟수, 및 상기 해당 페이지의 프로그램 스테이터스를 판단하기 위한 스테이터스 체크 데이터를 포함하는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 스테이터스 체크 데이터는 상기 프로그램 데이터가 상기 복수의 페이지들에 포함된 메모리 셀들에 프로그램될 복수의 프로그램 상태에 각각 대응하는 데이터 값이며, 상기 메모리 셀들의 프로그램 셀 상태에 대응하는 제1 데이터 값으로 설정되는 메모리 시스템.
  4. 제 2 항에 있어서,
    상기 메모리 블록은 제1 블록 영역 및 제2 블록 영역을 포함하며, 상기 제1 블록 영역은 스테이터스 셀 영역을 포함하는 메모리 시스템.
  5. 제 4 항에 있어서,
    상기 반도체 메모리 장치는 상기 부팅 동작 시 상기 복수의 페이지들을 리드할 때 하프 센싱 방식으로 상기 메모리 블록 중 상기 제1 블록 영역만을 리드하는 메모리 시스템.
  6. 제 2 항에 있어서,
    상기 반도체 메모리 장치는 상기 쓰기 동작 시 상기 스테이터스 체크 데이터를 상기 스테이터스 셀 영역에 프로그램하는 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 스테이터스 체크 데이터의 컬럼 어드레스는 상기 스테이터스 셀 영역에 고정되어 있는 메모리 시스템.
  8. 제 1 항에 있어서,
    상기 반도체 메모리 장치는 상기 부팅 동작 시 상기 메모리 블록의 상기 복수의 페이지들을 바이너리 서치 알고리즘 방식으로 리드하여 상기 소거 페이지 또는 상기 SPO 발생 페이지를 검출하는 메모리 시스템.
  9. 제 2 항에 있어서,
    상기 반도체 메모리 장치는 상기 부팅 동작 시 리드된 상기 스테이터스 체크 데이터가 모두 상기 프로그램 셀 상태에 대응하는 데이터일 경우 해당 페이지는 프로그램 완료된 페이지로 판단하고, 상기 스테이터스 체크 데이터가 모두 소거 셀 상태에 대응하는 데이터일 경우 해당 페이지는 상기 소거 페이지로 판단하고, 상기 스테이터스 체크 데이터가 상기 프로그램 셀 상태에 대응하는 데이터와 상기 소거 셀 상태에 대응하는 데이터가 혼재할 경우 상기 SPO 발생 페이지로 판단하는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 반도체 메모리 장치는 스테이터스 셀 영역을 포함하는 메모리 블록;
    상기 메모리 블록의 비트라인들과 연결되어, 상기 스테이터스 셀 영역에 프로그램된 스테이터스 체크 데이터를 리드하기 위한 페이지 버퍼 그룹;
    리드된 상기 스테이터스 체크 데이터에 응답하여 출력 데이터 신호를 생성하고, 상기 출력 데이터 신호에 따라 해당 페이지의 상태를 판단하기 위한 페이지 정보 검출 신호를 생성하여 출력하기 위한 페이지 검출 회로; 및
    상기 페이지 정보 검출 신호에 따라 상기 해당 페이지가 상기 소거 페이지인지를 판단하고, 상기 해당 페이지가 상기 소거 페이지가 아니라고 판단될 경우 상기 출력 데이터 신호에 따라 상기 해당 페이지가 상기 프로그램 완료된 페이지인지 또는 상기 SPO 발생 페이지인지를 판단하는 제어 회로를 포함하는 메모리 시스템.
  11. 제 10 항에 있어서,
    클럭 신호에 응답하여 상기 페이지 정보 검출 회로는 상기 스테이터스 체크 데이터를 순차적으로 임시 저장하고, 저장된 상기 스테이터스 체크 데이터에 따라 상기 출력 데이터 신호들을 생성하여 출력하는 레지스터 회로 및 상기 출력 데이터 신호들을 논리 조합하여 상기 페이지 검출 신호를 생성하여 출력하기 위한 페이지 스테이터스 신호 생성 회로를 포함하는 메모리 시스템.
  12. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 호스트로부터 수신된 데이터를 스트램블 및 디코딩하여 상기 프로그램 데이터를 생성하기 위한 스크램블러 및 ECC 블록; 및
    상기 프로그램 데이터에 상기 페이지 정보 데이터를 추가하여 상기 적어도 하나 이상의 데이터 세트들을 생성하기 위한 프로세싱 유닛을 포함하는 메모리 시스템.
  13. 부팅 동작 시 소거 페이지 검색 동작을 제어하기 위한 커맨드를 큐잉시키는 단계; 및
    상기 커맨드에 응답하여 복수의 페이지들에 대한 소거 페이지 검색 동작을 수행하는 단계를 포함하며,
    상기 소거 페이지 검색 동작은 상기 복수의 페이지들 중 선택된 페이지에 저장된 스테이터스 체크 데이터를 리드하는 단계; 및
    상기 스테이터스 체크 데이터에 따라 상기 선택된 페이지의 스테이터스 정보를 판단하여 상기 선택된 페이지가 프로그램 완료된 페이지인지, 소거 페이지인지 또는 SPO가 발생한 페이지인지를 판단하는 단계를 포함하는 메모리 시스템의 동작 방법.
  14. 제 13 항에 있어서,
    쓰기 동작 시 호스트로부터 수신된 데이터를 스크램블 및 디코딩하여 프로그램 데이터를 생성하고, 상기 프로그램 데이터와 상기 스테이터스 체트 데이터를 이용하여 적어도 하나 이상의 데이터 세트들을 생성하는 단계; 및
    상기 하나 이상의 데이터 세트들을 상기 복수의 페이지들에 프로그램하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  15. 제 14 항에 있어서,
    상기 스테이터스 체크 데이터는 상기 프로그램 데이터가 상기 복수의 페이지들에 포함된 메모리 셀들에 프로그램될 복수의 프로그램 상태에 각각 대응하는 데이터 값이며, 상기 메모리 셀들의 프로그램 셀 상태에 대응하는 제1 데이터 값으로 설정되는 메모리 시스템의 동작 방법.
  16. 제 14 항에 있어서,
    상기 스테이터스 체크 데이터가 모두 상기 프로그램 셀 상태에 대응하는 데이터일 경우 해당 페이지는 프로그램 완료된 페이지로 판단하고, 상기 스테이터스 체크 데이터가 모두 소거 셀 상태에 대응하는 데이터일 경우 해당 페이지는 상기 소거 페이지로 판단하고, 상기 스테이터스 체크 데이터가 상기 프로그램 셀 상태에 대응하는 데이터와 상기 소거 셀 상태에 대응하는 데이터가 혼재할 경우 상기 SPO 발생 페이지로 판단하는 메모리 시스템의 동작 방법.
  17. 제 13 항에 있어서,
    상기 스테이터스 체크 데이터는 상기 복수의 페이지들을 포함하는 메모리 블록 중 스테이터스 체크 셀 영역에 저장되는 메모리 시스템의 동작 방법.
  18. 제 17 항에 있어서,
    상기 스테이터스 체크 데이터를 리드하는 단계는 하프 페이지 센싱 방식을 이용하여 상기 메모리 블록 중 상기 스테이터스 체크 셀 영역을 리드하는 메모리 시스템의 동작 방법.
  19. 제 13 항에 있어서,
    상기 소거 페이지 검색 동작은 바이너리 서치 알고리즘 방식으로 수행되는 메모리 시스템의 동작 방법.
  20. 제 13 항에 있어서,
    상기 스테이터스 체크 데이터가 모두 프로그램 셀에 대응하는 데이터일 경우 해당 페이지는 프로그램 완료된 페이지로 판단하고, 상기 스테이터스 체크 데이터가 모두 소거 셀에 대응하는 데이터일 경우 해당 페이지는 상기 소거 페이지로 판단하고, 상기 스테이터스 체크 데이터가 상기 프로그램 셀에 대응하는 데이터와 소거 셀에 대응하는 데이터가 혼재할 경우 상기 SPO 발생 페이지로 판단하는 메모리 시스템의 동작 방법.





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