KR20190059053A - 메모리 시스템 및 그것의 동작 방법 - Google Patents

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Abstract

본 기술은 메모리 시스템 및 이의 동작 방법에 관한 것으로, 메모리 시스템은 복수의 맵 세그먼트들을 포함하는 어드레스 맵핑 데이블이 저장되는 반도체 메모리 장치, 및 리드 동작 시 상기 복수의 맵 세그먼트들 중 선택된 적어도 하나 이상의 맵 세그먼트들을 로딩하여 저장하기 위한 컨트롤러를 포함하며, 상기 컨트롤러는 상기 적어도 하나 이상의 맵 세그먼트들을 압축하여 압축된 맵 세그먼트들 및 상기 압축된 맵 세그먼트들에 대응하는 복수의 메타 데이터를 생성하는 압축 엔진과, 상기 압축된 맵 세그먼트들 및 상기 복수의 메타 데이터를 저장하기 위한 맵 데이터 로딩 버퍼, 및 상기 복수의 메타 데이터를 이용하여 상기 압축된 맵 세그먼트들을 램에 저장하기 위한 프로세싱 유닛을 포함한다.

Description

메모리 시스템 및 그것의 동작 방법{Memory system and operating method thereof}
본 발명은 메모리 시스템 및 그것의 동작 방법에 관한 것으로, 보다 구체적으로는 맵 데이터를 관리하는 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시예는 효율적인 맵 데이터를 관리할 수 있는 메모리 시스템 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 맵 세그먼트들을 포함하는 어드레스 맵핑 데이블이 저장되는 반도체 메모리 장치, 및 리드 동작 시 상기 복수의 맵 세그먼트들 중 선택된 적어도 하나 이상의 맵 세그먼트들을 로딩하여 저장하기 위한 컨트롤러를 포함하며, 상기 컨트롤러는 상기 적어도 하나 이상의 맵 세그먼트들을 압축하여 압축된 맵 세그먼트들 및 상기 압축된 맵 세그먼트들에 대응하는 복수의 메타 데이터를 생성하는 압축 엔진과, 상기 압축된 맵 세그먼트들 및 상기 복수의 메타 데이터를 저장하기 위한 맵 데이터 로딩 버퍼, 및 상기 복수의 메타 데이터를 이용하여 상기 압축된 맵 세그먼트들을 램에 저장하기 위한 프로세싱 유닛을 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 맵 세그먼트들을 포함하는 어드레스 맵핑 테이블이 저장되는 반도체 메모리 장치, 및 리드 동작 시 상기 복수의 맵 세그먼트들 중 선택된 적어도 하나 이상의 맵 세그먼트들을 압축 동작을 통해 압축된 맵 세그먼트들 및 상기 압축 동작 시 얻어진 복수의 메타 데이터들을 맵 데이터 로딩 버퍼에 저장하도록 제어하기 위한 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 복수의 맵 세그먼트들이 저장된 반도체 메모리 장치 및 압축 엔진, 맵 데이터 로딩 버퍼, 램, 및 프로세싱 유닛을 포함하는 컨트롤러를 포함하는 메모리 시스템이 제공되는 단계와, 상기 반도체 메모리 장치에 저장된 복수의 맵 세그먼트들을 로딩하는 단계와, 상기 압축 엔진에 의해 로딩된 상기 복수의 맵 세그먼트들을 압축하여 압축된 맵 세그먼트들 및 상기 압축된 맵 세그먼트들 각각에 대응하는 메타 데이터들을 생성하여 상기 맵 데이터 로딩 버퍼에 저장하는 단계, 및 상기 프로세싱 유닛에 의해 상기 메타 데이터들에 따라 상기 램의 공간을 할당하여 할당된 공간에 상기 압축된 맵 세그먼트들을 복사하여 저장하는 단계를 포함한다.
본 기술에 따르면, 메모리 시스템의 동작 중 맵 데이터를 압축하여 얻어진 메타 데이터를 맵 데이터 로딩 버퍼를 이용하여 관리함으로써, 효율적으로 맵 데이터를 관리할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 맵 데이터 로딩 버퍼의 구성을 설명하기 위한 블록도이다.
도 3은 도 1에 도시된 어드레스 맵핑 테이블의 구성을 설명하기 위한 도면이다.
도 4는 도 1에 도시된 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 5는 도 4의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 6은 도 5에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 순서도이다.
도 8은 도 1의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 컨트롤러(1100)의 제어에 따라 읽기, 쓰기, 소거, 그리고 배경(background) 동작 등을 수행한다. 반도체 메모리 장치(100)는 복수의 메모리 블록들을 포함하며, 복수의 메모리 블록들 중 적어도 하나 이상의 메모리 블록들은 어드레스 맵핑 테이블이 저장되는 시스템 블록(AMT)으로 정의될 수 있다. 어드레스 맵핑 테이블은 호스트로부터 수신되는 논리 블록 어드레스(logical block address, LBA) 및 논리 블록 어드레스(LBA)에 대응하는 물리 블록 어드레스(physical block address, PBA)가 맵핑되어 저장된 형태일 수 있다. 또한 반도체 메모리 장치(100)의 복수의 메모리 블록들은 데이터들을 프로그램 동작을 수행하여 저장할 수 있으며, 저장된 데이터들은 리드 동작을 수행하여 컨트롤러로 출력할 수 있다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 프로세싱 유닛(1110), 압축 엔진(1120), 압축 해제 엔진(1130), 맵 데이터 로딩 버퍼(1140), 램(1150), 호스트 인터 페이스(1160), 에러 정정블록(1170), 및 메모리 인터페이스(1180)를 포함한다.
프로세싱 유닛(1110)은 컨트롤러(1100)의 제반 동작을 제어하며, 반도체 메모리 장치(100)의 프로그램 동작, 리드 동작, 또는 소거 동작을 제어할 수 있다. 프로세싱 유닛(1110)은 램(1150)에 저장된 펌웨어(firmware)에 따라 동작할 수 있다.
압축 엔진(1120)은 프로세싱 유닛(1110)의 제어에 의해 반도체 메모리 장치(100)의 시스템 블록(AMT)에 저장된 맵 세그먼트들을 리드하여 압축하고, 압축된 맵 세그먼트들 및 압축 동작시 얻어진 압축된 맵 세그먼트들의 사이즈 정보를 포함하는 메타(Meta) 데이터를 출력하도록 구성될 수 있다. 압축된 맵 세그먼트들 및 메타(Meta) 데이터는 맵 데이터 로딩 버퍼(1140)에 저장될 수 있다. 압축 엔진(1120)은 압축 동작의 효율을 증대시키기 위하여 복수의 맵 세그먼트들을 복수의 사이즈로 압축할 수 있다. 압축 엔진(1120)은 복수의 맵 세그먼트들을 서로 상이한 사이즈로 압축할 수 있으며, 예를 들어 압축 사이즈가 1K, 512Byte, 256Byte, 128Byte, 64Byte, 32Byte, 및 16Byte 등 복수의 사이즈를 갖도록 압축할 수 있다.
압축 해제 엔진(1130)은 램(1150)에 캐싱된 맵 세그먼트들 중 압축된 맵 세그먼트에 대한 압축 해제를 수행하도록 구성될 수 있다. 프로세싱 유닛(1110)은 압축 해제된 맵 데이터를 참조하여 호스트 장치로부터 수신된 리드할 어드레스에 저장된 데이터를 독출하도록 반도체 메모리 장치(100)의 동작을 제어할 수 있다.
맵 데이터 로딩 버퍼(1140)는 압축 엔진(1120)에서 출력되는 압축된 맵 세그먼트들 및 메타(Meta) 데이터를 저장한다. 프로세싱 유닛(1110)은 맵 데이터 로딩 버퍼(1140)에 저장된 메타(Meta) 데이터를 이용하여 맵 데이터 로딩 버퍼(1140)에 저장된 압축된 맵 세그먼트들을 램(1150)에 복사하여 저장시킨다.
램(1150)은 펌웨어(firmware)가 저장되며, 프로세싱 유닛(1110)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리로써 이용될 수 있다. 펌웨어(firmware)에는 제반 동작을 수행하기 위한 알고리즘이 포함될 수 있다. 또한 램(1150)은 맵 데이터 로딩 버퍼(1140)에 저장된 압축된 맵 세그먼트들이 복사되어 저장될 수 있다. 램(1150)은 압축된 맵 세그먼트들을 저장하기 위한 맵 캐시 버퍼를 포함하여 구성될 수 있다. 또한 램(1150)은 압축 해제 엔진(1130)에 의해 압축 해제된 맵 세그먼트들을 저장할 수 있다.
호스트 인터페이스(1160)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
에러 정정 블록(1170)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 예를 들어 에러 정정 블록(1170)은 검출된 에러의 비트 수와 최대 허용 ECC 비트 수를 비교하고, 검출된 에러의 비트 수가 비트 수 보다 작을 경우 검출된 에러를 정정한다.
메모리 인터페이스(1180)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 개선될 수 있다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
상술한 본원 발명의 실시 예에 따르면, 메모리 시스템(1000)은 호스트(Host)로부터 리드 요청이 수신된 경우, 반도체 메모리 장치(100)에 저장된 어드레스 맵핑 테이블의 맵 세그먼트들을 리드하여 압축하되, 압축된 맵 세그먼트들 및 압축 동작 시 얻어진 메타 데이터들을 맵 데이터 로딩 버퍼에 저장한다. 이 후, 프로세싱 유닛(1110)이 메타 데이터들을 이용하여 압축된 맵 세그먼트들을 램(1150)에 저장한다. 따라서, 프로세싱 유닛(1110)은 메타 데이터들을 저장하지 않으며, 이에 따른 메모리를 소비하지 않으며, 펌웨어를 간략히 설계할 수 있다.
도 2는 도 1에 도시된 맵 데이터 로딩 버퍼의 구성을 설명하기 위한 블록도이다.
도 2를 참조하면, 맵 데이터 로딩 버퍼(1140)는 메인 슬롯부(1141)와 서브 슬롯부(1142)를 포함하도록 구성될 수 있다.
메인 슬롯부(1141)는 도 1의 압축 엔진(1120)에서 출력되는 압축된 맵 세그먼트들을 저장할 수 있다. 메인 슬롯부(1141)는 복수의 메인 슬롯들(메인 슬롯1 내지 메인 슬롯n)을 포함하도록 구성될 수 있다. 복수의 메인 슬롯들(메인 슬롯1 내지 메인 슬롯n) 각각은 압축 엔진(1120)에서 출력되는 압축된 맵 세그먼트를 저장할 수 있다.
서브 슬롯부(1142)는 도 1의 압축 엔진(1120)의 압축 동작 시 얻어지는 압축된 맵 세그먼트들 각각의 메타 데이터들을 저장할 수 있다. 서브 슬롯부(1142)는 복수의 서브 슬롯들(서브 슬롯1 내지 서브 슬롯n)을 포함하도록 구성될 수 있으며, 복수의 서브 슬롯들(서브 슬롯1 내지 서브 슬롯n) 각각은 메인 슬롯부(1141)의 복수의 메인 슬롯들(메인 슬롯1 내지 메인 슬롯n)에 각각 대응할 수 있다. 복수의 서브 슬롯들(서브 슬롯1 내지 서브 슬롯n) 각각은 대응하는 복수의 메인 슬롯들(메인 슬롯1 내지 메인 슬롯n)에 저장된 압축된 맵 세그먼트에 대응하는 메타 데이터를 저장할 수 있다.
도 3은 도 1에 도시된 시스템 블록(AMT)에 저장되는 어드레스 맵핑 테이블의 구성을 설명하기 위한 도면이다.
도 3을 참조하면, 어드레스 맵핑 테이블은 복수의 맵 세그먼트들(S0~Sn)을 포함할 수 있다. 각 맵 세그먼트(S0~Sn)는 복수의 논리 블록 어드레스들(LBA0~LBAm) 및 각 논리 블록 어드레스(LBA0~LBAm)에 대응하는 복수의 물리 블록 어드레스들(PBA0~PBAm)을 포함할 수 있다. 하나의 논리 블록 어드레스(LBA)와 이에 맵핑된 하나의 물리 블록 어드레스(PBA)를 L2P 엔트리(logical to physical entry)라 하면, 각 맵 세그먼트(S0~Sn)는 m 개의 L2P 엔트리들을 포함할 수 있다.
어드레스 맵핑 테이블의 L2P 엔트리는 업데이트될 수 있다. 예를 들어, 어드레스 맵핑 테이블(AMT)에 저장된 L2P 엔트리는 호스트 장치로부터 프로그램 요청되는 프로그램 데이터 크기의 합이 기 설정된 크기가 될 때마다 업데이트되거나 또는, P2L(physical to logical) 엔트리가 저장되는 도 1의 램(1150)에 빈 공간이 없을 때마다 업데이트될 수 있으나, 어드레스 맵핑 테이블에 저장된 L2P 엔트리가 업데이트되는 시기가 특별히 이에 한정되는 것은 아니다.
도 4는 도 1에 도시된 반도체 메모리 장치(100)를 설명하기 위한 블록도이다.
도 4를 참조하면, 본 발명의 실시 예에 따른 반도체 메모리 장치(100)는 제1 내지 제m 메모리 블록들(MB1~MBm)을 포함하는 메모리 셀 어레이(110), 메모리 블록들(MB1~MBm)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작 및 리드 동작을 수행하도록 구성된 주변회로(PERI)를 포함한다. 주변회로(PERI)는 제어 회로(120), 전압 공급 회로(130), 페이지 버퍼 그룹(140), 컬럼 디코더(150) 및 입출력 회로(160)를 포함한다.
메모리 셀 어레이(110)에 포함된 제1 내지 제m 메모리 블록들(MB1~MBm) 중 적어도 하나의 메모리 블록(예를 들어 MB1)은 도 1의 시스템 블록(AMT)으로 정의될 수 있다. 시스템 블록(AMT)은 도 2에서 설명된 어드레스 맵핑 테이블이 저장될 수 있다. 또한 제2 내지 제m 메모리 블록들(MB2~MBm)은 노멀 메모리 블록들로 정의될 수 있으며, 노멀 메모리 블록들은 데이터들을 저장할 수 있다.
제어 회로(120)는 외부로부터 입출력 회로(160)를 통해 입력되는 커맨드(CMD)에 응답하여 프로그램 동작 또는 리드 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호(PBCON)를 출력한다. 또한, 제어 회로(120)는 입출력 회로(160)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.
전압 공급 회로(130)는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작 및 소거 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인, 워드라인들(WLs) 및 소스 셀렉트 라인을 포함하는 로컬 라인들로 공급한다. 이러한 전압 공급 회로(130)는 전압 생성 회로 및 로우 디코더를 포함한다.
전압 생성 회로는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작, 또는 소거 동작에 필요한 동작 전압들을 글로벌 라인들로 출력한다.
로우 디코더는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로에서 글로벌 라인들로 출력된 동작 전압들이 메모리 셀 어레이(110)에서 선택된 메모리 블록의 로컬 라인들로 전달될 수 있도록 글로벌 라인들과 로컬 라인들을 연결한다.
페이지 버퍼 그룹(140)은 비트라인들(BL1~BLk)을 통해 메모리 셀 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)은 제어 회로(120)의 PB 제어 신호(PBCON)에 응답하여 메모리 셀들에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BL1~BLk)을 선택적으로 프리차지하거나, 메모리 셀들로부터 데이터를 독출하기 위하여 비트라인들(BL1~BLk)의 전압을 센싱한다.
컬럼 디코더(150)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 컬럼 디코더(150)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.
입출력 회로(160)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(140)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 데이터를 컬럼 디코더(150)에 전달한다. 컬럼 디코더(150)는 입출력 회로(160)로부터 전달된 데이터를 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(160)는 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)로부터 컬럼 디코더(150)를 통해 전달된 데이터를 외부로 출력한다.
본 발명의 실시 예에 따른 반도체 메모리 장치(100)는 맵 세그먼트들의 리드 동작 시 시스템 블록(예를 들어 MB1)에 저장된 어드래스 맵핑 테이블의 맵 세그먼트들을 리드하여 도 1의 컨트롤러(1100)로 출력할 수 있다.
또한 시스템 블록(예를 들어 MB1)에 저장된 어드래스 맵핑 테이블은 업데이트될 수 있다.
도 5는 도 4의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 5를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 6을 참조하여 더 상세히 설명된다.
도 6은 도 5에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 6을 참조하면, 각 메모리 블록은 비트라인들(BL1~BLk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST1~STk)을 포함한다. 즉, 스트링들(ST1~STk)은 대응하는 비트 라인들(BL1~BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(ST1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C01~Cn1), 그리고 드레인이 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C01~Cn1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C01~Cn1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
메모리 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C01~C0k)이 하나의 물리적 페이지(PAGE0)를 구성한다. 이러한 페이지는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 순서도이다.
도 1 내지 도 7을 참조하여, 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하면 다음과 같다.
호스트(Host)로부터 리드 요청이 수신된다(S710). 호스트(Host)로부터 리드 요청이 수신될 때, 리드할 어드레스가 함께 수신될 수 있다.
프로세싱 유닛(1110)은 맵 세그먼트의 로딩이 필요한지 여부를 판단한다(S720). 프로세싱 유닛(1110)은 램(1150)을 스캔하여 호스트(Host)로부터 수신된 리드할 어드레스(즉, 논리 블록 어드레스)에 대응하는 L2P 엔트리가 포함된 맵 세그먼트가 맵 캐시 버퍼에 캐싱되어 있는지 여부를 확인하고, 리드할 어드레스에 대응하는 L2P 엔트리가 포함된 맵 세그먼트가 맵 캐시 버퍼에 캐싱되어 있으면 맵 세그먼트의 로딩이 필요하지 않은 것으로 판단하고(아니오), 리드할 어드레스에 대응하는 L2P 엔트리가 포함된 맵 세그먼트가 맵 캐시 버퍼에 캐싱되어 있지 않으면 반도체 메모리 장치(100)의 시스템 블록(AMT)으로부터 리드할 어드레스에 대응하는 L2P 엔트리가 포함된 맵 세그먼트의 로딩이 필요한 것으로 판단할 수 있다(예).
맵 세그먼트의 로딩이 필요하지 않은 것으로 판단되면(아니오) S780 단계가 진행될 수 있다. 맵 세그먼트의 로딩이 필요한 것으로 판단되면(예) S730 단계가 진행될 수 있다.
맵 세그먼트의 로딩이 필요한 것으로 판단되면(예), 프로세싱 유닛(1110)은 맵 데이터 로딩 버퍼(1150)의 메인 슬롯부(1141)의 빈 메인 슬롯을 선택한다(S730). 예를 들어 프로세싱 유닛(1110)은 메인 슬롯부(1141)에 포함된 복수의 메인 슬롯들(메인 슬롯1 내지 메인 슬롯n) 중 적어도 하나 이상의 빈(empty) 메인 슬롯을 선택한다.
프로세싱 유닛(1110)은 반도체 메모리 장치(100)를 제어하며, 시스템 블록(AMT)에 저장된 맵 세그먼트들을 로딩한다(S740). 이때 로딩되는 맵 세그먼트들은 호스트(Host)로부터 요청이 수신된 리드할 어드레스에 대응하는 L2P 엔트리가 포함된 맵 세그먼트 외에도 가능한 많은 맵 세그먼트들을 로딩할 수 있다.
압축 엔진(1120)은 반도체 메모리 장치(100)로부터 로딩된 맵 세그먼트들을 압축하여 압축된 맵 세그먼트들을 생성한다(S750). 압축 엔진(1120)을 이용한 압축 동작 시 압축된 맵 세그먼트들에 각각 대응하는 메타 데이터들도 함께 생성될 수 있다. 메타 데이터들은 각각 대응하는 압축된 맵 세그먼트들에 대한 압축 여부 및 압축 사이즈에 대한 정보를 포함할 수 있다.
압축 엔진(1120)에서 생성된 압축된 맵 세그먼트들 및 이에 대응하는 메타 데이터들은 맵 데이터 로딩 버퍼(1140)에 저장된다(S760). 예를 들어 메타 데이터들은 상술한 S730 단계에서 선택된 적어도 하나 이상의 빈 메인 슬롯들에 저장되고, 메타 데이터들은 선택된 적어도 하나 이상의 빈 메인 슬롯들에 대응하는 적어도 하나 이상의 서브 슬롯들에 저장될 수 있다.
프로세싱 유닛(1110)은 적어도 하나 이상의 서브 슬롯들에 저장된 메타 데이터들을 체크하여 적어도 하나 이상의 메인 슬롯들에 저장된 압축된 맵 세그먼트들을 램(1150)의 맵 캐시 버퍼로 복사하여 저장한다(S770). 이때 프로세싱 유닛(1110)은 메타 데이터들을 이용하여 메인 슬롯들에 저장된 압축된 맵 세그먼트들의 압축 사이즈에 따라 이에 대응하는 공간을 맵 캐시 버퍼에 할당하고, 할당된 공간에 압축된 맵 세그먼트들을 복사하여 저장할 수 있다.
프로세싱 유닛(1110)은 램(1150)의 맵 캐시 버퍼에 저장된 압축된 맵 세그먼트들 중 리드할 어드레스에 대응하는 L2P 엔트리가 포함된 맵 세그먼트에 대한 압축 해제 동작을 수행한다(S780). 이때 프로세싱 유닛(1110)은 L2P 엔트리가 포함된 맵 세그먼트에 대응하는 메타 데이터를 확인하여 맵 세그먼트의 압축 여부를 확인하고 압축되어 있지 않은 경우 맵 세그먼트를 압축 해제하지 않고 원본 그대로 사용할 수 있다. 압축 해제된 맵 세그먼트는 램(1150)에 저장될 수 있다.
프로세싱 유닛(1110)은 압축 해제된 맵 세그먼트의 L2P 엔트리들을 참조하여 리드할 어드레스 즉, 논리 어드레스에 대응하는 물리 어드레스를 확인하고 해당 물리 어드레스에 저장된 데이터를 리드하도록 반도체 메모리 장치(100)를 제어할 수 있다. 반도체 메모리 장치(100)는 리드 동작을 수행하여 리드된 데이터를 컨트롤러(1100)로 출력하고, 컨트롤러(1100)는 리드된 데이터를 호스트(Host)로 출력할 수 있다.
상술한 실시 예에서는 반도체 메모리 장치(100)에 저장된 맵 세그먼트들을 로딩하여 압축하는 경우를 일예로 설명하였으나, 이에 한정되지 아니하고 반도체 메모리 장치(100)의 복수의 메모리 블록들(MB2 내지 MBm)에 저장되는 데이터들을 로딩하여 압축할 경우에도 동일하게 적용 가능하다.
도 8은 도 1의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 8을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 8에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 1을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 9를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 9에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 9에서, 도 8을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 1을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 1 및 도 8을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000 : 메모리 시스템
1100 : 컨트롤러
1110 : 프로세싱 유닛
1120 : 압축 엔진
1130 : 압축 해제 엔진
1140 : 맵 데이터 로딩 버퍼
1150 : 램
100 : 반도체 메모리 장치
AMT : 시스템 블록
110 : 메모리 셀 어레이
111 : 블록 정보 저장 블록
120 : 제어 로직
130 : 전압 공급 회로
140 : 페이지 버퍼 그룹
150 : 컬럼 디코더
160 : 입출력 회로

Claims (18)

  1. 복수의 맵 세그먼트들을 포함하는 어드레스 맵핑 데이블이 저장되는 반도체 메모리 장치; 및
    리드 동작 시 상기 복수의 맵 세그먼트들 중 선택된 적어도 하나 이상의 맵 세그먼트들을 로딩하여 저장하기 위한 컨트롤러를 포함하며,
    상기 컨트롤러는 상기 적어도 하나 이상의 맵 세그먼트들을 압축하여 압축된 맵 세그먼트들 및 상기 압축된 맵 세그먼트들에 대응하는 복수의 메타 데이터를 생성하는 압축 엔진;
    상기 압축된 맵 세그먼트들 및 상기 복수의 메타 데이터를 저장하기 위한 맵 데이터 로딩 버퍼; 및
    상기 복수의 메타 데이터를 이용하여 상기 압축된 맵 세그먼트들을 램에 저장하기 위한 프로세싱 유닛을 포함하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 맵 데이터 로딩 버퍼는
    상기 압축된 맵 세그먼트들을 저장하기 위한 메인 슬롯부; 및
    상기 메타 데이터를 저장하기 위한 서브 슬롯부를 포함하는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 메인 슬롯부는 상기 압축된 맵 세그먼트들 각각을 저장하기 위한 다수의 메인 슬롯들을 포함하는 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 서브 슬롯부는 상기 다수의 메인 슬롯들에 대응하는 다수의 서브 슬롯들을 포함하고,
    상기 다수의 서브 슬롯들 각각에는 대응하는 메인 슬롯에 저장된 압축된 맵 세그먼트에 대응하는 메타 데이터가 저장되는 메모리 시스템.
  5. 제 4 항에 있어서,
    상기 메타 데이터는 대응하는 상기 압축된 맵 세그먼트의 압축 사이즈 정보를 포함하는 메모리 시스템.
  6. 제 1 항에 있어서,
    상기 컨트롤러는 상기 맵 데이터 로딩 버퍼에 저장된 상기 압축된 맵 세그먼트들을 저장하기 위한 램을 더 포함하며,
    상기 프로세싱 유닛은 상기 복수의 메타 데이터를 이용하여 상기 맵 데이터 로딩 버퍼에 저장된 상기 압축된 맵 세그먼트들의 압축 사이즈에 따라 이에 대응하는 공간을 상기 램에 할당하고, 상기 램의 할당된 공간에 상기 압축된 맵 세그먼트들을 복사하여 저장하는 메모리 시스템.
  7. 제 1 항에 있어서,
    상기 컨트롤러는 상기 램에 저장된 상기 압축된 맵 세그먼트들을 압축 해제하여 압축 해제된 맵 세그먼트들을 생성하기 위한 압축 해제 엔진을 더 포함하는 메모리 시스템.
  8. 제 7 항에 있어서,
    상기 프로세싱 유닛은 상기 램에 저장된 상기 압축된 맵 세그먼트들 중 리드할 어드레스에 대응하는 L2P 엔트리가 포함된 적어도 하나의 압축된 맵 세그먼트를 선택하여 압축 해제하도록 상기 압축 해제 엔진을 제어하는 메모리 시스템.
  9. 제 7 항에 있어서,
    상기 압축 해제된 맵 세그먼트들은 상기 램에 저장되는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 프로세싱 유닛은 상기 압축 해제된 맵 세그먼트들의 L2P 엔트리들을 참조하여 리드할 어드레스를 확인하고, 확인된 리드할 어드레스에 저장된 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하는 메모리 시스템.
  11. 복수의 맵 세그먼트들을 포함하는 어드레스 맵핑 테이블이 저장되는 반도체 메모리 장치; 및
    리드 동작 시 상기 복수의 맵 세그먼트들 중 선택된 적어도 하나 이상의 맵 세그먼트들을 압축 동작을 통해 압축된 맵 세그먼트들 및 상기 압축 동작 시 얻어진 복수의 메타 데이터들을 맵 데이터 로딩 버퍼에 저장하도록 제어하기 위한 컨트롤러를 포함하는 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 컨트롤러는 상기 선택된 적어도 하나 이상의 맵 세그먼트들을 압축하여 상기 압축된 맵 세그먼트들 및 상기 메타 데이터들을 생성하기 위한 압축 엔진;
    상기 압축된 맵 세그먼트들 및 상기 복수의 메타 데이터를 저장하기 위한 맵 데이터 로딩 버퍼;
    상기 맵 데이터 로딩 버퍼에 저장된 상기 압축된 맵 세그먼트들이 복사되어 저장되는 램; 및
    상기 복수의 메타 데이터를 이용하여 상기 램의 공간을 할당하고, 상기 램의 할당된 공간에 상기 압축된 맵 세그먼트들을 복사하여 저장하기 위한 프로세싱 유닛을 포함하는 메모리 시스템.
  13. 제 11 항에 있어서,
    상기 맵 데이터 로딩 버퍼는
    상기 압축된 맵 세그먼트들을 저장하기 위한 메인 슬롯부; 및
    상기 메타 데이터를 저장하기 위한 서브 슬롯부를 포함하는 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 메인 슬롯부는 상기 압축된 맵 세그먼트들 각각을 저장하기 위한 다수의 메인 슬롯들을 포함하는 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 서브 슬롯부는 상기 다수의 메인 슬롯들에 대응하는 다수의 서브 슬롯들을 포함하고,
    상기 다수의 서브 슬롯들 각각에는 대응하는 메인 슬롯에 저장된 압축된 맵 세그먼트에 대응하는 메타 데이터가 저장되는 메모리 시스템.
  16. 제 15 항에 있어서,
    상기 메타 데이터는 대응하는 상기 압축된 맵 세그먼트의 압축 사이즈 정보를 포함하는 메모리 시스템.
  17. 복수의 맵 세그먼트들이 저장된 반도체 메모리 장치 및 압축 엔진, 맵 데이터 로딩 버퍼, 램, 및 프로세싱 유닛을 포함하는 컨트롤러를 포함하는 메모리 시스템이 제공되는 단계;
    상기 반도체 메모리 장치에 저장된 복수의 맵 세그먼트들을 로딩하는 단계;
    상기 압축 엔진에 의해 로딩된 상기 복수의 맵 세그먼트들을 압축하여 압축된 맵 세그먼트들 및 상기 압축된 맵 세그먼트들 각각에 대응하는 메타 데이터들을 생성하여 상기 맵 데이터 로딩 버퍼에 저장하는 단계; 및
    상기 프로세싱 유닛에 의해 상기 메타 데이터들에 따라 상기 램의 공간을 할당하여 할당된 공간에 상기 압축된 맵 세그먼트들을 복사하여 저장하는 단계를 포함하는 메모리 시스템의 동작 방법.
  18. 제 17 항에 있어서,
    상기 메타 데이터들은 상기 압축된 맵 세그먼트들의 압축 사이즈 정보를 포함하는 메모리 시스템의 동작 방법.
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