KR102627873B1 - 메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법 Download PDF

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Abstract

본 기술은 메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법에 관한 것으로, 메모리 시스템은 리드 동작시 상기 복수의 메모리 블록들 중 선택된 메모리 블록의 선택된 페이지에 저장된 데이터를 리드하여 출력하기 위한 메모리 장치; 및 호스트로부터의 요청에 따라 상기 메모리 장치가 상기 리드 동작을 수행하도록 제어하기 위한 컨트롤러를 포함하며, 상기 컨트롤러는 상기 리드 동작 시 상기 선택된 페이지의 리드 카운트가 설정값과 같거나 클 경우, 상기 선택된 페이지가 포함되는 선택된 메모리 블록에 포함된 취약 논리 페이지들의 데이터를 상기 복수의 메모리 블록들 중 백업 블록에 저장하는 백업 동작을 수행하도록 상기 메모리 장치를 제어한다.

Description

메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법{Memory device, Memory system including the memory device and Method of operating the memory device}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예는 메모리 시스템의 리드 동작 시 리드 디스터브에 취약한 페이지를 효율적으로 관리하여 메모리 시스템의 수명을 최대한으로 보장할 수 있는 메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 리드 동작 및 상기 복수의 메모리 블록들 중 백업 블록에 백업 프로그램 동작을 수행하기 위한 주변 회로; 및 상기 선택된 메모리 블록에 대한 리드 동작 중 상기 선택된 메모리 블록의 선택된 물리 페이지의 리드 카운트가 설정값과 같거나 클 경우, 상기 선택된 선택된 메모리 블록에 포함된 취약 논리 페이지들의 데이터를 상기 백업 블록에 저장하도록 상기 주변 회로를 제어하는 제어 회로를 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 메모리 블록들을 포함하며, 리드 동작시 상기 복수의 메모리 블록들 중 선택된 메모리 블록의 선택된 페이지에 저장된 데이터를 리드하여 출력하기 위한 메모리 장치; 및 호스트로부터의 요청에 따라 상기 메모리 장치가 상기 리드 동작을 수행하도록 제어하기 위한 컨트롤러를 포함하며, 상기 컨트롤러는 상기 리드 동작 시 상기 선택된 페이지의 리드 카운트가 설정값과 같거나 클 경우, 상기 선택된 페이지가 포함되는 선택된 메모리 블록에 포함된 취약 논리 페이지들의 데이터를 상기 복수의 메모리 블록들 중 백업 블록에 저장하는 백업 동작을 수행하도록 상기 메모리 장치를 제어한다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 복수의 메모리 블록들 중 선택된 메모리 블록에 포함된 선택된 페이지에 대한 리드 동작 및 리드된 데이터의 에러 정정 동작을 수행하는 단계; 상기 에러 정정 동작 결과 패스로 판단될 경우, 상기 선택된 페이지의 리드 카운트와 설정값을 비교하는 단계; 및 상기 리드 카운트가 상기 설정값과 같거나 클 경우, 상기 선택된 메모리 블록에 포함된 취약 논리 페이지들의 백업 동작을 수행하는 단계를 포함한다.
본 기술에 따르면, 리드 디스터브에 취약한 페이지를 선택적으로 백업하여 저장하고, 이 후 선택된 페이지에 대한 리드 동작 시 백업된 데이터를 리드함으로써 메모리 시스템의 수명을 최대한으로 보장할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 컨트롤러의 구성을 설명하기 위한 블록도이다.
도 3은 도 1의 반도체 메모리를 설명하기 위한 블록도이다.
도 4는 도 3의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 5는 도 4에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 6은 메모리 셀들의 문턱 전압 분포를 설명하기 위한 문턱 전압 분포도이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 순서도이다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 선택된 페이지의 백업 동작을 설명하기 위한 도면이다.
도 9는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 메모리 장치(Memory Device; 1100), 컨트롤러(Controller; 1200), 및 버퍼 메모리(Buffer memory; 1300)를 포함한다.
메모리 장치(1100)는 복수의 반도체 메모리(Semiconductor Memory; 100)들을 포함한다. 복수의 반도체 메모리(100)들은 복수의 그룹들로 분할될 수 있다.
도 1에서, 복수의 그룹들은 각각 제 1 내지 제 n 채널들(CH1~CHn)을 통해 컨트롤러(1200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리(100)는 도 3을 참조하여 후술하도록 한다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(1200)와 통신하도록 구성된다. 컨트롤러(1200)는 복수의 채널들(CH1~CHn)을 통해 메모리 장치(1100)의 복수의 반도체 메모리(100)들을 제어하도록 구성된다.
컨트롤러(1200)는 호스트(Host; 1400)와 메모리 장치(1100) 사이에 연결된다. 컨트롤러(1200)는 호스트(1400)로부터 수신되는 커맨드에 응답하여 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들어 컨트롤러(1200)는 호스트(1400)로부터 수신되는 커맨드에 응답하여 메모리 장치(1100)의 리드, 프로그램, 이레이즈, 그리고 배경(background) 동작 등과 같은 제반 동작을 제어하도록 구성된다. 컨트롤러(1200)는 메모리 장치(1100) 및 호스트(1400) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 메모리 장치(1100)에 포함된 복수의 반도체 메모리(100)들의 리드 동작 시 메모리 블록의 선택된 페이지의 리드 횟수가 설정 횟수와 같거나 높을 경우, 선택된 페이지를 리드 디스터브 현상이 발생할 가능성이 높다고 판단하여 선택된 페이지에 대응하는 복수의 논리 페이지들(예를 들어, LSB(Least Significant Bit) 페이지, CSB(Central Significant Bit) 페이지 및 MSB(Most Significant Bit) 페이지) 중 리드 디스터브에 취약한 페이지(예를 들어 MSB 페이지)의 데이터 백업(backup) 동작을 수행하도록 메모리 장치(1100)를 제어할 수 있다. 또한 컨트롤러(1200)는 메모리 장치(1100)에 포함된 복수의 반도체 메모리(100)들의 리드 동작 시 메모리 블록의 선택된 페이지의 에러 정정 동작 결과 페일이 발생하여 하드 디코딩 및 소프트 디코딩 동작을 수행할 경우, 선택된 페이지가 LSB 페이지 또는 CSB 페이지이면 선택된 페이지에 저장된 데이터를 카피(copy)하여 다른 메모리 블록의 페이지에 저장하는 리드 리클레임(read reclaim) 동작을 수행할 수 있다.
버퍼 메모리(1300)는 호스트(1400)로부터 요청에 따라 리드 동작시 메모리 장치(1100)로부터 리드된 데이터를 임시 저장한 후 호스트(1400)로 출력하거나, 프로그램 동작시 호스트(1400)로부터 수신된 데이터를 임시 저장한 후 메모리 장치(1100)로 출력할 수 있다. 본 발명의 실시 예에서는 버퍼 메모리(1300)가 컨트롤러(1200)와 구분되는 구성 요소로 도시 및 설명되었으나, 컨트롤러(1200)가 버퍼 메모리(1300)를 포함하도록 구성될 수 있다.
호스트(1400)는 메모리 시스템(1000)을 제어한다. 호스트(1400)는 컴퓨터, PDA, PMP, MP3 플레이어, 카메라, 캠코더, 모바일 폰 등과 같은 휴대용 전자 장치를 포함한다. 호스트(1400)는 메모리 시스템(1000)의 프로그램 동작, 리드 동작, 이레이즈 동작 등을 커맨드를 통해 요청할 수 있다.
컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(1400)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 2는 도 1의 컨트롤러를 설명하기 위한 도면이다.
도 2를 참조하면, 컨트롤러(1200)는 호스트 제어부(1210), 프로세서부(1220), 메모리 버퍼부(1230), 플래쉬 제어부(1240), 호스트 인터페이스(1250), 버퍼 제어부(1260), 버퍼 메모리 인터페이스(1270), 에러 정정부(1280), 플래쉬 인터페이스(1290) 및 버스(1310)를 포함할 수 있다.
버스(1310)는 컨트롤러(1200)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
호스트 제어부(1210)는 도 1의 호스트(1400)와 호스트 인터페이스(1250) 및 컨트롤러 버퍼 메모리, 즉 메모리 버퍼부(1230) 또는 도 1의 버퍼 메모리(1300) 간 데이터 전송을 제어할 수 있다. 예시로서 호스트 제어부(1210)는 호스트(1400)로부터 입력된 데이터를 호스트 인터페이스(1250)를 거쳐 메모리 버퍼부(1230) 또는 버퍼 메모리(1300)에 버퍼링(buffering) 하는 동작을 제어할 수 있다. 다른 예시로서 호스트 제어부(1210)는 메모리 버퍼부(1230) 또는 버퍼 메모리(1300)에 버퍼링(buffering)된 데이터를 호스트 인터페이스(1250)를 거쳐 호스트(1400)로 출력하는 동작을 제어할 수 있다.
프로세서부(1220)는 컨트롤러(1200)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1220)는 호스트 인터페이스(1250)를 통해 도 1의 호스트(1400)와 통신하고, 플래쉬 인터페이스(1290)를 통해 도 1의 메모리 장치(1100)와 통신할 수 있다. 또한 프로세서부(1220)는 버퍼 메모리 인터페이스(1270)를 통해 도 1의 버퍼 메모리(1300)와 통신할 수 있다. 또한 프로세서부(1220)는 버퍼 제어부(1260)를 통해 메모리 버퍼부(1230)를 제어할 수 있다. 프로세서부(1220)는 메모리 버퍼부(1230)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 메모리 시스템(1000)의 동작을 제어할 수 있다. 또한 프로세서부(1220)는 컨트롤러(1200)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. FTL은 메모리 버퍼부(1230)에 저장될 수 있다.
프로세서부(1220)는 호스트(1400)로부터 수신되는 커맨드들을 우선 순위에 따라 정렬시켜 복수의 커맨드 큐를 생성할 수 있다. 복수의 커맨드 큐 각각은 메모리 장치(1100)의 복수의 반도체 메모리(100) 각각에 대응하는 것이 바람직하다.
프로세서부(1220)는 메모리 장치(1100)에 포함된 복수의 반도체 메모리(100)들의 리드 동작 시 선택된 반도체 메모리의 선택된 페이지의 리드 횟수가 설정 횟수와 같거나 높을 경우, 선택된 페이지에 대응하는 복수의 논리 페이지들(예를 들어, LSB(Least Significant Bit) 페이지, CSB(Central Significant Bit) 페이지 및 MSB(Most Significant Bit) 페이지) 중 리드 디스터브에 취약한 페이지(예를 들어 MSB 페이지)의 데이터 백업 동작을 수행하도록 제어하기 위한 커맨드를 생성하여 선택된 반도체 메모리에 대응하는 커맨드 큐에 큐잉시킬 수 있다. 또한 프로세서부(1220)는 선택된 반도체 메모리의 리드 동작 시 메모리 블록의 선택된 페이지의 에러 정정 동작 결과 페일이 발생하여 하드 디코딩 및 소프트 디코딩 동작을 수행할 경우, 선택된 페이지가 LSB 페이지 또는 CSB 페이지이면 선택된 페이지의 리드 리클레임(read reclaim) 동작을 수행하도록 제어하기 위한 커맨드를 생성하여 선택된 반도체 메모리에 대응하는 커맨드 큐에 큐잉시킬 수 있다.
메모리 버퍼부(1230)는 프로세서부(1220)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1230)는 프로세서부(1220)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1230)는 프로세서부(1220)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1230)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다. 메모리 버퍼부(1230)는 프로세서부(1220)에 의해 큐잉된 복수의 커맨드들을 저장할 수 있다.
플래쉬 제어부(1240)는 복수의 커맨드 큐들에 응답하여 메모리 장치(1100)의 복수의 반도체 메모리(100)들을 제어하기 위한 커맨드를 출력한다. 예시적으로, 플래쉬 제어부(1240)는 프로세서부(1220)의 구성 요소로서 프로세서부(1220)에 포함될 수 있다.
호스트 인터페이스(1250)는 프로세서부(1220)의 제어에 따라, 도 1의 호스트(1400)와 통신하도록 구성된다. 호스트 인터페이스(1250)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(1260)는 프로세서부(1220)의 제어에 따라, 메모리 버퍼부(1230)를 제어하도록 구성될 수 있다.
버퍼 메모리 인터페이스(1270)는 프로세서부(1220)의 제어에 따라 도 1의 버퍼 메모리(1300)와 통신하도록 구성될 수 있다. 버퍼 메모리 인터페이스(1270)는 채널을 통해 커맨드, 어드레스 및 데이터를 버퍼 메모리(1300)와 통신할 수 있다.
에러 정정부(1280)는 에러 정정을 수행할 수 있다. 에러 정정부(1280)는 플래쉬 인터페이스(1290)를 통해 도 1의 메모리 장치(1100)에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩된 데이터는 플래쉬 인터페이스(1290)를 통해 메모리 장치(1100)로 전달될 수 있다. 에러 정정부(1280)는 메모리 장치(1100)로부터 플래쉬 인터페이스(1290)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1280)는 플래쉬 인터페이스(1290)의 구성 요소로서 플래쉬 인터페이스(1290)에 포함될 수 있다.
플래쉬 인터페이스(1290)는 프로세서부(1220)의 제어에 따라, 도 1의 메모리 장치(1100)와 통신하도록 구성된다. 플래쉬 인터페이스(1290)는 채널을 통해 커맨드 제어 신호들, 어드레스 및 데이터를 메모리 장치(1100)와 통신할 수 있다.
도 3은 도 1의 반도체 메모리를 설명하기 위한 블록도이다.
도 3을 참조하면, 반도체 메모리(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함하는 메모리 셀 어레이(110), 복수의 메모리 블록들(BLK1~BLKz)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작, 리드 동작, 또는 이레이즈 동작을 수행하도록 구성된 주변회로(PERI)를 포함한다. 주변회로(PERI)는 제어 회로(120), 전압 공급 회로(130), 페이지 버퍼 그룹(140), 컬럼 디코더(150) 및 입출력 회로(160)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 페이지들을 포함한다. 복수의 페이지들 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성(non volatile) 메모리 셀들이다. 이는, 도 4 및 도 5를 참조하여 더욱 상세히 설명된다.
제어 회로(120)는 외부로부터 입출력 회로(160)를 통해 입력되는 커맨드(CMD)에 응답하여 리드 동작, 프로그램 동작, 또는 이레이즈 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호(PBCON)를 출력한다. 또한, 제어 회로(120)는 입출력 회로(160)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.
전압 공급 회로(130)는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작 및 이레이즈 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인, 워드라인들(WLs) 및 소스 셀렉트 라인을 포함하는 로컬 라인들로 공급한다. 이러한 전압 공급 회로(130)는 전압 생성 회로 및 로우 디코더를 포함한다.
전압 생성 회로는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작 및 이레이즈 동작에 필요한 동작 전압들을 글로벌 라인들로 출력한다.
로우 디코더는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로에서 글로벌 라인들로 출력된 동작 전압들이 메모리 셀 어레이(110)에서 선택된 메모리 블록의 로컬 라인들로 전달될 수 있도록 글로벌 라인들과 로컬 라인들을 연결한다.
페이지 버퍼 그룹(140)은 비트라인들(BL1~BLk)을 통해 메모리 셀 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)은 제어 회로(120)의 PB 제어 신호(PBCON)에 응답하여 메모리 셀들에 저장하기 위해 입력되는 데이터(DATA)에 따라 비트라인들(BL1~BLk)을 선택적으로 프리차지하거나, 메모리 셀들로부터 데이터(DATA)를 리드하기 위하여 비트라인들(BL1~BLk)의 전압을 센싱한다.
컬럼 디코더(150)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 컬럼 디코더(150)는 메모리 셀들에 저장될 데이터(DATA)를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터(DATA)가 외부로 출력될 수 있도록 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.
입출력 회로(160)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 입력된 데이터(DATA)를 페이지 버퍼 그룹(140)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 컬럼 디코더(150)에 전달한다. 컬럼 디코더(150)는 입출력 회로(160)로부터 전달된 데이터(DATA)를 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터(DATA)를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(160)는 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)로부터 컬럼 디코더(150)를 통해 전달된 데이터(DATA)를 외부로 출력한다.
도 4는 도 3의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 4를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 5를 참조하여 더 상세히 설명된다.
도 5는 도 4에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 5를 참조하면, 각 메모리 블록은 비트라인들(BL1~BLk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST1~STk)을 포함한다. 즉, 스트링들(ST1~STk)은 대응하는 비트 라인들(BL1~BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(ST1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C01~Cn1), 그리고 드레인이 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C01~Cn1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C01~Cn1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
메모리 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C01~C0k)이 하나의 물리적 페이지(PAGE0)를 구성한다.
도 6은 메모리 셀들의 문턱 전압 분포를 설명하기 위한 문턱 전압 분포도이다.
본 발명의 실시 예에 따른 메모리 셀들 각각은 복수의 데이터 비트를 저장할 수 있다. 예를 들어, 하나의 메모리 셀에 2비트의 데이터가 저장되는 셀을 멀티 레벨 셀(multi-level cell; MLC)이라 하고, 3비트의 데이터가 저장되는 셀을 트리플 레벨 셀(triple level cell; TLC)이라 하고, 4비트의 데이터가 저장되는 셀을 쿼드러플 레벨 셀(quadruple-level cell; QLC)이라 한다. 본 발명의 실시 예는 2비트 이상의 데이터가 저장되는 셀들에 적용될 수 있으며, 이하 실시예에서는 트리플 레벨 셀(TLC)을 예를 들어 설명하도록 한다.
도 6을 참조하면, 복수의 메모리 셀들은 소거 상태(E) 및 제1 내지 제7 프로그램 상태(P1 내지 P7)로 프로그램되어 각각 MSB 데이터, CSB 데이터 및 LSB 데이터를 포함하는 데이터를 저장할 수 있다.
하나의 워드라인에 연결된 메모리 셀들은 도 5의 하나의 물리 페이지(예를 들어 PAGE 0)로 정의될 수 있으며, 하나의 물리 페이지에 포함되는 메모리 셀들의 MSB 데이터 그룹은 MSB 페이지(MSB_P), CSB 데이터들은 CSB 페이지(CSB_P), LSB 데이터 그룹은 LSB 페이지(LSB_P)로 정의할 수 있다. 즉, 하나의 물리 페이지는 복수의 논리 페이지들(MSB 페이지(MSB_P), CSB 페이지(CSB_P), LSB 페이지(LSB_P))을 포함할 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 선택된 페이지의 데이터 백업 동작을 설명하기 위한 도면이다.
도 7 내지 도 8b를 참조하여 본 발명의 실시 예에 따른 메모리 시스템의 리드 동작을 설명하면 다음과 같다.
호스트(1400)로부터 리드 동작에 대응하는 요청이 수신될 경우, 컨트롤러(1200)의 프로세서부(1220)는 리드 동작에 대응하는 커맨드 큐를 생성하고, 플래쉬 제어부(1240)는 커맨드 큐에 응답하여 메모리 장치(1100) 중 선택된 반도체 메모리(100)의 리드 동작을 제어하기 위한 커맨드를 출력한다. 또한 프로세서부(1220)는 리드 동작에 대응하는 요청에 포함된 논리 어드레스를 물리 어드레스로 변환하고, 변환된 어드레스를 리드 동작에 대응하는 커맨드와 함께 선택된 반도체 메모리(100)에 제공한다.
반도체 메모리(100)의 제어 회로(120)는 컨트롤러(1200)로부터 수신된 리드 동작에 대한 커맨드(CMD)와 어드레스(ADD)에 응답하여 복수의 메모리 블록들 중 선택된 메모리 블록의 선택된 페이지에 대한 리드 동작을 수행한다(S710). 선택된 페이지는 복수의 물리 페이지들 중 하나일 수 있으며, 또한 선택된 하나의 물리 페이지에 포함된 복수의 논리 페이지들 중 하나일 수 있다.
리드 동작 시 제어 회로(120)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 전압 제어 신호(VCON), 로우 어드레스 신호(RADD), PB 제어 신호(PBCON)를 생성하여 전압 공급 회로(130) 및 페이지 버퍼 그룹(140)으로 출력한다. 전압 생성 회로는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 리드 동작에 필요한 동작 전압들(예를 들어 리드 전압 및 패스 전압)을 워드라인들(WLs)에 인가한다. 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)은 제어 회로(120)의 PB 제어 신호(PBCON)에 응답하여 대응하는 비트라인들(BL1~BLk)의 전압 또는 전류를 센싱(sensing)하여 선택된 논리 페이지에 저장된 데이터를 리드한다. 리드된 데이터(DATA)는 컬럼 디코더(150) 및 입출력 회로(160)를 통해 컨트롤러(1200)로 출력된다.
반도체 메모리(100)로부터 수신된 데이터는 컨트롤러(1200)의 에러 정정부(1280)에 의해 에러 정정 동작을 수행할 수 있다(S720). 에러 정정부(1280)는 반도체 메모리(100)로부터 플래쉬 인터페이스(1290)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행한다. 에러 정정부(1280)는 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리(100)로부터 수신된 데이터의 에러를 검출하여 정정한다.
상술한 에러 정정부(1280)에 의한 에러 정정 동작 결과(S730), 검출된 에러 비트의 수가 에러 정정부(1280)의 최대 허용 에러 비트 수와 같거나 작을 경우, 에러 정정부(1280)는 반도체 메모리(100)로부터 수신된 데이터에 대한 에러 정정 동작을 성공적으로 수행할 수 있다(패스). 반면, 검출된 에러 비트의 수가 에러 정정부(1280)의 최대 허용 에러 비트 수보다 클 경우, 에러 정정부(1280)는 반도체 메모리(100)로부터 수신된 데이터에 대한 에러 정정 동작을 정상적으로 수행할 수 없다(페일).
상술한 에러 정정부(1280)에 의한 에러 정정 동작이 패스로 판단될 경우(패스), 선택된 페이지에 대한 리드 카운트와 설정값(a)을 비교한다(S740). 리드 카운트는 선택된 페이지의 프로그램 완료 후 현재까지의 리드 동작 횟수를 카운트한 값이다.
상술한 리드 카운트와 설정값(a)의 비교 동작(S740)의 결과, 선택된 페이지에 대한 리드 카운트가 설정값(a)보다 작다고 판단될 경우(예), 선택된 페이지는 리드 디스터브 현상이 발생할 가능성이 낮다고 판단하며, 선택된 페이지에 대한 리드 동작을 성공으로 판단한다(S780).
상술한 리드 카운트와 설정값(a)의 비교 동작(S740)의 결과, 선택된 페이지에 대한 리드 카운트가 설정값(a)과 같거나 크다고 판단될 경우(아니오), 선택된 페이지를 포함하는 선택된 메모리 블록의 MSB 페이지 백업 동작 이력이 존재하는지 판단한다(S750).
상술한 판단 결과(S750), 선택된 메모리 블록의 MSB 페이지 백업 동작 이력이 존재할 경우(예), 선택된 페이지에 대한 리드 동작을 성공으로 판단한다(S780).
상술한 판단 결과(S750), 선택된 메모리 블록의 MSB 페이지 백업 동작 이력이 존재하지 않을 경우(아니오), 선택된 메모리 블록에 포함된 모든 MSB 페이지들의 백업 동작을 수행한 후(S760), 선택된 페이지에 대한 리드 동작을 성공으로 판단한다(S780).
MSB 페이지 백업 동작을 도 8a 및 도 8b를 참조하여 설명하면 다음과 같다.
도 8a를 참조하면, 선택된 메모리 블록(BLK1)의 물리 페이지(PAGE0)에 포함된 복수의 논리 페이지들(MSB_P, CSB_P, LSB_P) 중 리드 디스터브 현상에 취약한 MSB 페이지(MSB_P)들의 데이터를 리드하고, 리드된 MSB 페이지(MSB_P)들의 데이터를 새로운 메모리 블록(BLK2)의 물리 페이지에 저장한다. 새로운 메모리 블록(BLK2)은 백업 블록으로 정의될 수 있다. 본 발명의 실시 예에서는 선택된 메모리 블록(MSB1)의 MSB 페이지(MSB_P)들의 데이터를 리드하여 새로운 메모리 블록(BLK2)의 물리 페이지에 저장하는 것으로 설명하였으나, 리드된 MSB 페이지(MSB_P)들의 데이터를 에러 정정부(1280)를 사용하여 에러를 정정하고, 에러가 정정된 데이터를 새로운 메모리 블록(BLK2)에 저장할 수도 있다. 이때, 메모리 블록(BLK2)의 물리 페이지에 저장되는 데이터는 메모리 블록(BLK1)의 프로그램 방식인 TLC(triple level cell) 방식으로 프로그램되거나, TLC 방식보다 데이터의 신뢰성이 높은 SLC(single level cell) 방식으로 프로그램될 수 있다.
상술한 백업 동작의 경우, 메모리 블록(BLK1)에 포함된 복수의 MSB 페이지(MSB_P)들 각각은 새로운 메모리 블록(BLK2)에 포함된 복수의 물리 페이지들에 백업되어 저장될 수 있다.
도 8b를 참조하면, 선택된 메모리 블록(BLK1)의 모든 MSB 페이지들(MSB_P)의 데이터를 리드하고, 리드된 MSB 페이지들(MSB_P)의 데이터를 새로운 메모리 블록(BLK2)의 물리 페이지에 저장한다. 이때 새로운 메모리 블록(BLK2)의 하나의 물리 페이지에는 3개의 MSB 페이지의 데이터가 저장될 수 있다. 즉, 선택된 메모리 블록(BLK1)에 포함된 3개의 MSB 페이지들의 데이터가 새로운 메모리 블록(BLK2)의 하나의 물리 페이지에 저장될 수 있다. 이때, 메모리 블록(BLK2)의 물리 페이지에 저장되는 데이터는 메모리 블록(BLK1)의 프로그램 방식인 TLC(triple level cell) 방식으로 프로그램되는 것이 바람직하다.
또한 본 발명의 실시 예에서는 선택된 메모리 블록(BLK1)의 MSB 페이지(MSB_P)의 데이터를 리드하여 새로운 메모리 블록(BLK2)의 물리 페이지에 저장하는 것으로 설명하였으나, 리드된 MSB 페이지(MSB_P)들의 데이터를 에러 정정부(1280)를 사용하여 에러를 정정하고, 에러가 정정된 데이터를 새로운 메모리 블록(BLK2)에 저장할 수도 있다.
상술한 MSB 페이지 백업 동작의 경우, 메모리 블록(BLK1)에 포함된 복수의 MSB 페이지(MSB_P)들의 데이터는 새로운 메모리 블록(BLK2)에 포함된 복수의 물리 페이지들에 백업되어 저장되며, 물리 페이지 중 복수의 논리 페이지들(MSB_P, CSB_P, LSB_P)에 저장되므로, 그 백업 공간을 효율적으로 관리할 수 있다. 예를 들어 메모리 블록(BLK2)은 메모리 블록(BLK1)의 1/3에 해당하는 저장공간으로 메모리 블록(BLK1)의 MSB 페이지들(MSB_P)들을 백업하여 저장시킬 수 있다.
상술한 도 8a에 따른 백업 동작은 도 8b에 따른 백업 동작에 비해 저장되는 데이터의 신뢰성이 높을 수 있으며, 도 8b에따른 백업 동작은 도 8a에 따른 백업 동작이 비해 저장 공간을 효율적으로 사용할 수 있다.
상술한 에러 정정부(1280)에 의한 에러 정정 동작 결과(S730)가 페일로 판단될 경우(페일), 하드 디코딩 동작을 수행한다(S790). 하드 디코딩 동작은 하드 디코딩 리드 전압을 이용하여 리드된 하드 디시젼 데이터를 이용한 디코딩 동작인 것이 바람직하다. 하드 디코딩 동작은 turbo product code (TPC)에 의한 ECC 디코딩 동작일 수 있다. 또한 하드 디코딩 동작은 Bose-Chaudhuri-Hocquenghem (BCH) 코드에 의한 ECC 디코딩 동작일 수 있다.
상술한 하드 디코딩 동작의 결과(S800)가 패스로 판단될 경우(패스), 상술한 단계 740부터 수행하고, 상술한 하드 디코딩 동작의 결과(S800)가 페일로 판단될 경우(페일), 소프트 디코딩 동작을 수행한다(S810). 소프트 디코딩 동작은 소프트 디코딩 리드 전압을 이용하여 리드된 소프트 디시젼 데이터를 이용한 디코딩 동작인 것이 바람직하다. 소프트 디코딩 리드 전압은 상술한 하드 디코딩 리드 전압과 상이한 것이 바람직하다. 소프트 디코딩 동작은 TPC에 의한 ECC 디코딩 동작, 또는 BCH 코드에 의한 ECC 디코딩 동작일 수 있다.
상술한 소프트 디코딩 동작의 결과(S820)가 페일로 판단될 경우(페일), 선택된 페이지에 대한 리드 동작은 실패한 것으로 판단하여(S830) 리드 동작을 종료한다.
상술한 소프트 디코딩 동작의 결과(S820)가 패스로 판단될 경우(패스), 선택된 페이지가 MSB 페이지인지 판단한다(S840).
선택된 페이지가 MSB 페이지라고 판단되면(예), 선택된 메모리 블록의 MSB 백업 동작 이력이 존재할 경우 다음 리드 동작 시 백업된 데이터가 리드되도록 선택된 페이지의 데이터가 백업된 새로운 메모리 블록(BLK2)의 어드레스를 업데이트하고(S850), 선택된 메모리 블록의 MSB 백업 동작 이력이 존재하지 않을 경우, 상술한 어드레스 업데이트 동작 없이 선택된 페이지에 대한 리드 동작을 성공으로 판단(S780)하고 리드 동작을 종료한다.
반면, 선택된 페이지가 MSB 페이지라고 판단되면(아니오), 선택된 페이지를 LSB 페이지 또는 CSB 페이지라고 판단하고 선택된 페이지에 대한 리드 리클레임 동작을 수행한 후(S860), 선택된 페이지에 대한 리드 동작을 성공으로 판단(S780)하고 리드 동작을 종료한다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 선택된 페이지가 리드 디스터브 현상에 취약한 논리 페이지일 경우(예를 들어 MSB 페이지), 선택된 페이지의 리드 카운트가 설정 횟수에 도달할 경우 선택된 메모리 블록에 포함된 MSB 페이지들의 데이터를 백업하여 저장함으로써, 선택된 페이지의 리드 디스터브 현상을 억제할 수 있다. 따라서, 메모리 시스템의 수명을 최대한으로 보장할 수 있다.
본 발명의 실시 예에서는 선택된 페이지가 리드 디스터브 현상에 취약한 논리 페이지일 경우, 선택된 페이지의 데이터를 백업하고 다음 리드 동작 시 백업된 데이터를 리드하는 방식을 설명하였으나, 이 외에도 하나의 메모리 블록에 포함된 리드 디스터브 현상에 취약한 복수의 논리 페이지들, 예를 들어 하나의 메모리 블록에 포함된 복수의 MSB 페이지들에 대한 데이터를 XOR 논리 연산하여 생성된 패리티(Parity) 데이터를 백업하여 저장함으로써, 리드 디스터브 현상에 취약한 복수의 논리 페이지들의 신뢰성을 개선할 수 있다.
도 9는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 교신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 이레이즈(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 2에 도시된 컨트롤러(1200)의 예시를 통해 구현될 수 있다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 2에 도시된 컨트롤러(1200)의 예시를 통해 구현될 수 있다.
도 11은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 이레이즈 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 2에 도시된 컨트롤러(1200)의 예시를 통해 구현될 수 있다.
도 12는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한 메모리 컨트롤러(1200)는 도 2에 도시된 컨트롤러(1200)의 예시를 통해 구현될 수 있다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 교신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
1000 : 메모리 시스템
1100 : 메모리 장치
1200 : 컨트롤러
1300 : 버퍼 메모리
1400 : 호스트
1210 : 호스트 제어부
1220 : 프로세서부
1230 : 메모리 버퍼부
1240 : 플래쉬 제어부
1250 : 호스트 인터페이스
1260 : 버퍼 제어부
1270 : 버퍼 메모리 인터페이스
1280 : 에러 정정부
1290 : 플래쉬 인터페이스
1310 : 버스

Claims (20)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 복수의 메모리 블록들을 포함하며, 리드 동작시 상기 복수의 메모리 블록들 중 선택된 메모리 블록의 선택된 페이지를 리드하여 출력하기 위한 메모리 장치; 및
    호스트로부터의 요청에 따라 상기 메모리 장치가 상기 리드 동작을 수행하도록 제어하기 위한 컨트롤러를 포함하며,
    상기 컨트롤러는 상기 리드 동작 시 상기 메모리 장치로부터 수신되는 데이터의 에러 정정 동작을 수행하고, 상기 에러 정정 동작의 결과가 패스인 것에 응답하여 상기 선택된 페이지의 리드 카운트가 설정값과 같거나 클 경우, 상기 선택된 페이지가 포함되는 선택된 메모리 블록에 저장된 취약 논리 페이지들을 상기 복수의 메모리 블록들 중 백업 블록에 저장하는 백업 동작을 수행하도록 상기 메모리 장치를 제어하고,
    상기 복수의 메모리 블록들은,
    복수의 물리 페이지들을 포함하고,
    상기 복수의 물리 페이지들 각각은,
    LSB(Least Significant Bit) 페이지, CSB(Central Significant Bit) 페이지 및 MSB(Most Significant Bit) 페이지를 저장하고,
    상기 취약 논리 페이지들 각각은,
    상기 MSB 페이지이고,
    상기 컨트롤러는,
    상기 에러 정정 동작의 결과가 페일인 것에 응답하여 하드 디코딩 동작 및 소프트 디코딩 동작을 수행하도록 상기 메모리 장치를 제어하고, 상기 소프트 디코딩 동작의 수행 결과 및 상기 선택된 페이지가 상기 취약 논리 페이지인지 여부에 기초하여 리드 리클레임 동작의 수행 여부를 결정하는 메모리 시스템.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 컨트롤러는 상기 호스트로부터의 요청에 따라 상기 메모리 장치를 제어하기 위한 커맨드 큐를 생성하기 위한 프로세서부; 및
    상기 에러 정정 동작을 수행하기 위한 에러 정정부를 포함하는 메모리 시스템.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 프로세서부는 상기 리드 동작 시 상기 에러 정정 동작이 패스로 판단되고, 상기 선택된 페이지의 상기 리드 카운트가 상기 설정값과 같거나 클 경우, 상기 선택된 메모리 블록의 상기 취약 논리 페이지들의 상기 백업 동작에 대한 상기 커맨드 큐를 생성하는 메모리 시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 프로세서부는 상기 리드 동작 시 상기 에러 정정 동작이 패스로 판단되고, 상기 선택된 페이지의 상기 리드 카운트가 상기 설정값과 같거나 크고 상기 메모리 블록의 상기 백업 동작 이력이 없을 경우, 상기 선택된 메모리 블록의 상기 취약 논리 페이지들의 상기 백업 동작에 대한 상기 커맨드 큐를 생성하는 메모리 시스템.
  8. 삭제
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 메모리 장치는 상기 백업 동작 시 상기 선택된 메모리 블록에 포함된 상기 취약 논리 페이지를 상기 백업 블록의 상기 복수의 물리 페이지들 중 선택된 하나의 물리 페이지에 저장하거나,
    상기 선택된 하나의 물리 페이지에 포함된 상기 복수의 논리 페이지들 중 하나의 논리 페이지에 저장하는 메모리 시스템.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 컨트롤러는
    상기 소프트 디코딩 동작의 수행 결과 패스로 판단될 경우, 상기 선택된 페이지가 상기 취약 논리 페이지가 아닐 경우 상기 리드 리클레임 동작을 수행하도록 상기 메모리 장치를 제어하는 메모리 시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 컨트롤러는 상기 소프트 디코딩 동작의 수행 결과 패스로 판단되고, 상기 선택된 페이지가 상기 취약 논리 페이지일 경우 상기 선택된 페이지의 어드레스를 상기 백업 동작이 수행된 어드레스로 업데이트하는 메모리 시스템.
  12. 컨트롤러가 복수의 메모리 블록들 중 선택된 메모리 블록에 포함된 선택된 페이지에 대한 리드 동작 및 리드된 데이터의 에러 정정 동작을 수행하는 단계;
    상기 에러 정정 동작 결과 패스로 판단될 경우, 상기 컨트롤러가 상기 선택된 페이지의 리드 카운트와 설정값을 비교하는 단계;
    상기 리드 카운트가 상기 설정값과 같거나 클 경우, 상기 컨트롤러가 상기 선택된 메모리 블록에 포함된 취약 논리 페이지들의 백업 동작을 수행하는 단계;
    상기 에러 정정 동작 결과 페일로 판단될 경우, 상기 선택된 페이지에 대한 하드 디코딩 동작 및 소프트 디코딩 동작을 수행하는 단계; 및
    상기 소프트 디코딩 동작의 수행 결과 및 상기 선택된 페이지가 상기 취약 논리 페이지인지 여부에 기초하여 수행될 후속 동작을 결정하는 단계를 포함하고,
    상기 복수의 메모리 블록들은,
    복수의 물리 페이지들을 포함하고,
    상기 복수의 물리 페이지들 각각은,
    LSB(Least Significant Bit) 페이지, CSB(Central Significant Bit) 페이지 및 MSB(Most Significant Bit) 페이지를 포함하고,
    상기 취약 논리 페이지들 각각은,
    상기 MSB 페이지인 메모리 시스템의 동작 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 상기 리드 카운트가 상기 설정값과 같거나 클 경우, 상기 선택된 메모리 블록에 대한 상기 백업 동작이 수행된 이력을 판단하는 단계를 더 포함하며,
    상기 백업 동작이 수행된 이력이 없을 경우 상기 선택된 메모리 블록에 대한 상기 백업 동작을 수행하는 메모리 시스템의 동작 방법.
  14. 삭제
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 백업 동작은 상기 취약 논리 페이지들 각각을 백업 블록의 복수 페이지들에 SLC(single level cell) 방식으로 저장하는 메모리 시스템의 동작 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 백업 동작은 상기 취약 논리 페이지들 중 적어도 하나 이상의 취약 논리 페이지를 백업 블록의 복수의 페이지들 중 하나의 페이지에 저장하는 메모리 시스템의 동작 방법.
  17. 삭제
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 하드 디코딩 동작의 결과 패스로 판단될 경우, 상기 리드 카운트와 상기 설정 값을 비교하는 단계부터 재수행하는 메모리 시스템의 동작 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서, 상기 후속 동작을 결정하는 단계는,
    상기 소프트 디코딩 동작의 결과 패스로 판단되고, 상기 선택된 페이지가 상기 취약 논리 페이지일 경우, 상기 선택된 페이지의 어드레스를 상기 백업 동작이 수행된 어드레스로 업데이트하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서, 상기 후속 동작을 결정하는 단계는,
    상기 소프트 디코딩 동작의 결과 패스로 판단되고, 상기 선택된 페이지가 상기 취약 논리 페이지가 아닐 경우, 상기 선택된 페이지에 대한 리드 리클레임 동작을 수행하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130138871A1 (en) 2011-11-30 2013-05-30 Silicon Motion, Inc. Flash Memory Device and Data Access Method for Same
US20180182465A1 (en) 2016-12-22 2018-06-28 Seagate Technology Llc Read Disturb Detection Based on Dynamic Bit Error Rate Estimation

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8266501B2 (en) 2009-09-29 2012-09-11 Micron Technology, Inc. Stripe based memory operation
US9245653B2 (en) * 2010-03-15 2016-01-26 Intelligent Intellectual Property Holdings 2 Llc Reduced level cell mode for non-volatile memory
KR102002901B1 (ko) * 2013-01-28 2019-07-23 삼성전자 주식회사 메모리 장치, 메모리 시스템 및 이의 제어 방법
CN103971724B (zh) * 2013-02-06 2018-09-18 三星电子株式会社 存储器、存储控制器、存储系统、及其操作方法
KR102089532B1 (ko) * 2013-02-06 2020-03-16 삼성전자주식회사 메모리 컨트롤러, 메모리 시스템 및 메모리 시스템의 동작 방법
KR102164630B1 (ko) * 2013-06-28 2020-10-12 삼성전자주식회사 메모리 컨트롤러 및 상기 메모리 컨트롤러의 동작 방법
KR102156222B1 (ko) * 2013-12-24 2020-09-15 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것을 포함하는 데이터 처리 시스템
CN104793891B (zh) * 2014-01-17 2018-01-12 群联电子股份有限公司 数据写入方法、存储器控制电路单元与存储器存储装置
KR102174030B1 (ko) * 2014-05-13 2020-11-05 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 저장 장치 및 그것의 읽기 방법
US9570198B2 (en) * 2014-05-16 2017-02-14 SK Hynix Inc. Read disturb detection
KR20150140496A (ko) * 2014-06-05 2015-12-16 삼성전자주식회사 실시간 데이터 복구를 위한 리드 리클레임 방법 및 그에 따른 메모리 시스템
KR102318561B1 (ko) * 2014-08-19 2021-11-01 삼성전자주식회사 스토리지 장치, 스토리지 장치의 동작 방법
KR102128406B1 (ko) * 2014-09-26 2020-07-10 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
KR20160074237A (ko) * 2014-12-18 2016-06-28 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
CN105938447B (zh) * 2015-03-06 2018-12-14 华为技术有限公司 数据备份装置及方法
US9946596B2 (en) * 2016-01-29 2018-04-17 Toshiba Memory Corporation Global error recovery system
KR20170110408A (ko) * 2016-03-23 2017-10-11 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20180014975A (ko) 2016-08-02 2018-02-12 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR20180020706A (ko) * 2016-08-19 2018-02-28 에스케이하이닉스 주식회사 메모리 시스템 및 그의 동작 방법
KR20180064088A (ko) * 2016-12-05 2018-06-14 에스케이하이닉스 주식회사 메모리 제어 장치 및 방법
JP2020038738A (ja) * 2018-09-03 2020-03-12 キオクシア株式会社 不揮発性メモリ及びメモリシステム

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130138871A1 (en) 2011-11-30 2013-05-30 Silicon Motion, Inc. Flash Memory Device and Data Access Method for Same
US20180182465A1 (en) 2016-12-22 2018-06-28 Seagate Technology Llc Read Disturb Detection Based on Dynamic Bit Error Rate Estimation

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