CN117330942A - 芯片调试方法及相关装置 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 63
- 238000012360 testing method Methods 0.000 claims abstract description 53
- 230000009977 dual effect Effects 0.000 claims abstract description 29
- 238000004590 computer program Methods 0.000 claims description 6
- 230000005540 biological transmission Effects 0.000 claims description 3
- 238000001514 detection method Methods 0.000 claims description 2
- 238000013461 design Methods 0.000 abstract description 6
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 238000012545 processing Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 238000012549 training Methods 0.000 description 6
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31705—Debugging aspects, e.g. using test circuits for debugging, using dedicated debugging test circuits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31712—Input or output aspects
- G01R31/31713—Input or output interfaces for test, e.g. test pins, buffers
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0793—Remedial or corrective actions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/2733—Test interface between tester and unit under test
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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Abstract
本申请提供了一种芯片调试方法及相关装置，应用于目标芯片的并行处理器，方法包括：获取标准工作电压下配置在双数据速率物理层接口模块中的参考窗口参数；通过双数据速率物理层接口模块执行读写测试，以判断目标芯片能否在第一电压波动范围内正确读写；若不能正确读写，则检测目标芯片中所有功能模块的工作电压波动范围；若检测到双数据速率物理层接口模块的工作电压波动范围为第二电压波动范围，则调整参考窗口参数，以使得目标芯片能够在第一电压波动范围内正确读写。如此，解决了已经按照原有设计生产的目标芯片无法在较大的电压波动下正确读写的问题，极大提高了已制板生产的包含目标芯片的PCB板卡的良品率。
Description
技术领域
本申请属于家电电气产业的电数字数据处理技术领域，具体涉及一种芯片调试方法及相关装置。
背景技术
目前，芯片开发人员在设计集成有双数据速率物理层接口（Double Data RatePhysical Layer，DDR PHY）模块的芯片时，为降低设计难度，通常会将整个芯片的电源域连接在一起，若该芯片为大功率的业务芯片，则会导致芯片在工作时会出现较大的电压波动。此时，芯片中的DDR PHY模块可能无法通过自动训练匹配此电压波动范围，致使芯片在对随机存储器执行读写操作时出现数据错误。
发明内容
本申请实施例提供了一种芯片调试方法及相关装置，以期解决芯片无法在较大的电压波动下正确读写的问题。
第一方面，本申请实施例提供了一种芯片调试方法，应用于目标芯片的并行处理器，所述目标芯片包括所述并行处理器和双数据速率物理层接口模块，所述并行处理器通过所述双数据速率物理层接口模块与目标存储器连接，所述目标芯片在目标输入电压下的工作电压波动范围为第一电压波动范围，所述方法包括：
获取标准工作电压下配置在所述双数据速率物理层接口模块中的参考窗口参数，所述标准工作电压是指数值等于所述目标输入电压的所述目标芯片的工作电压，所述参考窗口参数用于指示在所述标准工作电压下所述目标芯片能够正确读写的延时窗口；
在所述第一电压波动范围内通过所述双数据速率物理层接口模块执行对所述目标存储器的读写测试，以判断所述目标芯片能否在所述第一电压波动范围内正确读写；
若所述目标芯片不能在所述第一电压波动范围内正确读写，则检测所述目标芯片中所有功能模块在所述目标输入电压下的工作电压波动范围；
若检测到所述双数据速率物理层接口模块在所述目标输入电压下的工作电压波动范围为第二电压波动范围，则调整所述参考窗口参数，以使得所述目标芯片能够在所述第一电压波动范围内正确读写，所述第一电压波动范围包含所述第二电压波动范围。
第二方面，本申请实施例提供了一种芯片调试装置，应用于目标芯片的并行处理器，所述目标芯片包括所述并行处理器和双数据速率物理层接口模块，所述并行处理器通过所述双数据速率物理层接口模块与目标存储器连接，所述目标芯片在目标输入电压下的工作电压波动范围为第一电压波动范围，所述装置包括：
获取单元，用于获取标准工作电压下配置在所述双数据速率物理层接口模块中的参考窗口参数，所述标准工作电压是指数值等于所述目标输入电压的所述目标芯片的工作电压，所述参考窗口参数用于指示在所述标准工作电压下所述目标芯片能够正确读写的延时窗口；
测试单元，用于在所述第一电压波动范围内通过所述双数据速率物理层接口模块执行对所述目标存储器的读写测试，以判断所述目标芯片能否在所述第一电压波动范围内正确读写；
检测单元，用于若所述目标芯片不能在所述第一电压波动范围内正确读写，则检测所述目标芯片中所有功能模块在所述目标输入电压下的工作电压波动范围；
参数调整单元，用于若检测到所述双数据速率物理层接口模块在所述目标输入电压下的工作电压波动范围为第二电压波动范围，则调整所述参考窗口参数，以使得所述目标芯片能够在所述第一电压波动范围内正确读写，所述第一电压波动范围包含所述第二电压波动范围。
第三方面，本申请实施例提供了一种电子设备，包括并行处理器、存储器以及一个或多个程序，所述一个或多个程序被存储在所述存储器中，并且被配置由所述并行处理器执行，所述程序包括用于执行本申请实施例第一方面中的步骤的指令。
第四方面，本申请实施例提供了一种计算机可读存储介质，其上存储有计算机程序/指令，所述计算机程序/指令被并行处理器执行时实现本申请实施例第一方面中的步骤。
可以看出，本申请实施例中，目标芯片的并行处理器首先模拟出目标芯片的真实工作场景，即获取标准工作电压下配置在双数据速率物理层接口模块中的参考窗口参数，再使用标准工作电压下的参考窗口参数去做读写测试，以目标芯片能否在第一电压波动范围内正确读写；当测试出无法正确读写时，检测所有功能模块在目标输入电压下的工作电压波动范围，以锁定存在问题的功能模块；当检测到双数据速率物理层接口模块的工作电压波动范围为被第一电压波动范围包含的第二电压波动范围时，即确定双数据速率物理层接口模块存在问题，此时调整配置在该模块中的参考窗口参数，以使得目标芯片能够在第一电压波动范围内读写正确。如此，解决了已经按照原有设计生产的目标芯片无法在较大的电压波动下正确读写的问题，极大提高了已制板生产的包含目标芯片的PCB（PrintedCircuit Board，印刷电路板）板卡的良品率。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种PCB板卡的结构框图；
图2是本申请实施例提供的一种芯片调试方法的流程示意图；
图3是本申请实施例提供的一种信号延时链上的延时点的示例简图；
图4是本申请实施例提供的一种芯片调试装置的功能单元组成框图；
图5是本申请实施例提供的一种电子设备的结构框图。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
请参阅图1，图1是本申请实施例提供的一种PCB板卡的结构框图。如图1所示，PCB板卡10上集成有目标芯片11和目标存储器12，所述目标芯片11与所述目标存储器12在所述PCB板卡10上通过走线实现端对端连接。其中，所述目标芯片11具体可以是可重构并行处理器（Reconfigurable Parallel Processor，RPP）芯片，所述目标存储器12具体可以是DDRSDRAM（Double Data Rate Synchronous Dynamic Random Access Memory，双倍数据速率同步动态随机存储器)，简称为DDR，所述PCB板卡10具体可以是指按照原有的将电源与目标芯片11直接连接到一起的设计来制板生产出的板卡产品，可能存在因较大电压波动导致目标芯片11在对目标存储器12执行读写操作时出现数据错误的缺陷。所述目标芯片11包括并行处理器111和双数据速率物理层接口模块112，所述并行处理器111通过所述双数据速率物理层接口模块112与所述目标存储器12连接。其中，所述并行处理器111具体可以是可重构并行处理器RPP。所述双数据速率物理层接口模块112作为并行处理器111和目标存储器12之间的桥梁，用于在二者之间进行读写信号的转换和传输。
其中，所述目标芯片11在目标输入电压下的工作电压波动范围为第一电压波动范围，所述目标输入电压是指与目标芯片11直接连接的电源的输入电压，例如为800mV（毫伏），所述工作电压波动范围是指目标芯片11在该目标输入电压下进行工作时的电压波动范围，所述第一电压波动范围例如可以是800mV±30mV。
下面介绍本申请实施例提供的一种芯片调试方法。
请参阅图2，图2是本申请实施例提供的一种芯片调试方法的流程示意图，所述芯片调试方法应用于如图1所示的并行处理器111中，如图2所示，所述芯片调试方法包括：
S201，获取标准工作电压下配置在所述双数据速率物理层接口模块中的参考窗口参数。
其中，所述标准工作电压是指数值等于所述目标输入电压的所述目标芯片的工作电压，例如为800mV，即目标芯片在工作时的电压保持在800mV。所述参考窗口参数用于指示在所述标准工作电压下所述目标芯片能够正确读写的延时窗口，也可以理解为是在标准工作电压下能够使各个读写信号顺利传输的信号最佳工作窗口。本申请实施例中，具体可以是由调试人员通过电压调整设备人工调整目标芯片的工作电压，在电压调整完毕后，调试人员可通过外部调试设备向目标芯片传输驱动信号，并行处理器在接收到驱动信号后执行相应操作，以实现在当前设定的工作电压下的功能测试。
需要说明的是，调试人员在拿到待测的目标芯片时，此时并不知道该芯片是否能够正常读写，因此需要先测试芯片是否能够正常读写。其中，此步骤是为了模拟目标芯片在正常无电压波动情况下的工作场景，即在标准工作电压下工作的场景，以初始化DDR PHY模块，获取能够使目标芯片在标准工作电压下正确读写的参考窗口参数。但参考窗口参数仅能够保证目标芯片在标准工作电压下正确读写，并不一定保证目标芯片在第一电压范围内能够正确读写，此时需要将参考窗口参数配置进DDR PHY模块中，通过DDR PHY模块执行读写测试来进行进一步判断。
在一个可能的示例中，所述获取标准工作电压下配置在所述双数据速率物理层接口模块中的参考窗口参数，包括：在所述标准工作电压下，针对延时链上的各个延时点执行如下操作：在当前延时点处通过所述双数据速率物理层接口模块向所述目标存储器写入预设数据；通过所述双数据速率物理层接口模块读取所述目标存储器，得到目标数据；若所述目标数据与所述预设数据相同，则确定所述目标芯片在当前延时点处能够正确读写；重复上述操作，直至所述延时链上的各个延时点全部处理完成，得到所述目标芯片能够正确读写时对应的多个延时点；从所述多个延时点中确定出所述目标芯片能够正确读写时对应的最小延时点和最大延时点；根据所述最小延时点和所述最大延时点确定出所述参考窗口参数。
其中，可以通过扫描各个信号的延时链的方式确定出各个信号的延时链上的各个延时点，各个延时点之间的间隔可由调试人员基于需求通过外部调试设备自定义设定。延时点设定的越多，则确定出的窗口参数越精确，但数据处理量相对较多，延时点设定的越少，则数据处理量就越少，但确定出的窗口参数的精确度相对较差。如图3所示，某信号的延时链上的延时点包括0延时点、T1延时点、T2延时点、T3延时点和T4延时点，所述并行处理器通过DDR PHY模块依次对各个延时点执行读写测试，最终在T1延时点、T2延时点、T3延时点处通过DDR PHY模块读回的目标数据与写入的预设数据相同，则确定T1延时点、T2延时点、T3延时点为目标芯片能够正确读写时对应的多个延时点，其中，最小延时点为T1延时点，最大延时点为T3延时点，那么该信号的参考窗口参数的窗口延时为T1延时点与T3延时点的差值。
可选地，并行处理器还可以按照该信号的延时链中延时点由小到大的顺序依次通过DDR PHY模块执行读写测试，当检测到所述目标芯片第一次正确读写时，确定此刻的延时点为最小延时点，例如，目标芯片在0延时点处未正确读写，在T1延时点处正确读写，则确定T1延时点为最小延时点。在所述目标芯片第一次正确读写后，继续执行读写测试，在检测到所述目标芯片未正确读写时，确定此刻的延时点的上一个延时点为最大延时点，例如，目标芯片在T2延时点和T3延时点处均正确读写，但在T4延时点时未正确读写，则确定T3延时点为最大延时点，那么该信号的参考窗口参数的窗口延时为T1延时点与T3延时点的差值。
可见，本示例中，并行处理器在标准工作电压下针对各个信号的延时链上的各个延时点逐一进行测试，从而确定出目标芯片能够正确读写时的最小延时点和最大延时点，进而确定出参考窗口参数，为后续通过DDR PHY模块测试目标芯片能否在第一电压范围内正确读写提供了数据基础，提高了测试结果的可靠性。
S202，在所述第一电压波动范围内通过所述双数据速率物理层接口模块执行对所述目标存储器的读写测试，以判断所述目标芯片能否在所述第一电压波动范围内正确读写。
在一个可能的示例中，所述在所述第一电压波动范围内通过所述双数据速率物理层接口模块执行对所述目标存储器的读写测试，包括：分别在第一工作电压和第二工作电压下通过所述双数据速率物理层接口模块执行对所述目标存储器的读写测试，所述第一工作电压是指所述第一电压波动范围的最小电压值，所述第二工作电压是指所述第一电压波动范围的最大电压值；若所述目标芯片在所述第一工作电压和所述第二工作电压下均能够正确读写，则确定所述目标芯片能够在所述第一电压波动范围内正确读写；若所述目标芯片在所述第一工作电压和所述第二工作电压中的任意一个工作电压下不能正确读写，则确定所述目标芯片不能在所述第一电压波动范围内正确读写。
其中，调试人员可通过电压调整设备调整目标芯片的工作电压。以所述第一电压波动范围为800mV±30mV为例，则所述第一工作电压为770mV，所述第二工作电压为830mV，在本示例中，若目标芯片在770mV和830mV的工作电压下均能通过读写测试，则可以确定该目标芯片在[770mV，830mV]这一区间的任意一个工作电压下都能通过读写测试。
可见，本示例中，并行处理器通过在第一电压波动范围的两端点电压处分别执行读写测试，来判断目标芯片能否在第一电压波动范围内正确读写，相较于在第一电压波动范围中取多个采样电压点多次执行读写测试的方法，更加简单高效，减少了数据处理量，提高了处理速度。
在一个可能的示例中，所述读写测试包括如下步骤：驱动所述双数据速率物理层接口模块，通过所述双数据速率物理层接口模块向所述目标存储器写入预设值；通过所述双数据速率物理层接口模块读取所述目标存储器，得到目标值；若所述目标值与所述预设值相同，则确定所述目标芯片能够正确读写；若所述目标值与所述预设值不同，则确定所述目标芯片不能正确读写。
其中，在标准工作电压下，并行处理器通过DDR PHY模块访问同一地址所读取到的目标值与此前在该地址上写入的预设值相同，此为正常工况，符合数据一致性。而在第一工作电压或第二工作电压下，若出现读回的数据与预先写入的数据不同的情况，则表明由于工作电压的波动导致读操作或写操作出现了错误，不能正确读写。
可见，本示例中，并行处理器分别在设定的工作电压下通过DDR PHY模块访问目标存储器，通过比较写入的预设值和读回的目标值来判断目标芯片能否在设定的工作电压下正确读写，实现方式简单，减少了数据处理量，提高了处理速度。
S203，若所述目标芯片不能在所述第一电压波动范围内正确读写，则检测所述目标芯片中所有功能模块在所述目标输入电压下的工作电压波动范围。
其中，在确定出目标芯片不能在第一电压波动范围内正确读写后，需要进行第一阶段的调试（debug），以定位到出现问题的功能模块。由于是因电压波动引起的目标芯片不能正确读写，因此并行处理器可以通过扫描检测目标芯片中所有的功能模块在电源输入电压为目标输入电压时的工作电压波动范围来定位存在问题的功能模块。
S204，若检测到所述双数据速率物理层接口模块在所述目标输入电压下的工作电压波动范围为第二电压波动范围，则调整所述参考窗口参数，以使得所述目标芯片能够在所述第一电压波动范围内正确读写。
其中，所述第一电压波动范围包含所述第二电压波动范围，表明DDR PHY模块的参数无法适用于第一电压波动范围内部分工作电压下的工况，例如，第一电压波动范围为800mV±30mV，DDR PHY模块的第二电压波动范围为800mV±10mV，那么在工作电压处于810mV以上或790mV以下时，DDR PHY模块会存在问题，其参数无法适用此工况，使得目标芯片无法正确读写。而DDR PHY模块中与读写操作相关的参数即为上述参考窗口参数，因此需要对配置在DDR PHY模块中的参考窗口参数进行调整，以使得读写信号能够正常在DDR PHY模块中转和传输，从而能够使目标芯片正确执行读写操作。
在一个可能的示例中，所述目标值与所述预设值不同，所述目标值对应的存储空间地址为目标地址，在所述调整所述参考窗口参数，以使得所述目标芯片能够在所述第一电压波动范围内正确读写之前，所述方法还包括：访问所述目标地址，多次重复读取所述目标存储器；若读回的多个值中所述预设值对应的频率大于或者等于第一预设频率，则确定第一参考窗口参数中存在待调整的目标窗口参数，所述第一参考窗口参数是指读操作方向上的参考窗口参数；若读回的多个值均为所述目标值，则确定第二参考窗口参数中存在待调整的目标窗口参数，所述第二参考窗口参数是指写操作方向上的参考窗口参数；确定出所述待调整的目标窗口参数。
其中，目标芯片不能正确读写具体包括读操作出错和写操作出错。读操作出错是指，通过DDR PHY模块成功发送了预设的写操作信号，即成功把预设值写入了目标地址，但通过DDR PHY模块接收读操作信号时出错，导致从目标地址中读回的目标值与预设值不同。写操作出错是指，通过DDR PHY模块未成功发送预设的写操作信号，即并行处理器想要将预设值写入到目标地址，但最终却写入了目标值，而通过DDR PHY模块接收读操作信号时没有问题，从目标地址中读回了目标值，导致读到的目标值与想要写入的预设值不同。
此时虽然已经确定了目标芯片不能正确读写、且DDR PHY模块存在问题，但仍无法具体确定是读操作出错还是写操作出错，进而也就无法定位到需要调整的是关联读操作的第一参考窗口参数还是关联写操作的第二参考窗口参数。因此需要进行下一步debug，即本示例中涉及的先定位到出错的具体操作类型，以确定出需要调整的窗口参数的类型的过程。
其中，所述目标地址是指在读写测试时发生数据错误的存储空间地址，通过该目标地址多次重复读取目标存储器，并统计读回的值为预设值的频率。当该频率大于或者等于第一预设频率时，例如，第一预设频率为99%，其中，100个读回的值中有99个是预设值，则可以认为目标存储器中的数据是正确的，即通过DDR PHY模块在目标地址中写入的数据为预设值，只是由于读操作出错，导致存在读回的值存在与预设值不同的小概率事件，即此情况表明读操作出错，需要调整的目标窗口参数为关联读操作的第一参考窗口参数中的窗口参数。当读回的多个值均为目标值时，表明读操作不存在问题，但由于写操作错误，即通过DDR PHY模块在目标地址中写入的数据并非预设值而是目标值，导致读回的值相同且均为目标值，需要调整的目标窗口参数为关联写操作的第二参考窗口参数中的窗口参数。经过实际调试过程发现，多数为读操作出错的情况。
可见，本示例中，并行处理器在调整参考窗口参数之前，先通过访问发生数据错误的目标地址，多次重复读取目标存储器来判断是读操作出错还是写操作出错，定位出待调整的目标窗口参数是在关联读操作的第一参考窗口参数中还是在关联写操作的第二参考窗口参数中，从而能够进一步确定出待调整的目标窗口参数，以便于针对性进行调整。如此，仅通过多次重复读取目标地址和数据对比即可锁定出错方向，简单高效，提高了数据处理效率。
在一个可能的示例中，所述读回的多个值中所述预设值对应的频率大于或者等于第一预设频率，所述确定出所述待调整的目标窗口参数，包括：针对所述第一参考窗口参数中的每个窗口参数执行如下操作：获取当前处理的窗口参数对应的多个预设参数调整量；针对所述多个预设参数调整量执行如下操作：以当前处理的预设参数调整量调整当前处理的窗口参数；将调整后的窗口参数配置到所述双数据速率物理层接口模块；通过所述双数据速率物理层接口模块访问所述目标地址，向所述目标存储器写入测试值；通过所述双数据速率物理层接口模块访问所述目标地址，多次重复读取所述目标存储器；若读回的值均为所述测试值，则确定所述当前处理的窗口参数为所述目标窗口参数；以及，确定所述当前处理的预设参数调整量为目标参数调整量；若读回的值中存在不为所述测试值的值，则继续处理下一个预设参数调整量，直至所述多个预设参数调整量全部处理完成；若当前处理的窗口参数对应的多个预设参数调整量均不为所述目标参数调整量，则继续处理下一个窗口参数，直至所述第一参考窗口参数中的所有窗口参数全部处理完成。
其中，所述读回的多个值中所述预设值的频率大于或者等于第一预设频率用于指示读操作出错的情况。此时，虽然锁定到是读操作方向上的窗口参数存在问题，但是读操作方向上的窗口参数有很多，需要进一步确定出是哪个窗口参数出错导致上述问题。
此时依次对每个窗口参数执行筛选试验，不同的窗口参数负责的是不同的信号，因此不同的窗口参数对应的多个预设参数调整量也不同，针对每个窗口参数依次使用其对应的预设参数调整量对该窗口参数进行调整，将调整后的窗口参数重新配置到DDR PHY模块中，再次访问目标地址，写入测试值。由于写操作是正常的，且未调整写操作方向上的窗口操作，此时可以确定，测试值已经成功写入目标存储器。再次访问目标地址，多次重复读取目标存储器，此时读操作信号会经过修改后的窗口，如果读回的值均为上述测试值，即读出的值全部都是正确的数据，表明此次修改过程是对的，证明当前处理的窗口参数存在问题，此时可以确定当前处理的窗口参数为待调整的目标窗口参数，以及，调整该窗口参数的目标参数调整量为当前次参与调试过程的预设参数调整量。如果读回的值中存在不为所述测试值的值，表明当前处理的窗口参数即使经过当前次的预设参数调整量调整后也会发生数据读取错误，此时继续用下一个预设参数调整量进行调整并重复上述测试过程，若该窗口参数对应的预设参数调整量均测试完，仍未确定当前处理的窗口参数存在问题，则继续处理下一个窗口参数，直至第一参考窗口参数中的所有窗口参数全部处理完成，以确定出待调整的目标窗口参数。
可见，本示例中，在读操作方向上的参考窗口参数存在问题时，并行处理器依次对每个窗口参数进行调整，将调整后的窗口参数重新配置进DDR PHY模块中进行测试，以筛选出使得读操作信号传输出现问题的目标窗口参数。如此，提高了测试的全面性，能够准确定位出存在问题的窗口参数，从而进行针对性调整，解决目标芯片在第一电压波动范围内不能正确读写的问题。
在一个可能的示例中，在所述针对所述第一参考窗口参数中的每个窗口参数执行如下操作之前，所述方法还包括：通过所述双数据速率物理层接口模块调节与信号质量相关的参数，计算调节后的读写错误概率；若调节后的读写错误概率与调节前的读写错误概率相同，则确定目标芯片不能正确读写与PCB走线不存在关联。
其中，在判断出读操作方向上存在错误后，首先需要排除PCB走线导致信号质量差这一因素，即通过DDR PHY模块调节与信号质量相关的参数，再次进行读写测试，此时若发现发生读写错误的概率并没有变化，说明目标芯片不能正确读写与PCB走线没有关联，可以执行下一步对第一参考窗口参数进行调试测试的过程。
在一个可能的示例中，所述调整所述参考窗口参数，以使得所述目标芯片能够在所述第一电压波动范围内正确读写，包括：通过所述目标参数调整量调整所述目标窗口参数，以使得所述目标芯片能够在所述第一电压波动范围内正确读写。
其中，所述目标参数调整量和所述目标窗口参数均是在debug过程中得到并记录的数据，可以在debug完成后直接调用。在目标芯片每次上电后，将调整后的窗口参数配置进DDR PHY模块中，以使得目标芯片在第一电压波动范围内正确读写。
可见，本示例中，并行处理器直接调用在debug过程中记录的参数调整量等数据来调整目标窗口参数，解决了目标芯片在较大电压波动范围内不能正确读写的问题，提高了已制板生产的包含该目标芯片的PCB板卡的良品率。
在一个可能的示例中，所述目标窗口参数为读操作训练（read training）阶段差分时钟信号（DQS）对驱动时钟信号（CK）的延时窗口（delay）大小。
其中，训练（training）阶段实质上就是并行处理器通过DDR PHY模块训练得到标准工作电压下的参考窗口参数的阶段，read training阶段是指训练得到标准工作电压下的第一参考窗口参数的阶段。本示例中，在较大电压波动的影响下，例如在770mV时，导致read training阶段DQS对CK的delay出现问题，造成数据读写出错，此时所反映的实际情况为，目标芯片在770mV的工作电压下不能正确读写。除此之外，所述窗口参数例如还包括数据信号（DQ）对驱动时钟信号（CK）的延时窗口（delay）大小等。
可以看出，本申请实施例中，目标芯片的并行处理器首先模拟出目标芯片的真实工作场景，即获取标准工作电压下配置在双数据速率物理层接口模块中的参考窗口参数，再使用标准工作电压下的参考窗口参数去做读写测试，以目标芯片能否在第一电压波动范围内正确读写；当测试出无法正确读写时，检测所有功能模块在目标输入电压下的工作电压波动范围，以锁定存在问题的功能模块；当检测到双数据速率物理层接口模块的工作电压波动范围为被第一电压波动范围包含的第二电压波动范围时，即确定双数据速率物理层接口模块存在问题，此时调整配置在该模块中的参考窗口参数，以使得目标芯片能够在第一电压波动范围内读写正确。如此，解决了已经按照原有设计生产的目标芯片无法在较大的电压波动下正确读写的问题，极大提高了已制板生产的包含目标芯片的PCB板卡的良品率。
与上述所示的实施例一致的，请参阅图4，图4是本申请实施例提供的一种芯片调试装置的功能单元组成框图，如图4所示，所述芯片调试装置40包括：获取单元401，用于获取标准工作电压下配置在所述双数据速率物理层接口模块中的参考窗口参数，所述标准工作电压是指数值等于所述目标输入电压的所述目标芯片的工作电压，所述参考窗口参数用于指示在所述标准工作电压下所述目标芯片能够正确读写的延时窗口；测试单元402，用于在所述第一电压波动范围内通过所述双数据速率物理层接口模块执行对所述目标存储器的读写测试，以判断所述目标芯片能否在所述第一电压波动范围内正确读写；检测单元403，用于若所述目标芯片不能在所述第一电压波动范围内正确读写，则检测所述目标芯片中所有功能模块在所述目标输入电压下的工作电压波动范围；参数调整单元404，用于若检测到所述双数据速率物理层接口模块在所述目标输入电压下的工作电压波动范围为第二电压波动范围，则调整所述参考窗口参数，以使得所述目标芯片能够在所述第一电压波动范围内正确读写，所述第一电压波动范围包含所述第二电压波动范围。
在一个可能的示例中，在所述获取标准工作电压下配置在所述双数据速率物理层接口模块中的参考窗口参数方面，所述获取单元401具体用于：在所述标准工作电压下，针对延时链上的各个延时点执行如下操作：在当前延时点处通过所述双数据速率物理层接口模块向所述目标存储器写入预设数据；通过所述双数据速率物理层接口模块读取所述目标存储器，得到目标数据；若所述目标数据与所述预设数据相同，则确定所述目标芯片在当前延时点处能够正确读写；重复上述操作，直至所述延时链上的各个延时点全部处理完成，得到所述目标芯片能够正确读写时对应的多个延时点；从所述多个延时点中确定出所述目标芯片能够正确读写时对应的最小延时点和最大延时点；根据所述最小延时点和所述最大延时点确定出所述参考窗口参数。
在一个可能的示例中，在所述通过所述双数据速率物理层接口模块执行对所述目标存储器的读写测试方面，所述测试单元402具体用于：分别在第一工作电压和第二工作电压下通过所述双数据速率物理层接口模块执行对所述目标存储器的读写测试，所述第一工作电压是指所述第一电压波动范围的最小电压值，所述第二工作电压是指所述第一电压波动范围的最大电压值；若所述目标芯片在所述第一工作电压和所述第二工作电压下均能够正确读写，则确定所述目标芯片能够在所述第一电压波动范围内正确读写；若所述目标芯片在所述第一工作电压和所述第二工作电压中的任意一个工作电压下不能正确读写，则确定所述目标芯片不能在所述第一电压波动范围内正确读写。
在一个可能的示例中，所述测试单元402具体用于：驱动所述双数据速率物理层接口模块，通过所述双数据速率物理层接口模块向所述目标存储器写入预设值；通过所述双数据速率物理层接口模块读取所述目标存储器，得到目标值；若所述目标值与所述预设值相同，则确定所述目标芯片能够正确读写；若所述目标值与所述预设值不同，则确定所述目标芯片不能正确读写 。
在一个可能的示例中，所述目标值与所述预设值不同，所述目标值对应的地址为目标地址，在所述调整所述参考窗口参数，以使得所述目标芯片能够在所述第一电压波动范围内正确读写之前，所述芯片调试装置40还用于：访问所述目标地址，多次重复读取所述目标存储器；若读回的多个值中所述预设值对应的频率大于或者等于第一预设频率，则确定第一参考窗口参数中存在待调整的目标窗口参数，所述第一参考窗口参数是指读操作方向上的参考窗口参数；若读回的多个值均为所述目标值，则确定第二参考窗口参数中存在待调整的目标窗口参数，所述第二参考窗口参数是指写操作方向上的参考窗口参数；确定出所述待调整的目标窗口参数。
在一个可能的示例中，所述读回的多个值中所述预设值对应的频率大于或者等于第一预设频率，所述确定出所述待调整的目标窗口参数方面，所述芯片调试装置40具体用于：针对所述第一参考窗口参数中的每个窗口参数执行如下操作：获取当前处理的窗口参数对应的多个预设参数调整量；针对所述多个预设参数调整量执行如下操作：以当前处理的预设参数调整量调整当前处理的窗口参数；将调整后的窗口参数配置到所述双数据速率物理层接口模块；通过所述双数据速率物理层接口模块访问所述目标地址，向所述目标存储器写入测试值；通过所述双数据速率物理层接口模块访问所述目标地址，多次重复读取所述目标存储器；若读回的值均为所述测试值，则确定所述当前处理的窗口参数为所述目标窗口参数；以及，确定所述当前处理的预设参数调整量为目标参数调整量；若读回的值中存在不为所述测试值的值，则继续处理下一个预设参数调整量，直至所述多个预设参数调整量全部处理完成；若当前处理的窗口参数对应的多个预设参数调整量均不为所述目标参数调整量，则继续处理下一个窗口参数，直至所述第一参考窗口参数中的所有窗口参数全部处理完成。
在一个可能的示例中，在所述调整所述参考窗口参数，以使得所述目标芯片能够在所述第一电压波动范围内正确读写方面，所述参数调整单元404具体用于：通过所述目标参数调整量调整所述目标窗口参数，以使得所述目标芯片能够在所述第一电压波动范围内正确读写。
其中，上述方法实施例涉及的各场景的所有相关内容均可以援引到对应模块的功能描述，在此不再赘述。上述芯片调试装置40均可执行上述图2所示的芯片调试方法。
请参阅图5，图5是本申请实施例提供的一种电子设备的结构框图。如图5所示，电子设备50可以包括一个或多个如下部件：并行处理器111、与并行处理器111耦合的储存器51，其中储存器51可存储有一个或多个计算机程序，一个或多个计算机程序可以被配置为由一个或多个并行处理器111执行时实现上述实施例描述的方法。可以理解的是，所述并行处理器是集成在目标芯片上的，所述目标芯片焊接在PCB板卡上，所述电子设备包含所述PCB板卡，但为了示例简便，仅通过图5示出计算机程序的执行主体即并行处理器111和计算机程序的存储位置即储存器51之间的耦合关系，不作额外限定。
本申请实施例还提供一种计算机存储介质，其中，其上存储有计算机程序/指令，所述计算机程序/指令被并行处理器执行时实现如上述方法实施例中记载的任一方法的部分或全部步骤。
应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。
在本申请所提供的几个实施例中，应该理解到，所揭露的方法、装置和系统，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的；例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式；例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理包括，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
上述以软件功能单元的形式实现的集成的单元，可以存储在一个计算机可读取存储介质中。上述软件功能单元存储在一个存储介质中，包括若干指令用以使得一台计算机设备执行本发明各个实施例所述方法的部分步骤。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，可轻易想到变化或替换，均可作各种更动与修改，包含上述不同功能、实施步骤的组合，包含软件和硬件的实施方式，均在本发明的保护范围。
Claims (10)
1.一种芯片调试方法，其特征在于，应用于目标芯片的并行处理器，所述目标芯片包括所述并行处理器和双数据速率物理层接口模块，所述并行处理器通过所述双数据速率物理层接口模块与目标存储器连接，所述目标芯片在目标输入电压下的工作电压波动范围为第一电压波动范围，所述方法包括：
获取标准工作电压下配置在所述双数据速率物理层接口模块中的参考窗口参数，所述标准工作电压是指数值等于所述目标输入电压的所述目标芯片的工作电压，所述参考窗口参数用于指示在所述标准工作电压下所述目标芯片能够正确读写的延时窗口；
在所述第一电压波动范围内通过所述双数据速率物理层接口模块执行对所述目标存储器的读写测试，以判断所述目标芯片能否在所述第一电压波动范围内正确读写；
若所述目标芯片不能在所述第一电压波动范围内正确读写，则检测所述目标芯片中所有功能模块在所述目标输入电压下的工作电压波动范围；
若检测到所述双数据速率物理层接口模块在所述目标输入电压下的工作电压波动范围为第二电压波动范围，则调整所述参考窗口参数，以使得所述目标芯片能够在所述第一电压波动范围内正确读写，所述第一电压波动范围包含所述第二电压波动范围。
2.根据权利要求1所述方法，其特征在于，所述获取标准工作电压下配置在所述双数据速率物理层接口模块中的参考窗口参数，包括：
在所述标准工作电压下，针对延时链上的各个延时点执行如下操作：
在当前延时点处通过所述双数据速率物理层接口模块向所述目标存储器写入预设数据；
通过所述双数据速率物理层接口模块读取所述目标存储器，得到目标数据；
若所述目标数据与所述预设数据相同，则确定所述目标芯片在当前延时点处能够正确读写；
重复上述操作，直至所述延时链上的各个延时点全部处理完成，得到所述目标芯片能够正确读写时对应的多个延时点；
从所述多个延时点中确定出所述目标芯片能够正确读写时对应的最小延时点和最大延时点；
根据所述最小延时点和所述最大延时点确定出所述参考窗口参数。
3.根据权利要求1所述方法，其特征在于，所述在所述第一电压波动范围内通过所述双数据速率物理层接口模块执行对所述目标存储器的读写测试，包括：
分别在第一工作电压和第二工作电压下通过所述双数据速率物理层接口模块执行对所述目标存储器的读写测试，所述第一工作电压是指所述第一电压波动范围的最小电压值，所述第二工作电压是指所述第一电压波动范围的最大电压值；
若所述目标芯片在所述第一工作电压和所述第二工作电压下均能够正确读写，则确定所述目标芯片能够在所述第一电压波动范围内正确读写；
若所述目标芯片在所述第一工作电压和所述第二工作电压中的任意一个工作电压下不能正确读写，则确定所述目标芯片不能在所述第一电压波动范围内正确读写。
4.根据权利要求3所述方法，其特征在于，所述读写测试包括如下步骤：
驱动所述双数据速率物理层接口模块，通过所述双数据速率物理层接口模块向所述目标存储器写入预设值；
通过所述双数据速率物理层接口模块读取所述目标存储器，得到目标值；
若所述目标值与所述预设值相同，则确定所述目标芯片能够正确读写；
若所述目标值与所述预设值不同，则确定所述目标芯片不能正确读写。
5.根据权利要求4所述方法，其特征在于，所述目标值与所述预设值不同，所述目标值对应的存储空间地址为目标地址，在所述调整所述参考窗口参数，以使得所述目标芯片能够在所述第一电压波动范围内正确读写之前，所述方法还包括：
访问所述目标地址，多次重复读取所述目标存储器；
若读回的多个值中所述预设值对应的频率大于或者等于第一预设频率，则确定第一参考窗口参数中存在待调整的目标窗口参数，所述第一参考窗口参数是指读操作方向上的参考窗口参数；
若读回的多个值均为所述目标值，则确定第二参考窗口参数中存在待调整的目标窗口参数，所述第二参考窗口参数是指写操作方向上的参考窗口参数；
确定出所述待调整的目标窗口参数。
6.根据权利要求5所述方法，其特征在于，所述读回的多个值中所述预设值对应的频率大于或者等于第一预设频率，所述确定出所述待调整的目标窗口参数，包括：
针对所述第一参考窗口参数中的每个窗口参数执行如下操作：
获取当前处理的窗口参数对应的多个预设参数调整量；
针对所述多个预设参数调整量执行如下操作：
以当前处理的预设参数调整量调整当前处理的窗口参数；
将调整后的窗口参数配置到所述双数据速率物理层接口模块；
通过所述双数据速率物理层接口模块访问所述目标地址，向所述目标存储器写入测试值；
通过所述双数据速率物理层接口模块访问所述目标地址，多次重复读取所述目标存储器；
若读回的值均为所述测试值，则确定所述当前处理的窗口参数为所述目标窗口参数；以及，确定所述当前处理的预设参数调整量为目标参数调整量；
若读回的值中存在不为所述测试值的值，则继续处理下一个预设参数调整量，直至所述多个预设参数调整量全部处理完成；
若当前处理的窗口参数对应的多个预设参数调整量均不为所述目标参数调整量，则继续处理下一个窗口参数，直至所述第一参考窗口参数中的所有窗口参数全部处理完成。
7.根据权利要求6所述方法，其特征在于，所述调整所述参考窗口参数，以使得所述目标芯片能够在所述第一电压波动范围内正确读写，包括：
通过所述目标参数调整量调整所述目标窗口参数，以使得所述目标芯片能够在所述第一电压波动范围内正确读写。
8.一种芯片调试装置，其特征在于，应用于目标芯片的并行处理器，所述目标芯片包括所述并行处理器和双数据速率物理层接口模块，所述并行处理器通过所述双数据速率物理层接口模块与目标存储器连接，所述目标芯片在目标输入电压下的工作电压波动范围为第一电压波动范围，所述装置包括：
获取单元，用于获取标准工作电压下配置在所述双数据速率物理层接口模块中的参考窗口参数，所述标准工作电压是指数值等于所述目标输入电压的所述目标芯片的工作电压，所述参考窗口参数用于指示在所述标准工作电压下所述目标芯片能够正确读写的延时窗口；
测试单元，用于在所述第一电压波动范围内通过所述双数据速率物理层接口模块执行对所述目标存储器的读写测试，以判断所述目标芯片能否在所述第一电压波动范围内正确读写；
检测单元，用于若所述目标芯片不能在所述第一电压波动范围内正确读写，则检测所述目标芯片中所有功能模块在所述目标输入电压下的工作电压波动范围；
参数调整单元，用于若检测到所述双数据速率物理层接口模块在所述目标输入电压下的工作电压波动范围为第二电压波动范围，则调整所述参考窗口参数，以使得所述目标芯片能够在所述第一电压波动范围内正确读写，所述第一电压波动范围包含所述第二电压波动范围。
9.一种电子设备，其特征在于，包括并行处理器、存储器以及一个或多个程序，所述一个或多个程序被存储在所述存储器中，并且被配置由所述并行处理器执行，所述程序包括用于执行如权利要求1-7任一项所述方法中的步骤的指令。
10.一种计算机可读存储介质，其上存储有计算机程序/指令，其特征在于，所述计算机程序/指令被并行处理器执行时实现权利要求1-7任一项所述方法的步骤。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311611017.6A CN117330942B (zh) | 2023-11-29 | 2023-11-29 | 芯片调试方法及相关装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN117330942A true CN117330942A (zh) | 2024-01-02 |
| CN117330942B CN117330942B (zh) | 2024-06-25 |
Family
ID=89277717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
| Country | Link |
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| CN (1) | CN117330942B (zh) |
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| GR01 | Patent grant | ||
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