JP5168799B2

JP5168799B2 - インタフェース回路

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Publication number: JP5168799B2
Application number: JP2006055304A
Authority: JP
Inventors: 小林　　直樹
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2006-03-01
Filing date: 2006-03-01
Publication date: 2013-03-27
Anticipated expiration: 2026-03-01
Also published as: JP2007235623A; US20070205926A1; US7439879B2

Description

本発明は、各種の電子機器や通信端末に使用されるインタフェース回路に係わり、特に２値のデータ信号の送受信を高速で行うのに適したインタフェース回路に関する。

２値データの送受信を行うインタフェース回路では、受信したデータ信号を基準電圧と比較して、“０”（ローレベル）または“１”（ハイレベル）の判定を行っている。この際の基準電圧Ｖ_refは、“０”の信号レベルと“１”の信号レベルの間の所定の電圧で固定するのが一般的である。

ところが、基準電圧Ｖ_refを固定している場合、信号ラインとグランドの間に発生するコモンノイズが本来のデータ信号に混入したときに、送信側と受信側の双方のグランドの電位の差すなわち接地電位差によってノイズマージンが狭くなるという問題がある。そこで、送信側の基準電圧Ｖ_refを受信側に利用させる提案の他に、基準電圧Ｖ_refを動的に制御することが提案されている（たとえば特許文献１参照）。

この提案では、受信した伝送信号がハイレベルからローレベルまたはローレベルからハイレベルへ変化すると、その変化した状態を検出し、変化した後の状態の電位をサンプリングするようにしている。これにより、伝送経路で起った電圧変動を伴った伝送信号に対してもその電圧変動の情報を内部に取り込んで、伝送信号のハイレベルへの立ち上がりに対する論理しきい値とローレベルへの立ち下がりに対する論理しきい値とを別々に制御する。このようにこの提案では、基準電圧Ｖ_refを動的に制御するようにしている。
特開平９−２３２９２３号公報（第００６６段落、図２）

しかしながら、この提案では、受信側で実際にデータ信号を受信し、その後にその信号レベルを用いて基準電圧Ｖ_refを設定している。このため、それぞれの時点の基準電圧Ｖ_refを制御する前にフリップフロップ回路等の記憶手段にデータ信号を取り込むことが必要とされるような場合には、この提案を適用できず、ノイズマージンを拡大する効果を得ることができない。このような場合には、たとえば動作周波数の高いデータ伝送領域で、ノイズマージンが狭い状態のままとなる。したがって、動作周波数を向上させることができない。

ノイズマージンをデータの受信前に拡大する技術として、差動伝送方式がある。差動伝送方式では、２本の信号線を使用して、送りたいデータ信号とその論理が反転した反転信号とを対にして伝送するようになっている。このため、これらの信号線に同じように加わる雑音であるコモンノイズに対する耐性が高くなり、高速動作が容易になる。

しかしながら、差動伝送方式を採用するには、２系統の信号が、遅延やノイズの影響について互いに等しくなるような配線を行う必要がある。このため、配線の難易度が高く、配線のコストが上昇するという問題がある。

また、データの送受信を行うインタフェース回路では、同期伝送を行うために、受信したデータをフリップフロップ回路等の記憶手段に取り込む際のクロックのタイミングを同期させる必要がある。この結果、たとえば動作周波数の高い領域で、フリップフロップ回路等の記憶手段のすべてが同時にクロックを取り込む回路構成を採用することになり、電源ノイズや電磁波障害としてのＥＭＩ（Electro Magnetic Interference）ノイズが大きくなるという問題がある。

そこで本発明の目的は、受信側で２値データの受信前にノイズマージンを拡大したり、発生するノイズの低減を図ることのできるインタフェース回路を提供することにある。

本発明では、（イ）クロック信号を入力して複数系統に分配するクロック信号分配手段と、（ロ）このクロック信号分配手段によって送信側用に分配された送信側クロック信号に同期して２値データを送信するデータ送信手段と、（ハ）このデータ送信手段によって送信される２値データを構成する各データの１クロック経過後の論理状態および２クロック経過後の論理状態の変化が“０”から“０”、“０”から“１”、“１”から“０”あるいは“１”から“１”のいずれの状態であるかを前記した送信側で逐次検出する変化態様検出手段と、（ニ）前記したデータ送信手段の送信したデータを受信側で受信するデータ受信手段と、（ホ）このデータ受信手段の受信したデータを前記した受信側で所定の基準電圧を用いて２値化する受信側２値化手段と、（へ）前記した受信側に設けられ、この受信側２値化手段が２値化を行う際の前記した基準電圧を、前記した変化態様検出手段の検出した変化態様に対応して変動させる基準電圧変動手段と、（ト）前記した送信側クロック信号と同一周波数で前記したクロック信号分配手段によって受信側に分配された受信側クロック信号を２つの線路に分岐する分岐手段と、この分岐手段で分岐された一方の線路の受信側クロック信号をゼロでない所定の固定量だけ遅延させる固定遅延回路と、この固定遅延回路から出力される受信側クロック信号と前記した分岐手段で分岐された他方の線路の受信側クロック信号のいずれか一方を選択するセレクタと、前記した変化態様検出手段の検出結果としての論理状態の変化が“０”から“０”あるいは“１”から“１”に変化するときには前記した固定遅延回路から出力される受信側クロック信号を選択させ、“０”から“１”、“１”から“０”に変化するときには前記した分岐手段で分岐された他方の線路の受信側クロック信号を選択させるセレクタ制御手段とからなる遅延調整手段と、（チ）前記した基準電圧変動手段によって変動させた基準電圧を基にして前記した受信側２値化手段によって２値化した後のデータを前記した遅延調整手段から出力される受信側クロック信号に同期して取り込むデータ取り込み手段とをインタフェース回路が具備する。

以上説明したように本発明によれば、２値データの受信を行う前に、そのデータを取り込む際の基準となる電圧や取り込む位相を適切なものに制御することにしたので、ノイズマージンを拡大することができ、結果的にデータを送受信する際の周波数を向上させることができる。

また、本発明によれば伝送されるデータの論理状態の変化の各種パターン（態様）に起因する受信側での電位の変化に応じて、２値化する基準電位やデータを取り込む際のクロック信号の位相を変化態様検出手段の検出結果に応じた遅延量に調整するようにした。このため、送信側と受信側の各回路部分が同一のクロックを同一タイミングで使用して処理を行う必要がない。したがって、電源ノイズやＥＭＩノイズを低減することができる。

以下実施例につき本発明を詳細に説明する。

図１は、本発明の一実施例におけるインタフェース回路の概要を表わしたものである。このインタフェース回路１００は、送信側に直列に接続された第１および第２のフリップフロップ回路１０１、１０２と、第２のフリップフロップ回路１０２の出力側に配置された送信バッファ１０３と、第１および第２のフリップフロップ回路１０１、１０２の入力側をチェックすることで送信側の送信データ１０４の論理状態の切り替わりを検出する検出部１０５と、第１および第２のフリップフロップ回路１０１、１０２および受信側の遅延調整部１０６に対してクロック信号１０７を分配する分配部１０８を備えている。分配部１０８の手前には、入力バッファ１０９が配置されている。

受信側には、送信バッファ１０３から信号線１１１を介してデータを入力する入力バッファ１１２と、この入力バッファ１１２の出力側に設けられた第３のフリップフロップ回路１１３と、入力バッファ１１２の基準電圧Ｖ_refを制御する基準電圧制御部１１４と、分配部１０８の分配する第３のクロック信号１１５₃を入力して遅延量の調整を行う遅延調整部１０６のそれぞれが配置されている。なお、第１のクロック信号１１５₁は第１のフリップフロップ回路１０１に供給され、第２のクロック信号１１５₂は第２のフリップフロップ回路１０２に供給されるようになっている。

このようなインタフェース回路１００で、検出部１０５は、送信側の送信データ１０４の切り替わりを検出するようになっている。具体的には、第１および第２のフリップフロップ回路１０１、１０２の入力側の電位を表わした電位信号１２１、１２２を入力して、送信データ１０４が“０”から“０”に、“０”から“１”に、“１”から“０”に、あるいは“１”から“１”にそれぞれ切り替わったとき、これらの検出を行う。基準電圧制御部１１４は、検出部１０５の検出結果１２３を入力して、基準電圧調整信号１２４を出力することで、入力バッファ１１２の基準電圧Ｖ_refを制御するようになっている。

具体的には、検出結果１２３が“０”から“１”への切り替えか、“１”から“０”への切り替えを表わしていた場合、基準電圧制御部１１４は、基準電圧Ｖ_refを受信データ１２５の振幅の中心に設定する。また、検出結果１２３が“０”から“０”への切り替えを表わしていた場合、基準電圧制御部１１４は、基準電圧Ｖ_refを受信データ１２５の振幅の中心よりも低く設定する。検出結果１２３が“１”から“１”への切り替えを表わしていた場合、基準電圧制御部１１４は、基準電圧Ｖ_refを受信データ１２５の振幅の中心よりも高く設定する。

次に、遅延調整部１０６について説明する。遅延調整部１０６は、分配部１０８によって分配された第３のクロック信号１１５₃の位相を、検出部１０５の検出結果１２６によって調整するようになっている。具体的には、検出部１０５の検出結果１２６が“０”から“１”への切り替えか、“１”から“０”への切り替えを表わしていた場合、遅延量を最小にする。また、検出結果１２３が“０”から“０”へ、あるいは“１”から“１”への切り替えを表わしていた場合、遅延量を増やすことで第３のフリップフロップ回路１１３に供給する第４のクロック信号１１５₄の位相を遅らせる。第３のフリップフロップ回路１１３からは受信データ１１６が出力されるようになっている。

インタフェース回路１００は、このように送信データ１０４の切り替わりを検出し、受信側の入力バッファ１１２の基準電圧Ｖ_refを調整する。したがって、後に詳細に説明するように、送信データ１０４の動作周波数が上昇しても難しい配線を必要とすることなく、受信データ１１６のノイズマージンを拡大することができる。また、送信データ１０４の切り替わり方によって、第３のフリップフロップ回路１１３に供給する第４のクロック信号１１５₄の位相を調整する。したがって、同期伝送時においても同時に動作するフリップフロップ回路の数を削減することができ、動作周波数を落とすことなく電源ノイズやＥＭＩノイズを低減することができる。

図２は、本実施例のインタフェース回路を具体的に表わしたものである。このインタフェース回路１００で検出部１０５は、第１および第２のフリップフロップ回路１０１、１０２の入力側の電位を表わした電位信号１２１、１２２を共に入力するアンド回路１３１、ノア（ＮＯＲ）回路１３２および排他ノア（Ｅｘ．ＮＯＲ）回路１３３を備えている。アンド回路１３１の論理出力１３４は、基準電圧制御部１１４を構成するＮチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタとしての上側トランジスタ１３５のゲートに印加されている。ノア回路１３２の論理出力１３６は、上側トランジスタ１３５と抵抗１３７、１３８の直列回路を介して接続された、同じくＮチャネルＭＯＳトランジスタからなる下側トランジスタ１３９のゲートに印加されている。

排他ノア回路１３３の論理出力１４１は、遅延調整部１０６のセレクタ１４２にその制御信号として供給されている。遅延調整部１０６は、第３のクロック信号１１５₃をそのままセレクタ１４２に導く線路１４３と、固定遅延回路１４４を経てセレクタ１４２に導く線路１４５とを備えている。そして、論理出力１４１がローレベルのときに線路１４３を経た遅延の生じていない第３のクロック信号１１５₃を第４のクロック信号１１５₄として出力する。また、論理出力１４１がハイレベルのときには、固定遅延回路１４４を経て第３のクロック信号１１５₃を遅延させて、第４のクロック信号１１５₄として出力するようになっている。ここで２つの論理出力１３４、１３６が検出結果１２３（図１）に対応し、残りの論理出力１４１が検出結果１２６（図１）に対応する。

基準電圧制御部１１４は、上側トランジスタ１３５のドレインＤに一端を接続し、他端を抵抗１３７および抵抗１３８の接続点１４６に接続した抵抗１４７と、この抵抗１４７の接続点１４６と下側トランジスタ１３９のソースＳとを接続した抵抗１４８を備えている。下側トランジスタ１３９のソースＳは接地されている。接続点１４６から基準電圧調整信号１２４が入力バッファ１１２に供給されることになる。

このようなインタフェース回路１００では、送信データ１０４による検出部１０５への電位信号１２１、１２２が共に“０”のとき、あるいは一方が“１”で他方が“０”のとき、アンド回路１３１の論理出力１３４は“０”である。このとき、このローレベルの信号をゲートに印加された上側トランジスタ１３５はオフとなる。上側トランジスタ１３５は電位信号１２１、１２２が共に“１”のときにのみオンとなる。ノア回路１３２については、検出部１０５への電位信号１２１、１２２が共に“０”のときにその論理出力１３６がハイレベルとなって、下側トランジスタ１３９はオンとなる。これらの電位信号１２１、１２２が共に“１”のとき、あるいは一方が“１”で他方が“０”のとき、論理出力１３６がローレベルとなって、下側トランジスタ１３９は、オフとなる。

したがって、基準電圧制御部１１４から出力される基準電圧調整信号１２４の基準電圧Ｖ_refは、検出部１０５に入力する電位信号１２１、１２２の一方が“１”で他方が“０”のとき、両トランジスタ１３５、１３９が共にオフとなるため、抵抗１４７と抵抗１４８の分圧点の電圧となる。この電圧は、受信データ１２５の振幅の中心となる。

また、検出部１０５に入力する電位信号１２１、１２２が共に“０”の場合には、上側トランジスタ１３５がオフになり、下側トランジスタ１３９がオンになる。２つの抵抗１３８、１４８の合成抵抗は抵抗１４８の抵抗値よりも低下する。このため、この場合には基準電圧調整信号１２４の基準電圧Ｖ_refが、受信データ１２５の振幅の中心よりも低くなる。更に、検出部１０５に入力する電位信号１２１、１２２が共に“１”の場合には、上側トランジスタ１３５がオンになり、下側トランジスタ１３９がオフになる。このときは、２つの抵抗１３７、１４７の合成抵抗が抵抗１４７の抵抗値よりも低下する。したがって、この場合、基準電圧調整信号１２４の基準電圧Ｖ_refは、受信データ１２５の振幅の中心よりも高くなる。

図３は、入力バッファの受信データの波形の変化としてのアイパターンを示したものである。この図３は、図１における送信データ１０４が“０”から“０”へ、“０”から“１”へ、“１”から“０”へ、あるいは“１”から“１”へ切り替わるときに受信側での受信データ１２５の信号レベルにばらつきが生じる様子を、反射ノイズ等の影響がないものとして簡略化して表現したものである。ただし、図３では、図２に示した基準電圧制御部１１４の電圧制御が行われていない場合を示している。また、ここでは説明を複雑にしないために、図１に示した遅延調整部１０６が存在せず、分配部１０８から出力される第３のクロック信号１１５₃が位相を遅延されることなく第３のフリップフロップ回路１１３に供給される場合を扱っている。遅延調整部１０６を加えた考察は後に行う。

図４は、今回考察しようとするインタフェース回路の構成を表わしたものである。このインタフェース回路１００Ａでは、簡略化のために、図１に示した遅延調整部１０６が存在せず、分配部１０８の分配する第３のクロック信号１１５₃がそのまま第３のフリップフロップ回路１１３に供給されている。

ところで、図４における受信側の入力バッファ１１２では、現在の受信データ１２５の論理状態とその前の受信データの論理状態によって、信号の切り替わりによる受信データ１２５の信号レベルに差が生じる。たとえば現在の受信データ１２５の論理状態が“０”であるとする。これが受信データ１２５の論理状態が“０”から“０”に変化した後に現在の“０”となったのであれば、図３のライン１５１₁で示すようなものとなり、現在の信号レベルは最も低くなる。受信データ１２５の論理状態が“０”から“１”に変化した後に現在の“０”となったとき（ライン１５１₂）、あるいは“１”から“０”に変化した後に現在の“０”となったとき（ライン１５１₃）が中間の値となり、“１”から“１”に変化した後に現在の“０”となったとき（ライン１５１₄）、これらの間で最も高くなる。

一方、現在の受信データ１２５の論理状態が“１”であるとする。この場合にも、その前のデータの切り替わり方によって信号レベルに差が生じる。これが受信データ１２５の論理状態が“０”から“０”に変化した後に現在の“１”となったのであれば（ライン１５１₅）、その中で信号レベルは最も低くなる。受信データ１２５の論理状態が“０”から“１”に変化した後に現在の“１”となったとき（ライン１５１₆）、あるいは“１”から“０”に変化した後に現在の“１”となったとき（ライン１５１₇）が中間の値となり、“１”から“１”に変化した後に現在の“１”となったとき（ライン１５１₈）、最も高くなる。

図３に示したような受信データ１２５の信号レベルの変動に応じて、基準電圧調整信号１２４の基準電圧Ｖ_refを、３つの値のうちの１つに選択的に設定することで、本実施例ではデータ受信前にノイズマージンを拡大して動作周波数を向上するようにしている。すなわち、図４における検出部１０５の電位信号１２１、１２２の論理状態が“０”から“１”に、あるいは“１”から“０”に変化する状態では、基準電圧調整信号１２４の基準電圧Ｖ_refを受信データ１２５の振幅の中心の「Ｖ_refC」の位置として、ノイズマージンを図３に示す値「ＮＭＣＨ」および値「ＮＭＣＬ」に設定するようにしている。

また、図４における検出部１０５の電位信号１２１、１２２の論理状態が“０”から“０”に変化する状態では、基準電圧調整信号１２４の基準電圧Ｖ_refを受信データ１２５の振幅の中心よりも低い値「Ｖ_refL」の位置として、ノイズマージンを図３に示す値「ＮＭＬＨ」および値「ＮＭＬＬ」に設定するようにしている。更に、図４における検出部１０５の電位信号１２１、１２２の論理状態が“１”から“１”に変化する状態では、基準電圧調整信号１２４の基準電圧Ｖ_refを受信データ１２５の振幅の中心よりも高い値「Ｖ_refH」の位置として、ノイズマージンを図３に示す値「ＮＭＨＨ」および値「ＮＭＨＬ」に設定するようにしている。

図５は、図４に示した回路構成における入力バッファに加わるデータと第３のフリップフロップ回路から出力される受信データのそれぞれの波形を表わしたものである。同図（ａ）は入力バッファ１１２の受信データ１２５の振幅変化と基準電圧調整信号１２４の基準電圧Ｖ_refを表わしており、同図（ｂ）は第３のクロック信号１１５₃のそれぞれのタイミングを表わしている。同図（ｃ）は第３のフリップフロップ回路１１３から出力される受信データ１１６の波形変化を示している。

図４の回路動作として説明したように、検出部１０５への電位信号１２１、１２２の論理状態が“０”から“１”あるいは“１”から“０”に変化した場合には、基準電圧調整信号１２４の基準電圧Ｖ_refが受信データ１２５の振幅の中心の「Ｖ_refC」の位置となる。また、検出部１０５の電位信号１２１、１２２の論理状態が“０”から“０”に変化する状態では、基準電圧調整信号１２４の基準電圧Ｖ_refが受信データ１２５の振幅の中心よりも低い値「Ｖ_refL」の位置となり、“１”から“１”に変化する状態では、基準電圧調整信号１２４の基準電圧Ｖ_refが受信データ１２５の振幅の中心よりも高い値「Ｖ_refH」の位置となる。これにより、データの受信前にノイズマージンが拡大している。

図６は、参考のために図５と同一の受信データについて基準電圧Ｖ_refを固定にした場合を示したものである。ここでは、基準電圧調整信号１２４の基準電圧Ｖ_refを“０”と“１”の間の所定の電圧、たとえば振幅の中心となる電圧で固定している。このような手法は従来の手法となる。このように基準電圧Ｖ_refが固定値を採ると、円１６１₁〜１６１₄で示した各箇所で、受信データ１２５（同図（ａ））と、固定化された基準電圧Ｖ_refの基準電圧調整信号１６２（同図（ａ））との電圧差が小さくなっており、この結果、ノイズマージンが小さくなる。これにより、第３のクロック信号１１５₃（同図（ｂ））による第３のフリップフロップ回路１１３のデータ取り込みに障害が発生する場合があり、第３のフリップフロップ回路１１３から出力される受信データ１１６（同図（ｃ））に破線部分１６３₁〜１６３₄で示すようなエラーが発生するおそれがある。

図７は、同じく参考のために、図５と同一の受信データを特許文献１で示した従来技術を用いて受信した場合を表わしたものである。同図（ａ）は、図５と同一の受信データ１２５と、特開平９−２３２９２３号公報に示された原理による基準電圧Ｖ_refの基準電圧調整信号１７１を示している。この場合にも基準電圧Ｖ_refが適切に制御されていない結果として、円１７２₁〜１７２₄で示した各箇所で、受信データ１２５（同図（ａ））と、基準電圧Ｖ_refの基準電圧調整信号１７１（同図（ａ））との電圧差が不適切となっており、この結果、ノイズマージンがほとんどなくなっている。これにより、第３のクロック信号１１５₃（同図（ｂ））による第３のフリップフロップ回路１１３のデータ取り込みに障害が発生する場合があり、第３のフリップフロップ回路１１３から出力される受信データ１１６（同図（ｃ））に破線部分１７３₁〜１７３₄で示すようなエラーが発生するおそれがある。

図８は、図２に示した回路から基準電圧制御部を取り外し、代わって遅延調整部を追加した構成のインタフェース回路を表わしたものである。このインタフェース回路１００Ｂで検出部１０５は送信データ１０４の切り替わりとしての送信データ１０４が“０”から“０”へ、“０”から“１”へ、“１”から“０”へ、あるいは“１”から“１”へ切り替わるのを検出する。

遅延調整部１０６は、検出部１０５の電位信号１２１、１２２の論理状態が“０”から“１”に、あるいは“１”から“０”に変化する状態で、その遅延量を最小にする。すなわち、線路１４３を経た遅延の生じていない第３のクロック信号１１５₃を第４のクロック信号１１５₄として出力する。また、論理状態が“０”から“０”に、あるいは“１”から“１”に変化する状態で、固定遅延回路１４４を経て第３のクロック信号１１５₃の位相を遅延させて、第４のクロック信号１１５₄として出力するようになっている。

図９は、図３に対応するもので、図８における受信データの波形としてのアイパターンで、送信側のデータの切り替わり方によって信号の切り替わるタイミングにばらつきが生じる様子を、反射ノイズ等の影響がないものとして簡略化して表現したものである。

図８における受信データ１２５が“０”のとき、その前のデータの切り替わり方によって信号の切り替わるタイミングに差が生じる。“０”から“１”に変化した後であれば、図９にライン１８１₁で示すように最も早く切り替わり、“１”から“１”に変化した後であれば、ライン１８１₂で示すように最も遅く切り替わる。ライン１８１₃で示すように“０”から“０”に変化した後、およびライン１８１₄で示すように“１”から“０”に変化した後の場合、データは切り替わらない。

同様に、図８における受信データ１２５が“１”のとき、その前のデータの切り替わり方によって信号の切り替わるタイミングに差が生じる。“１”から“０”に変化した後であれば、図９にライン１８１₅で示すように最も早く切り替わり、“０”から“０”に変化した後のときライン１８１₆で示すように最も遅く切り替わり、ライン１８１₇で示すように“０”から“１”およびライン１８１₈で示すように“１”から“１”に変化した後のときはデータは切り替わらない。

データの切り替わりとデータを第３のフリップフロップ回路１１３に取り込む第４のクロック信号１１５₄の差を、タイミングマージンと呼ぶことにする。タイミングマージンが最も厳しくなり、動作周波数を高くしていく上でネックとなるのは、データが“１”から“１”に変化した後に“０”となるときまたは、“０”から“０”に変化した後に“１”となるときである。これらのときに必要なタイミングマージンＴＭ′を確保すると、第３のフリップフロップ回路１１３のクロックは、本来の時点１８２ではなく、これよりも遅れた時点１８３となる。

また、タイミングマージンは、（イ）“１”から“０”に変化した後に“０”に切り替わったとき、（ロ）“０”から“１”に変化した後に“０”に切り替わったとき、および（ハ）“０”から“１”に変化した後に“１”に切り替わったときの３つの場合はやや拡大して、図９の時点１８４からクロックまでの時間となる。（ニ）“０”から“０”に変化した後に“０”に切り替わったとき、および（ホ）“１”から“１”に変化した後に“１”に切り替わったときは十分大きい。したがって、データの切り替わりが“１”から“１”に変化した後に“０”となるときまたは“０”から“０”に変化した後に“１”となるとき以外のときには、クロック信号の位相は時点１８３よりも前にずらすことが可能である。たとえば図９の時点１８２の位相とした場合でもタイミングマージンは時点１８４から時点１８２までの時間ＴＭとなり、時点１８５から時点１８３までの時間ＴＭ′よりも大きなマージンを確保することができる。

したがって、図８の動作の説明のように、検出部１０５の結果出力が“０”から“１”または“１”から“０”のときに第３のフリップフロップ回路１１３のクロック信号の位相を時点１８２の位置にし、“０”から“０”または“１”から“１”のときに第３のフリップフロップ回路１１３のクロック信号の位相を時点１８３の位置にすることにより、同時に動作するフリップフロップ回路の数を削減して、動作周波数を落とすことなく電源ノイズやＥＭＩノイズを低減することができることになる。

図１０は、図８における第３のフリップフロップ回路に入力されるデータと出力されるデータの波形を表わしたものである。このうち、同図（ａ）は受信側の入力バッファ１１２の受信データ１２５の波形変化を表わしており、同図（ｂ）は第４のクロック信号１１５₄を表わしている。同図（ｃ）が第３のフリップフロップ回路１１３から出力される受信データ１１６の波形である。図８における動作説明のように、検出部１０５の結果出力が“０”から“１”または“１”から“０”のとき、第３のフリップフロップ回路１１３のクロック信号の位相を時点１８２の位置にし、“０”から“０”または“１”から“１”のときには第３のフリップフロップ回路１１３のクロック信号の位相を時点１８３の位置にしている。これにより、同時に動作するフリップフロップ回路の数を削減することができる。

図１１は、図１０と同じデータを、すべてのフリップフロップ回路が同時に動作する従来の技術で受信した場合を表わしたものである。図１０では、遅延調整部１０６が遅延を最小としたときのクロックエッジ（図９における時点１８２に相当）を小さな矢印で示している。また、遅延調整部１０６が位相を遅らせたときのクロックエッジ（図９における時点１８３に相当）を大きな矢印で示している。図１１でも同様である。

本実施例の図１０を従来技術としての図１１と比較すると、大きな矢印のエッジで示す本来最もタイミングマージンが厳しくなるデータの切り替わりのとき、すなわち“１”から“１”に変換した後に“０”に切り替わったとき、あるいは“０”から“０”に変換した後に“１”に切り替わったときでもタイミングマージンの大きさに差はなく、動作周波数を落とす必要がないことがわかる。

そこで、図２に戻って、受信データのノイズマージンを拡大する機能と、電源ノイズおよびＥＭＩノイズを低減する機能の両方を備えたインタフェース回路１００について説明を行う。検出部１０５は、電位信号１２１、１２２を用いて送信データ１０４が“０”から“０”へ、“０”から“１”へ、“１”から“０”へ、あるいは“１”から“１”へ切り替わる時点を検出する。

基準電圧制御部１１４は、検出部１０５の論理出力１３４、１３６が“０”から“１”へ、あるいは“１”から“０”へ変化するとき、基準電圧制御部１１４内の上側トランジスタ１３５と下側トランジスタ１３９が共に遮断されて、基準電圧調整信号１２４の基準電圧Ｖ_refは、受信データ１２５の振幅の中心となる。また、検出部１０５の論理出力１３４、１３６が“０”から“０”のとき基準電圧制御部１１４内の上側トランジスタ１３５は遮断、下側トランジスタ１３９は導通となり、基準電圧調整信号１２４の基準電圧Ｖ_refは、受信データ１２５の振幅の中心より低くなる。また、検出部１０５の論理出力１３４、１３６が“１”から“１”のとき基準電圧制御部１１４内の上側トランジスタ１３５は導通、下側トランジスタ１３９は遮断となり、基準電圧調整信号１２４の基準電圧Ｖ_refは、受信データ１２５の振幅の中心より高くなる。

また、遅延調整部１０６は、検出部１０５の論理出力１４１が“０”から“１”へ、あるいは“１”から“０”へ変化するとき、セレクタ１４２が線路１４３を選択して遅延量を最小にする。“０”から“０”へ、あるいは“１”から“１”へ変化するとき、セレクタ１４２は固定遅延回路１４４を通ったクロックを選択して、第３のフリップフロップ回路１１３に供給される第４のクロック信号１１５₄の位相を遅らせる。

図１２は、図２の構成のインタフェース回路における入力バッファの受信データの波形としてのアイパターンを表わしたものである。この図では、送信データ１０４の“０”から“０”へ、“０”から“１”へ、“１”から“０”へ、あるいは“１”から“１”への論理状態の切り替わりによって信号レベルにばらつきが生じる様子を、反射ノイズ等の影響がないものとして簡略化して表現している。同図に示す各ライン１９１₁〜１９１₈は、図９における各ライン１８１₁〜１８１₈と対応している。

図１２でも第３のフリップフロップ回路１１３のクロックは、本来の時点１９２ではなく、これよりも遅れた時点１９３に調整している。図２に示したインタフェース回路１００でも、データの切り替わりが“１”から“１”に変化した後に“０”となるときまたは“０”から“０”に変化した後に“１”となるとき以外のときには、クロック信号の位相は時点１９３よりも前にずらすことが可能である。たとえば図１２の時点１９２の位相とした場合でもタイミングマージンは時点１９４から時点１９２までの時間ＴＭＦとなり、時点１８５から時点１８３までの時間ＴＭＦ′よりも大きなマージンを確保することができる。

図１３は、図２の構成のインタフェース回路における第３のフリップフロップ回路に入力されるデータと出力されるデータの波形を表わしたものである。このうち、同図（ａ）は受信側の入力バッファ１１２の受信データ１２５の波形変化を表わしており、同図（ｂ）は第４のクロック信号１１５₄を表わしている。同図（ｃ）が第３のフリップフロップ回路１１３から出力される受信データ１１６の波形である。図１３および先の図１２では、遅延調整部１０６が遅延を最小としたときのクロックエッジ（図１２における時点１９２に相当）を小さな矢印で示している。また、遅延調整部１０６が位相を遅らせたときのクロックエッジ（図１２における時点１９３に相当）を大きな矢印で示している。

図１２および図１３に示すように、図２に示したインタフェース回路１００は、図３および図５で説明したように、受信側がデータを受信する前にノイズマージンを拡大して動作周波数を向上することができる。また、図９および図１０で説明したように同時に動作するフリップフロップ回路の数を削減して動作周波数を落とすことなく電源ノイズおよびＥＭＩノイズを低減することができることになる。

なお、図２に示した遅延調整部１０６および基準電圧制御部１１４を備えたインタフェース回路１００を実施例として示したが、図４に示した基準電圧制御部１１４を備えたインタフェース回路１００Ａあるいは図８に示した遅延調整部１０６を備えたインタフェース回路１００Ｂに対しても本発明が適用されることはもちろんである。

また、実施例では送信データ１０４の送信バッファ１０３の手前に第１および第２のフリップフロップ回路１０１、１０２を配置したが、これよりも多い段構成となったフリップフロップ回路あるいは同様の記憶手段を配置してもよいことは当然である。この場合には、遅延調整部１０６や基準電圧制御部１１４の構成を、これらの段構成に対応するものに変更することができる。

本発明の一実施例におけるインタフェース回路の概要を表わしたブロック図である。本実施例のインタフェース回路を具体的に表わした回路図である。本実施例で入力バッファの受信データの波形の変化としてのアイパターンを示した説明図である。本実施例の簡略化されたインタフェース回路の回路図である。本実施例の図４で入力バッファに加わるデータと第３のフリップフロップ回路から出力される受信データのそれぞれの波形図である。図５と同一の受信データについて基準電圧Ｖ_refを固定にした参考例としての各種波形図である。図５と同一の受信データを特許文献１で示した従来技術を用いて受信した場合を表わした各種波形図である。図２に示した回路から基準電圧制御部を取り外し、代わって遅延調整部を追加した構成のインタフェース回路の回路図である。本実施例で図８の回路における受信データの波形の変化としてのアイパターンを示した説明図である。図８における第３のフリップフロップ回路に入力されるデータと出力されるデータの波形を表わした波形図である。図１０と同じデータを、すべてのフリップフロップ回路が同時に動作する従来の技術で受信した場合を表わした波形図である。図２の構成のインタフェース回路における入力バッファの受信データの波形としてのアイパターンを表わした説明図である。図２の構成のインタフェース回路における第３のフリップフロップ回路に入力されるデータと出力されるデータの波形を表わした波形図である。

符号の説明

１００、１００Ａ、１００Ｂインタフェース回路
１０１第１のフリップフロップ回路
１０２第２のフリップフロップ回路
１０３送信バッファ
１０４送信データ
１０５検出部
１０６遅延調整部
１０８分配部
１１２入力バッファ
１１３第３のフリップフロップ回路
１１６、１２５受信データ
１３５上側トランジスタ
１３９下側トランジスタ
１４２セレクタ
１４３線路
１４４固定遅延回路

Claims

クロック信号を入力して複数系統に分配するクロック信号分配手段と、
このクロック信号分配手段によって送信側用に分配された送信側クロック信号に同期して２値データを送信するデータ送信手段と、
このデータ送信手段によって送信される２値データを構成する各データの１クロック経過後の論理状態および２クロック経過後の論理状態の変化が“０”から“０”、“０”から“１”、“１”から“０”あるいは“１”から“１”のいずれの状態であるかを前記送信側で逐次検出する変化態様検出手段と、
前記データ送信手段の送信したデータを受信側で受信するデータ受信手段と、
このデータ受信手段の受信したデータを前記受信側で所定の基準電圧を用いて２値化する受信側２値化手段と、
前記受信側に設けられ、この受信側２値化手段が２値化を行う際の前記基準電圧を、前記変化態様検出手段の検出した変化態様に対応して変動させる基準電圧変動手段と、
前記送信側クロック信号と同一周波数で前記クロック信号分配手段によって受信側に分配された受信側クロック信号を２つの線路に分岐する分岐手段と、この分岐手段で分岐された一方の線路の受信側クロック信号をゼロでない所定の固定量だけ遅延させる固定遅延回路と、この固定遅延回路から出力される受信側クロック信号と前記分岐手段で分岐された他方の線路の受信側クロック信号のいずれか一方を選択するセレクタと、前記変化態様検出手段の検出結果としての論理状態の変化が“０”から“０”あるいは“１”から“１”に変化するときには前記固定遅延回路から出力される受信側クロック信号を選択させ、“０”から“１”、“１”から“０”に変化するときには前記分岐手段で分岐された他方の線路の受信側クロック信号を選択させるセレクタ制御手段とからなる遅延調整手段と、
前記基準電圧変動手段によって変動させた基準電圧を基にして前記受信側２値化手段によって２値化した後のデータを前記遅延調整手段から出力される受信側クロック信号に同期して取り込むデータ取り込み手段
とを具備することを特徴とするインタフェース回路。
前記変化態様検出手段は、前記１クロック経過後の論理状態と前記２クロック経過後の論理状態の論理積をとる２入力アンド回路と、前記１クロック経過後の論理状態と前記２クロック経過後の論理状態のノアをとる２入力ノア回路を備え、前記基準電圧変動手段は、前記２入力アンド回路の出力の論理状態に応じてオン・オフする第１のスイッチと、前記２入力ノア回路の出力の論理状態に応じてオン・オフする第２のスイッチと、これら第１および第２のスイッチと接続され、これらのスイッチのオン・オフの組み合わせによって分圧点の電圧を変化させる抵抗回路を備えることを特徴とする請求項１記載のインタフェース回路。
前記変化態様検出手段は、前記１クロック経過後の論理状態と前記２クロック経過後の論理状態の排他論理和をとる排他論理和回路を備えることを特徴とする請求項１記載のインタフェース回路。