DE19738362B4

DE19738362B4 - Schaltungsanordnung und Verfahren zur Minimierung von Bitfehlern

Info

Publication number: DE19738362B4
Application number: DE19738362A
Authority: DE
Inventors: Detlef Dipl.-Ing. Dr. Stoll
Original assignee: Siemens AG
Current assignee: Nokia Solutions and Networks GmbH and Co KG
Priority date: 1997-09-02
Filing date: 1997-09-02
Publication date: 2006-11-02
Anticipated expiration: 2017-09-03
Also published as: CA2302274A1; JP2001515311A; DE19738362A1; US6625772B1; WO1999012315A1

Abstract

Schaltungsanordnung zur Minimierung von Bitfehlern bei einer Regeneration von digitalen Datensignalen (DS), mit
– einer Entscheidereinheit (EE), an der die Datensignale (DS) anliegen, die diese mit mindestens einem Entschei- dungskriterium (AP, SW) abtastet und eine Bitfolge (EB) abgibt,
dadurch gekennzeichnet,
– dass eine Korrektureinheit (VFK) vorgesehen ist, die die Bitfolge (EB) durch eine Fehlerkorrektur korrigiert und eine korrigierte Bitfolge (KB) oder ein Fehlersignal (FS) abgibt, und
– dass eine Fehleranalyseeinheit (FA) vorgesehen ist, die aus der korrigierten Bitfolge (KB) und der Bitfolge (EB) oder aus der korrigierten Bitfolge (KB) und dem Fehlersignal (FS) mindestens ein Entscheidungskriterium (AP, SW) bildet, wobei zur Bildung des Entscheidungskriteriums (AP, SW) jeweils das zeitlich direkt vorangegangene Bit und das zeitlich direkt nachfolgende Bit des augenblicklich betrachteten Bits der korrigierten Bitfolge (KB) verwendet werden.

Description

Digitale Daten die beispielsweise über Glasfaser oder Koaxialkabel übertragen werden, werden im Empfänger durch Abtastung des empfangenen Signals wieder in digitale Daten umgesetzt. Zu einem bestimmten Abtastzeitpunkt wird durch eine Schwellwertentscheidung jeweils entschieden, ob dem empfangenen Signal in einem Abtastintervall beispielsweise ein hoher oder niedriger Spannungspotentialwert zugeordnet wird.
Bei den bekannten Empfängereinheiten ist es üblich, daß der Abtastzeitpunkt und die Höhe des Schwellwertes zur Schwellwertentscheidung bei Inbetriebnahme der Empfängereinheit ermittelt und eingestellt werden. Aufgrund sich verändernder Systemeigenschaften verändern sich jedoch die erforderlichen Werte für einen optimalen Abtastzeitpunkt und den optimalen Schwellwert. Bei solchen einmalig zur Inbetriebnahme der Empfängereinheit eingestellten Werten wird eine Degeneration durch einen Entscheidungsprozeß gering gehalten, wenn die sich verändernden Systemeigenschaften der Empfängereinheit in die Bestimmung der Abtastzeitpunkte sowie des Schwellwertes mit einbezogen werden.
Bei Empfängereinheiten für ultrahochratige optische Übertragungssysteme, in denen es nicht möglich ist, die Systemreserven so ausreichend vorzugeben, werden neben einem Signalpfad ein Monitorpfad zur Einstellung des Abtastzeitpunktes und/oder des Schwellwertes eingesetzt. Bei diesem Übertragungssystem werden in einer Empfängereinheit ein erster Entscheider in dem Signalpfad und ein zweiter Entscheider in dem Monitorpfad integriert. Die Eingänge des ersten und zweiten Entscheiders werden mit den gleichen empfangenen Signalen beaufschlagt. Der zweite Entscheider im Monitorpfad dient dazu, durch Variation wie z.B. eine künstliche Verschlechte rung des Schwellwertes und des Abtastzeitpunktes jeweils einen optimalen Wert für diese zu ermitteln, ohne dass die Qualität des übertragenen digitalen Signals im Signalpfad negativ beeinflusst wird. Immer wenn eine Verbesserung gegenüber dem Signalpfad ermittelt wurde, übernimmt der erste Entscheider im Signalpfad die optimierten Werte für den Abtastzeitpunkt und den Schwellwert.
Bei einem weiteren Verfahren zur Regelung des Schwellwertes wird unter der Voraussetzung, dass die Anzahl der Nullen und Einsen der übertragenen Digitalsignalfolge in der Regel gleich verteilt sind, in hochfehlerbehafteten Übertragungsstrecken durch Mittelwertbildung ein Kriterium für eine optimierte Schwellwertregelung hergeleitet. Dieses Verfahren bringt jedoch den Nachteil mit sich, dass es bei optischen Übertragungsstrecken mit einer Bitfehlerquote in einer Größenordnung von 10^-10 nicht anwendbar ist.

Aus der europäischen Patentschrift EP 0 249 931 B1 ist eine Entscheidung-Zeit-Steuerschaltung mit einem Demodula- tionsmittel, einem Konvertierungsmittel sowie einem Error Rate Detector zur Ermittlung von Bitfehlerraten bekannt.

Der Erfindung liegt die Aufgabe zu Grunde, eine Schaltungsanordnung sowie ein Verfahren zur Minimierung von Bitfehlern bei der Regeneration einer digitalen Signalfolge anzugeben.

Die Aufgabe wird durch die Merkmale des Patentanspruchs 1 und 7 gelöst.

Die Erfindung bringt den Vorteil mit sich, dass keine zusätzlichen optischen Empfangskomponenten zur Regeneration von empfangenen digitalen Signalfolgen benötigt werden.

Die Erfindung bringt den weiteren Vorteil mit sich, dass keine künstliche Verschlechterung der Bitfehlerquote induziert werden muss, um herauszufinden, in welche Richtung beispielsweise der Abtastzeitpunkt verändert werden muss.

Weitere Besonderheiten sind in den Unteransprüchen angegeben.

Weitere Besonderheiten der Erfindung werden aus der nachfolgenden näheren Erläuterung zu einem Ausführungsbeispiel anhand von Zeichnungen ersichtlich.
Es zeigen:
1 ein Augendiagramm,
2 ein Blockschaltbild einer Regelanordnung,
3 eine Darstellung von einzelnen Bitsequenzen die zusammengefaßt das Augendiagramm ergeben,
4 eine Klassifikation von möglichen Entscheiderzuständen in Verbindung mit einem Augendiagramm und 5 eine Tabelle, die die Arbeitsweise einer Fehleranalyseeinheit wiedergibt.
In 1 ist ein Augendiagramm wiedergegeben. Bei dem Augendiagamm sind zeitliche Signalverläufe einer empfangenen Bitfolge N-1, N, N+1 wie in 3 gezeigt abgebildet. In der Regel ergibt sich bei einer Überlagerung der empfangenen Bitfolgen N-1, N, N+1 ein wie in 1 dargestelltes augenförmiges Muster. Ein Entscheiderzustand EZ ergibt sich aus dem Schnittpunkt zwischen einem Spannungspotentialwert SW für einen Schwellwertentscheider und einem Abtastzeitpunkt AP. Der jeweils optimale Spannungspotentialwert SW für den Schwellwertentscheider und den Abtastzeitpunkt AP ergibt eine minimale Bitfehlerquote bei der Regeneration eines empfangenen digitalen Signals. In der Regel ist die Lage des Entscheiderzustandes EZ in der Nähe des Zentrums des Augenmusters zu erwarten. Bei optischen Systemen, die mit vielen optischen Faserverstärkern arbeiten, kann das Spannungspotential SW jedoch auch nahe einem Nullpotentialpegel liegen.
In 2 ist ein Blockschaltbild einer Regelanordnung zur Einstellung des Abtastzeitpunktes AP und des Spannungspotentialwertes SW für einen Entscheider angegeben. Diese Regelanordnung besteht im wesentlichen aus einer Entscheidereinheit EE, einer Vorwärtsfehlerkorrektur-Einheit VFK, einer Fehleranalyseeinheit FA und einem ersten und zweiten Regelfilter F1, F2.
Eine ankommende digitale Signalfolge DS wird an einen Eingang der Entscheidereinheit EE angelegt. Ein Ausgang der Entscheidereinheit EE ist mit einem Eingang der Vorwärtsfehlerkorrektur-Einheit VFK und mit einem ersten Eingang E1 der Fehleranalyseeinheit FA verbunden. Ein erster Ausgang der Vorwärtsfehlerkorrektur-Einheit VFK ist mit einem zweiten Eingang E2 verbunden. An einem zweiten Ausgang der Vorwärtsfehlerkorrektur-Einheit VFK liegt ein Fehlersignal FS an, das eine Information über eine Abweichung der Bitfolge EB von einer korrigierten Bitfolge KB enthält. Der zweite Ausgang der Vorwärtsfehlerkorrektur-Einheit VFK ist mit dem ersten Eingang E1 der Fehleranalyseeinheit FA verbunden.
Ein erster Ausgang A1 der Fehleranalyseeinheit FA ist mit einem ersten Leitungspaar L1 mit einem Eingang des ersten Regelfilters F1 verbunden. Ein zweiter Ausgang A2 der Fehleranalyseeinheit FA ist mit einem zweiten Leitungspaar L2 mit einem Eingang des zweiten Regelfilter F2 verbunden. Das erste und zweite Regelfilter F1, F2 ist jeweils als ein Regelfilter mit zeitlich gewichteter Mittelwertbildung ausgebildet. Die Ausgänge des ersten und zweiten Regelfilters F1, F2 sind mit Eingängen der Entscheidereinheit EE verbunden. Der erste Eingang E1 der Fehleranalyseeinheit FA wird mit der Bitfolge EB oder mit dem von der Vorwärtsfehlerkorrektur-Einheit VFK abgegeben Fehlersignal FS und der zweite Eingang E2 der Fehleranalyseeinheit FA wird mit der korrigierten Bitfolge KB beaufschlagt.
Mit dem ersten Regelfilter F1 wird ein optimierter Abtastzeitpunkt AP für eine Abtasteinheit, mit dem zweiten Regelfilter F2 wird ein optimierter Wert SW für einen Schwellwertentscheider festgelegt. Eine Abtastentscheidereinheit und eine Schwellwertentscheidereinheit sind in der Entscheidereinheit EE angeordnet. Das Regelkriterium ist bei dieser Regelanordnung die Bitfehlerquote, die minimiert werden soll. Um ein Regelkriterium für den Abtastzeitpunkt AP und den Schwellwert SW herzuleiten, die einen Entscheiderzustand EZ beschreiben, wird die empfangene noch fehlerbehaftete Bitfolge EB einer Vorwärtsfehlerkorrektur in der Vorwärtsfehlerkorrektur-Einheit VFK unterzogen.
Die Bitfolge EB enthält neben der eigentlichen Information noch Paritätsbits. Durch Auswertung der Informationbits zusammen mit den Paritätsbits ist eine Fehlerlokalisierung möglich. Diese Vorwärtsfehlerkorrektur VFK ist so dimensioniert, daß die Restfehlerwahrscheinlichkeit der korrigierten Bitfolge KB vernachlässigbar ist.
In der Fehleranalyseeinheit FA wird die korrigierte Bitfolge KB wahlweise mit der empfangenen Bitfolge EB oder mit dem Fehlersignal FS verglichen. Ausgangsgrößen der Fehleranalyseeinheit FA sind jeweils Inkrement-Befehle und Dekrement-Befehle, die den Wert für den Schwellwert SW und den Abtastzeitpunkt AP jeweils erniedrigen oder erhöhen. Die Veränderung des Schwellwertes SW und des Abtastwertes AP wird jeweils in den Regelfiltern F1, F2 über einen längeren Zeitraum gesammelt und gewichtet. Die Regelfilter F1, F2 sorgen jeweils dafür, daß nicht zufällige Einzelereignisse, sondern nur solche Ereignisse mit einer gewissen Häufigkeit einen Einfluß auf den Entscheiderzustand EZ haben.
In der Fehleranalyseeinheit FA wird die korrigierte Bitfolge KB und die Bitfolge EB bitweise miteinander verglichen. Alternativ hierzu kann auch das Fehlersignal FS das am ersten Eingang E1 der Fehleranalyseeinheit FA anliegt mit der korrigierten Bitfolge KB zur Korrektur des Schwellwertes SW und des Abtastzeitpunktes AP verwendet werden.
Bei der Korrektur des Abtastzeitpunktes AP und des Spannungspotentialwertes für den Schwellwert SW werden das vorhe rige und das nachfolgende Bit der korrigierten Bitfolge KB oder der Bitfolge EB berücksichtigt.
Durch Zwischenspeicherung, die wegen der Vorwärtsfehlerkorrektur in der Vorwärtsfehlerkorrektur-Einheit VFK erforderlich ist, kann eine verzögerte Abarbeitung des Folgebits ohne Kausalitätsprobleme zur Verfügung gestellt werden. Zur Analyse der digitalen Daten wird das auszuwertende Bit N der Bitfolge EB oder das Fehlersignals FS, das korrespondierende Bit N der korrigierten Bitfolge KB, das vorherige Bit N-1 der Bitfolge EB oder der korrigierten Bitfolge KB und das Folgebit N+1 der Bitfolge EB oder das Folgebit N+1 der korrigierten Bitfolge KB verwendet. Es wird davon ausgegangen, daß die Bits N-1 und N+1 fehlerfrei sind. Für die Zustände der Bits N-1, N und N+1 der Bitfolge EB oder der korrigierten Bitfolge KB gibt es 8 Variationsmöglichkeiten.
In 3 sind die möglichen Signalverläufe von drei aufeinanderfolgenden Bits: Bit N-1, Bit N und Bit N+1 einer Bitfolge abgebildet.
In 4 ist ein Augendiagramm mit möglichen Positionierungen eines Entscheiderzustandes EZ wiedergegeben. Der Entscheiderzustand EZ liegt üblicherweise nicht an einer optimalen Stelle innerhalb des Augenmusters. Die Fläche innerhalb des Augenmusters läßt sich in beispielsweise vier Teilgebiete A, B, C und D unterteilen. Der Kreuzungspunkt der beiden unterbrochen gezeichneten Linien die zum einen einen Abtastzeitpunkt AP und zum anderen einen Schwellwert SW für einen Schwellwertentscheider markieren, gibt den optimalen Entscheiderzustand EZ an. Wenn der Entscheiderzustand EZ ausgehend von der optimalen Einstellung des Entscheiderzustandes in einem der mit A, B, C oder D markierten Teilgebieten liegt, können folgende Aussagen über die Position des Entscheiderzustandes EZ getroffen werden: Entscheiderzustand EZ liegt im

Teilgebiet A: Abtastzeitpunkt AP ist zu früh, die Entscheiderschwelle SW ist zu hoch,
Teilgebiet B: Abtastzeitpunkt AP ist zu spät, die Entscheiderschwelle SW ist zu hoch,
Teilgebiet C: Abtastzeitpunkt AP ist zu früh, die Entscheiderschwelle SW ist zu niedrig und
Teilgebiet D: Abtastzeitpunkt AP ist zu spät, die Entscheiderschwelle SW ist zu niedrig.

Die Gebietszugehörigkeit des Entscheiderzustandes EZ läßt sich anhand der Bitsequenz bestehend aus dem Bit N-1, Bit N und Bit N+1 wie folgt identifizieren:
Lautet die korrigierte Bitfolge KB beispielsweise 011 und wurde fälschlicherweise für das Bit N eine 0 entschieden, dann liegt der Entscheiderzustand EZ mit hoher Wahrscheinlichkeit im Gebiet A. Es muß dann ein Inkrementsignal Inkr an die Leitung L1 gelegt werden, um eine positive zeitliche Verschiebung des Abtastzeitpunktes AP zu erreichen und ein Dekrementsignal Dekr an die Leitung L2 gelegt werden, um eine Senkung der Entscheiderschwelle SW zu erreichen. Liegt die korrigierte Bitfolge KB 000 wie in Bild 3, Spalte 1, Zeile 1 vor und wurde fälschlicherweise für das Bit N eine 1 entschieden, dann befindet sich der Entscheiderzustand EZ höchstwahrscheinlich im Gebiet C oder D. Diese Information reicht aus, um einen Inkrementbefehl Inkr zur Erhöhung der Entscheiderschwelle SW abzuleiten. In den Fällen, bei denen das Bit N der empfangenen Bitfolge und der korrigierten Bitfolge identisch sind, also keine Bitfehler vorliegen, werden weder Inkrementsignale noch Dekrementsignale an die Regelfilter F1 und F2 von der Fehleranalyseeinheit EE abgegeben. Eine vollständige Liste, die die Funktion des Fehleranalyseeinheit FA wiedergibt, ist in Tabellenform in 5 wiedergegeben.

Claims

Schaltungsanordnung zur Minimierung von Bitfehlern bei einer Regeneration von digitalen Datensignalen (DS), mit – einer Entscheidereinheit (EE), an der die Datensignale (DS) anliegen, die diese mit mindestens einem Entschei- dungskriterium (AP, SW) abtastet und eine Bitfolge (EB) abgibt, dadurch gekennzeichnet, – dass eine Korrektureinheit (VFK) vorgesehen ist, die die Bitfolge (EB) durch eine Fehlerkorrektur korrigiert und eine korrigierte Bitfolge (KB) oder ein Fehlersignal (FS) abgibt, und – dass eine Fehleranalyseeinheit (FA) vorgesehen ist, die aus der korrigierten Bitfolge (KB) und der Bitfolge (EB) oder aus der korrigierten Bitfolge (KB) und dem Fehlersignal (FS) mindestens ein Entscheidungskriterium (AP, SW) bildet, wobei zur Bildung des Entscheidungskriteriums (AP, SW) jeweils das zeitlich direkt vorangegangene Bit und das zeitlich direkt nachfolgende Bit des augenblicklich betrachteten Bits der korrigierten Bitfolge (KB) verwendet werden.
Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Korrektureinheit (VFK) eine Vorwärtsfehlerkorrektur durchführt.
Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Fehleranalyseeinheit (FA) als Entscheidungskriterium einen Abtastzeitpunkt (AP) bildet.
Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Fehleranalyseeineheit (FA) als Entscheidungskriterium einen Schwellwert (SW) bildet.
Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, das die Fehleranalyseeinheit (FA) mindestens ein Entscheidungskriterium (AP, SW) über ein Regelfilter (F1, F2) der Entscheidereinheit (EE) zuleitet.
Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, das das Regelfilter (F1, F2) ein Regelfilter mit zeitlich gewichte em Mittelwertsverhalten ist.
Verfahren zur Minimierung von Bitfehlern bei einer Regeneration von digitalen Datensignalen (DS), bei dem, die Datensignale (DS) abgetastet werden und eine Bitfolge (EB) erzeugt wird, die Bitfolge (EB) korrigiert und eine korrigierte. Bitfolge (KB) oder ein Fehlersignal (FS) erzeugt wird, wobei aus der korrigierten Bitfolge (KB) und der Bitfolge (EB) oder aus der korrigierten Bitfolge (KB) und dem Fehlersignal (FS) mindestens ein Entscheidungskriterium (AP ,SW) gebildet wird, wobei zur Bildung des Entscheidungskriteriums (AP, SW) jeweils das zeitlich direkt vorangegangene Bit und das zeitlich direkt nachfolgende Bit des augenblicklich betrachteten Bits der korrigierten Bitfolge (KB) verwendet werden.