KR20090052573A - 반도체 집적회로의 데이터 리시버 - Google Patents

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Abstract

본 발명은 서로 다른 레벨을 검출하는 복수개의 레벨 디텍터 및 엔코더를 구비하며, 상기 복수개의 레벨 디텍터가 정해진 위상 차를 갖는 클럭에 따라 데이터를 입력 받고 피드백 데이터에 따라 등화 기능을 포함한 증폭동작을 각각 수행하여 증폭 신호를 출력하는 복수개의 리시버를 갖는 반도체 집적회로의 데이터 리시버로서, 상기 복수개의 레벨 디텍터는 자신에게 입력된 클럭에 비해 앞선 위상을 갖는 클럭이 입력되는 리시버의 복수개의 레벨 디텍터에서 각각 출력된 증폭 신호를 피드백 데이터로 입력 받도록 구성됨을 특징으로 한다.
멀티 레벨 시그널링, 등화기, 옵셋

Description

반도체 집적회로의 데이터 리시버{DATA RECEIVER OF SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 집적회로에 관한 것으로서, 특히 반도체 집적회로의 데이터 리시버에 관한 것이다.
종래의 기술에 따른 반도체 집적회로의 멀티 레벨 시그널링(Multi Level Signaling) 데이터 리시버는 도 1에 도시된 바와 같이, 제 1 리시버 내지 제 4 리시버(10 ~ 40)를 구비한다.
상기 제 1 내지 제 4 리시버(10 ~ 40)는 정해진 위상 차를 갖는 클럭(CLK000, CLK090, CLK180, CLK270)에 따라 패드(PAD)와 패드바(PADB)를 통해 입력된 멀티 레벨의 차동 데이터(INP, INN)를 감지 및 증폭하여 출력하도록 구성된다.
상기 제 1 내지 제 4 리시버(10 ~ 40)는 동일하게 구성되므로 제 1 리시버(10)의 구성을 설명하기로 한다.
상기 제 1 리시버(10)는 도 2에 도시된 바와 같이, 각각 앰프와 래치를 포함하는 하이 레벨 디텍터(11), 미드 레벨 디텍터(12), 로우 레벨 디텍터(13) 및 엔코 더(14)를 구비한다.
상기 하이 레벨 디텍터(11)는 상기 차동 데이터(INP, INN)의 레벨이 제 1 기준 전압(HR) 레벨 이상일 경우 하이 레벨 신호를 출력하도록 구성된다.
상기 미드 레벨 디텍터(12)는 상기 차동 데이터(INP, INN)의 레벨이 제 2 기준 전압(MR) 레벨 이상일 경우 하이 레벨 신호를 출력하도록 구성된다.
상기 로우 레벨 디텍터(12)는 상기 차동 데이터(INP, INN)의 레벨이 제 2 기준 전압(MR) 레벨 이상일 경우 하이 레벨 신호를 출력하도록 구성된다.
상기 엔코더(14)는 상기 하이 레벨 디텍터(11), 미드 레벨 디텍터(12) 및 로우 레벨 디텍터(13)의 출력 신호를 엔코딩(Enoding)하여 출력하도록 구성된다.
멀티 레벨 시그널링 방식이란, 데이터를 '1'과 '0' 두 종류로만 처리하던 기존의 방식과는 다르게 '00', '01', '10', '11'의 네 가지 종류로 구분하여 처리할 수 있도록 한 신호처리 방식이다.
데이터를 '1'과 '0' 두 종류로만 처리하던 기존의 방식의 경우, 데이터의 레벨을 특정 기준 전압 레벨보다 높게 또는 낮게 만들어 송신하고, 수신측에서 이를 상기 특정 기준 전압 레벨과 비교함으로써 '1' 또는 '0'수신할 수 있도록 하였다.
그러나 멀티 레벨 시그널링 방식에 따르면 도 3의 (a)와 같이, 데이터를 상기 제 1 내지 제 3 기준 전압(HR, MR, LR)에 의해 4 단계로 구분된 구간 중 어느 하나에 속하는 레벨로 만들어 송신하고, 도 3의 (b)와 같이, 수신측 즉, 제 1 내지 제 4 리시버(10 ~ 40)의 상기 하이 레벨 디텍터(11), 미드 레벨 디텍터(12) 및 로우 레벨 디텍터(13)에서 상기 제 1 내지 제 3 기준 전압(HR, MR, LR)과 비교하여 하이 레벨 신호 또는 로우 레벨 신호를 출력하고, 그 출력 신호들을 엔코더(14)에서 엔코딩하여 '00', '01', '10', '11'을 수신할 수 있도록 하였다.
반도체 집적회로의 데이터 전송속도가 점점 높아짐에 따라 고속 신호를 전달 받는 데이터 리시버의 설계 마진(Margin)이 점점 감소하고 있다. 설계 마진 감소의 주요 원인 중 하나로서 심볼간 간섭(Inter Symbol Interference)을 들 수 있다. 심볼간 간섭은 고속 신호의 전달 과정에서 주파수가 높아짐에 따라 신호의 손실이 증가하기 때문에 발생하는 문제이다. 특히 멀티 레벨 시그널링 방식을 이용하는 경우 낮은 전압 레벨을 여러 구간으로 나누어 사용하므로 신호 손실이 더욱 증가하여 심볼간 간섭으로 인한 데이터 리시버의 설계 마진 감소를 더욱 심화시키게 된다.
따라서 데이터 리시버에는 이러한 신호 손실을 보상해주기 위한 등화기(Equalizer)를 추가로 구성할 필요가 있다.
상기 등화기를 구성하는 방법으로는 대표적으로, FFE(Feed-Forward Equalization), DFE(Decision-Feedback Equalization) 방식을 이용할 수 있다.
그러나 상술한 FFE 또는 DFE 방식을 이용하는 경우, 회로 구성이 매우 복잡해지며, 특히 FFE 방식의 경우 신호상에 존재하는 잡음도 데이터와 같이 증폭되는 문제가 있다.
본 발명은 회로 구성이 복잡하지 않고, 잡음 성분 증폭이 방지된 등화기를 내장할 수 있도록 한 반도체 집적회로의 데이터 리시버를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 집적회로의 데이터 리시버는 서로 다른 레벨을 검출하는 복수개의 레벨 디텍터 및 엔코더를 구비하며, 상기 복수개의 레벨 디텍터가 정해진 위상 차를 갖는 클럭에 따라 데이터를 입력 받고 피드백 데이터에 따라 등화 기능을 포함한 증폭동작을 각각 수행하여 증폭 신호를 출력하는 복수개의 리시버를 갖는 반도체 집적회로의 데이터 리시버로서, 상기 복수개의 레벨 디텍터는 자신에게 입력된 클럭에 비해 앞선 위상을 갖는 클럭이 입력되는 리시버의 복수개의 레벨 디텍터에서 각각 출력된 증폭 신호를 피드백 데이터로 입력 받도록 구성함을 특징으로 한다.
본 발명에 따른 반도체 집적회로의 데이터 리시버는 다음과 같은 효과가 있다.
첫째, FFE 및 DFE 방식에 비해 매우 간단한 구조를 갖는 등화기 구현이 가능하다.
둘째, CMOS 레벨로 증폭된 신호를 피드백 데이터로 사용하므로 신호선의 잡 음 증폭도 방지할 수 있어 FFE방식에 비해 잡음 특성이 우수하다.
셋째, 종래의 데이터 리시버에 큰 변화를 주지 않고 등화기 구현이 가능하므로 비용절감 및 소비전력 절감이 가능하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 집적회로의 데이터 리시버의 바람직한 실시예를 설명하면 다음과 같다.
본 발명에 따른 반도체 집적회로의 데이터 리시버는 다중 위상의 클럭에 따라 동작하는 복수개의 리시버를 구비하며, 도 4에 예시된 바와 같이, 4상(4-Phase)의 제 1 내지 제 4 클럭(CLK000 ~ CLK270)에 따라 차동 데이터(INP, INN)를 입력 받아 감지 및 증폭하는 제 1 내지 제 4 리시버(100 ~ 400)를 구비한다.
상기 제 1 리시버(100)는 패드(PAD) 및 패드바(PADB)를 통해 상기 차동 데이터(INP, INN)를 입력 받고, 상기 제 1 클럭(CLK000)을 입력 받으며, 제 1 증폭 신호(OUT_<H:L>_0, OUTB_<H:L>_0)를 상기 제 2 리시버(200)에 피드백 데이터로서 출력하고, 제 4 증폭 신호(OUT_<H:L>_3, OUTB_<H:L>_3)를 피드백 데이터로서 입력 받도록 구성된다.
상기 제 2 리시버(200)는 패드(PAD) 및 패드바(PADB)를 통해 상기 차동 데이터(INP, INN)를 입력 받고, 상기 제 2 클럭(CLK090)을 입력 받으며, 제 2 증폭 신호(OUT_<H:L>_1, OUTB_<H:L>_1)를 상기 제 3 리시버(300)에 피드백 데이터로서 출력하고, 제 1 증폭 신호(OUT_<H:L>_0, OUTB_<H:L>_0)를 피드백 데이터로서 입력 받도록 구성된다.
상기 제 3 리시버(300)는 패드(PAD) 및 패드바(PADB)를 통해 상기 차동 데이터(INP, INN)를 입력 받고, 상기 제 3 클럭(CLK180)을 입력 받으며, 제 3 증폭 신호(OUT_<H:L>_2, OUTB_<H:L>_2)를 상기 제 4 리시버(400)에 피드백 데이터로서 출력하고, 제 2 증폭 신호(OUT_<H:L>_1, OUTB_<H:L>_1)를 피드백 데이터로서 입력 받도록 구성된다.
상기 제 4 리시버(100)는 패드(PAD) 및 패드바(PADB)를 통해 상기 차동 데이터(INP, INN)를 입력 받고, 상기 제 4 클럭(CLK270)을 입력 받으며, 제 4 증폭 신호(OUT_<H:L>_3, OUTB_<H:L>_3)를 상기 제 1 리시버(100)에 피드백 데이터로서 출력하고, 제 3 증폭 신호(OUT_<H:L>_2, OUTB_<H:L>_2)를 피드백 데이터로서 입력 받도록 구성된다.
상기 제 1 내지 제 4 리시버(100 ~ 400)는 동일하게 구성되므로 그 중에서 제 2 리시버(200)의 구성을 도 5를 참조하여 설명하기로 한다.
상기 제 2 리시버(200)는 하이 레벨 디텍터(210), 미드 레벨 디텍터(220), 로우 레벨 디텍터(230) 및 엔코더(240)를 구비한다.
상기 하이 레벨 디텍터(210), 미드 레벨 디텍터(220) 및 로우 레벨 디텍터(230)는 피드백 데이터를 이용하여 상기 차동 데이터(INP, INN)를 감지하기 위한 제 1 내지 제 3 기준 전압(HR, MR, LR)(도 3 참조)의 옵셋(offset)을 조정하여 상기 등화 기능을 수행하도록 구성된다.
상기 엔코더(240)는 상기 하이 레벨 디텍터(11), 미드 레벨 디텍터(12) 및 로우 레벨 디텍터(13)의 출력 신호를 도 3의 (b)에 도시된 테이블에 나타난 바와 같이 엔코딩(Enoding)하여 2 비트의 신호를 출력하도록 구성된다.
상기 하이 레벨 디텍터(210)는 제 1 앰프(211) 및 제 1 래치(212)를 구비한다. 상기 제 1 앰프(211)는 제 1 리시버(100)의 제 1 앰프에서 출력된 제 1 증폭 신호(OUT_H_0, OUTB_H_0)를 피드백 데이터로서 입력 받아 옵셋을 조정한 제 1 기준 전압(HR)에 따라 차동 데이터(INP, INN)를 증폭하여 제 2 증폭 신호(OUT_H_1, OUTB_H_1)를 출력하도록 구성된다.
상기 미드 레벨 디텍터(220)는 제 2 앰프(221) 및 제 2 래치(222)를 구비한다. 상기 제 2 앰프(221)는 제 1 리시버(100)의 제 2 앰프에서 출력된 제 1 증폭 신호(OUT_M_0, OUTB_M_0)를 피드백 데이터로서 입력 받아 옵셋을 조정한 제 2 기준 전압(MR)에 따라 차동 데이터(INP, INN)를 증폭하여 제 2 증폭 신호(OUT_M_1, OUTB_M_1)를 출력하도록 구성된다.
상기 로우 레벨 디텍터(230)는 제 3 앰프(231) 및 제 3 래치(232)를 구비한다. 상기 제 3 앰프(231)는 제 1 리시버(100)의 제 3 앰프에서 출력된 제 1 증폭 신호(OUT_L_0, OUTB_L_0)를 피드백 데이터로서 입력 받아 옵셋을 조정한 제 3 기준 전압(LR)에 따라 차동 데이터(INP, INN)를 증폭하여 제 2 증폭 신호(OUT_L_1, OUTB_L_1)를 출력하도록 구성된다.
상기 제 1 앰프(211)는 도 6에 도시된 바와 같이, 크로스 커플드 래치(Cross Coupled Latch) 회로(211-1) 및 조정 회로(211-2)를 구비한다.
상기 크로스 커플드 래치 회로(211-1)는 제 1 내지 제 12 트랜지스터(M1 ~ M12)를 구비한다. 상기 제 1 및 제 2 트랜지스터(M1, M2)의 게이트에 차동 데이 터(INP, INN)가 입력된다. 상기 제 7 내지 제 12 트랜지스터(M7 ~ M12)는 제 2 클럭(CLK090)의 비활성화 구간동안 제 1 앰프(211)의 동작을 중지시키고 제 2 증폭 신호(OUT_H_1, OUTB_H_1) 출력단을 하이 레벨로 프리 차지(Pre charge) 시키기 위한 구성이다.
상기 조정 회로(211-2)는 상기 크로스 커플드 래치 회로(211-1)의 제 1 및 제 2 트랜지스터(M1, M2)의 출력단 레벨을 제어하여 상기 제 1 기준 전압(HR)을 설정하고, 상기 제 1 증폭 신호(OUT_H_0, OUTB_H_0)에 따라 상기 크로스 커플드 래치 회로(211-1)의 제 1 및 제 2 트랜지스터(M1, M2)의 턴 온 레벨을 가변시키는 방식으로 상기 제 1 기준 전압(HR)의 옵셋을 조정하도록 구성된다.
상기 조정 회로(211-2)는 제 13 내지 제 17 트랜지스터(M13 ~ M17)를 구비한다. 상기 제 13 트랜지스터(M13)는 게이트에 접지 전압 단자가 연결되고 드레인이 상기 크로스 커플드 래치 회로(211-1)의 제 1 트랜지스터(M1)의 드레인과 연결된다. 상기 제 14 트랜지스터(M14)는 게이트에 전원 전압 단자가 연결되고 드레인이 상기 크로스 커플드 래치 회로(211-1)의 제 2 트랜지스터(M2)의 드레인과 연결된다. 상기 제 15 트랜지스터(M15)는 게이트에 제 1 증폭 신호(OUTB_H_0)를 입력 받고 드레인이 상기 크로스 커플드 래치 회로(211-1)의 제 1 트랜지스터(M1)의 드레인과 연결된다. 상기 제 16 트랜지스터(M16)는 게이트에 제 1 증폭 신호(OUT_H_0)를 입력 받고 드레인이 상기 크로스 커플드 래치 회로(211-1)의 제 2 트랜지스터(M2)의 드레인과 연결된다. 상기 제 17 트랜지스터(M17)는 게이트에 제 2 클럭(CLK090)을 입력받고 소오스에 접지 전압 단자가 연결되며 드레인이 상기 제 13 내지 제 16 트랜지스터(M13 ~ M16)의 소오스와 공통 연결된다.
상기 제 2 앰프(221)는 도 7에 도시된 바와 같이, 크로스 커플드 래치 회로(221-1) 및 조정 회로(221-2)를 구비한다.
상기 크로스 커플드 래치 회로(221-1)는 상기 제 1 앰프(211)의 크로스 커플드 래치 회로(211-1)와 동일하게 구성할 수 있다.
상기 조정 회로(221-2)는 상기 크로스 커플드 래치 회로(221-1)의 제 1 및 제 2 트랜지스터(M1, M2)의 출력단 레벨을 제어하여 상기 제 2 기준 전압(MR)을 설정하고, 상기 제 1 증폭 신호(OUT_M_0, OUTB_M_0)에 따라 상기 크로스 커플드 래치 회로(221-1)의 제 1 및 제 2 트랜지스터(M1, M2)의 턴 온 레벨을 가변시키는 방식으로 상기 제 2 기준 전압(MR)의 옵셋을 조정하도록 구성된다.
상기 조정 회로(221-2)는 제 13 내지 제 17 트랜지스터(M23 ~ M27)를 구비한다. 상기 제 13 트랜지스터(M23)는 게이트에 접지 전압 단자가 연결되고 드레인이 상기 크로스 커플드 래치 회로(221-1)의 제 1 트랜지스터(M1)의 드레인과 연결된다. 상기 제 14 트랜지스터(M24)는 게이트에 접지 전압 단자가 연결되고 드레인이 상기 크로스 커플드 래치 회로(221-1)의 제 2 트랜지스터(M2)의 드레인과 연결된다. 상기 제 15 트랜지스터(M25)는 게이트에 제 1 증폭 신호(OUTB_M_0)를 입력 받고 드레인이 상기 크로스 커플드 래치 회로(221-1)의 제 1 트랜지스터(M1)의 드레인과 연결된다. 상기 제 16 트랜지스터(M26)는 게이트에 제 1 증폭 신호(OUT_M_0)를 입력 받고 드레인이 상기 크로스 커플드 래치 회로(221-1)의 제 2 트랜지스터(M2)의 드레인과 연결된다. 상기 제 17 트랜지스터(M27)는 게이트에 제 2 클 럭(CLK090)을 입력받고 소오스에 접지 전압 단자가 연결되며 드레인이 상기 제 13 내지 제 16 트랜지스터(M23 ~ M26)의 소오스와 공통 연결된다.
상기 제 3 앰프(231)는 도 8에 도시된 바와 같이, 크로스 커플드 래치 회로(231-1) 및 조정 회로(231-2)를 구비한다.
상기 크로스 커플드 래치 회로(231-1)는 상기 제 1 앰프(211)의 크로스 커플드 래치 회로(211-1)와 동일하게 구성할 수 있다.
상기 조정 회로(231-2)는 상기 크로스 커플드 래치 회로(231-1)의 제 1 및 제 2 트랜지스터(M1, M2)의 출력단 레벨을 제어하여 상기 제 3 기준 전압(LR)을 설정하고, 상기 제 1 증폭 신호(OUT_L_0, OUTB_L_0)에 따라 상기 크로스 커플드 래치 회로(231-1)의 제 1 및 제 2 트랜지스터(M1, M2)의 턴 온 레벨을 가변시키는 방식으로 상기 제 3 기준 전압(LR)의 옵셋을 조정하도록 구성된다.
상기 조정 회로(231-2)는 제 13 내지 제 17 트랜지스터(M33 ~ M37)를 구비한다. 상기 제 13 트랜지스터(M33)는 게이트에 전원 전압 단자가 연결되고 드레인이 상기 크로스 커플드 래치 회로(231-1)의 제 1 트랜지스터(M1)의 드레인과 연결된다. 상기 제 14 트랜지스터(M34)는 게이트에 접지 전압 단자가 연결되고 드레인이 상기 크로스 커플드 래치 회로(231-1)의 제 2 트랜지스터(M2)의 드레인과 연결된다. 상기 제 15 트랜지스터(M35)는 게이트에 제 1 증폭 신호(OUTB_L_0)를 입력 받고 드레인이 상기 크로스 커플드 래치 회로(231-1)의 제 1 트랜지스터(M1)의 드레인과 연결된다. 상기 제 16 트랜지스터(M36)는 게이트에 제 1 증폭 신호(OUT_L_0)를 입력 받고 드레인이 상기 크로스 커플드 래치 회로(231-1)의 제 2 트랜지스 터(M2)의 드레인과 연결된다. 상기 제 17 트랜지스터(M37)는 게이트에 제 2 클럭(CLK090)을 입력받고 소오스에 접지 전압 단자가 연결되며 드레인이 상기 제 13 내지 제 16 트랜지스터(M33 ~ M36)의 소오스와 공통 연결된다.
이와 같이 구성된 본 발명에 따른 반도체 집적회로의 데이터 리시버의 동작을 설명하면 다음과 같다. 제 1 내지 제 4 리시버(100 ~ 400)는 동일한 방식으로 동작하므로 제 2 리시버(200)를 예로 들어 설명하기로 한다.
먼저, 본 발명의 등화 기능의 동작 원리를 설명하기로 한다. 등화 기능은 앰프에서 피드백 데이터의 레벨이 자신에게 설정된 기준 전압 레벨 이상인지 판단하여 자신에게 설정된 기준 전압 레벨의 옵셋을 조정함으로써 현재 데이터의 감지 정확도 및 속도를 향상시키는 방식이다. 즉, 제 1 앰프(211)는 제 1 증폭 신호(OUT_H_0)의 레벨이 제 1 기준 전압(HR) 레벨 이상이면 상기 제 1 기준 전압(HR)의 레벨을 높이고 그렇지 않을 경우 상기 제 1 기준 전압(HR)의 레벨을 낮추며, 제 2 앰프(221)는 제 1 증폭 신호(OUT_M_0, OUTB_M_0)의 레벨이 제 2 기준 전압(MR) 레벨 이상이면 상기 제 2 기준 전압(MR)의 레벨을 높이고 그렇지 않을 경우 상기 제 2 기준 전압(MR)의 레벨을 낮추며, 제 3 앰프(221)는 제 1 증폭 신호(OUT_L_0, OUTB_L_0)의 레벨이 제 3 기준 전압(LR) 레벨 이상이면 상기 제 3 기준 전압(LR)의 레벨을 높이고 그렇지 않을 경우 상기 제 3 기준 전압(LR)의 레벨을 낮춤으로써 등화 기능을 수행한다.
상기 기준 전압 레벨의 옵셋 조정은 상기 제 1 내지 제 3 앰프(211 ~ 231)각각의 조정 회로(211-2, 221-2, 231-2)를 통해 차동 데이터(INP, INN)를 입력 받는 트랜지스터(M1, M2)의 턴 온 레벨을 조정 함으로서 이룰 수 있다.
여기서, 차동 데이터(INP)에 따라 발생된 증폭 신호는 OUT_H_<0:3>, OUT_M_<0:3>, OUT_L_<0:3>이고, 차동 데이터(INN)에 따라 발생된 증폭 신호는 OUTB_H_<0:3>, OUTB_M_<0:3>, OUTB_L_<0:3>이다.
본 발명은 상기 제 1 내지 제 3 앰프(211, 221, 231)에서 차동 데이터(INP)를 입력 받는 제 1 트랜지스터(M1)와 연결된 제 15 트랜지스터(M15, M25, M35)에는 차동 데이터(INN)에 따라 발생된 증폭 신호(OUTB_H_0, OUTB_M_0, OUTB_L_0)가 입력되고, 상기 차동 데이터(INN)를 입력 받는 제 2 트랜지스터(M2)와 연결된 제 16 트랜지스터(M16, M26, M36)에는 차동 데이터(INP)에 따라 발생된 증폭 신호(OUT_H_0, OUT_M_0, OUT_L_0)가 입력되도록 회로를 구성함으로써, 제 1 증폭 신호(OUT_<H:L>_0, OUTB_<H:L>_0)에 따라 상기 제 1 내지 제 3 기준 전압(HR, MR, LR)을 높이거나 낮출 수 있도록 트랜지스터(M1, M2)의 턴 온 레벨을 조정할 수 있다.
도 9는 본 발명의 등화 기능을 설명하기 위한 예시도로서, 도 9의 (a), (b), (c)의 경우 이전 데이터가 '11'이고 현재 데이터가 '10', '01' 또는 '00'으로 천이된 경우이다.
이 경우, 상기 '11'은 제 1 내지 제 3 기준 전압(HR, MR, LR) 모두에 비해 높은 레벨이다. 상기 '11'을 증폭한 제 1 증폭 신호(OUT_<H:L>_0, OUTB_<H:L>_0)를 피드백 받은 제 1 내지 제 3 앰프(211 ~ 231)가 제 1 내지 제 3 기준 전압(HR, MR, LR)을 모두 높인다. 그리고 제 1 내지 제 3 앰프(211 ~ 231)가 상기 조정된 제 1 내지 제 3 기준 전압(HR, MR, LR)에 맞도록 현재 데이터를 감지 및 증폭하여 출력한다. 여기서 등화 기능을 수행하지 않은 경우에 따른 신호(V1)에 비해 등화 기능을 수행한 경우에 따른 신호(V2)의 레벨이 상승하였으므로 데이터 감지 정확도 및 속도를 향상시킬 수 있다.
도 9의 (d), (e), (f)의 경우 이전 데이터가 '10'이고 현재 데이터가 '11', '01' 또는 '00'으로 천이된 경우이다.
이 경우, 상기 '10'은 제 1 기준 전압(HR)에 비해 낮은 레벨이고, 제 2 및 제 3 기준 전압(MR, LR)에 비해 높은 레벨이다. 상기 '10'을 증폭한 제 1 증폭 신호(OUT_H_0, OUTB_H_0)를 피드백 받은 제 1 앰프(211)는 제 1 기준 전압(HR)의 레벨을 낮춘다. 상기 '10'을 증폭한 제 1 증폭 신호(OUT_<M:L>_0, OUTB_<M:L>_0)를 피드백 받은 제 2 및 제 3 앰프(221, 231)는 제 2 및 제 3 기준 전압(MR, LR)을 높인다. 상기 제 1 내지 제 3 앰프(211 ~ 231)가 상기 조정된 제 1 내지 제 3 기준 전압(HR, MR, LR)에 맞도록 현재 데이터를 감지 및 증폭하여 출력한다. 도 9의 (d), (e), (f)의 경우에도 등화 기능을 수행하지 않은 경우에 따른 신호(V1)에 비해 등화 기능을 수행한 경우에 따른 신호(V2)의 레벨이 상승하였으므로 데이터 감지 정확도 및 속도를 향상시킬 수 있다.
또한 앰프의 특성상 클럭의 라이징 엣지에서 데이터 감지 및 증폭이 어느 정도 이루어지면 회로 내부의 옵셋이 변하더라도 현재의 출력을 유지한다. 따라서 클럭의 비활성화에 따라 출력값이 하이 레벨로 프리차지 되어도 프리 차지 구간에 따라 생성된 피드백 데이터를 입력 받은 앰프의 출력이 변하지 않는다. 즉, 본 발명 에 적용된 등화 기능은 피드백 데이터에 따라 기준 전압의 옵셋(offset)을 보정하는 방식을 사용하는데 프리 차지 구간에 따라 생성된 피드백 데이터는 등화 기능에 영향을 끼치지 않으므로 안정적인 동작이 가능하다. 또한 피드백 데이터로서 CMOS 레벨로 증폭된 신호를 사용하므로 신호선의 잡음 증폭도 방지할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 기술에 따른 반도체 집적회로의 데이터 리시버의 블록도,
도 2는 도 1의 제 1 리시버의 블록도,
도 3은 멀티 레벨 시그널링 원리를 설명하기 위한 도면,
도 4는 본 발명에 따른 반도체 집적회로의 데이터 리시버의 블록도,
도 5는 도 4의 제 2 리시버의 블록도,
도 6은 도 5의 제 1 앰프의 회로도,
도 7은 도 5의 제 2 앰프의 회로도,
도 8은 도 5의 제 3 앰프의 회로도,
도 9는 본 발명에 따른 등화 기능의 동작원리를 설명하기 위한 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 제 1 리시버 200: 제 2 리시버
210: 하이 레벨 디텍터 211: 제 1 앰프
212: 제 1 래치 220: 미드 레벨 디텍터
221: 제 2 앰프 222: 제 2 래치
230: 로우 레벨 디텍터 231: 제 3 앰프
232: 제 3 래치 240: 엔코더
300: 제 3 리시버 400: 제 4 리시버

Claims (10)

  1. 서로 다른 레벨을 검출하는 복수개의 레벨 디텍터 및 엔코더를 구비하며, 상기 복수개의 레벨 디텍터가 정해진 위상 차를 갖는 클럭에 따라 데이터를 입력 받고 피드백 데이터에 따라 등화 기능을 포함한 증폭동작을 각각 수행하여 증폭 신호를 출력하는 복수개의 리시버를 갖는 반도체 집적회로의 데이터 리시버로서,
    상기 복수개의 레벨 디텍터는 자신에게 입력된 클럭에 비해 앞선 위상을 갖는 클럭이 입력되는 리시버의 복수개의 레벨 디텍터에서 각각 출력된 증폭 신호를 피드백 데이터로 입력 받도록 구성됨을 특징으로 하는 반도체 집적회로의 데이터 리시버.
  2. 제 1 항에 있어서,
    상기 복수개의 레벨 디텍터는
    상기 피드백 데이터를 이용하여 상기 데이터를 감지하기 위한 기준 전압의 옵셋을 조정하여 상기 등화 기능을 수행하도록 구성됨을 특징으로 하는 반도체 집적회로의 데이터 리시버.
  3. 제 2 항에 있어서,
    상기 복수개의 레벨 디텍터는
    상기 등화 기능에 의해 조정된 제 1 기준 전압에 따라 상기 데이터를 증폭하 여 제 1 증폭 신호를 출력하는 하이 레벨(High Level) 디텍터,
    상기 등화 기능에 의해 조정된 제 2 기준 전압에 따라 상기 데이터를 증폭하여 제 2 증폭 신호를 출력하는 미드 레벨(Mid Level) 디텍터, 및
    상기 등화 기능에 의해 조정된 제 3 기준 전압에 따라 상기 데이터를 증폭하여 제 3 증폭 신호를 출력하는 로우 레벨(Low Level) 디텍터를 구비하는 것을 특징으로 하는 반도체 집적회로의 데이터 리시버.
  4. 제 3 항에 있어서,
    상기 하이 레벨 디텍터는
    제 1 스위칭 소자 및 제 2 스위칭 소자로 이루어진 차동 입력단을 통해 상기 데이터를 입력 받아 상기 제 1 증폭 신호를 출력하는 크로스 커플드 래치 회로, 및
    상기 제 1 스위칭 소자 및 제 2 스위칭 소자의 출력단 레벨을 제어하여 상기 제 1 기준 전압을 설정하고, 상기 피드백 데이터에 따라 상기 제 1 스위칭 소자 및 제 2 스위칭 소자의 턴 온 레벨을 조정하여 상기 제 1 기준 전압의 옵셋을 조정하는 조정 회로를 구비하는 것을 특징으로 하는 반도체 집적회로의 데이터 리시버.
  5. 제 4 항에 있어서,
    상기 조정 회로는
    상기 제 1 스위칭 소자와 연결되어 제어단에 접지 전압을 인가한 제 3 스위칭 소자,
    상기 제 2 스위칭 소자와 연결되어 제어단에 전원 전압을 인가한 제 4 스위칭 소자,
    상기 제 1 스위칭 소자와 연결되어 제어단에 상기 피드백 데이터를 입력받는 제 5 스위칭 소자, 및
    상기 제 2 스위칭 소자와 연결되어 제어단에 상기 피드백 데이터를 입력받는 제 6 스위칭 소자를 구비하는 것을 특징으로 하는 반도체 집적회로의 데이터 리시버.
  6. 제 3 항에 있어서,
    상기 미드 레벨 디텍터는
    제 1 스위칭 소자 및 제 2 스위칭 소자로 이루어진 차동 입력단을 통해 상기 데이터를 입력 받아 상기 제 2 증폭 신호를 출력하는 크로스 커플드 래치 회로, 및
    상기 제 1 스위칭 소자 및 제 2 스위칭 소자의 출력단 레벨을 제어하여 상기 제 2 기준 전압을 설정하고, 상기 피드백 데이터에 따라 상기 제 1 스위칭 소자 및 제 2 스위칭 소자의 턴 온 레벨을 조정하여 상기 제 2 기준 전압의 옵셋을 조정하는 조정 회로를 구비하는 것을 특징으로 하는 반도체 집적회로의 데이터 리시버.
  7. 제 6 항에 있어서,
    상기 조정 회로는
    상기 제 1 스위칭 소자와 연결되어 제어단에 접지 전압을 인가한 제 3 스위 칭 소자,
    상기 제 2 스위칭 소자와 연결되어 제어단에 접지 전압을 인가한 제 4 스위칭 소자,
    상기 제 1 스위칭 소자와 연결되어 제어단에 상기 피드백 데이터를 입력받는 제 5 스위칭 소자, 및
    상기 제 2 스위칭 소자와 연결되어 제어단에 상기 피드백 데이터를 입력받는 제 6 스위칭 소자를 구비하는 것을 특징으로 하는 반도체 집적회로의 데이터 리시버.
  8. 제 3 항에 있어서,
    상기 로우 레벨 디텍터는
    제 1 스위칭 소자 및 제 2 스위칭 소자로 이루어진 차동 입력단을 통해 상기 데이터를 입력 받아 상기 제 3 증폭 신호를 출력하는 크로스 커플드 래치 회로, 및
    상기 제 1 스위칭 소자 및 제 2 스위칭 소자의 출력단 레벨을 제어하여 상기 제 3 기준 전압을 설정하고, 상기 피드백 데이터에 따라 상기 제 1 스위칭 소자 및 제 2 스위칭 소자의 턴 온 레벨을 조정하여 상기 제 3 기준 전압의 옵셋을 조정하는 조정 회로를 구비하는 것을 특징으로 하는 반도체 집적회로의 데이터 리시버.
  9. 제 8 항에 있어서,
    상기 조정 회로는
    상기 제 1 스위칭 소자와 연결되어 제어단에 전원 전압을 인가한 제 3 스위칭 소자,
    상기 제 2 스위칭 소자와 연결되어 제어단에 접지 전압을 인가한 제 4 스위칭 소자,
    상기 제 1 스위칭 소자와 연결되어 제어단에 상기 피드백 데이터를 입력받는 제 5 스위칭 소자, 및
    상기 제 2 스위칭 소자와 연결되어 제어단에 상기 피드백 데이터를 입력받는 제 6 스위칭 소자를 구비하는 것을 특징으로 하는 반도체 집적회로의 데이터 리시버.
  10. 제 5 항, 제 7 항 또는 제 9 항 중 어느 한 항에 있어서,
    상기 데이터는 차동 데이터로서, 상기 조정 회로는 상기 제 1 스위칭 소자에 입력되는 차동 데이터와 동일한 위상을 갖는 피드백 데이터가 상기 제 6 스위칭 소자에 입력되고, 상기 제 2 스위칭 소자에 입력되는 차동 데이터와 동일한 위상을 갖는 피드백 데이터가 상기 제 5 스위칭 소자에 입력되도록 구성됨을 특징으로 하는 반도체 집적회로의 데이터 리시버.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109841239A (zh) * 2017-11-28 2019-06-04 三星电子株式会社 存储装置及其操作方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10291439B1 (en) * 2017-12-13 2019-05-14 Micron Technology, Inc. Decision feedback equalizer
EP4325496A4 (en) * 2022-06-23 2024-02-21 Changxin Memory Tech Inc DATA RECEIVING CIRCUIT, DATA RECEIVING SYSTEM AND STORAGE APPARATUS

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6617918B2 (en) * 2001-06-29 2003-09-09 Intel Corporation Multi-level receiver circuit with digital output using a variable offset comparator
KR100480597B1 (ko) * 2002-05-14 2005-04-06 삼성전자주식회사 출력 피드백 신호를 사용하여 오프셋 전압을 조절하는입력 수신기
JP2005348021A (ja) 2004-06-02 2005-12-15 Mitsubishi Electric Corp データ受信装置およびデータ受信方法
US7233173B1 (en) 2004-10-26 2007-06-19 National Semiconductor Corporation System and method for providing a low jitter data receiver for serial links with a regulated single ended phase interpolator
JP2007142811A (ja) 2005-11-18 2007-06-07 Matsushita Electric Ind Co Ltd データ受信装置
KR100801055B1 (ko) * 2006-10-16 2008-02-04 삼성전자주식회사 데이터 수신기 및 이를 구비하는 반도체 장치
KR100818796B1 (ko) * 2007-01-18 2008-04-02 삼성전자주식회사 데이터 수신기 및 데이터 수신 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109841239A (zh) * 2017-11-28 2019-06-04 三星电子株式会社 存储装置及其操作方法
CN109841239B (zh) * 2017-11-28 2024-04-19 三星电子株式会社 存储装置及其操作方法

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