KR100863007B1

KR100863007B1 - 데이터 입력 회로

Info

Publication number: KR100863007B1
Application number: KR1020070023484A
Authority: KR
Inventors: 황태진; 박근우; 김용주; 김종운; 송희웅; 오익수; 김형수
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-03-09
Filing date: 2007-03-09
Publication date: 2008-10-13
Also published as: KR20080082770A

Abstract

본 발명의 데이터 입력 회로는 클럭 신호에 동기하여 한 쌍의 데이터 신호를 입력 및 감지 하는 센스 앰프, 상기 한 쌍의 데이터 신호가 실리는 입력 라인에 접속되어 터미네이션 동작을 수행하는 오디티 유닛 및 제어 신호에 따라 상기 센스 앰프의 한 쌍의 출력 신호를 지연시키는 지연부를 포함하고, 상기 지연부는 저항 성분이 가변됨으로써 상기 센스 앰프의 한쌍의 출력 신호를 지연시킨다.

센스 앰프, 티씨오(TCO), 셋업/홀드

Description

데이터 입력 회로{Data Input Circuit}

도 1은 일반적인 티씨오 특성을 나타낸 그래프,

도 2는 본 발명에 따른 데이터 입력 회로의 블록도,

도 3은 본 발명에 따른 데이터 입력 회로의 다른 실시예를 나타낸 블록도,

도 4는 도 2에 도시한 센스 앰프의 상세 회로도이다.

<도면의 주요 부분에 대한 부호 설명>

100 : 센스 앰프 110 : 구동부

111 : 제1 구동부 112 : 제2 구동부

120 : 비교부 130 : 감지부

200 : 오디티 유닛 300 : 지연부

310 : 제1 지연 소자 320 : 제2 지연 소자

400 : 제어부 500 : 래치부

본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 데이터 입력 회로에 관한 것이다.

기존 전압 모드 센스 앰프(voltage mode sense amplifer)의 경우 센스 앰프의 트랜지스터의 사이즈의 미스매치, 디퍼렌셜 드레인 커런트와 입력 전압 등으로 인한 비선형 특성을 갖는 문제점이 있으며 입력 노이즈와 오프셋으로 인해 상기 센스 앰프의 특성 저하를 가져온다. 이러한 센스 앰프의 특성 저하는 데이터 셋업 및 홀드 마진 부족으로 나타난다.

상기 센스 앰프의 트랜지스터의 사이즈 및 구조의 미스 매치를 줄이기 위한 레이아웃을 하더라도 여전히 공정 특성과 미스 매치된 디바이스에 따른 오프셋 변화로 인한 셋업 및 홀드 마진을 확보하는 문제는 심각하다.

일반적으로 반도체 메모리 장치에서는 클럭 신호를 기준으로 일정 시간전에 입력 신호가 입력되어야 출력 신호가 안정적으로 래치되고 이 시간을 셋업 시간(tsetup)이라 하고, 또한 클럭 신호를 기준으로 적어도 일정 시간까지 상기 입력 신호가 유지되어야 출력 신호가 안정적으로 래치되며 이 시간을 홀드 시간(thold)이라 한다.

도 1은 일반적인 티씨오(TCO; Time Clock to Output) 특성을 나타낸 그래프이다.

도시한 것과 같이, 도 1에 도시한 그래프(S2)의 X축은 입력 데이터를 기준으로 클럭 신호의 포지션을 나타낸다. 도 1에 도시한 입력 데이터(S1)는 데이터가 전달되어 오는 과정에서 전송선에 의한 여러 간섭 현상으로 인해 불분명한 윈도우를 형성하게 된다. 이로 인해 상기 클럭 신호와 상기 입력 데이터간의 시간 간격이 일정하지 않는 경우가 발생하여 상기 클럭 신호가 상기 입력 데이터를 기준으로 a 영 역에 있게 되는 경우 상기 입력 데이터가 아직 전송되지 않는 시점에 상기 클럭 신호가 인에이블 되어 티씨오 시간이 증가하게 되고, 그와 반대인 상기 클럭 신호가 상기 입력 데이터를 기준으로 b 영역에 있게 되는 경우 역시 상기 클럭 신호가 데이터가 유지되는 시간 이후에 인에이블되므로 티씨오 시간이 증가할 수 밖에 없다. 셋업/홀드 마진은 상기 티씨오 그래프의 가장 최소 타임으로부터 일정 시간 이상인 영역의 셋업 타임과 홀드 타임의 구간을 의미한다. 예를 들면, 셋업/홀드 타임은 상기 티씨오 그래프의 가장 최소 타임으로부터 30 퍼센트 이내의 티씨오 시간을 갖는 구간을 나타낸다. 셋업/홀드 타임은 점차 감소하는 경향이 있고, 고속에서도 안정된 동작을 보장하기 위해서는 셋업/홀드 마진을 확보할 필요가 있다.

본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 데이터 셋업 및 홀드 마진을 확보한 데이터 입력 회로를 제공하는데 그 목적이 있다.

상술한 기술적 과제를 달성하기 위한 본 발명의 데이터 입력 회로는 클럭 신호에 동기하여 한 쌍의 데이터 신호를 입력 및 감지 하는 센스 앰프, 상기 한 쌍의 데이터 신호가 실리는 입력 라인에 접속되어 터미네이션 동작을 수행하는 오디티 유닛 및 제어 신호에 따라 상기 센스 앰프의 한 쌍의 출력 신호를 지연시키는 지연부를 포함하고, 상기 지연부는 저항 성분이 가변됨으로써 상기 센스 앰프의 한쌍의 출력 신호를 지연시킨다.
상술한 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 데이터 입력 회로는 클럭 신호에 동기하여 한 쌍의 데이터 신호를 입력 및 감지 하는 센스 앰프, 상기 센스 앰프의 한 쌍의 출력 신호를 래치하는 래치부 및 상기 센스 앰프와 상기 래치부 사이에 개재되어, 상기 래치부에 입력되기 전, 제어 신호에 응답하여 상기 센스 앰프의 출력 신호 경로의 저항을 가변시킴으로써, 상기 한쌍의 출력 신호를 지연시키는 지연부를 포함한다.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.

도 2는 본 발명에 따른 데이터 입력 회로의 블록도이다.

도시한 것과 같이, 본 발명에 따른 데이터 입력 회로는 센스 앰프(100) 및 오디티 유닛(200)으로 구성된다.

상기 센스 앰프(100)는 클럭 신호(CLK)에 동기하여 한 쌍의 데이터 신호(DATA/DATAB)를 입력 및 감지한다. 상기 클럭 신호(CLK)가 로우 일 때 상기 센스 앰프(100)의 출력 신호는 프리차징 상태를 유지하게 된다. 상기 클럭 신호(CLK)가 하이 일 때 상기 입력된 데이터 신호(DATA/DATAB)는 감지 및 증폭되어 시모스 레벨을 가진 신호를 출력한다. 상기 센스 앰프(100)는 도 4에 도시한 것과 같이 구현할 수 있다.

상기 클럭 신호(CLK)에 동기 되어 상기 센스 앰프(100)가 동작하므로 상기 데이터 신호(DATA/DATAB)는 상기 클럭 신호(CLK)보다 일정 시간 먼저 입력 라인에 전송되어야 한다.

상기 오디티(ODT;On-Die Termination) 유닛(200)은 상기 한쌍의 데이터 신호(DATA/DATAB)가 실리는 입력 라인을 임피던스 매칭하기 위해 터미네이션을 수행한다.

상기 오디티 유닛(200)은 상기 입력 라인의 임피던스 매칭을 하여 상기 입력 라인에서의 전송에 의한 로스(Loss)를 감소시키고, 상기 데이터 신호(DATA/DATAB)의 노이즈를 감소시킨다. 도시한 것과 같이, 상기 오디티 유닛(200)은 가변성 저항을 사용할 수 있다. 상기 입력 라인의 도선의 간격이나 넓이 등의 변화에 의해 저항의 크기는 달라진다. 즉, 데이터를 전송하는 라인의 임피던스와 상기 데이터 신호(DATA/DATAB)를 전송받는 라인간의 임피던스가 매칭이 되어야 데이터를 온전히 전달하고 노이즈에 의한 영향이 감소될 수 있으므로 상기 오디티 유닛(200)에 의해 입력 임피던스를 조정하는 것이다. 이로 인해 상기 데이터 입력 회로는 데이터 간섭 현상이 감소하고 그 결과, 셋업/홀드 마진의 확보가 가능하다.

상기 오디티 유닛(200)은 가변성 저항이나 모스 트랜지스터등에 의해 구현 할 수 있다.

도 3은 본 발명에 따른 데이터 입력 회로의 다른 실시예를 나타낸 블록도이다.

도시한 것과 같이, 도 3에 도시된 데이터 입력 회로는 센스 앰프(100), 오디티 유닛(200), 지연부(300), 제어부(400) 및 래치부(500)로 구성된다.

도 3에 도시한 데이터 입력 회로는 보다 바람직한 실시예를 나타낸 블록도이다.

상기 지연부(300)는 상기 센스 앰프(100)의 출력 신호를 입력 받아 상기 제어부(400)의 출력 신호에 따라 상기 센스 앰프(100)의 출력 신호의 지연 시간을 조절한다. 도시한 것과 같이, 상기 지연부(300)는 가변하는 저항 소자에 의해 구현할 수 있다. 상기 저항 소자로는 저항뿐만 아니라 모스 트랜지스터의 트라이오드 영역의 특성을 활용하여 상기 모스 트랜지스터를 저항 소자로 사용할 수 있다. 상기 지연부(300)는 저항 트리밍 방식에 의해 구현할 수 있다.

상기 지연부(300)는 상기 제어 신호(CN)에 따라 상기 센스 앰프(100)의 제1 출력 신호(SA1)를 소정 시간(DELAY1) 지연시키는 제1 지연 소자(310) 및 상기 제어 신호(CN)에 따라 상기 센스 앰프(100)의 제2 출력 신호(SA2)를 소정 시간(DELAY2) 지연시키는 제2 지연 소자(320)로 구성된다. 상기 제1 지연 소자(310)에 의한 지연 시간과 상기 제2 지연 소자(320)에 의한 지연 시간은 경우에 따라 다를 수 있으나 일반적으로 같은 시간이다.

상기 래치부(500)는 상기 지연부(300)의 출력 신호를 입력 받아 저장하여 출력한다. 즉, 상기 래치부(500)는 상기 지연부(300)의 출력 신호를 일정 시간 유지시키는 기능을 한다. 상기 래치부(500)는 플립 플럽, 2개의 낸드 게이트나 2개의 노아 게이트에 의해 구현 하는 등 일반적인 래치 회로에 의해 구현할 수 있다.

상기 제어부(400)는 상기 지연부(300)의 출력 신호가 상기 센스 앰프(100)의 출력에 비해 지연되는 시간을 조절한다. 상기 제어부(400)의 출력 신호에 따라 상기 지연부(300)의 지연 시간이 달라짐으로 상기 센스 앰프(100)에 입력된 시점부터 상기 래치부(500)의 출력 시점까지의 시간을 조절할 수 있음으로 셋업-홀드 마진이 개선된다. 상기 제어부(400)는 디지털 콘트롤 스위치등에 의해 구현할 수 있다. 예를 들면, 상기 제어부(400)는 모스 트랜지스터에 의해 구현 가능하다.

도 4는 도 2에 도시한 상기 센스 앰프(100)의 상세 회로도이다.

도시한 것과 같이, 상기 센스 앰프(100)는 구동부(110), 비교부(120) 및 감지부(130)로 구성된다.

상기 구동부(110)는 상기 클럭 신호(CLK)에 따라 비교부(120) 및 감지부(130)를 구동시킨다. 상기 구동부(110)는 상기 클럭 신호(CLK)가 인에이블 됨에 따라 상기 감지부(130)를 구동시키는 제1 구동부(111) 및 상기 클럭 신호(CLK)가 인에이블 됨에 따라 상기 비교부(120)를 구동시키는 제2 구동부(112)로 구성된다.

상기 제1 구동부(111)는 공급 전압(VDD)을 드레인에 인가받고, 상기 클럭 신호(CLK)를 게이트에 입력 받고, 각각의 소스단에 상기 센스 앰프의 제1,제2 출력 노드가 연결된 제3,제4 피모스 트랜지스터(PM3,PM4)로 구성된다.

상기 제2 구동부(112)는 상기 클럭 신호(CLK)를 게이트에 입력받는 제5 엔모스 트랜지스터(NM5)와 반전 파워다운 신호(PWDNB)를 게이트에 입력 받는 제6엔모스 트랜지스터(NM6)로 구성된다.

상기 감지부(130)는 상기 비교부(120)의 출력 레벨에 따라 상기 한 쌍의 데이터 신호(DATA/DATAB)를 감지 및 증폭시킨다.

상기 감지부(130)는 도시한 것과 같이, 제1,제2 피모스 트랜지스터(PM1,PM2)와 제1,제2 엔모스 트랜지스터(NM1,NM2) 및 제5 엔모스 트랜지스터(NM5)로 구성된다.

상기 비교부(120)는 상기 한 쌍의 데이터 신호(DATA/DATAB)를 비교하여 출력한다. 상기 비교부(120)는 도시한 것과 같이, 상기 한 쌍의 데이터 신호(DATA/DATAB)를 게이트에 입력받고 드레인단이 상기 감지부(130)와 연결되고 소스단이 상기 제5 엔모스 트랜지스터(NM5)의 드레인에 연결된 제3,제4 엔모스 트랜지스터(NM3,NM4)로 구성된다.

도 4에 도시된 상기 센스 앰프(100)의 동작 원리는 다음과 같다.

상기 클럭 신호(CLK)가 로우 일 때 상기 제3,제4 피모스 트랜지스터(NM3,NM4)는 턴온 상태 이고, 상기 제5, 제6 엔모스 트랜지스터(NM6)는 턴오프 상태이다. 상기 제5 피모스 트랜지스터(PM5)는 턴온되어 상기 센스 앰프(100)의 제 1,제2 출력 신호(SA1,SA2)는 같은 레벨을 같게 된다.따라서, 상기 센스 앰프(100)의 제1,제2 출력 신호(SA1,SA2)는 하이 레벨이고, 상기 센스 앰프(100)의 제1,제2 출력 신호(SA1,SA2)는 프리 차징 상태를 유지하게 된다.

상기 클럭 신호(CLK)가 하이 일 때 상기 제3,제4 피모스 트랜지스터(PM3,PM4)는 턴오프 상태이고, 상기 제5,제6 엔모스 트랜지스터(NM5,NM6)는 턴온 상태이다. 또한, 상기 제5 피모스 트랜지스터(PM5)가 턴오프되고 상기 감지부(130)는 증폭 동작을 수행한다. 따라서, 상기 센스 앰프(100)는 입력된 데이터 신호(DATA/DATAB)를 감지 및 증폭하여 시모스 레벨을 가진 신호를 출력한다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.

그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

본 발명에 따른 데이터 입력 회로는 데이터 셋업 시간과 홀드 시간을 조절하여 전송된 데이터의 간섭에 의한 영향을 줄여 노이즈에 영향이 적은 안정된 출력을 전송하고 셋업-홀드 마진이 개선되는 효과가 있다.

Claims

클럭 신호에 동기하여 한 쌍의 데이터 신호를 입력 및 감지 하는 센스 앰프;

상기 한 쌍의 데이터 신호가 실리는 입력 라인에 접속되어 터미네이션 동작을 수행하는 오디티 유닛; 및

제어 신호에 따라 상기 센스 앰프의 한 쌍의 출력 신호를 지연시키는 지연부를 포함하고, 상기 지연부는 저항 성분이 가변됨으로써 상기 센스 앰프의 한쌍의 출력 신호를 지연시키는 데이터 입력 회로.
제 1 항에 있어서,

상기 센스 앰프는,

상기 한 쌍의 데이터 신호를 비교하여 출력하는 비교부;

상기 비교부의 출력 신호에 따라 상기 한 쌍의 데이터 신호를 감지 및 증폭시키는 감지부; 및

상기 클럭 신호에 따라 비교부 및 감지부를 구동시키는 구동부로 구성된 것을 특징으로 하는 데이터 입력 회로
제 2 항에 있어서,

상기 구동부는,

상기 클럭 신호가 인에이블 됨에 따라 상기 감지부를 구동시키는 제1 구동부; 및

상기 클럭 신호가 인에이블 됨에 따라 상기 비교부를 구동시키는 제2 구동부 로 구성된 것을 특징으로 하는 데이터 입력 회로.
제 3 항에 있어서,

상기 제1 구동부는,

상기 클럭 신호가 디스에이블시, 상기 센스 앰프의 출력 전압을 하이 레벨로 고정시키는 것을 특징으로 하는 데이터 입력 회로.
제 3 항에 있어서,

상기 제2 구동부는,

상기 클럭 신호가 인에이블 됨에 따라 상기 비교부와 접지 라인의 전류 패스를 제공하는 것을 특징으로 하는 데이터 입력 회로.
제 1 항에 있어서,

상기 오디티 유닛은,

상기 입력 라인과 전원 전압 사이에 연결된 가변성 저항 소자인 것을 특징으로 하는 데이터 입력 회로.
삭제
제 1 항에 있어서,

상기 지연부는,

상기 제어 신호에 따라 상기 센스 앰프의 제1 출력을 지연시키는 제1 지연 소자; 및

상기 제어 신호에 따라 상기 센스 앰프의 제2 출력을 지연시키는 제2 지연 소자로 구성된 것을 특징으로 하는 데이터 입력 회로.
제 8 항에 있어서,

상기 제1,제2 지연 소자는,

상기 제어 신호에 따라 가변하는 저항 소자로 구성된 데이터 입력 회로.
제 9 항에 있어서,

상기 제1,제2 지연 소자는,

모스 트랜지스터에 의해 구현하는 것을 특징으로 하는 데이터 입력 회로.
제 1 항에 있어서,

상기 제어 신호는,

디지털 콘트롤 스위치에 구성된 상기 제어 신호를 생성하는 제어부의 출력인 것을 더 포함하는 데이터 입력 회로.
제 1 항에 있어서,

상기 지연부의 출력을 래치시켜 출력하는 래치부를 더 포함하는 것을 특징으로 하는 데이터 입력 회로.
클럭 신호에 동기하여 한 쌍의 데이터 신호를 입력 및 감지 하는 센스 앰프;

상기 센스 앰프의 한 쌍의 출력 신호를 래치하는 래치부; 및

상기 센스 앰프와 상기 래치부 사이에 개재되어, 상기 래치부에 입력되기 전, 제어 신호에 응답하여 상기 센스 앰프의 출력 신호 경로의 저항을 가변시킴으로써, 상기 한쌍의 출력 신호를 지연시키는 지연부를 포함하는 데이터 입력 회로.
제 13항에 있어서,

상기 지연부는,

상기 센스 앰프의 한 쌍의 출력단중 제 1 출력단과 연결된 제1 지연 소자; 및

상기 센스 앰프의 한 쌍의 출력단중 제 2 출력단과 연결된 제2 지연 소자를 포함하는 데이터 입력 회로.
제 14 항에 있어서,

상기 제1 및 제2 지연 소자는,

상기 제어 신호에 응답하여 가변하는 저항 소자를 포함하는 데이터 입력 회로.
제 15항에 있어서,

상기 제1 및 제2 지연 소자는,

상기 제어 신호에 응답하여 저항이 가변되는 모스 트랜지스터에 의해 구현하는 것을 특징으로 하는 데이터 입력 회로.
제 13 항에 있어서,

상기 지연부를 제어하는 디지털 신호로서의 상기 제어 신호를 제공하는 제어부를 더 포함하는 데이터 입력 회로.