JP3593120B2 - ドライバ回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明はドライバ回路に関し、さらに詳しくは、ＬＳＩ内部からのデータを外部に差動で出力するドライバ回路に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
最近ではマルチメディアが急速に普及していることもあり、大量のデータを高速に伝送したいという要望がある。このため、ＩＥＥＥ１３９４やＧｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（Ｒ）などの高速シリアルデータインターフェースが注目されている。これらのインターフェース技術では、ＬＳＩ内部のデータがドライバ回路によって１Ｇｂｉｔ／ｓなどの高い速度で差動伝送される。このドライバ回路では、図８に示すように、基準電流回路で生成されたバイアス電圧ＶｂｎをＭＯＳトランジスタＭ５０のゲートに与えることによってカレントミラーを構成し、所望で一定のドライブ電流を生成する。このドライブ電流を差動出力端子ＴＤ，ＮＴＤのどちらに適用するかをＭＯＳトランジスタＭ５１，Ｍ５２で決定することによって所定電流をデジタル的にドライブする。このドライブ電流は、出力端子ＴＤ，ＮＴＤに接続された抵抗Ｒを介することによって所望の出力電圧となって受信側にドライブされる。
【０００３】
図８に示したドライバ回路からの出力差動データが中央でクロスしていない場合には、図９に示すようなＤｉｆｆｅｒｅｎｔｉａｌ Ｓｋｅｗ（各差動データの中点同士のずれ）が発生してしまう。このＤｉｆｆｅｒｅｎｔｉａｌ Ｓｋｅｗが大きいと、上記ドライブ電流がノイズ等で増減したときのクロスポイントの時間方向の変化量が増大する。図１０に示すように、差動データが理想的に中央でクロスしている場合は、交点ｐ１から電圧の時間的傾きがずれるとｐ２またはｐ２´となる。また、スイッチング時間に差異ｔ＿ｄｉｆｆがある場合は、交点ｑ１から傾きがずれるとｑ２またはｑ２´となる。これからも分かるように、傾きの変化量が同じ場合は、交点の時間的ずれの量（ｐ２−ｐ１）または（ｑ２−ｑ１）はスイッチング時間に差異があると増大してしまう。すなわち（ｐ２−ｐ１）＜（ｑ２−ｑ１）となる。したがって、差動ドライバではスイッチングのタイミングを揃えないとノイズ等により時間方向のジッタ成分が増大してしまい通信におけるマージンが減少してしまう。なお、スイッチング時間の差異ｔ＿ｄｉｆｆがマイナスの場合は一見交点の時間的ずれ量が減少するように思えるけれども次のサイクルでは差動電位の上昇と下降とが入れ替わり当該差異ｔ＿ｄｉｆｆがプラスに転じる。したがってノイズ等の不規則な外乱を考えるとやはり中央でクロスさせるのが理想である。
【０００４】
この発明の目的は、相補出力データのクロスポイントを適切な位置（中央付近）に合わせることができるドライバ回路を提供することである。
【０００５】
【課題を解決するための手段】
この発明の１つの局面に従うと、ドライバ回路は、定電流部と、第１のパッドと、第２のパッドと、第１のスイッチング素子と、第２のスイッチング素子と、制御部とを備える。定電流部は、所定の正または負の電流を出力する。第１のパッドは、第１の電圧を受ける第１のノードに一端が接続された第１の抵抗の他端に接続可能である。第２のパッドは、第１のノードに一端が接続された第２の抵抗の他端に接続可能である。第１のスイッチング素子は、定電流部の出力ノードと第１のパッドとの間に接続され、第１の信号に応答してオン／オフする。第２のスイッチング素子は、定電流部の出力ノードと第２のパッドとの間に接続され、第２の信号に応答してオン／オフする。第２の信号は第１の信号と相補の信号である。制御部は、定電流部の出力ノードの電位が所定の電位になるように制御する。
【０００６】
この発明のもう１つの局面に従うと、ドライバ回路は、定電流部と、第１のパッドと、第２のパッドと、第１のスイッチング素子と、第２のスイッチング素子と、第１の抵抗と、第２の抵抗と、制御部とを備える。定電流部は、所定の正または負の電流を出力する。第１のスイッチング素子は、定電流部の出力ノードと第１のパッドとの間に接続され、第１の信号に応答してオン／オフする。第２のスイッチング素子は、定電流部の出力ノードと第２のパッドとの間に接続され、第２の信号に応答してオン／オフする。第２の信号は第１の信号と相補の信号である。第１の抵抗は、第１の電圧を受ける第１のノードと第１のパッドとの間に接続される。第２の抵抗は、第１のノードと第２のパッドとの間に接続される。制御部は、定電流部の出力ノードの電位が所定の電位になるように制御する。
【０００７】
上記ドライバ回路では、電圧やプロセスの変動を受けても定電流部の出力ノードの電位は制御部によって所定の電位になるよう制御されるため、第１および第２のスイッチング素子のオン／オフのタイミングのばらつきが抑えられる。これにより、第１および第２のパッドからの差動データのクロスポイントを適切な位置（中央付近）に合わせることができる。
【０００８】
好ましくは、上記制御部は、定電流部の出力ノードの電位に応じて第１および第２のスイッチング素子のオン抵抗値を変化させる。
【０００９】
上記ドライバ回路では、第１および第２のスイッチング素子のオン抵抗値が増加すると定電流部の出力ノードの電位が下がり、オン抵抗値が減少すると定電流部の出力ノードの電位が上がる。したがって制御部は、定電流部の出力ノードの電位が所望の電位よりも高いときは第１および第２のスイッチング素子のオン抵抗値を増加させ、定電流部の出力ノードの電位が所望の電位よりも低いときは第１および第２のスイッチング素子のオン抵抗値を減少させる。このようにして制御部は、定電流部の出力ノードの電位が所定の電位になるように制御する。
【００１０】
好ましくは、上記第１のスイッチング素子は第１のトランジスタを含む。第１のトランジスタは、定電流部の出力ノードと第１のパッドとの間に接続され、第１の信号に応答してオン／オフする。上記第２のスイッチング素子は第２のトランジスタを含む。第２のトランジスタは、定電流部の出力ノードと第２のパッドとの間に接続され、第２の信号に応答してオン／オフする。上記制御部は、定電流部の出力ノードの電位に応じて第１および第２のトランジスタの基板電位を変化させる。
【００１１】
上記ドライバ回路では、第１および第２のトランジスタのタイプがＮＭＯＳの場合はその基板電位が下がるとオン抵抗値が増加し、基板電位が上がるとオン抵抗値が減少する。また、第１および第２のトランジスタのタイプがＰＭＯＳの場合は増減が逆になる。したがって制御部は、第１および第２のトランジスタのタイプがＮＭＯＳと仮定して動作を説明すると、定電流部の出力ノードの電位が所望の電位よりも高いときは第１および第２のトランジスタの基板電位を下げる。これにより、第１および第２のトランジスタのオン抵抗値が増加し、定電流部の出力ノードの電位が下がる。一方、定電流部の出力ノードの電位が所望の電位よりも低いときは第１および第２のトランジスタの基板電位を上げる。これにより、第１および第２のトランジスタのオン抵抗値が減少し、定電流部の出力ノードの電位が上がる。このようにして制御部は、定電流部の出力ノードの電位が所定の電位になるように制御する。
【００１２】
好ましくは、上記第１のスイッチング素子は第１のトランジスタと第２のトランジスタとを含む。第１および第２のトランジスタは、定電流部の出力ノードと第１のパッドとの間に並列に接続され、第１の信号に応答してオン／オフする。上記第２のスイッチング素子は、第３のトランジスタと第４のトランジスタとを含む。第３および第４のトランジスタは、定電流部の出力ノードと第２のパッドとの間に並列に接続され、第２の信号に応答してオン／オフする。上記制御部は、定電流部の出力ノードの電位に応じて第１から第４のトランジスタを活性化／不活性化する。
【００１３】
上記ドライバ回路では、第１および第２のトランジスタがともにオンしているときの第１のスイッチング素子のオン抵抗値よりも第１および第２のトランジスタのうち１つのみがオンしているときの第１のスイッチング素子のオン抵抗値のほうが大きくなる。同様に、第３および第４のトランジスタがともにオンしているときの第２のスイッチング素子のオン抵抗値よりも第３および第４のトランジスタのうち１つのみがオンしているときの第２のスイッチング素子のオン抵抗値のほうが大きくなる。したがって制御部は、定電流部の出力ノードの電位が所望の電位よりも高いときは第１および第２のトランジスタの一方を活性化し他方を不活性化する。すなわち、第１および第２のトランジスタの一方のみを第１の信号に応答してオン／オフさせる。同様に第３および第４のトランジスタの一方を活性化し他方を不活性化する。すなわち、第３および第４のトランジスタの一方のみを第２の信号に応答してオン／オフさせる。このようにして第１および第２のスイッチング素子のオン抵抗値を増加させる。一方、定電流部の出力ノードの電位が所望の電位よりも低いときは第１および第２のトランジスタをともに活性化する。すなわち、第１および第２のトランジスタをともに第１の信号に応答してオン／オフさせる。同様に第３および第４のトランジスタをともに活性化する。すなわち、第３および第４のトランジスタをともに第２の信号に応答してオン／オフさせる。このようにして第１および第２のスイッチング素子のオン抵抗値を減少させる。以上のようにして制御部は、定電流部の出力ノードの電位が所定の電位になるように制御する。また上記ドライバ回路では、第１および第２のスイッチング素子のオン抵抗値をデジタル的に変化させることができるため、微妙なアナログのバイアス電位を生成しなくてよく回路設計を行いやすい。
【００１４】
好ましくは、上記所定の電位は、第１または第２のトランジスタのゲート電位の最小値と最大値との中央の電位から第１または第２のトランジスタのしきい値電位を引いた値付近に設定される。
【００１５】
上記ドライバ回路によれば、第１のスイッチング素子に含まれるトランジスタのオン／オフのタイミングと第２のスイッチング素子に含まれるトランジスタのオン／オフのタイミングとを精度よくそろえることができる。
【００１６】
好ましくは、上記定電流部は第５のトランジスタを含む。第５のトランジスタは、定電流部の出力ノードと第２の電圧を受ける第２のノードとの間に接続され、第１のバイアスをゲートに受ける。上記ドライバ回路は、第１のレプリカ回路と第２のレプリカ回路とをさらに備える。第１のレプリカ回路は、第３の抵抗と、第６のトランジスタと、第７のトランジスタとを含む。第３の抵抗は、第１のノードと第６のトランジスタとの間に接続され、第１の抵抗の抵抗値を第１の比率でスケールアップ（抵抗値を増やす方向へスケーリングする。）した抵抗値を有する。第６のトランジスタは、第３の抵抗と第７のトランジスタとの間に接続され、第２のバイアスをゲートに受け、第１のトランジスタのチャネル幅長比（チャネル幅をチャネル長で割った値）を第１の比率でスケールダウン（チャネル幅長比を小さくする方向にスケーリングする。）したチャネル幅長比を有する。第７のトランジスタは、第６のトランジスタと第２のノードとの間に接続され、第１のバイアスをゲートに受け、第５のトランジスタのチャネル幅長比を第１の比率でスケールダウンしたチャネル幅長比を有する。第２のレプリカ回路は、第４の抵抗と、第８のトランジスタと、第９のトランジスタとを含む。第４の抵抗は、第１のノードと第８のトランジスタとの間に接続され、第１の抵抗の抵抗値を第２の比率でスケールアップした抵抗値を有する。第８のトランジスタは、第４の抵抗と第９のトランジスタとの間に接続され、第３のバイアスをゲートに受け、第２のトランジスタのチャネル幅長比または第１および第２のトランジスタのチャネル幅長比の和を第２の比率でスケールダウンしたチャネル幅長比を有する。第９のトランジスタは、第８のトランジスタと第２のノードとの間に接続され、第１のバイアスをゲートに受け、第５のトランジスタのチャネル幅長比を第２の比率でスケールダウンしたチャネル幅長比を有する。上記制御部は、第１のレプリカ回路における第７のトランジスタのドレイン電位および第２のレプリカ回路における第９のトランジスタのドレイン電位に基づいて第１から第４のトランジスタを活性化／不活性化する。
【００１７】
上記ドライバ回路では、第１のレプリカ回路における第７のトランジスタのドレイン電位は、第１のスイッチング素子において第１のトランジスタがオンかつ第２のトランジスタがオフのときの第５のトランジスタのドレイン電位と等しくなる。また、第２のレプリカ回路における第９のトランジスタのドレイン電位は、第１のスイッチング素子において第２のトランジスタのみオンするか第１および第２のトランジスタがともにオンのときの第５のトランジスタのドレイン電位と等しくなる。したがって第２のレプリカ回路における第９のトランジスタのドレイン電位のほうが第１のレプリカ回路における第７のトランジスタのドレイン電位よりも高くなる。このとき、第２のレプリカ回路で第２のトランジスタのみオンしている場合は、第１のトランジスタより第２のトランジスタのほうがチャネル幅長比が大きいと仮定する。そして制御部は、第１のレプリカ回路における第７のトランジスタのドレイン電位および第２のレプリカ回路における第９のトランジスタのドレイン電位と所望の電位との比較の結果に基づいて第１から第４のトランジスタを活性化／不活性化する。たとえば、所望の電位が第１のレプリカ回路における第７のトランジスタのドレイン電位よりも低いときは、第１のトランジスタを活性化し第２のトランジスタを不活性化する。すなわち、第１のトランジスタを第１の信号に応答してオン／オフさせる。同様に第３のトランジスタを活性化し第４のトランジスタを不活性化する。すなわち、第３のトランジスタを第２の信号に応答してオン／オフさせる。一方、所望の電位が第２のレプリカ回路における第９のトランジスタのドレイン電位よりも高いときは、第２のトランジスタのみを活性化するか第１および第２のトランジスタをともに活性化する。すなわち、第２のトランジスタ（のみ）または第１および第２のトランジスタをともに第１の信号に応答してオン／オフさせる。同様に第４のトランジスタ（のみ）または第３および第４のトランジスタをともに活性化する。すなわち、第４のトランジスタ（のみ）または第３および第４のトランジスタをともに第２の信号に応答してオン／オフさせる。以上のようにして制御部は、定電流部の出力ノードの電位が所定の電位になるように制御する。
【００１８】
好ましくは、上記ドライバ回路は基準電流回路をさらに備える。基準電流回路は、第１０のトランジスタと、第１１のトランジスタとを含む。第１０のトランジスタは、第１のノードと第２のノードとの間に接続され、第４のバイアスをゲートに受ける。第１１のトランジスタは、第１０のトランジスタと第２のノードとの間に第１０のトランジスタと直列に接続され、第１のバイアスをゲートに受ける。上記制御部は、第１のレプリカ回路における第７のトランジスタのドレイン電位と基準電流回路における第１１のトランジスタのドレイン電位との比較結果および第２のレプリカ回路における第９のトランジスタのドレイン電位と基準電流回路における第１１のトランジスタのドレイン電位との比較結果に基づいて、第１から第４のトランジスタを活性化／不活性化する。
【００１９】
上記ドライバ回路では、基準電流回路における第１１のトランジスタのソース・ドレイン間の電圧と定電流部における第５のトランジスタのソース・ドレイン間の電圧とがそろうため電流精度が向上する。
【００２０】
好ましくは、上記ドライバ回路は、第１のレプリカ回路における第７のトランジスタのドレイン電位と基準電流回路における第１１のトランジスタのドレイン電位との比較結果に応じて第７のトランジスタのドレイン電位を変化させる。
【００２１】
好ましくは、上記ドライバ回路は、第２のレプリカ回路における第９のトランジスタのドレイン電位と基準電流回路における第１１のトランジスタのドレイン電位との比較結果に応じて第９のトランジスタのドレイン電位を変化させる。
【００２２】
上記ドライバ回路では、比較する電位が近接する場合であってもその比較結果がノイズ等の影響により変化しにくくなるため、安定した回路動作が実現される。
【００２３】
好ましくは、上記第１から第４のトランジスタのゲートに印加する電位は第１の電圧よりも低い。
【００２４】
高速の低しきい値のトランジスタは通常低耐圧なので、高速信号で第１から第４のトランジスタをオン／オフすることとなり、ドライバの出力データの最大帯域が伸びる。そのうえ、レベル変換回路を用いずに第１から第４のトランジスタのスイッチングが行われるので、低ジッタのデータ出力が可能となる。
【００２５】
この発明のさらにもう１つの局面に従うと、ドライバ回路は、差動入力信号に応答して第１および第２の出力ノードを相補的に駆動する回路であって、第１の駆動部と、第２の駆動部と、制御部とを備える。第１の駆動部は、差動入力信号の一方に応答して第１の出力ノードを駆動する。第２の駆動部は、差動入力信号の他方に応答して第２の出力ノードを駆動する。制御部は、第１の出力ノードの電圧レベルの切り替わりのタイミングと第２の出力ノードの電圧レベルの切り替わりのタイミングとが一致するように第１および第２の駆動部の駆動タイミングを制御する。
【００２６】
上記ドライバ回路では、第１および第２の出力ノードの電圧レベルの切り替わりのタイミングのばらつきが抑えられる。これにより、第１および第２の出力ノードからの差動データのクロスポイントを適切な位置（中央付近）に合わせることができる。
【００２７】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付し、その説明は繰り返さない。
【００２８】
（第１の実施形態）
図１は、この発明の第１の実施形態による電子機器の構成を示すブロック図である。図１に示す電子機器１は、出力端子ＴＤ，ＮＴＤから差動信号を出力する。出力端子ＴＤ，ＮＴＤから出力される差動信号はコネクタ１０を介して通信用差動ケーブル１１に伝送される。図１に示す電子機器１は、半導体集積回路（ＬＳＩ）１００と、抵抗８，９と、出力端子ＴＤ，ＮＴＤとを備える。
【００２９】
ＬＳＩ１００はドライバ回路を備える。ドライバ回路は、内部回路（図示せず）からの差動信号（Ｄ，ＮＤ）に応じてパッド６，７および出力端子ＴＤ，ＮＴＤを相補的に駆動する。ドライバ回路は、基準電流回路２と、ＮチャネルＭＯＳトランジスタＭ０−Ｍ２と、ローパスフィルタ３と、オペアンプ４と、パッド６，７とを備える。
【００３０】
基準電流回路２は、電流源５と、ＮチャネルＭＯＳトランジスタＭ３，Ｍ４とを含む。電源源５およびＮチャネルＭＯＳトランジスタＭ３，Ｍ４は、電源電圧を受ける電源ノードと接地電圧を受ける接地ノードとの間に直列に接続される。電流源５は所定の電流Ｉｒｅｆを出力する。ＮチャネルＭＯＳトランジスタＭ３は、電流源５とＮチャネルＭＯＳトランジスタＭ４との間に接続される。ＮチャネルＭＯＳトランジスタＭ３のゲートには一定のバイアスＶｂが与えられる。ＮチャネルＭＯＳトランジスタＭ４は、ＮチャネルＭＯＳトランジスタＭ３と接地ノードとの間に接続される。ＮチャネルＭＯＳトランジスタＭ４のゲートには、ＮチャネルＭＯＳトランジスタＭ３のドレイン電位が与えられる。基準電流回路２は、ＮチャネルＭＯＳトランジスタＭ３のドレイン電位をバイアス電位ＶｂｎとしてＮチャネルＭＯＳトランジスタＭ０のゲートに与え、ＮチャネルＭＯＳトランジスタＭ４のドレイン電位を基準電位Ｖｃｔｒｌとしてオペアンプ４の非反転入力端子（正側）に与える。基準電位Ｖｃｔｒｌは、ＮチャネルＭＯＳトランジスタＭ１，Ｍ２のゲート電位（内部回路からの信号Ｄ，ＮＤのＨレベルおよびＬレベルの電位、ここではＬレベルの電位を０Ｖ，Ｈレベルの電位を２．５Ｖとする。）の最大値（２．５Ｖ）と最小値（０Ｖ）との中央の電位（１．２５Ｖ）からＮチャネルＭＯＳトランジスタＭ１，Ｍ２のしきい値電位（ここでは約０．５Ｖとする）を引いた値（０．７５Ｖ）付近になるように設定される。
【００３１】
ＮチャネルＭＯＳトランジスタＭ０は、ＮチャネルＭＯＳトランジスタＭ１およびＭ２のソースと接地電圧を受ける接地ノードとの間に接続される。ＮチャネルＭＯＳトランジスタＭ０のゲートには基準電流回路２からのバイアス電位Ｖｂｎが与えられる。ＮチャネルＭＯＳトランジスタＭ０は、いわゆるカレントミラーにより所定の負の定電流を出力する。ここではＮチャネルＭＯＳトランジスタＭ０は、基準電流回路２のＮチャネルＭＯＳトランジスタＭ４のｋ倍のＷ／Ｌ比（Ｗはチャネル幅、Ｌはチャネル長）を有する。したがってＮチャネルＭＯＳトランジスタＭ０は、基準電流Ｉｒｅｆのｋ倍の電流を出力する。
【００３２】
ＮチャネルＭＯＳトランジスタＭ１は、パッド７とＮチャネルＭＯＳトランジスタＭ０との間に接続され、ＬＳＩ１００の内部回路からの信号Ｄに応答してオン／オフする。ＮチャネルＭＯＳトランジスタＭ２は、パッド６とＮチャネルＭＯＳトランジスタＭ０との間に接続され、ＬＳＩ１００の内部回路からの信号ＮＤに応答してオン／オフする。信号ＮＤは信号Ｄと相補の信号である。
【００３３】
ローパスフィルタ３は、ＮチャネルＭＯＳトランジスタＭ０のドレイン電位Ｖｔｔに重畳されるノイズを除去してオペアンプ４の反転入力端子（負側）に与える。これにより、ＮチャネルＭＯＳトランジスタＭ０のドレイン電位ＶｔｔがＮチャネルＭＯＳトランジスタＭ１，Ｍ２のスイッチングによって揺れるようなときにも対応できる。
【００３４】
オペアンプ４は、基準電流回路２からの基準電位Ｖｃｔｒｌを非反転入力端子（正側）に、ＮチャネルＭＯＳトランジスタＭ０のドレイン電位Ｖｔｔを反転入力端子（負側）に受け、両者の比較結果に応じた電位をＮチャネルＭＯＳトランジスタＭ１，Ｍ２の基板電位として印加する。
【００３５】
パッド６，７は出力端子ＴＤ，ＮＴＤに接続される。
【００３６】
抵抗８，９は、電源電圧ＶＤＤ（ここでは３．３Ｖ）を受ける電源ノードと出力端子ＴＤ，ＮＴＤとの間に接続される。抵抗８，９は、抵抗値Ｒｔｅｒｍを有する。
【００３７】
次に、以上のように構成された電子機器１の動作について説明する。
【００３８】
ＬＳＩ１００の内部回路（図示せず）からの相補の差動信号（Ｄ，ＮＤ）に応じてＮチャネルＭＯＳトランジスタＭ１，Ｍ２の一方がオンする。そして、ＮチャネルＭＯＳトランジスタＭ０からの所定電流が信号（Ｄ，ＮＤ）に応じて抵抗８，９の一方に印加され、出力端子（ＴＤ，ＮＴＤ）に信号（Ｄ，ＮＤ）に応じた論理データ（差動データ）が出力される。出力端子（ＴＤ，ＮＴＤ）から出力される差動データの振幅は、ＮチャネルＭＯＳトランジスタＭ０からの所定電流（ｋ×Ｉｒｅｆ）に抵抗８，９の抵抗値Ｒｔｅｒｍを乗じた値となる。
【００３９】
図８に示した従来の回路構成では、ＭＯＳトランジスタＭ５１，Ｍ５２のソース電位ＶｔｔはＭＯＳトランジスタＭ５１，Ｍ５２のトランスコンダクタンス（チャネルコンダクタンス）に依存する。すなわち、温度が高温に振れかつプロセスがＷｏｒｓｔに振れるとソース電位Ｖｔｔは低くなり、温度が低温に振れかつプロセスがＢｅｓｔに振れるとソース電位Ｖｔｔは高くなる。ソース電位Ｖｔｔが高くなるとＭＯＳトランジスタＭ５１，Ｍ５２がＯＮするタイミングが遅れるとともにＯＦＦするタイミングが早まるため、図９に示すようなＤｉｆｆｅｒｅｎｔｉａｌ Ｓｋｅｗ（各差動データの中点同士のずれ）が発生してしまう。
【００４０】
これに対して図１に示したドライバ回路においては、ＮチャネルＭＯＳトランジスタＭ０のドレイン電位Ｖｔｔが、以下に示すように、オペアンプ４によって所望の電位（ここでは基準電位Ｖｃｔｒｌ）に制御される。すなわち、ＮチャネルＭＯＳトランジスタＭ０のドレイン電位Ｖｔｔが基準電位Ｖｃｔｒｌより低い場合、オペアンプ４の出力が上昇しＮチャネルＭＯＳトランジスタＭ１，Ｍ２の基板電位が上がる。これにより、ＮチャネルＭＯＳトランジスタＭ１，Ｍ２のオン抵抗値が減少する。この結果、ＮチャネルＭＯＳトランジスタＭ１，Ｍ２での電圧降下が小さくなりＮチャネルＭＯＳトランジスタＭ０のドレイン電位Ｖｔｔが上がる。一方、ＮチャネルＭＯＳトランジスタＭ０のドレイン電位Ｖｔｔが基準電位Ｖｃｔｒｌより高い場合、オペアンプ４の出力が下降しＮチャネルＭＯＳトランジスタＭ１，Ｍ２の基板電位が下がる。これにより、ＮチャネルＭＯＳトランジスタＭ１，Ｍ２のオン抵抗値が増大する。この結果、ＮチャネルＭＯＳトランジスタＭ１，Ｍ２での電圧降下が大きくなりＮチャネルＭＯＳトランジスタＭ０のドレイン電位Ｖｔｔが下がる。このフィードバック作用により、ＮチャネルＭＯＳトランジスタＭ０のドレイン電位Ｖｔｔは、基準電流回路２のＮチャネルＭＯＳトランジスタＭ４のドレイン電位Ｖｃｔｒｌと等しくなる。
【００４１】
上述のように基準電位Ｖｃｔｒｌは、ＮチャネルＭＯＳトランジスタＭ１，Ｍ２のゲート電位の最大値（２．５Ｖ）と最小値（０Ｖ）との中央電位（１．２５Ｖ）からＮチャネルＭＯＳトランジスタＭ１，Ｍ２のしきい値電位（約０．５Ｖ）を引いた値（０．７５Ｖ）付近となるように設定されている。このため、ＮチャネルＭＯＳトランジスタＭ１，Ｍ２のスイッチングポイントは１．２５Ｖ、すなわち内部回路からの差動信号（Ｄ，ＮＤ）の振幅の中央値となる。したがって、相補にスイッチングするＮチャネルＭＯＳトランジスタＭ１，Ｍ２のオン／オフのタイミングがほぼ揃うこととなる。この結果、出力端子ＴＤ，ＮＴＤから出力される差動データは、中央付近（図１０に示すＰ１付近）で交差することとなり、Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｋｅｗが抑制される。
【００４２】
また、基準電流回路２のＮチャネルＭＯＳトランジスタＭ４のドレイン電位ＶｃｔｒｌとＮチャネルＭＯＳトランジスタＭ０のドレイン電位Ｖｔｔとが揃うということは，ＮチャネルＭＯＳトランジスタＭ４のゲート・ソース間電圧Ｖｇｓおよびドレイン・ソース間電圧ＶｄｓとＮチャネルＭＯＳトランジスタＭ０のゲート・ソース間電圧Ｖｇｓおよびドレイン・ソース間電圧Ｖｄｓとがそれぞれ一致することを意味する。したがって、基準電流Ｉｒｅｆのｋ倍がＮチャネルＭＯＳトランジスタＭ０に精度よくミラーされることとなり、出力電流の精度ひいては出力差動振幅（Ｉｒｅｆ×ｋ×Ｒｔｅｒｍ）の精度が向上する。
【００４３】
なお、ここでは抵抗８，９をＬＳＩ１００の外部に設けたが、これに代えて図２に示すように抵抗８，９をＬＳＩ１００の内部に設けてもよい。
【００４４】
また、ここでは定電流部としてのトランジスタＭ０と第１および第２のスイッチング素子としてのトランジスタＭ１，Ｍ２とをＮチャネルＭＯＳトランジスタで構成し、抵抗８，９を電源ノードと出力端子ＴＤ，ＮＴＤとの間に設けた。これに代えて、図３に示すように、定電流部としてのトランジスタＭ０と第１および第２のスイッチング素子としてのトランジスタＭ１，Ｍ２とをＰチャネルＭＯＳトランジスタで構成し、抵抗８，９を接地ノードと出力端子ＴＤ，ＮＴＤとの間に設けてもよい。この場合、ＰチャネルＭＯＳトランジスタＭ０は一定の正の電流を出力する。
【００４５】
（第２の実施形態）
この発明の第２の実施形態による電子機器は、図１に示したＬＳＩ１００に代えて図４に示すＬＳＩ２００を備える。その他の構成は図１に示した電子機器１と同様である。
【００４６】
図４に示すＬＳＩ２００はドライバ回路を備える。ドライバ回路は、内部回路（図示せず）からの差動信号（Ｄ，ＮＤ）に応じてパッド６，７および出力端子ＴＤ，ＮＴＤ（図１）を相補的に駆動する。ドライバ回路は、スイッチング素子２１０，２２０と、選択回路２３０と、基準電流回路２４０と、ＡＮＤ回路ＡＤ１−ＡＤ４，ＡＤ１１−ＡＤ１４と、パッド６，７とを備える。
【００４７】
基準電流回路２４０は、ＮチャネルＭＯＳトランジスタＭ２５１−Ｍ２５４を含む。ＮチャネルＭＯＳトランジスタＭ２５１−Ｍ２５４は、電源電圧（ここでは３．３Ｖ）を受ける電源ノードと接地電圧を受ける接地ノードとの間に直列に接続される。ＮチャネルＭＯＳトランジスタＭ２５１，Ｍ２５２は一定のバイアスＶｂ１，Ｖｂ２をゲートに受け、所定の電流Ｉｒｅｆを出力する電流源として機能する。ＮチャネルＭＯＳトランジスタＭ２５３は、ＮチャネルＭＯＳトランジスタＭ２５２とＮチャネルＭＯＳトランジスタＭ２５４との間に接続され、一定のバイアスＶｂ３をゲートに受ける。ＮチャネルＭＯＳトランジスタＭ２５４は、ＮチャネルＭＯＳトランジスタＭ２５３と接地ノードとの間に接続され、ＮチャネルＭＯＳトランジスタＭ２５３のドレイン電位Ｖｒｅｆをゲートに受ける。ＮチャネルＭＯＳトランジスタＭ２５４は、ＮチャネルＭＯＳトランジスタＭ１０のゲート幅（Ｗ＝Ｗ０）の１／ｋ倍のゲート幅（Ｗ＝Ｗ０／ｋ）を有する（チャネル長は同一である）。基準電流回路２４０は、ＮチャネルＭＯＳトランジスタＭ２５３のドレイン電位をバイアス電位ＶｒｅｆとしてＮチャネルＭＯＳトランジスタＭ１０のゲートおよび選択回路２３０に与え、ＮチャネルＭＯＳトランジスタＭ２５４のドレイン電位を基準電位Ｖｃｔｒｌとして選択回路２３０に与える。基準電位Ｖｃｔｒｌは、ＮチャネルＭＯＳトランジスタＭ２１１−Ｍ２１４，Ｍ２２１−Ｍ２２４のゲート電位（内部回路からの信号Ｄ，ＮＤのＨレベルおよびＬレベルの電位、ここではＬレベルの電位を０Ｖ，Ｈレベルの電位を２．５Ｖとする。）の最大値（２．５Ｖ）と最小値（０Ｖ）との中央の電位（１．２５Ｖ）からＮチャネルＭＯＳトランジスタＭ２１１−Ｍ２１４，Ｍ２２１−Ｍ２２４のしきい値電位（ここでは約０．５Ｖとする）を引いた値（０．７５Ｖ）付近になるように設定される。
【００４８】
選択回路２３０は、基準電流回路２４０からのバイアス電位Ｖｒｅｆおよび基準電位Ｖｃｔｒｌを受け、イネーブル信号ＥＮ１−ＥＮ４を出力する。
【００４９】
ＡＮＤ回路ＡＤ１−ＡＤ４は、内部回路（図示せず）からの信号Ｄと選択回路２３０からのイネーブル信号ＥＮ１−ＥＮ４とのＡＮＤをＮチャネルＭＯＳトランジスタＭ２１１−Ｍ２１４のゲートに出力する。ＡＮＤ回路ＡＤ１１−ＡＤ１４は、内部回路（図示せず）からの信号ＮＤと選択回路２３０からのイネーブル信号ＥＮ１−ＥＮ４とのＡＮＤをＮチャネルＭＯＳトランジスタＭ２２１−Ｍ２２４のゲートに出力する。信号ＮＤは信号Ｄと相補の信号である。ＡＮＤ回路ＡＤ１−ＡＤ４，ＡＤ１１−ＡＤ１４は、イネーブル信号ＥＮ１−ＥＮ４が活性（論理ハイレベル）のときは信号Ｄ，ＮＤをそのままＮチャネルＭＯＳトランジスタＭ２１１−Ｍ２１４，Ｍ２２１−Ｍ２２４のゲートに与える。すなわちＮチャネルＭＯＳトランジスタＭ２１１−Ｍ２１４，Ｍ２２１−Ｍ２２４を活性化する。一方、イネーブル信号ＥＮ１−ＥＮ４が不活性（論理ローレベル）のときは信号Ｄ，ＮＤにかかわらず不活性（論理ローレベル）の信号をＮチャネルＭＯＳトランジスタＭ２１１−Ｍ２１４，Ｍ２２１−Ｍ２２４のゲートに与える。すなわちＮチャネルＭＯＳトランジスタＭ２１１−Ｍ２１４，Ｍ２２１−Ｍ２２４を不活性化する。なお、内部回路からの差動信号（Ｄ，ＮＤ）の論理ハイレベルおよびＡＮＤ回路ＡＤ１−ＡＤ４，ＡＤ１１−ＡＤ１４の電源電圧のレベルは２．５Ｖに設定されている。
【００５０】
スイッチング素子２１０は、ＮチャネルＭＯＳトランジスタＭ２１１−Ｍ２１４を含む。ＮチャネルＭＯＳトランジスタＭ２１１−Ｍ２１４は、パッド７とＮチャネルＭＯＳトランジスタＭ１０との間に並列に接続され、ＡＮＤ回路ＡＤ１−ＡＤ４の出力をゲートに受ける。
【００５１】
スイッチング素子２２０は、ＮチャネルＭＯＳトランジスタＭ２２１−Ｍ２２４を含む。ＮチャネルＭＯＳトランジスタＭ２２１−Ｍ２２４は、パッド６とＮチャネルＭＯＳトランジスタＭ１０との間に接続され、ＡＮＤ回路ＡＤ１１−ＡＤ１４の出力をゲートに受ける。
【００５２】
ＮチャネルＭＯＳトランジスタＭ１０は、ＮチャネルＭＯＳトランジスタＭ２１１−Ｍ２１４，Ｍ２２１−Ｍ２２４のソースと接地電圧を受ける接地ノードとの間に接続され、基準電流回路２４０からのバイアス電位Ｖｒｅｆをゲートに受けて所定の定電流を出力する。ＮチャネルＭＯＳトランジスタＭ１０は、基準電流回路２４０のＮチャネルＭＯＳトランジスタＭ２５４のチャネル幅（Ｗ＝Ｗ０／ｋ）のｋ倍のチャネル幅（Ｗ＝Ｗ０）を有する（チャネル長は同一である）。したがってＮチャネルＭＯＳトランジスタＭ１０は、基準電流Ｉｒｅｆのｋ倍の電流（Ｉｒｅｆ×ｋ）を出力する。
【００５３】
以上のように構成されたドライバ回路の特徴は、スイッチング素子２１０，２２０においてＮチャネルＭＯＳトランジスタを複数（ここでは４個）並列に設け、活性化するＮチャネルＭＯＳトランジスタの個数を変更してスイッチング素子２１０，２２０のオン抵抗値を変化させていることにある。すなわち、第１の実施形態ではＮチャネルＭＯＳトランジスタＭ１，Ｍ２のオン抵抗値を基板バイアス効果によって変更していたが、通常はＬＳＩ全体で基板が共通な場合が多いので基板バイアスを変化させにくいことと基板バイアス効果によって変更できるオン抵抗の範囲を広く取ることが困難なため、ＮチャネルＭＯＳトランジスタの活性化の個数を変更するようにしたのである。このようにすると、変更できるオン抵抗の範囲を非常に広く設定できるので設計上の都合がよい。
【００５４】
活性化するＮチャネルＭＯＳトランジスタの個数の決定について、以下に説明する。
【００５５】
このドライバ回路では、内部回路からの差動データＤ，ＮＤのＮチャネルＭＯＳトランジスタＭ２１１−Ｍ２１４，Ｍ２２１−Ｍ２２４への到達を選択するためのＡＮＤ回路ＡＤ１−ＡＤ４，ＡＤ１１−ＡＤ１４が設けられており、ＡＮＤ回路ＡＤ１−ＡＤ４，ＡＤ１１−ＡＤ１４をコントロールすることによってＮチャネルＭＯＳトランジスタＭ２１１−Ｍ２１４，Ｍ２２１−Ｍ２２４の活性化個数を制御する。この制御は、ＡＮＤ回路ＡＤ１−ＡＤ４，ＡＤ１１−ＡＤ１４と選択回路２３０によって実施される。
【００５６】
選択回路２３０は、図５（ここでは説明を簡単にするためＴＤ側のＮチャネルＭＯＳトランジスタＭ２２１−Ｍ２２４は省略してある。）に示すように、４つのレプリカ回路２３１−２３４を備える。レプリカ回路２３１−２３４は、基準電流回路２４０からのバイアス電位Ｖｒｅｆおよび基準電位Ｖｃｔｒｌを受けてイネーブル信号ＥＮ１−ＥＮ４を出力する。レプリカ回路２３１−２３４は、ドライバ回路の出力部を１／ｎ倍にスケールダウンしたものである。
【００５７】
図６はレプリカ回路２３１の内部構成を示すブロック図である。図６に示すようにレプリカ回路２３１は、ＮチャネルＭＯＳトランジスタＭ３０−Ｍ３２と、オペアンプＯＰ３と、インバータＩＶ３と、抵抗Ｒ３とを含む。抵抗Ｒ３の抵抗値は、抵抗９（図１）の抵抗値Ｒｔｅｒｍのｎ倍すなわちＲｔｅｒｍ×ｎにしてあり、ＮチャネルＭＯＳトランジスタＭ３０は、ＮチャネルＭＯＳトランジスタＭ１０に対してチャネル長Ｌを一致させかつチャネル幅Ｗを１／ｎにスケールダウンしてある（Ｗ＝Ｗ０／ｎ）。また、ＮチャネルＭＯＳトランジスタＭ３１は、ＮチャネルＭＯＳトランジスタＭ２１１，Ｍ２２１とチャネル長Ｌを一致させかつチャネル幅ＷをＮチャネルＭＯＳトランジスタＭ２１１，Ｍ２２１のチャネル幅（＝Ｗａ）の１／ｎ倍（＝Ｗａ／ｎ）に設定している。これにより、スイッチング素子２１０，２２０においてＮチャネルＭＯＳトランジスタＭ２１１，Ｍ２２１のみを活性化させたときのＮチャネルＭＯＳトランジスタＭ１０のドレイン電位ＶｔｔがＮチャネルＭＯＳトランジスタＭ３０のドレイン電位（レプリカ電位）Ｖｔｒｅｐに現れることとなる。
【００５８】
そして、このレプリカ電位ＶｔｒｅｐをオペアンプＯＰ３で基準電位Ｖｃｔｒｌと比べて、レプリカ電位Ｖｔｒｅｐの方が低い場合はイネーブル信号ＥＮ１をＨｉｇｈ（活性）にする。イネーブル信号ＥＮ１がＨｉｇｈになると、ＮチャネルＭＯＳトランジスタＭ３２がインバータＩＮ３によりオフとなりレプリカ電位Ｖｔｒｅｐが下がるので、イネーブル信号ＥＮ１のＨｉｇｈ状態がノイズ等に対して安定する。すなわち、インバータＩＶ３とＮチャネルＭＯＳトランジスタＭ３２は、レプリカ回路２３１においてオペアンプＯＰ３の比較のヒステリシスを生成するのである。
【００５９】
基準電位Ｖｃｔｒｌよりもレプリカ電位Ｖｔｒｅｐの方が低い場合はＮチャネルＭＯＳトランジスタＭ２１１，Ｍ２２１をオンしてもＮチャネルＭＯＳトランジスタＭ１０のドレイン電位Ｖｔｔが基準電位Ｖｃｔｒｌより低くなるのでイネーブル信号ＥＮ１によりＮチャネルＭＯＳトランジスタＭ２１１，Ｍ２２１を活性化させるのである。
【００６０】
また、他のレプリカ回路２３２−２３４も図６に示したレプリカ回路２３１と同様の構成である。ただし、ＮチャネルＭＯＳトランジスタＭ３１のチャネル幅が異なっている。レプリカ回路２３２−２３４におけるＮチャネルＭＯＳトランジスタＭ３１のチャネル幅Ｗは、それぞれＷ＝（Ｗ１＋Ｗ２）／ｎ＝２Ｗａ／ｎ，Ｗ＝（Ｗ１＋Ｗ２＋Ｗ３）／ｎ＝３Ｗａ／ｎ，Ｗ＝（Ｗ１＋Ｗ２＋Ｗ３＋Ｗ４）／ｎ＝４Ｗａ／ｎに設定してある。ここで、Ｗ１はＮチャネルＭＯＳトランジスタＭ２１１，Ｍ２２１のチャネル幅（＝Ｗａ）、Ｗ２はＮチャネルＭＯＳトランジスタＭ２１２，Ｍ２２２のチャネル幅（＝Ｗａ）、Ｗ３はＮチャネルＭＯＳトランジスタＭ２１３，Ｍ２２３のチャネル幅（＝Ｗａ）、Ｗ４はＮチャネルＭＯＳトランジスタＭ２１４，Ｍ２２４のチャネル幅（＝Ｗａ）である。これにより、レプリカ回路２３２のレプリカ電位Ｖｔｒｅｐは、スイッチング素子２１０，２２０において２個のＮチャネルＭＯＳトランジスタＭ２１１−Ｍ２１２，Ｍ２２１−Ｍ２２２のみを活性化させたときのＮチャネルＭＯＳトランジスタＭ１０のドレイン電位Ｖｔｔとなる。また、レプリカ回路２３３のレプリカ電位Ｖｔｒｅｐは、スイッチング素子２１０，２２０において３個のＮチャネルＭＯＳトランジスタＭ２１１−Ｍ２１３，Ｍ２２１−Ｍ２２３のみを活性化させたときのＮチャネルＭＯＳトランジスタＭ１０のドレイン電位Ｖｔｔとなる。また、レプリカ回路２３４のレプリカ電位Ｖｔｒｅｐは、スイッチング素子２１０，２２０においてすべてのＮチャネルＭＯＳトランジスタＭ２１１−Ｍ２１４，Ｍ２２１−Ｍ２２４を活性化させたときのＮチャネルＭＯＳトランジスタＭ１０のドレイン電位Ｖｔｔとなる。このように、活性化個数を、それぞれ２個、３個、４個に対応させてあり、それぞれレプリカ電位Ｖｔｒｅｐが基準電位Ｖｃｔｒｌを低い方へ超える間際になるよう活性化個数の選択がなされるのである。これにより、ＮチャネルＭＯＳトランジスタＭ１０のドレイン電位Ｖｔｔが基準電位Ｖｃｔｒｌ付近となるようＮチャネルＭＯＳトランジスタＭ２１１−Ｍ２１４，Ｍ２２１−Ｍ２２４の導通時の抵抗（オン抵抗）が調整されることとなる。
【００６１】
なお、ここではレプリカ電位Ｖｔｒｅｐが基準電位Ｖｃｔｒｌを低い方へ超える間際になるよう活性化個数を選択したが、レプリカ電位Ｖｔｒｅｐが基準電位Ｖｃｔｒｌを高い方へ超える間際になるよう活性化個数を選択してもよい。
【００６２】
また、ここではＮチャネルＭＯＳトランジスタＭ２１１−Ｍ２１４，Ｍ２２１−Ｍ２２４の活性化個数を変更するようにしたが、当該トランジスタのチャネル幅をそれぞれ違えて活性化させるトランジスタを選択することによってオン抵抗を調整するようにしてもよい。たとえば図７に示すように、ＮチャネルＭＯＳトランジスタＭ２１１−Ｍ２１４のチャネル幅Ｗ１−Ｗ４をそれぞれＷａ，２Ｗａ，３Ｗａ，４Ｗａとする。この場合、レプリカ回路２３１−２３４のＮチャネルＭＯＳトランジスタＭ３１のチャネル幅はそれぞれＷ１／ｎ（＝Ｗａ／ｎ），Ｗ２／ｎ（＝２Ｗａ／ｎ），Ｗ３／ｎ（＝３Ｗａ／ｎ），Ｗ４／ｎ（＝４Ｗａ／ｎ）となる。さらにＡＮＤ回路ＡＤ２１−ＡＤ２３を設け、イネーブル信号ＥＮ１−ＥＮ４のいずれか１つ（のみ）が選択される回路形式とする。
【００６３】
また、基準電位Ｖｃｔｒｌは、ＮチャネルＭＯＳトランジスタＭ２１１−Ｍ２１４，Ｍ２２１−Ｍ２２４のゲートにかかる電圧（ＶＤＤ＝２．５Ｖ）の半分（１．２５Ｖ）からＮチャネルＭＯＳトランジスタＭ２１１−Ｍ２１４，Ｍ２２１−Ｍ２１４のしきい値電圧（Ｖｔ≒０．５Ｖ）を引いた値（０．７５Ｖ）になるよう調整されている。これにより、ＮチャネルＭＯＳトランジスタＭ２１１−Ｍ２１４，Ｍ２２１−Ｍ２２４のゲートにかかる振幅の中央電位（ＡＮＤ回路ＡＤ１−ＡＤ４，ＡＤ１１−ＡＤ１４の出力振幅の中央電位）付近で、ＮチャネルＭＯＳトランジスタＭ２１１−Ｍ２１４，Ｍ２２１−Ｍ２２４におけるオン／オフのスイッチング動作が行われることとなる。すなわち、ＮチャネルＭＯＳトランジスタＭ２１１−Ｍ２１４，Ｍ２２１−Ｍ２２４において、オンするときもオフするときも同じタイミングとなるので、図１０に示す交点Ｐ１のように中央で差動出力データＴＤ，ＮＴＤが交差することとなる。このため、差動出力データの差動スキュー（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｋｅｗ）が抑制されるのである。
【００６４】
また、ＮチャネルＭＯＳトランジスタＭ１０および基準電流回路２４０のＮチャネルＭＯＳトランジスタＭ２５４のソース・ドレイン間電圧Ｖｄｓは基準電位Ｖｃｔｒｌ付近に揃うこととなるため、チャネル変調効果を抑制して基準電流Ｉｒｅｆのｋ倍の電流を精度よくミラーできる。このため、出力電流（Ｉｒｅｆ×ｋ）ひいては差動出力振幅（Ｉｒｅｆ×ｋ×Ｒｔｅｒｍ）の精度を高めることとなる。
【００６５】
また、ここではスイッチング素子２１０，２２０におけるＮチャネルＭＯＳトランジスタの数を４個としたがこの数はこれには限られない。
【００６６】
【発明の効果】
この発明によるドライバ回路では、定電流部の出力ノードの電位を所望の電圧範囲となるよう制御するため、一対のスイッチング素子のＯＮとＯＦＦのタイミングが揃い差動出力データのクロスポイントが常に中央付近となるので、差動スキュー（Ｄｉｆｆｅｒｅｎｔｉａｌ ｓｋｅｗ）が抑制され出力データの品質が向上する。
【図面の簡単な説明】
【図１】この発明の第１の実施形態による電子機器の構成を示すブロック図である。
【図２】図１に示したドライバ回路の変形例を示す図である。
【図３】図１に示したドライバ回路の変形例を示す図である。
【図４】この発明の第２の実施形態による電子機器におけるＬＳＩの構成を示すブロック図である。
【図５】図４に示した選択回路の構成を示すブロック図である。
【図６】図５に示したレプリカ回路の構成を示すブロック図である。
【図７】ドライバ回路の変形例を示す図である。
【図８】従来のドライバ回路の構成を示すブロック図である。
【図９】Ｄｉｆｆｅｒｅｎｃｉａｌ Ｓｋｅｗについて説明するための図である。
【図１０】Ｄｉｆｆｅｒｅｎｃｉａｌ Ｓｋｅｗについて説明するための図である。
【符号の説明】
Ｍ０，Ｍ１０ ＮチャネルＭＯＳトランジスタ（定電流部）、Ｍ１，Ｍ２，Ｍ２１１−Ｍ２１４，Ｍ２２１−Ｍ２２４ ＮチャネルＭＯＳトランジスタ（第１，第２のスイッチング素子）、８，９ 抵抗、６，７ パッド、ＴＤ，ＮＴＤ 出力端子、２３１−２３４ レプリカ回路。

Claims (12)

1. 所定の正または負の電流を出力する定電流部と、
   第１の電圧を受ける第１のノードに一端が接続された第１の抵抗の他端に接続可能な第１のパッドと、
   前記第１のノードに一端が接続された第２の抵抗の他端に接続可能な第２のパッドと、
   前記定電流部の出力ノードと前記第１のパッドとの間に接続され、第１の信号に応答してオン／オフする第１のスイッチング素子と、
   前記定電流部の出力ノードと前記第２のパッドとの間に接続され、前記第１の信号と相補の第２の信号に応答してオン／オフする第２のスイッチング素子と、
   前記定電流部の出力ノードの電位が所定の電位になるように制御する制御部とを備える
   ことを特徴とするドライバ回路。
2. 所定の正または負の電流を出力する定電流部と、
   第１のパッドと、
   第２のパッドと、
   前記定電流部の出力ノードと前記第１のパッドとの間に接続され、第１の信号に応答してオン／オフする第１のスイッチング素子と、
   前記定電流部の出力ノードと前記第２のパッドとの間に接続され、前記第１の信号と相補の第２の信号に応答してオン／オフする第２のスイッチング素子と、
   第１の電圧を受ける第１のノードと前記第１のパッドとの間に接続された第１の抵抗と、
   前記第１のノードと前記第２のパッドとの間に接続された第２の抵抗と、
   前記定電流部の出力ノードの電位が所定の電位になるように制御する制御部とを備える
   ことを特徴とするドライバ回路。
3. 請求項１または請求項２において、
   前記制御部は、
   前記定電流部の出力ノードの電位に応じて前記第１および第２のスイッチング素子のオン抵抗値を変化させる
   ことを特徴とするドライバ回路。
4. 請求項３において、
   前記第１のスイッチング素子は、
   前記定電流部の出力ノードと前記第１のパッドとの間に接続され、前記第１の信号に応答してオン／オフする第１のトランジスタを含み、
   前記第２のスイッチング素子は、
   前記定電流部の出力ノードと前記第２のパッドとの間に接続され、前記第２の信号に応答してオン／オフする第２のトランジスタを含み、
   前記制御部は、
   前記定電流部の出力ノードの電位に応じて前記第１および第２のトランジスタの基板電位を変化させる
   ことを特徴とするドライバ回路。
5. 請求項３において、
   前記第１のスイッチング素子は、
   前記定電流部の出力ノードと前記第１のパッドとの間に並列に接続され、前記第１の信号に応答してオン／オフする第１および第２のトランジスタを含み、
   前記第２のスイッチング素子は、
   前記定電流部の出力ノードと前記第２のパッドとの間に並列に接続され、前記第２の信号に応答してオン／オフする第３および第４のトランジスタを含み、
   前記制御部は、
   前記定電流部の出力ノードの電位に応じて前記第１から第４のトランジスタを活性化／不活性化する
   ことを特徴とするドライバ回路。
6. 請求項４または請求項５において、
   前記所定の電位は、
   前記第１または第２のトランジスタのゲート電位の最小値と最大値との中央の電位から前記第１または第２のトランジスタのしきい値電位を引いた値付近に設定される
   ことを特徴とするドライバ回路。
7. 請求項５において、
   前記定電流部は、
   前記定電流部の出力ノードと第２の電圧を受ける第２のノードとの間に接続され、第１のバイアスをゲートに受ける第５のトランジスタを含み、
   前記ドライバ回路は、
   第１および第２のレプリカ回路をさらに備え、
   前記第１のレプリカ回路は、
   第３の抵抗と、第６のトランジスタと、第７のトランジスタとを含み、
   前記第３の抵抗は、
   前記第１のノードと前記第６のトランジスタとの間に接続され、前記第１の抵抗の抵抗値を第１の比率でスケールアップした抵抗値を有し、
   前記第６のトランジスタは、
   前記第３の抵抗と前記第７のトランジスタとの間に接続され、第２のバイアスをゲートに受け、前記第１のトランジスタのチャネル幅長比を前記第１の比率でスケールダウンしたチャネル幅長比を有し、
   前記第７のトランジスタは、
   前記第６のトランジスタと前記第２のノードとの間に接続され、前記第１のバイアスをゲートに受け、前記第５のトランジスタのチャネル幅長比を前記第１の比率でスケールダウンしたチャネル幅長比を有し、
   前記第２のレプリカ回路は、
   第４の抵抗と、第８のトランジスタと、第９のトランジスタとを含み、
   前記第４の抵抗は、
   前記第１のノードと前記第８のトランジスタとの間に接続され、前記第１の抵抗の抵抗値を第２の比率でスケールアップした抵抗値を有し、
   前記第８のトランジスタは、
   前記第４の抵抗と前記第９のトランジスタとの間に接続され、第３のバイアスをゲートに受け、前記第２のトランジスタのチャネル幅長比または前記第１および第２のトランジスタのチャネル幅長比の和を前記第２の比率でスケールダウンしたチャネル幅長比を有し、
   前記第９のトランジスタは、
   前記第８のトランジスタと前記第２のノードとの間に接続され、前記第１のバイアスをゲートに受け、前記第５のトランジスタのチャネル幅長比を前記第２の比率でスケールダウンしたチャネル幅長比を有し、
   前記制御部は、
   前記第１のレプリカ回路における前記第７のトランジスタのドレイン電位および前記第２のレプリカ回路における前記第９のトランジスタのドレイン電位に基づいて前記第１から第４のトランジスタを活性化／不活性化する
   ことを特徴とするドライバ回路。
8. 請求項７において、
   基準電流回路をさらに備え、
   前記基準電流回路は、
   前記第１のノードと前記第２のノードとの間に接続され、第４のバイアスをゲートに受ける第１０のトランジスタと、
   前記第１０のトランジスタと前記第２のノードとの間に前記第１０のトランジスタと直列に接続され、前記第５のトランジスタのゲートに与えられるバイアスをゲートに受ける第１１のトランジスタとを含み、
   前記制御部は、
   前記第１のレプリカ回路における前記第７のトランジスタのドレイン電位と前記基準電流回路における前記第１１のトランジスタのドレイン電位との比較結果および前記第２のレプリカ回路における前記第９のトランジスタのドレイン電位と前記基準電流回路における前記第１１のトランジスタのドレイン電位との比較結果に基づいて、前記第１から第４のトランジスタを活性化／不活性化する
   ことを特徴とするドライバ回路。
9. 請求項８において、
   前記ドライバ回路は、
   前記第１のレプリカ回路における前記第７のトランジスタのドレイン電位と前記基準電流回路における前記第１１のトランジスタのドレイン電位との比較結果に応じて前記第７のトランジスタのドレイン電位を変化させる
   ことを特徴とするドライバ回路。
10. 請求項８において、
    前記ドライバ回路は、
    前記第２のレプリカ回路における前記第９のトランジスタのドレイン電位と前記基準電流回路における前記第１１のトランジスタのドレイン電位との比較結果に応じて前記第９のトランジスタのドレイン電位を変化させる
    ことを特徴とするドライバ回路。
11. 請求項５において、
    前記第１から第４のトランジスタのゲートに印加する電位は前記第１の電圧よりも低い
    ことを特徴とするドライバ回路。
12. 差動入力信号に応答して第１および第２の出力ノードを相補的に駆動するドライバ回路であって、
    前記差動入力信号の一方に応答して前記第１の出力ノードを駆動する第１の駆動部と、
    前記差動入力信号の他方に応答して前記第２の出力ノードを駆動する第２の駆動部と、
    前記第１の駆動部および前記第２の駆動部に接続された電流源（Ｍ１０）と、
    前記第１の駆動部と前記第２の駆動部と前記電流源（Ｍ１０）との接続点における電位が所定の基準電位となるように負帰還制御を行うことによって、前記第１の出力ノードの電圧レベルの切り替わりのタイミングと前記第２の出力ノードの電圧レベルの切り替わりのタイミングとを一致させる制御部とを備える
    ことを特徴とするドライバ回路。

Images