JP3593120B2 - ドライバ回路 - Google Patents

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Description

【0001】
【発明の属する技術分野】
この発明はドライバ回路に関し、さらに詳しくは、LSI内部からのデータを外部に差動で出力するドライバ回路に関する。
【0002】
【従来の技術および発明が解決しようとする課題】
最近ではマルチメディアが急速に普及していることもあり、大量のデータを高速に伝送したいという要望がある。このため、IEEE1394やGigabit Ethernet(R)などの高速シリアルデータインターフェースが注目されている。これらのインターフェース技術では、LSI内部のデータがドライバ回路によって1Gbit/sなどの高い速度で差動伝送される。このドライバ回路では、図8に示すように、基準電流回路で生成されたバイアス電圧VbnをMOSトランジスタM50のゲートに与えることによってカレントミラーを構成し、所望で一定のドライブ電流を生成する。このドライブ電流を差動出力端子TD,NTDのどちらに適用するかをMOSトランジスタM51,M52で決定することによって所定電流をデジタル的にドライブする。このドライブ電流は、出力端子TD,NTDに接続された抵抗Rを介することによって所望の出力電圧となって受信側にドライブされる。
【0003】
図8に示したドライバ回路からの出力差動データが中央でクロスしていない場合には、図9に示すようなDifferential Skew(各差動データの中点同士のずれ)が発生してしまう。このDifferential Skewが大きいと、上記ドライブ電流がノイズ等で増減したときのクロスポイントの時間方向の変化量が増大する。図10に示すように、差動データが理想的に中央でクロスしている場合は、交点p1から電圧の時間的傾きがずれるとp2またはp2´となる。また、スイッチング時間に差異t_diffがある場合は、交点q1から傾きがずれるとq2またはq2´となる。これからも分かるように、傾きの変化量が同じ場合は、交点の時間的ずれの量(p2−p1)または(q2−q1)はスイッチング時間に差異があると増大してしまう。すなわち(p2−p1)<(q2−q1)となる。したがって、差動ドライバではスイッチングのタイミングを揃えないとノイズ等により時間方向のジッタ成分が増大してしまい通信におけるマージンが減少してしまう。なお、スイッチング時間の差異t_diffがマイナスの場合は一見交点の時間的ずれ量が減少するように思えるけれども次のサイクルでは差動電位の上昇と下降とが入れ替わり当該差異t_diffがプラスに転じる。したがってノイズ等の不規則な外乱を考えるとやはり中央でクロスさせるのが理想である。
【0004】
この発明の目的は、相補出力データのクロスポイントを適切な位置(中央付近)に合わせることができるドライバ回路を提供することである。
【0005】
【課題を解決するための手段】
この発明の1つの局面に従うと、ドライバ回路は、定電流部と、第1のパッドと、第2のパッドと、第1のスイッチング素子と、第2のスイッチング素子と、制御部とを備える。定電流部は、所定の正または負の電流を出力する。第1のパッドは、第1の電圧を受ける第1のノードに一端が接続された第1の抵抗の他端に接続可能である。第2のパッドは、第1のノードに一端が接続された第2の抵抗の他端に接続可能である。第1のスイッチング素子は、定電流部の出力ノードと第1のパッドとの間に接続され、第1の信号に応答してオン/オフする。第2のスイッチング素子は、定電流部の出力ノードと第2のパッドとの間に接続され、第2の信号に応答してオン/オフする。第2の信号は第1の信号と相補の信号である。制御部は、定電流部の出力ノードの電位が所定の電位になるように制御する。
【0006】
この発明のもう1つの局面に従うと、ドライバ回路は、定電流部と、第1のパッドと、第2のパッドと、第1のスイッチング素子と、第2のスイッチング素子と、第1の抵抗と、第2の抵抗と、制御部とを備える。定電流部は、所定の正または負の電流を出力する。第1のスイッチング素子は、定電流部の出力ノードと第1のパッドとの間に接続され、第1の信号に応答してオン/オフする。第2のスイッチング素子は、定電流部の出力ノードと第2のパッドとの間に接続され、第2の信号に応答してオン/オフする。第2の信号は第1の信号と相補の信号である。第1の抵抗は、第1の電圧を受ける第1のノードと第1のパッドとの間に接続される。第2の抵抗は、第1のノードと第2のパッドとの間に接続される。制御部は、定電流部の出力ノードの電位が所定の電位になるように制御する。
【0007】
上記ドライバ回路では、電圧やプロセスの変動を受けても定電流部の出力ノードの電位は制御部によって所定の電位になるよう制御されるため、第1および第2のスイッチング素子のオン/オフのタイミングのばらつきが抑えられる。これにより、第1および第2のパッドからの差動データのクロスポイントを適切な位置(中央付近)に合わせることができる。
【0008】
好ましくは、上記制御部は、定電流部の出力ノードの電位に応じて第1および第2のスイッチング素子のオン抵抗値を変化させる。
【0009】
上記ドライバ回路では、第1および第2のスイッチング素子のオン抵抗値が増加すると定電流部の出力ノードの電位が下がり、オン抵抗値が減少すると定電流部の出力ノードの電位が上がる。したがって制御部は、定電流部の出力ノードの電位が所望の電位よりも高いときは第1および第2のスイッチング素子のオン抵抗値を増加させ、定電流部の出力ノードの電位が所望の電位よりも低いときは第1および第2のスイッチング素子のオン抵抗値を減少させる。このようにして制御部は、定電流部の出力ノードの電位が所定の電位になるように制御する。
【0010】
好ましくは、上記第1のスイッチング素子は第1のトランジスタを含む。第1のトランジスタは、定電流部の出力ノードと第1のパッドとの間に接続され、第1の信号に応答してオン/オフする。上記第2のスイッチング素子は第2のトランジスタを含む。第2のトランジスタは、定電流部の出力ノードと第2のパッドとの間に接続され、第2の信号に応答してオン/オフする。上記制御部は、定電流部の出力ノードの電位に応じて第1および第2のトランジスタの基板電位を変化させる。
【0011】
上記ドライバ回路では、第1および第2のトランジスタのタイプがNMOSの場合はその基板電位が下がるとオン抵抗値が増加し、基板電位が上がるとオン抵抗値が減少する。また、第1および第2のトランジスタのタイプがPMOSの場合は増減が逆になる。したがって制御部は、第1および第2のトランジスタのタイプがNMOSと仮定して動作を説明すると、定電流部の出力ノードの電位が所望の電位よりも高いときは第1および第2のトランジスタの基板電位を下げる。これにより、第1および第2のトランジスタのオン抵抗値が増加し、定電流部の出力ノードの電位が下がる。一方、定電流部の出力ノードの電位が所望の電位よりも低いときは第1および第2のトランジスタの基板電位を上げる。これにより、第1および第2のトランジスタのオン抵抗値が減少し、定電流部の出力ノードの電位が上がる。このようにして制御部は、定電流部の出力ノードの電位が所定の電位になるように制御する。
【0012】
好ましくは、上記第1のスイッチング素子は第1のトランジスタと第2のトランジスタとを含む。第1および第2のトランジスタは、定電流部の出力ノードと第1のパッドとの間に並列に接続され、第1の信号に応答してオン/オフする。上記第2のスイッチング素子は、第3のトランジスタと第4のトランジスタとを含む。第3および第4のトランジスタは、定電流部の出力ノードと第2のパッドとの間に並列に接続され、第2の信号に応答してオン/オフする。上記制御部は、定電流部の出力ノードの電位に応じて第1から第4のトランジスタを活性化/不活性化する。
【0013】
上記ドライバ回路では、第1および第2のトランジスタがともにオンしているときの第1のスイッチング素子のオン抵抗値よりも第1および第2のトランジスタのうち1つのみがオンしているときの第1のスイッチング素子のオン抵抗値のほうが大きくなる。同様に、第3および第4のトランジスタがともにオンしているときの第2のスイッチング素子のオン抵抗値よりも第3および第4のトランジスタのうち1つのみがオンしているときの第2のスイッチング素子のオン抵抗値のほうが大きくなる。したがって制御部は、定電流部の出力ノードの電位が所望の電位よりも高いときは第1および第2のトランジスタの一方を活性化し他方を不活性化する。すなわち、第1および第2のトランジスタの一方のみを第1の信号に応答してオン/オフさせる。同様に第3および第4のトランジスタの一方を活性化し他方を不活性化する。すなわち、第3および第4のトランジスタの一方のみを第2の信号に応答してオン/オフさせる。このようにして第1および第2のスイッチング素子のオン抵抗値を増加させる。一方、定電流部の出力ノードの電位が所望の電位よりも低いときは第1および第2のトランジスタをともに活性化する。すなわち、第1および第2のトランジスタをともに第1の信号に応答してオン/オフさせる。同様に第3および第4のトランジスタをともに活性化する。すなわち、第3および第4のトランジスタをともに第2の信号に応答してオン/オフさせる。このようにして第1および第2のスイッチング素子のオン抵抗値を減少させる。以上のようにして制御部は、定電流部の出力ノードの電位が所定の電位になるように制御する。また上記ドライバ回路では、第1および第2のスイッチング素子のオン抵抗値をデジタル的に変化させることができるため、微妙なアナログのバイアス電位を生成しなくてよく回路設計を行いやすい。
【0014】
好ましくは、上記所定の電位は、第1または第2のトランジスタのゲート電位の最小値と最大値との中央の電位から第1または第2のトランジスタのしきい値電位を引いた値付近に設定される。
【0015】
上記ドライバ回路によれば、第1のスイッチング素子に含まれるトランジスタのオン/オフのタイミングと第2のスイッチング素子に含まれるトランジスタのオン/オフのタイミングとを精度よくそろえることができる。
【0016】
好ましくは、上記定電流部は第5のトランジスタを含む。第5のトランジスタは、定電流部の出力ノードと第2の電圧を受ける第2のノードとの間に接続され、第1のバイアスをゲートに受ける。上記ドライバ回路は、第1のレプリカ回路と第2のレプリカ回路とをさらに備える。第1のレプリカ回路は、第3の抵抗と、第6のトランジスタと、第7のトランジスタとを含む。第3の抵抗は、第1のノードと第6のトランジスタとの間に接続され、第1の抵抗の抵抗値を第1の比率でスケールアップ(抵抗値を増やす方向へスケーリングする。)した抵抗値を有する。第6のトランジスタは、第3の抵抗と第7のトランジスタとの間に接続され、第2のバイアスをゲートに受け、第1のトランジスタのチャネル幅長比(チャネル幅をチャネル長で割った値)を第1の比率でスケールダウン(チャネル幅長比を小さくする方向にスケーリングする。)したチャネル幅長比を有する。第7のトランジスタは、第6のトランジスタと第2のノードとの間に接続され、第1のバイアスをゲートに受け、第5のトランジスタのチャネル幅長比を第1の比率でスケールダウンしたチャネル幅長比を有する。第2のレプリカ回路は、第4の抵抗と、第8のトランジスタと、第9のトランジスタとを含む。第4の抵抗は、第1のノードと第8のトランジスタとの間に接続され、第1の抵抗の抵抗値を第2の比率でスケールアップした抵抗値を有する。第8のトランジスタは、第4の抵抗と第9のトランジスタとの間に接続され、第3のバイアスをゲートに受け、第2のトランジスタのチャネル幅長比または第1および第2のトランジスタのチャネル幅長比の和を第2の比率でスケールダウンしたチャネル幅長比を有する。第9のトランジスタは、第8のトランジスタと第2のノードとの間に接続され、第1のバイアスをゲートに受け、第5のトランジスタのチャネル幅長比を第2の比率でスケールダウンしたチャネル幅長比を有する。上記制御部は、第1のレプリカ回路における第7のトランジスタのドレイン電位および第2のレプリカ回路における第9のトランジスタのドレイン電位に基づいて第1から第4のトランジスタを活性化/不活性化する。
【0017】
上記ドライバ回路では、第1のレプリカ回路における第7のトランジスタのドレイン電位は、第1のスイッチング素子において第1のトランジスタがオンかつ第2のトランジスタがオフのときの第5のトランジスタのドレイン電位と等しくなる。また、第2のレプリカ回路における第9のトランジスタのドレイン電位は、第1のスイッチング素子において第2のトランジスタのみオンするか第1および第2のトランジスタがともにオンのときの第5のトランジスタのドレイン電位と等しくなる。したがって第2のレプリカ回路における第9のトランジスタのドレイン電位のほうが第1のレプリカ回路における第7のトランジスタのドレイン電位よりも高くなる。このとき、第2のレプリカ回路で第2のトランジスタのみオンしている場合は、第1のトランジスタより第2のトランジスタのほうがチャネル幅長比が大きいと仮定する。そして制御部は、第1のレプリカ回路における第7のトランジスタのドレイン電位および第2のレプリカ回路における第9のトランジスタのドレイン電位と所望の電位との比較の結果に基づいて第1から第4のトランジスタを活性化/不活性化する。たとえば、所望の電位が第1のレプリカ回路における第7のトランジスタのドレイン電位よりも低いときは、第1のトランジスタを活性化し第2のトランジスタを不活性化する。すなわち、第1のトランジスタを第1の信号に応答してオン/オフさせる。同様に第3のトランジスタを活性化し第4のトランジスタを不活性化する。すなわち、第3のトランジスタを第2の信号に応答してオン/オフさせる。一方、所望の電位が第2のレプリカ回路における第9のトランジスタのドレイン電位よりも高いときは、第2のトランジスタのみを活性化するか第1および第2のトランジスタをともに活性化する。すなわち、第2のトランジスタ(のみ)または第1および第2のトランジスタをともに第1の信号に応答してオン/オフさせる。同様に第4のトランジスタ(のみ)または第3および第4のトランジスタをともに活性化する。すなわち、第4のトランジスタ(のみ)または第3および第4のトランジスタをともに第2の信号に応答してオン/オフさせる。以上のようにして制御部は、定電流部の出力ノードの電位が所定の電位になるように制御する。
【0018】
好ましくは、上記ドライバ回路は基準電流回路をさらに備える。基準電流回路は、第10のトランジスタと、第11のトランジスタとを含む。第10のトランジスタは、第1のノードと第2のノードとの間に接続され、第4のバイアスをゲートに受ける。第11のトランジスタは、第10のトランジスタと第2のノードとの間に第10のトランジスタと直列に接続され、第1のバイアスをゲートに受ける。上記制御部は、第1のレプリカ回路における第7のトランジスタのドレイン電位と基準電流回路における第11のトランジスタのドレイン電位との比較結果および第2のレプリカ回路における第9のトランジスタのドレイン電位と基準電流回路における第11のトランジスタのドレイン電位との比較結果に基づいて、第1から第4のトランジスタを活性化/不活性化する。
【0019】
上記ドライバ回路では、基準電流回路における第11のトランジスタのソース・ドレイン間の電圧と定電流部における第5のトランジスタのソース・ドレイン間の電圧とがそろうため電流精度が向上する。
【0020】
好ましくは、上記ドライバ回路は、第1のレプリカ回路における第7のトランジスタのドレイン電位と基準電流回路における第11のトランジスタのドレイン電位との比較結果に応じて第7のトランジスタのドレイン電位を変化させる。
【0021】
好ましくは、上記ドライバ回路は、第2のレプリカ回路における第9のトランジスタのドレイン電位と基準電流回路における第11のトランジスタのドレイン電位との比較結果に応じて第9のトランジスタのドレイン電位を変化させる。
【0022】
上記ドライバ回路では、比較する電位が近接する場合であってもその比較結果がノイズ等の影響により変化しにくくなるため、安定した回路動作が実現される。
【0023】
好ましくは、上記第1から第4のトランジスタのゲートに印加する電位は第1の電圧よりも低い。
【0024】
高速の低しきい値のトランジスタは通常低耐圧なので、高速信号で第1から第4のトランジスタをオン/オフすることとなり、ドライバの出力データの最大帯域が伸びる。そのうえ、レベル変換回路を用いずに第1から第4のトランジスタのスイッチングが行われるので、低ジッタのデータ出力が可能となる。
【0025】
この発明のさらにもう1つの局面に従うと、ドライバ回路は、差動入力信号に応答して第1および第2の出力ノードを相補的に駆動する回路であって、第1の駆動部と、第2の駆動部と、制御部とを備える。第1の駆動部は、差動入力信号の一方に応答して第1の出力ノードを駆動する。第2の駆動部は、差動入力信号の他方に応答して第2の出力ノードを駆動する。制御部は、第1の出力ノードの電圧レベルの切り替わりのタイミングと第2の出力ノードの電圧レベルの切り替わりのタイミングとが一致するように第1および第2の駆動部の駆動タイミングを制御する。
【0026】
上記ドライバ回路では、第1および第2の出力ノードの電圧レベルの切り替わりのタイミングのばらつきが抑えられる。これにより、第1および第2の出力ノードからの差動データのクロスポイントを適切な位置(中央付近)に合わせることができる。
【0027】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付し、その説明は繰り返さない。
【0028】
(第1の実施形態)
図1は、この発明の第1の実施形態による電子機器の構成を示すブロック図である。図1に示す電子機器1は、出力端子TD,NTDから差動信号を出力する。出力端子TD,NTDから出力される差動信号はコネクタ10を介して通信用差動ケーブル11に伝送される。図1に示す電子機器1は、半導体集積回路(LSI)100と、抵抗8,9と、出力端子TD,NTDとを備える。
【0029】
LSI100はドライバ回路を備える。ドライバ回路は、内部回路(図示せず)からの差動信号(D,ND)に応じてパッド6,7および出力端子TD,NTDを相補的に駆動する。ドライバ回路は、基準電流回路2と、NチャネルMOSトランジスタM0−M2と、ローパスフィルタ3と、オペアンプ4と、パッド6,7とを備える。
【0030】
基準電流回路2は、電流源5と、NチャネルMOSトランジスタM3,M4とを含む。電源源5およびNチャネルMOSトランジスタM3,M4は、電源電圧を受ける電源ノードと接地電圧を受ける接地ノードとの間に直列に接続される。電流源5は所定の電流Irefを出力する。NチャネルMOSトランジスタM3は、電流源5とNチャネルMOSトランジスタM4との間に接続される。NチャネルMOSトランジスタM3のゲートには一定のバイアスVbが与えられる。NチャネルMOSトランジスタM4は、NチャネルMOSトランジスタM3と接地ノードとの間に接続される。NチャネルMOSトランジスタM4のゲートには、NチャネルMOSトランジスタM3のドレイン電位が与えられる。基準電流回路2は、NチャネルMOSトランジスタM3のドレイン電位をバイアス電位VbnとしてNチャネルMOSトランジスタM0のゲートに与え、NチャネルMOSトランジスタM4のドレイン電位を基準電位Vctrlとしてオペアンプ4の非反転入力端子(正側)に与える。基準電位Vctrlは、NチャネルMOSトランジスタM1,M2のゲート電位(内部回路からの信号D,NDのHレベルおよびLレベルの電位、ここではLレベルの電位を0V,Hレベルの電位を2.5Vとする。)の最大値(2.5V)と最小値(0V)との中央の電位(1.25V)からNチャネルMOSトランジスタM1,M2のしきい値電位(ここでは約0.5Vとする)を引いた値(0.75V)付近になるように設定される。
【0031】
NチャネルMOSトランジスタM0は、NチャネルMOSトランジスタM1およびM2のソースと接地電圧を受ける接地ノードとの間に接続される。NチャネルMOSトランジスタM0のゲートには基準電流回路2からのバイアス電位Vbnが与えられる。NチャネルMOSトランジスタM0は、いわゆるカレントミラーにより所定の負の定電流を出力する。ここではNチャネルMOSトランジスタM0は、基準電流回路2のNチャネルMOSトランジスタM4のk倍のW/L比(Wはチャネル幅、Lはチャネル長)を有する。したがってNチャネルMOSトランジスタM0は、基準電流Irefのk倍の電流を出力する。
【0032】
NチャネルMOSトランジスタM1は、パッド7とNチャネルMOSトランジスタM0との間に接続され、LSI100の内部回路からの信号Dに応答してオン/オフする。NチャネルMOSトランジスタM2は、パッド6とNチャネルMOSトランジスタM0との間に接続され、LSI100の内部回路からの信号NDに応答してオン/オフする。信号NDは信号Dと相補の信号である。
【0033】
ローパスフィルタ3は、NチャネルMOSトランジスタM0のドレイン電位Vttに重畳されるノイズを除去してオペアンプ4の反転入力端子(負側)に与える。これにより、NチャネルMOSトランジスタM0のドレイン電位VttがNチャネルMOSトランジスタM1,M2のスイッチングによって揺れるようなときにも対応できる。
【0034】
オペアンプ4は、基準電流回路2からの基準電位Vctrlを非反転入力端子(正側)に、NチャネルMOSトランジスタM0のドレイン電位Vttを反転入力端子(負側)に受け、両者の比較結果に応じた電位をNチャネルMOSトランジスタM1,M2の基板電位として印加する。
【0035】
パッド6,7は出力端子TD,NTDに接続される。
【0036】
抵抗8,9は、電源電圧VDD(ここでは3.3V)を受ける電源ノードと出力端子TD,NTDとの間に接続される。抵抗8,9は、抵抗値Rtermを有する。
【0037】
次に、以上のように構成された電子機器1の動作について説明する。
【0038】
LSI100の内部回路(図示せず)からの相補の差動信号(D,ND)に応じてNチャネルMOSトランジスタM1,M2の一方がオンする。そして、NチャネルMOSトランジスタM0からの所定電流が信号(D,ND)に応じて抵抗8,9の一方に印加され、出力端子(TD,NTD)に信号(D,ND)に応じた論理データ(差動データ)が出力される。出力端子(TD,NTD)から出力される差動データの振幅は、NチャネルMOSトランジスタM0からの所定電流(k×Iref)に抵抗8,9の抵抗値Rtermを乗じた値となる。
【0039】
図8に示した従来の回路構成では、MOSトランジスタM51,M52のソース電位VttはMOSトランジスタM51,M52のトランスコンダクタンス(チャネルコンダクタンス)に依存する。すなわち、温度が高温に振れかつプロセスがWorstに振れるとソース電位Vttは低くなり、温度が低温に振れかつプロセスがBestに振れるとソース電位Vttは高くなる。ソース電位Vttが高くなるとMOSトランジスタM51,M52がONするタイミングが遅れるとともにOFFするタイミングが早まるため、図9に示すようなDifferential Skew(各差動データの中点同士のずれ)が発生してしまう。
【0040】
これに対して図1に示したドライバ回路においては、NチャネルMOSトランジスタM0のドレイン電位Vttが、以下に示すように、オペアンプ4によって所望の電位(ここでは基準電位Vctrl)に制御される。すなわち、NチャネルMOSトランジスタM0のドレイン電位Vttが基準電位Vctrlより低い場合、オペアンプ4の出力が上昇しNチャネルMOSトランジスタM1,M2の基板電位が上がる。これにより、NチャネルMOSトランジスタM1,M2のオン抵抗値が減少する。この結果、NチャネルMOSトランジスタM1,M2での電圧降下が小さくなりNチャネルMOSトランジスタM0のドレイン電位Vttが上がる。一方、NチャネルMOSトランジスタM0のドレイン電位Vttが基準電位Vctrlより高い場合、オペアンプ4の出力が下降しNチャネルMOSトランジスタM1,M2の基板電位が下がる。これにより、NチャネルMOSトランジスタM1,M2のオン抵抗値が増大する。この結果、NチャネルMOSトランジスタM1,M2での電圧降下が大きくなりNチャネルMOSトランジスタM0のドレイン電位Vttが下がる。このフィードバック作用により、NチャネルMOSトランジスタM0のドレイン電位Vttは、基準電流回路2のNチャネルMOSトランジスタM4のドレイン電位Vctrlと等しくなる。
【0041】
上述のように基準電位Vctrlは、NチャネルMOSトランジスタM1,M2のゲート電位の最大値(2.5V)と最小値(0V)との中央電位(1.25V)からNチャネルMOSトランジスタM1,M2のしきい値電位(約0.5V)を引いた値(0.75V)付近となるように設定されている。このため、NチャネルMOSトランジスタM1,M2のスイッチングポイントは1.25V、すなわち内部回路からの差動信号(D,ND)の振幅の中央値となる。したがって、相補にスイッチングするNチャネルMOSトランジスタM1,M2のオン/オフのタイミングがほぼ揃うこととなる。この結果、出力端子TD,NTDから出力される差動データは、中央付近(図10に示すP1付近)で交差することとなり、Differential Skewが抑制される。
【0042】
また、基準電流回路2のNチャネルMOSトランジスタM4のドレイン電位VctrlとNチャネルMOSトランジスタM0のドレイン電位Vttとが揃うということは,NチャネルMOSトランジスタM4のゲート・ソース間電圧Vgsおよびドレイン・ソース間電圧VdsとNチャネルMOSトランジスタM0のゲート・ソース間電圧Vgsおよびドレイン・ソース間電圧Vdsとがそれぞれ一致することを意味する。したがって、基準電流Irefのk倍がNチャネルMOSトランジスタM0に精度よくミラーされることとなり、出力電流の精度ひいては出力差動振幅(Iref×k×Rterm)の精度が向上する。
【0043】
なお、ここでは抵抗8,9をLSI100の外部に設けたが、これに代えて図2に示すように抵抗8,9をLSI100の内部に設けてもよい。
【0044】
また、ここでは定電流部としてのトランジスタM0と第1および第2のスイッチング素子としてのトランジスタM1,M2とをNチャネルMOSトランジスタで構成し、抵抗8,9を電源ノードと出力端子TD,NTDとの間に設けた。これに代えて、図3に示すように、定電流部としてのトランジスタM0と第1および第2のスイッチング素子としてのトランジスタM1,M2とをPチャネルMOSトランジスタで構成し、抵抗8,9を接地ノードと出力端子TD,NTDとの間に設けてもよい。この場合、PチャネルMOSトランジスタM0は一定の正の電流を出力する。
【0045】
(第2の実施形態)
この発明の第2の実施形態による電子機器は、図1に示したLSI100に代えて図4に示すLSI200を備える。その他の構成は図1に示した電子機器1と同様である。
【0046】
図4に示すLSI200はドライバ回路を備える。ドライバ回路は、内部回路(図示せず)からの差動信号(D,ND)に応じてパッド6,7および出力端子TD,NTD(図1)を相補的に駆動する。ドライバ回路は、スイッチング素子210,220と、選択回路230と、基準電流回路240と、AND回路AD1−AD4,AD11−AD14と、パッド6,7とを備える。
【0047】
基準電流回路240は、NチャネルMOSトランジスタM251−M254を含む。NチャネルMOSトランジスタM251−M254は、電源電圧(ここでは3.3V)を受ける電源ノードと接地電圧を受ける接地ノードとの間に直列に接続される。NチャネルMOSトランジスタM251,M252は一定のバイアスVb1,Vb2をゲートに受け、所定の電流Irefを出力する電流源として機能する。NチャネルMOSトランジスタM253は、NチャネルMOSトランジスタM252とNチャネルMOSトランジスタM254との間に接続され、一定のバイアスVb3をゲートに受ける。NチャネルMOSトランジスタM254は、NチャネルMOSトランジスタM253と接地ノードとの間に接続され、NチャネルMOSトランジスタM253のドレイン電位Vrefをゲートに受ける。NチャネルMOSトランジスタM254は、NチャネルMOSトランジスタM10のゲート幅(W=W0)の1/k倍のゲート幅(W=W0/k)を有する(チャネル長は同一である)。基準電流回路240は、NチャネルMOSトランジスタM253のドレイン電位をバイアス電位VrefとしてNチャネルMOSトランジスタM10のゲートおよび選択回路230に与え、NチャネルMOSトランジスタM254のドレイン電位を基準電位Vctrlとして選択回路230に与える。基準電位Vctrlは、NチャネルMOSトランジスタM211−M214,M221−M224のゲート電位(内部回路からの信号D,NDのHレベルおよびLレベルの電位、ここではLレベルの電位を0V,Hレベルの電位を2.5Vとする。)の最大値(2.5V)と最小値(0V)との中央の電位(1.25V)からNチャネルMOSトランジスタM211−M214,M221−M224のしきい値電位(ここでは約0.5Vとする)を引いた値(0.75V)付近になるように設定される。
【0048】
選択回路230は、基準電流回路240からのバイアス電位Vrefおよび基準電位Vctrlを受け、イネーブル信号EN1−EN4を出力する。
【0049】
AND回路AD1−AD4は、内部回路(図示せず)からの信号Dと選択回路230からのイネーブル信号EN1−EN4とのANDをNチャネルMOSトランジスタM211−M214のゲートに出力する。AND回路AD11−AD14は、内部回路(図示せず)からの信号NDと選択回路230からのイネーブル信号EN1−EN4とのANDをNチャネルMOSトランジスタM221−M224のゲートに出力する。信号NDは信号Dと相補の信号である。AND回路AD1−AD4,AD11−AD14は、イネーブル信号EN1−EN4が活性(論理ハイレベル)のときは信号D,NDをそのままNチャネルMOSトランジスタM211−M214,M221−M224のゲートに与える。すなわちNチャネルMOSトランジスタM211−M214,M221−M224を活性化する。一方、イネーブル信号EN1−EN4が不活性(論理ローレベル)のときは信号D,NDにかかわらず不活性(論理ローレベル)の信号をNチャネルMOSトランジスタM211−M214,M221−M224のゲートに与える。すなわちNチャネルMOSトランジスタM211−M214,M221−M224を不活性化する。なお、内部回路からの差動信号(D,ND)の論理ハイレベルおよびAND回路AD1−AD4,AD11−AD14の電源電圧のレベルは2.5Vに設定されている。
【0050】
スイッチング素子210は、NチャネルMOSトランジスタM211−M214を含む。NチャネルMOSトランジスタM211−M214は、パッド7とNチャネルMOSトランジスタM10との間に並列に接続され、AND回路AD1−AD4の出力をゲートに受ける。
【0051】
スイッチング素子220は、NチャネルMOSトランジスタM221−M224を含む。NチャネルMOSトランジスタM221−M224は、パッド6とNチャネルMOSトランジスタM10との間に接続され、AND回路AD11−AD14の出力をゲートに受ける。
【0052】
NチャネルMOSトランジスタM10は、NチャネルMOSトランジスタM211−M214,M221−M224のソースと接地電圧を受ける接地ノードとの間に接続され、基準電流回路240からのバイアス電位Vrefをゲートに受けて所定の定電流を出力する。NチャネルMOSトランジスタM10は、基準電流回路240のNチャネルMOSトランジスタM254のチャネル幅(W=W0/k)のk倍のチャネル幅(W=W0)を有する(チャネル長は同一である)。したがってNチャネルMOSトランジスタM10は、基準電流Irefのk倍の電流(Iref×k)を出力する。
【0053】
以上のように構成されたドライバ回路の特徴は、スイッチング素子210,220においてNチャネルMOSトランジスタを複数(ここでは4個)並列に設け、活性化するNチャネルMOSトランジスタの個数を変更してスイッチング素子210,220のオン抵抗値を変化させていることにある。すなわち、第1の実施形態ではNチャネルMOSトランジスタM1,M2のオン抵抗値を基板バイアス効果によって変更していたが、通常はLSI全体で基板が共通な場合が多いので基板バイアスを変化させにくいことと基板バイアス効果によって変更できるオン抵抗の範囲を広く取ることが困難なため、NチャネルMOSトランジスタの活性化の個数を変更するようにしたのである。このようにすると、変更できるオン抵抗の範囲を非常に広く設定できるので設計上の都合がよい。
【0054】
活性化するNチャネルMOSトランジスタの個数の決定について、以下に説明する。
【0055】
このドライバ回路では、内部回路からの差動データD,NDのNチャネルMOSトランジスタM211−M214,M221−M224への到達を選択するためのAND回路AD1−AD4,AD11−AD14が設けられており、AND回路AD1−AD4,AD11−AD14をコントロールすることによってNチャネルMOSトランジスタM211−M214,M221−M224の活性化個数を制御する。この制御は、AND回路AD1−AD4,AD11−AD14と選択回路230によって実施される。
【0056】
選択回路230は、図5(ここでは説明を簡単にするためTD側のNチャネルMOSトランジスタM221−M224は省略してある。)に示すように、4つのレプリカ回路231−234を備える。レプリカ回路231−234は、基準電流回路240からのバイアス電位Vrefおよび基準電位Vctrlを受けてイネーブル信号EN1−EN4を出力する。レプリカ回路231−234は、ドライバ回路の出力部を1/n倍にスケールダウンしたものである。
【0057】
図6はレプリカ回路231の内部構成を示すブロック図である。図6に示すようにレプリカ回路231は、NチャネルMOSトランジスタM30−M32と、オペアンプOP3と、インバータIV3と、抵抗R3とを含む。抵抗R3の抵抗値は、抵抗9(図1)の抵抗値Rtermのn倍すなわちRterm×nにしてあり、NチャネルMOSトランジスタM30は、NチャネルMOSトランジスタM10に対してチャネル長Lを一致させかつチャネル幅Wを1/nにスケールダウンしてある(W=W0/n)。また、NチャネルMOSトランジスタM31は、NチャネルMOSトランジスタM211,M221とチャネル長Lを一致させかつチャネル幅WをNチャネルMOSトランジスタM211,M221のチャネル幅(=Wa)の1/n倍(=Wa/n)に設定している。これにより、スイッチング素子210,220においてNチャネルMOSトランジスタM211,M221のみを活性化させたときのNチャネルMOSトランジスタM10のドレイン電位VttがNチャネルMOSトランジスタM30のドレイン電位(レプリカ電位)Vtrepに現れることとなる。
【0058】
そして、このレプリカ電位VtrepをオペアンプOP3で基準電位Vctrlと比べて、レプリカ電位Vtrepの方が低い場合はイネーブル信号EN1をHigh(活性)にする。イネーブル信号EN1がHighになると、NチャネルMOSトランジスタM32がインバータIN3によりオフとなりレプリカ電位Vtrepが下がるので、イネーブル信号EN1のHigh状態がノイズ等に対して安定する。すなわち、インバータIV3とNチャネルMOSトランジスタM32は、レプリカ回路231においてオペアンプOP3の比較のヒステリシスを生成するのである。
【0059】
基準電位Vctrlよりもレプリカ電位Vtrepの方が低い場合はNチャネルMOSトランジスタM211,M221をオンしてもNチャネルMOSトランジスタM10のドレイン電位Vttが基準電位Vctrlより低くなるのでイネーブル信号EN1によりNチャネルMOSトランジスタM211,M221を活性化させるのである。
【0060】
また、他のレプリカ回路232−234も図6に示したレプリカ回路231と同様の構成である。ただし、NチャネルMOSトランジスタM31のチャネル幅が異なっている。レプリカ回路232−234におけるNチャネルMOSトランジスタM31のチャネル幅Wは、それぞれW=(W1+W2)/n=2Wa/n,W=(W1+W2+W3)/n=3Wa/n,W=(W1+W2+W3+W4)/n=4Wa/nに設定してある。ここで、W1はNチャネルMOSトランジスタM211,M221のチャネル幅(=Wa)、W2はNチャネルMOSトランジスタM212,M222のチャネル幅(=Wa)、W3はNチャネルMOSトランジスタM213,M223のチャネル幅(=Wa)、W4はNチャネルMOSトランジスタM214,M224のチャネル幅(=Wa)である。これにより、レプリカ回路232のレプリカ電位Vtrepは、スイッチング素子210,220において2個のNチャネルMOSトランジスタM211−M212,M221−M222のみを活性化させたときのNチャネルMOSトランジスタM10のドレイン電位Vttとなる。また、レプリカ回路233のレプリカ電位Vtrepは、スイッチング素子210,220において3個のNチャネルMOSトランジスタM211−M213,M221−M223のみを活性化させたときのNチャネルMOSトランジスタM10のドレイン電位Vttとなる。また、レプリカ回路234のレプリカ電位Vtrepは、スイッチング素子210,220においてすべてのNチャネルMOSトランジスタM211−M214,M221−M224を活性化させたときのNチャネルMOSトランジスタM10のドレイン電位Vttとなる。このように、活性化個数を、それぞれ2個、3個、4個に対応させてあり、それぞれレプリカ電位Vtrepが基準電位Vctrlを低い方へ超える間際になるよう活性化個数の選択がなされるのである。これにより、NチャネルMOSトランジスタM10のドレイン電位Vttが基準電位Vctrl付近となるようNチャネルMOSトランジスタM211−M214,M221−M224の導通時の抵抗(オン抵抗)が調整されることとなる。
【0061】
なお、ここではレプリカ電位Vtrepが基準電位Vctrlを低い方へ超える間際になるよう活性化個数を選択したが、レプリカ電位Vtrepが基準電位Vctrlを高い方へ超える間際になるよう活性化個数を選択してもよい。
【0062】
また、ここではNチャネルMOSトランジスタM211−M214,M221−M224の活性化個数を変更するようにしたが、当該トランジスタのチャネル幅をそれぞれ違えて活性化させるトランジスタを選択することによってオン抵抗を調整するようにしてもよい。たとえば図7に示すように、NチャネルMOSトランジスタM211−M214のチャネル幅W1−W4をそれぞれWa,2Wa,3Wa,4Waとする。この場合、レプリカ回路231−234のNチャネルMOSトランジスタM31のチャネル幅はそれぞれW1/n(=Wa/n),W2/n(=2Wa/n),W3/n(=3Wa/n),W4/n(=4Wa/n)となる。さらにAND回路AD21−AD23を設け、イネーブル信号EN1−EN4のいずれか1つ(のみ)が選択される回路形式とする。
【0063】
また、基準電位Vctrlは、NチャネルMOSトランジスタM211−M214,M221−M224のゲートにかかる電圧(VDD=2.5V)の半分(1.25V)からNチャネルMOSトランジスタM211−M214,M221−M214のしきい値電圧(Vt≒0.5V)を引いた値(0.75V)になるよう調整されている。これにより、NチャネルMOSトランジスタM211−M214,M221−M224のゲートにかかる振幅の中央電位(AND回路AD1−AD4,AD11−AD14の出力振幅の中央電位)付近で、NチャネルMOSトランジスタM211−M214,M221−M224におけるオン/オフのスイッチング動作が行われることとなる。すなわち、NチャネルMOSトランジスタM211−M214,M221−M224において、オンするときもオフするときも同じタイミングとなるので、図10に示す交点P1のように中央で差動出力データTD,NTDが交差することとなる。このため、差動出力データの差動スキュー(Differential Skew)が抑制されるのである。
【0064】
また、NチャネルMOSトランジスタM10および基準電流回路240のNチャネルMOSトランジスタM254のソース・ドレイン間電圧Vdsは基準電位Vctrl付近に揃うこととなるため、チャネル変調効果を抑制して基準電流Irefのk倍の電流を精度よくミラーできる。このため、出力電流(Iref×k)ひいては差動出力振幅(Iref×k×Rterm)の精度を高めることとなる。
【0065】
また、ここではスイッチング素子210,220におけるNチャネルMOSトランジスタの数を4個としたがこの数はこれには限られない。
【0066】
【発明の効果】
この発明によるドライバ回路では、定電流部の出力ノードの電位を所望の電圧範囲となるよう制御するため、一対のスイッチング素子のONとOFFのタイミングが揃い差動出力データのクロスポイントが常に中央付近となるので、差動スキュー(Differential skew)が抑制され出力データの品質が向上する。
【図面の簡単な説明】
【図1】この発明の第1の実施形態による電子機器の構成を示すブロック図である。
【図2】図1に示したドライバ回路の変形例を示す図である。
【図3】図1に示したドライバ回路の変形例を示す図である。
【図4】この発明の第2の実施形態による電子機器におけるLSIの構成を示すブロック図である。
【図5】図4に示した選択回路の構成を示すブロック図である。
【図6】図5に示したレプリカ回路の構成を示すブロック図である。
【図7】ドライバ回路の変形例を示す図である。
【図8】従来のドライバ回路の構成を示すブロック図である。
【図9】Differencial Skewについて説明するための図である。
【図10】Differencial Skewについて説明するための図である。
【符号の説明】
M0,M10 NチャネルMOSトランジスタ(定電流部)、M1,M2,M211−M214,M221−M224 NチャネルMOSトランジスタ(第1,第2のスイッチング素子)、8,9 抵抗、6,7 パッド、TD,NTD 出力端子、231−234 レプリカ回路。

Claims (12)

  1. 所定の正または負の電流を出力する定電流部と、
    第1の電圧を受ける第1のノードに一端が接続された第1の抵抗の他端に接続可能な第1のパッドと、
    前記第1のノードに一端が接続された第2の抵抗の他端に接続可能な第2のパッドと、
    前記定電流部の出力ノードと前記第1のパッドとの間に接続され、第1の信号に応答してオン/オフする第1のスイッチング素子と、
    前記定電流部の出力ノードと前記第2のパッドとの間に接続され、前記第1の信号と相補の第2の信号に応答してオン/オフする第2のスイッチング素子と、
    前記定電流部の出力ノードの電位が所定の電位になるように制御する制御部とを備える
    ことを特徴とするドライバ回路。
  2. 所定の正または負の電流を出力する定電流部と、
    第1のパッドと、
    第2のパッドと、
    前記定電流部の出力ノードと前記第1のパッドとの間に接続され、第1の信号に応答してオン/オフする第1のスイッチング素子と、
    前記定電流部の出力ノードと前記第2のパッドとの間に接続され、前記第1の信号と相補の第2の信号に応答してオン/オフする第2のスイッチング素子と、
    第1の電圧を受ける第1のノードと前記第1のパッドとの間に接続された第1の抵抗と、
    前記第1のノードと前記第2のパッドとの間に接続された第2の抵抗と、
    前記定電流部の出力ノードの電位が所定の電位になるように制御する制御部とを備える
    ことを特徴とするドライバ回路。
  3. 請求項1または請求項2において、
    前記制御部は、
    前記定電流部の出力ノードの電位に応じて前記第1および第2のスイッチング素子のオン抵抗値を変化させる
    ことを特徴とするドライバ回路。
  4. 請求項3において、
    前記第1のスイッチング素子は、
    前記定電流部の出力ノードと前記第1のパッドとの間に接続され、前記第1の信号に応答してオン/オフする第1のトランジスタを含み、
    前記第2のスイッチング素子は、
    前記定電流部の出力ノードと前記第2のパッドとの間に接続され、前記第2の信号に応答してオン/オフする第2のトランジスタを含み、
    前記制御部は、
    前記定電流部の出力ノードの電位に応じて前記第1および第2のトランジスタの基板電位を変化させる
    ことを特徴とするドライバ回路。
  5. 請求項3において、
    前記第1のスイッチング素子は、
    前記定電流部の出力ノードと前記第1のパッドとの間に並列に接続され、前記第1の信号に応答してオン/オフする第1および第2のトランジスタを含み、
    前記第2のスイッチング素子は、
    前記定電流部の出力ノードと前記第2のパッドとの間に並列に接続され、前記第2の信号に応答してオン/オフする第3および第4のトランジスタを含み、
    前記制御部は、
    前記定電流部の出力ノードの電位に応じて前記第1から第4のトランジスタを活性化/不活性化する
    ことを特徴とするドライバ回路。
  6. 請求項4または請求項5において、
    前記所定の電位は、
    前記第1または第2のトランジスタのゲート電位の最小値と最大値との中央の電位から前記第1または第2のトランジスタのしきい値電位を引いた値付近に設定される
    ことを特徴とするドライバ回路。
  7. 請求項5において、
    前記定電流部は、
    前記定電流部の出力ノードと第2の電圧を受ける第2のノードとの間に接続され、第1のバイアスをゲートに受ける第5のトランジスタを含み、
    前記ドライバ回路は、
    第1および第2のレプリカ回路をさらに備え、
    前記第1のレプリカ回路は、
    第3の抵抗と、第6のトランジスタと、第7のトランジスタとを含み、
    前記第3の抵抗は、
    前記第1のノードと前記第6のトランジスタとの間に接続され、前記第1の抵抗の抵抗値を第1の比率でスケールアップした抵抗値を有し、
    前記第6のトランジスタは、
    前記第3の抵抗と前記第7のトランジスタとの間に接続され、第2のバイアスをゲートに受け、前記第1のトランジスタのチャネル幅長比を前記第1の比率でスケールダウンしたチャネル幅長比を有し、
    前記第7のトランジスタは、
    前記第6のトランジスタと前記第2のノードとの間に接続され、前記第1のバイアスをゲートに受け、前記第5のトランジスタのチャネル幅長比を前記第1の比率でスケールダウンしたチャネル幅長比を有し、
    前記第2のレプリカ回路は、
    第4の抵抗と、第8のトランジスタと、第9のトランジスタとを含み、
    前記第4の抵抗は、
    前記第1のノードと前記第8のトランジスタとの間に接続され、前記第1の抵抗の抵抗値を第2の比率でスケールアップした抵抗値を有し、
    前記第8のトランジスタは、
    前記第4の抵抗と前記第9のトランジスタとの間に接続され、第3のバイアスをゲートに受け、前記第2のトランジスタのチャネル幅長比または前記第1および第2のトランジスタのチャネル幅長比の和を前記第2の比率でスケールダウンしたチャネル幅長比を有し、
    前記第9のトランジスタは、
    前記第8のトランジスタと前記第2のノードとの間に接続され、前記第1のバイアスをゲートに受け、前記第5のトランジスタのチャネル幅長比を前記第2の比率でスケールダウンしたチャネル幅長比を有し、
    前記制御部は、
    前記第1のレプリカ回路における前記第7のトランジスタのドレイン電位および前記第2のレプリカ回路における前記第9のトランジスタのドレイン電位に基づいて前記第1から第4のトランジスタを活性化/不活性化する
    ことを特徴とするドライバ回路。
  8. 請求項7において、
    基準電流回路をさらに備え、
    前記基準電流回路は、
    前記第1のノードと前記第2のノードとの間に接続され、第4のバイアスをゲートに受ける第10のトランジスタと、
    前記第10のトランジスタと前記第2のノードとの間に前記第10のトランジスタと直列に接続され、前記第5のトランジスタのゲートに与えられるバイアスをゲートに受ける第11のトランジスタとを含み、
    前記制御部は、
    前記第1のレプリカ回路における前記第7のトランジスタのドレイン電位と前記基準電流回路における前記第11のトランジスタのドレイン電位との比較結果および前記第2のレプリカ回路における前記第9のトランジスタのドレイン電位と前記基準電流回路における前記第11のトランジスタのドレイン電位との比較結果に基づいて、前記第1から第4のトランジスタを活性化/不活性化する
    ことを特徴とするドライバ回路。
  9. 請求項8において、
    前記ドライバ回路は、
    前記第1のレプリカ回路における前記第7のトランジスタのドレイン電位と前記基準電流回路における前記第11のトランジスタのドレイン電位との比較結果に応じて前記第7のトランジスタのドレイン電位を変化させる
    ことを特徴とするドライバ回路。
  10. 請求項8において、
    前記ドライバ回路は、
    前記第2のレプリカ回路における前記第9のトランジスタのドレイン電位と前記基準電流回路における前記第11のトランジスタのドレイン電位との比較結果に応じて前記第9のトランジスタのドレイン電位を変化させる
    ことを特徴とするドライバ回路。
  11. 請求項5において、
    前記第1から第4のトランジスタのゲートに印加する電位は前記第1の電圧よりも低い
    ことを特徴とするドライバ回路。
  12. 差動入力信号に応答して第1および第2の出力ノードを相補的に駆動するドライバ回路であって、
    前記差動入力信号の一方に応答して前記第1の出力ノードを駆動する第1の駆動部と、
    前記差動入力信号の他方に応答して前記第2の出力ノードを駆動する第2の駆動部と、
    前記第1の駆動部および前記第2の駆動部に接続された電流源(M10)と、
    前記第1の駆動部と前記第2の駆動部と前記電流源(M10)との接続点における電位が所定の基準電位となるように負帰還制御を行うことによって、前記第1の出力ノードの電圧レベルの切り替わりのタイミングと前記第2の出力ノードの電圧レベルの切り替わりのタイミングとを一致させる制御部とを備える
    ことを特徴とするドライバ回路。
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