TWI403743B - 電路模型萃取方法 - Google Patents

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Description

電路模型萃取方法
本發明關於一種電路模型萃取方法，尤有關於一種用於代表一應用電路之界面接腳之輸出驅動能力及該應用電路之界面接腳之輸入電容之電路模型萃取方法。
一般而言，欲產生電路設計硬區塊(Hard Block)的自由模型(Liberty Model)，需表明(specify)以下兩種設計資訊：一、介面接腳電容值(Interface Pin Capacitance)；二、該介面接腳等效驅動能力。
現有方法的處理可分為以下二類：
(一)　人工查考(Trace)每個接腳所連接到的元件，計算其等效電容以及查考輸出接腳之等效推力。需耗費大量時間及人力，並且發生錯誤的機率很高，例如：遺漏、計算錯誤、填寫錯誤‧‧‧等狀況皆可能發生。
(二)　透過模擬：介面接腳電容可由直流模擬結果得到每個接腳在單一偏壓狀態下的接腳電容，但難以保證是最差狀況(worst case)的接腳電容。而輸出接腳等效驅動能力則需執行暫態模擬(Transient Simulation)，在輸出接腳上掛載固定的負載，紀錄輸出接腳的暫態時間(Transition Time)，再將標準細胞資料庫(Standard Cell Library)內的所有緩衝器掛載相同的負載後，執行暫態模擬，找到輸出暫態時間(Output Transition Time)與輸出接腳的暫態時間最接近者，即表示該輸出接腳驅動器與此緩衝器近似。先前技藝中介面接腳均由上述方式得到近似的驅動能力，隨著晶片設計複雜度與日俱增，模擬可能需要數小時甚至更久才能得到結果，並且為了得到想要的模擬結果，需要設計一組、甚至多組輸入測試樣本(Input pattern)，也因此消耗許多時間在準備模擬環境上。
緣此，本案之發明人係研究出一種針對輸出入接腳的電路模型萃取方法，其係可改善習知技術中之問題。
本發明眾多目的之一在於簡化取得應用電路接腳之等效電容值及其驅動能力之流程，其係以靜態(static)的方式，不需模擬，而大幅降低人工查考可能造成錯誤的機會及人力的消耗，其中該應用電路可為一積體電路。
根據本發明的一實施例，其係揭露一種電路模型萃取方法，用於代表一應用電路之輸出驅動能力。其步驟包括：接收一網路連線表(netlist)，該網路連線表係用來描述該應用電路之電路結構，該應用電路包含複數個電晶體；於該網路連線表中，選擇該應用電路之一界面接腳；於該網路連線表中，選擇該應用電路之一偏壓接腳(bias pin)；於該網路連線表中，選取該界面接腳與該偏壓接腳間之至少一路徑；以及根據該至少一路徑上之所有一第一電晶體的寬長比(width/length ratio)，得到一加總等效寬長比。
為使　貴審查委員對於本發明之結構目的和功效有更進一步之了解與認同，茲配合圖示範例詳細說明如後。
圖一係為本發明之一較佳實施例示意圖，係關於一種電路模型萃取方法，用於代表一應用電路之輸出驅動能力，其包含以下步驟：s101：接收一網路連線表(netlist)，該網路連線表係用來描述該應用電路之電路結構，該應用電路包含複數個電晶體；s102：於該網路連線表中，選擇該應用電路之一界面接腳；s103：於該網路連線表中，選擇該應用電路之一偏壓接腳(bias pin)；s104：於該網路連線表中，選取該界面接腳與該偏壓接腳間之至少一路徑；以及s105：根據該至少一路徑上之所有一第一電晶體的寬長比(width/length ratio)，得到一加總等效寬長比。
較佳的，圖一的方法進一步包含以下步驟：
s106(未圖示)：根據該加總等效寬長比(width/length ratio)，自一標準細胞資料庫中之複數組等效電晶體中，選取一等效電晶體。
較佳的，該等效電晶體之寬長比實質上等於或小於該加總等效寬長比。
較佳的，該偏壓接腳被定義為一電源埠時，該第一電晶體為一P型電晶體。
較佳的，該偏壓接腳被定義為一接地埠時，該第一電晶體為一N型電晶體。
本發明之另一較佳實施例為一種儲存媒體，其用於儲存一電腦程式，該電腦程式用以載入一電腦使該電腦執行上述實施例之電路模型萃取方法。
圖二係為本發明之另一較佳實施例示意圖，係關於一種電路模型萃取方法，用於代表一應用電路之輸出驅動能力，其包含以下步驟：s201：接收一網路連線表，該網路連線表係用來描述該應用電路之電路結構，該應用電路包含複數個電晶體；s202：於該網路連線表中，選擇該應用電路之一界面接腳，一電源埠，以及一接地埠；s203：於該網路連線表中，選取該界面接腳與該電源埠間之至少一第一路徑，以及該界面接腳與該接地埠間之至少一第二路徑；以及s204：根據該至少一第一路徑上之所有一第一電晶體的寬長比，得到一第一加總等效寬長比，以及根據該至少一第二路徑上之所有一第二電晶體的寬長比，得到一第二加總等效寬長比。
較佳的，圖二的方法進一步包含以下步驟：s205(未圖示)：根據該第一加總等效寬長比以及該第二加總等效寬長比，自一標準細胞資料庫中之複數組緩衝器中，選取一等效緩衝器。
較佳的，該等效緩衝器輸出端之所有第一電晶體之等效寬長比實質上等於或小於該第一加總等效寬長比。
較佳的，該等效緩衝器輸出端之所有第二電晶體之等效寬長比實質上等於或小於該第二加總等效寬長比。
本發明之另一較佳實施例為一種儲存媒體，其用於儲存一電腦程式，該電腦程式用以載入一電腦使該電腦執行上述實施例之電路模型萃取方法。
為進一步說明圖一與圖二之實施例，請參考圖三A，圖三A為一應用電路之局部電路圖，其係至少包括一輸出接腳301a、一電源埠302a以及一接地埠303a；其中，偏壓接腳302a與輸出接腳301a之間包括一P型電晶體304a及一P型電晶體305a；而接地接腳303a與輸出接腳301a之間包括一N型電晶體306a及兩串接之N型電晶體307a及308a；在此將電源埠與接地埠視為偏壓接腳(bias pin)。
接著，請參考圖三B，圖三B為圖三A之等效電路圖，其係至少包括一輸出接腳301b、一偏壓接腳302b以及一接地接腳303b；其中，偏壓接腳302b與輸出接腳301b之間包括一P型電晶體304b；而接地接腳303b與輸出接腳301b之間包括一N型電晶體306b。
此時，P型電晶體304b即為P型電晶體304a及P型電晶體305a之並聯，在P型電晶體304a及P型電晶體305a皆為最小長度(minimum length)時，P型電晶體304b之等效寬度即為P型電晶體304a及P型電晶體305a等效寬度二者相加，而電晶體304b之等效長度即為最小長度。
N型電晶體306b即為N型電晶體307a及307b串接後再與N型電晶體306a並聯所得到的一個等效的N型電晶體。
其中，電晶體的串、並聯可將其化為具最小長度之電晶體，根據個別電晶體之寬長比加以運算而得到，此為熟悉本領域者之通常知識，在此不予贅述。
而後可再根據P型電晶體304b之等效寬長比，自一標準細胞資料庫中之複數組等效電晶體中，選取一P型等效電晶體以代表P型電晶體304b，其中該P型等效電晶體之等效寬長比實質上等於或小於P型電晶體304b之等效寬長比；亦可根據N型電晶體306b之等效寬長比，自一標準細胞資料庫中之複數組N型等效電晶體中，選取一N型等效電晶體以代表N型電晶體306b，其中該N型等效電晶體之等效寬長比實質上等於或小於N型電晶體306b之等效寬長比；亦可根據P型電晶體304b之等效寬長比與N型電晶體306b之等效寬長比，自一標準細胞資料庫中之複數組等效緩衝器中，選取一等效緩衝器以代表P型電晶體304b與N型電晶體306b，其中該等效緩衝器輸出端之P型等效電晶體之等效寬長比實質上等於或小於P型電晶體304b之等效寬長比，且該等效緩衝器輸出端之N型等效電晶體之等效寬長比實質上等於或小於N型電晶體306b之等效寬長比。
圖四係為本發明之另一較佳實施例示意圖，用於代表一應用電路之輸入電容，其包含以下步驟：s401：接收一網路連線表，該網路連線表係用來描述該應用電路之電路結構，該應用電路包含複數個電晶體；s402：於該網路連線表中選擇該應用電路之一界面接腳；s403：計算與該界面接腳相連之一電晶體其間極的等效長度與寬度之乘積的總和；以及s404：將該乘積的總和與一單位電容值相乘以得到一等效電容值。
較佳的，圖四中之s404：將該乘積的總和與一單位電容值相乘以得到一等效電容值之步驟進一步包含以下步驟：s405(未圖示)：利用該應用電路之一元件模型(device model)資料以得到該單位電容值。
較佳的，該單位電容值係在該電晶體導通時之一導通單位電容值。
較佳的，圖四的方法進一步包含以下步驟：s406(未圖示)：將該等效電容值與該界面接腳之一連線電容相加以得到一等效負載電容值。
本發明之另一較佳實施例為一種儲存媒體，其用於儲存一電腦程式，該電腦程式用以載入一電腦使該電腦執行上述實施例之電路模型萃取方法。
為更明確說明圖四之實施例，請參考圖五，圖五為另一應用電路之局部電路圖，其係至少包括一輸入接腳501；一等效負載電容502；以及該應用電路中閘極相連的元件如一P型電晶體503及一N型電晶體504，其中P型電晶體503及N型電晶體504的閘極與輸入接腳501相連。此時，圖五之電路模型萃取方法可依P型電晶體503及N型電晶體504的閘極的長度及寬度之乘積與晶圓代工廠所提供之電晶體元件模型之單位電容值相乘後得到P型電晶體503及N型電晶體504的閘極等效電容。之後可再將P型電晶體503及N型電晶體504的閘極等效電容與等效負載電容502的等效電容相加即可得到一輸入等效電容。在此，該單位電容值可為在該電晶體導通時之一導通單位電容值，本發明可為在不考慮偏壓的變動下得到之閘極等效電容。
唯以上所述者，僅為本發明之範例實施態樣爾，當不能以之限定本發明所實施之範圍。即大凡依本發明申請專利範圍所作之均等變化與修飾，皆應仍屬於本發明專利涵蓋之範圍內，謹請　貴審查委員明鑑，並祈惠准，是所至禱。
s101~s105‧‧‧步驟
s201~s204‧‧‧步驟
301a,301b‧‧‧輸出接腳
302a,302b‧‧‧偏壓接腳
303a,303b‧‧‧接地接腳
304a~305a,304b‧‧‧P型電晶體
306a~308a,306b‧‧‧N型電晶體
s401~s404‧‧‧步驟
501‧‧‧輸入接腳
502‧‧‧等效負載電容
503‧‧‧P型電晶體
504‧‧‧N型電晶體
圖一係為本發明之一較佳實施例示意圖；圖二係為本發明之另一較佳實施例示意圖；圖三A係為進一步說明圖一實施例之示意圖；圖三B係為進一步說明圖三A之等效電路示意圖；圖四係為本發明之另一較佳實施例示意圖；以及圖五係為進一步說明圖四實施例之示意圖。
s101~s105．．．步驟

Claims (14)

  1. 一種電路模型萃取方法，用於代表一應用電路之輸出驅動能力，包含：藉由一電腦程式接收一網路連線表(netlist)，該網路連線表係用來描述該應用電路之電路結構，該應用電路包含複數個電晶體；於該網路連線表中，該電腦程式選擇該應用電路之一界面接腳；於該網路連線表中’該電腦程式選擇該應用電路之一偏壓接腳(bias pin)；於該網路連線表中，該電腦程式選取該界面接腳與該偏壓接腳間之至少一路徑；以及該電腦程式根據該至少一路徑上之所有一第一電晶體的寬長比(width/length ratio)，得到一加總等效寬長比。
  2. 如專利範圍第1項之電路模型萃取方法，更包含：該電腦程式根據該加總等效寬長比，自一標準細胞資料庫(standard cell library)中之複數組等效電晶體中，選取一等效電晶體。
  3. 如專利範圍第2項之電路模型萃取方法，其中該等效電晶體之寬長比實質上等於該加總等效寬長比。
  4. 如專利範圍第2項之電路模型萃取方法，其中該等效電晶體之寬長比小於該加總等效寬長比。
  5. 如專利範圍第1項之電路模型萃取方法，其中該偏壓接腳被定義為一電源埠時，該第一電晶體為一P型電晶體。
  6. 如專利範圍第1項之電路模型萃取方法，其中該偏壓接腳被定義為一接地埠時，該第一電晶體為一N型電晶體。
  7. 一種電路模型萃取方法，其用以代表一應用電路模型之輸出驅動能力，包含：藉由一電腦程式接收一網路連線表，該網路連線表係用來描述該應用電路之電路結構，該應用電路包含複數個電晶體；於該網路連線表中，該電腦程式選擇該應用電路之一界面接腳，一電源埠，以及一接地埠；於該網路連線表中，該電腦程式選取該界面接腳與該電源埠間之至少一第一路徑，以及該界面接腳與該接地埠間之至少一第二路徑；以及該電腦程式根據該至少一第一路徑上之所有一第一電晶體的寬長比，得到一第一加總等效寬長比，以及根據該至少一第二路徑上之所有一第二電晶體的寬長比，得到一第二加總等效寬長比。
  8. 如專利範圍第7項之電路模型萃取方法，更包含：該電腦程式根據該第一加總等效寬長比以及該第二加總等效寬長比，自一標準細胞資料庫中之複數組緩衝器中，選取一等效緩衝器。
  9. 如專利範圍第8項之電路模型萃取方法，其中該等效緩衝器輸出端之所有第一電晶體之等效寬長比小於該第一加總等效寬長比。
  10. 如專利範圍第8項之電路模型萃取方法，其中該等效緩衝器輸出端之所有第二電晶體之等效寬長比小於該第二 加總等效寬長比。
  11. 一種電路模型萃取方法，用於代表一應用電路之輸入電容，包含：藉由一電腦程式接收一網路連線表，該網路連線表係用來描述該應用電路之電路結構，該應用電路包含複數個電晶體；藉由該電腦程式於該網路連線表中選擇該應用電路之一界面接腳；藉由該電腦程式計算與該界面接腳相連之一電晶體其閘極的等效長度與寬度之乘積的總和；以及藉由該電腦程式將該乘積的總和與一單位電容值相乘以得到一等效電容值。
  12. 如專利範圍第11項之電路模型萃取方法，其中將該乘積的總和與一單位電容值相乘以得到一等效電容值之步驟更包含：該電腦程式利用該應用電路之一元件模型(device model)資料以得到該單位電容值。
  13. 如專利範圍第11項之電路模型萃取方法，其中該單位電容值係在該電晶體導通時之一導通單位電容值。
  14. 如專利範圍第11項之電路模型萃取方法，更包含：該電腦程式將該等效電容值與該界面接腳之一連線電容相加以得到一等效負載電容值。
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